JP3764135B2

JP3764135B2 - Level shifter

Info

Publication number: JP3764135B2
Application number: JP2002318488A
Authority: JP
Inventors: 淳一青木
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-10-31
Filing date: 2002-10-31
Publication date: 2006-04-05
Anticipated expiration: 2022-10-31
Also published as: JP2004153689A; US20040085092A1; US6850090B2

Description

【０００１】
【発明の属する技術分野】
本発明は、入力された信号のレベルを変換して出力するレベルシフタに関し、特に、入力された高レベルの信号を低レベルの信号にレベル変換するレベルシフタに関する。
【０００２】
【従来の技術】
近年、コンピュータのマザーボートに、ＡＳＩＣ、マイクロプロセッサ、メモリ、周辺回路等のデバイスが多数搭載されて、所望の機能を満たすよう設計されるマイクロコンピュータが増加している。特に、ＡＳＩＣやマイクロプロセッサでは、消費電力の低減及び高周波数での動作を要求されるため、内部で使用されている電源電圧の振幅が小さくなるように設計されている。例えば、内部電源電圧が２．５Ｖであり、この電圧は将来的に１．８Ｖ、１．５Ｖ、１．２Ｖと低下して行く傾向がある。
【０００３】
これに対して、ＪＥＤＥＣシステムインターフェース規格等により、各デバイス間でのデータの入出力は３．３Ｖで行なわれ、周辺回路等のデバイスは、３．３Ｖで動作するものが多い。このため、周辺回路と、ＡＳＩＣやマイクロプロセッサとは、異なる電圧で動作する状況が多くなってきている。したがって、ＡＳＩＣやマイクロプロセッサは、内部と外部との電圧差をレベルシフトするために入出力バッファを備えている。
【０００４】
このような、入出力バッファには、第１の従来技術として図３に示すように、インバータを複数個直列に接続してレベルシフトを行なうものが一般的に知られている（例えば、特許文献１参照）。
【０００５】
図３に示される、高い電圧を低い電圧にレベルシフトするこのレベルシフト回路は、ＶＤＤ（１．２Ｖ）とＧＮＤとの間に接続されると共に、ゲートが入力端子に共通に接続された３．３Ｖ耐圧のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにより構成される第１のインバータ回路と、Ｐ型ＭＯＳトランジスタとＮ型トランジスタのドレインにゲートが共通に接続されると共に、ＶＤＤ（１．２Ｖ）とＧＮＤとの間に接続された１．２Ｖ耐圧のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにより構成される第２のインバータ回路によって構成され、レベルシフト回路としての出力は、第２のインバータ回路を構成するトランジスタのドレインから取り出されている。
【０００６】
このような構成により、第１のインバータで３．３Ｖ振幅の入力信号を１．２Ｖ振幅の反転信号として出力し、第２のインバータで反転信号を更に反転して入力信号と同相の信号として出力することを可能としている。
【０００７】
また、別のレベルシフト回路として、第２の従来技術として図６に示すように、ＣＭＯＳインバータＩＮＶ１１と電流ミラーフリップフロップラッチ回路ＭＰ１３、１４、ＭＮ１３、１４とを備えたものもある（例えば、特許文献２参照）。
【０００８】
【特許文献１】
特開平３−１２５５１５号公報
【特許文献２】
特開平１１−２３９０５１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、このような２つのインバータによってレベルシフタ回路を構成した場合、図４（ａ）〜（ｆ）に示すように、第１のインバータのＰ型ＭＯＳトランジスタのソース電圧が低くなって行くに従って、入力信号Ｖｉｎに対して出力信号Ｖｏｕｔのデューティ比が変化する。
【００１０】
以下、Ｎ型ＭＯＳトランジスタのしきい値電圧はＶｔｎ＝０．５Ｖ、Ｐ型ＭＯＳトランジスタのしきい値電圧はＶｔｐ＝０．５Ｖ、入力信号Ｖｉｎの振幅は３．３Ｖ、Ｖｄｄは１．２Ｖとして第１のインバータの動作について説明する。
【００１１】
第１のインバータの入出力の電圧波形は、図５に示すように、入力電圧Ｖｉｎが０Ｖから３．３Ｖに向かって変化する場合、Ｎ型ＭＯＳトランジスタのしきい値が０．５Ｖのため、Ｖｉｎが０．５Ｖになった時点でＮ型ＭＯＳトランジスタＭＮ１１がオンし、第１のインバータの出力信号Ｖｍｉｄは１．２Ｖから０Ｖに向けて変化する。これに対し、Ｖｉｎが３．３Ｖから０Ｖに向かって変化する場合には、３．３Ｖの電圧が０．７Ｖ（Ｐ型ＭＯＳトランジスタのしきい値が０．５Ｖで、ソースがＶｄｄ＝１．２Ｖに接続されている為、１．２Ｖ−０．５Ｖ＝０．７Ｖ）になった時点でＰ型ＭＯＳトランジスタＭＰ１１がオンし、第１のインバータの出力信号Ｖｍｉｄは、０Ｖから１．２Ｖに向けて変化をする。このように、Ｐ型ＭＯＳトランジスタのソースにはＶｄｄ＝１．２Ｖしか供給されていない為、Ｖｉｎが０Ｖから立ち上がる際のＮチャネルトランジスタがオンするまでにかかる時間Ｔ１とＶｉｎが３．３Ｖから立ち下がる際のＰチャネルトランジスタのオンするまでにかかる時間Ｔ２とが異なる。したがって、第１のインバータの出力信号Ｖｍｉｄのデューティ比が入力信号Ｖｉｎのデューティ比と異なるという問題が生じる。
【００１２】
第２の従来技術においては、Ｖｉｎが３．３Ｖから立ち下がる場合、インバータＩＮＶ１１がＶｉｎを反転して伝達することによりＮ型ＭＯＳトランジスタＭＮ１４がオンし、出力信号Ｖｏｕｔの電圧が０Ｖになるが、Ｖｉｎが０Ｖから立ち上がる場合、Ｎ型ＭＯＳトランジスタＭＮ１３がオンし、Ｐ型ＭＯＳトランジスタ１４のゲートの電荷を引き抜くことによって出力信号Ｖｏｕｔの電圧が１．２Ｖになる。上述のとおり、出力信号Ｖｏｕｔは、いずれかのＮ型ＭＯＳトランジスタＭＮ１３、１４のゲート電圧が３．３Ｖになることによって決定するが、出力電圧Ｖｏｕｔが０Ｖになる場合は、Ｎ型ＭＯＳトランジスタＭＮ１４がオンになるだけ、すなわちゲート一段分で出力が変化するのに対し、出力電圧Ｖｏｕｔが１．２Ｖになる場合は、Ｎ型ＭＯＳトランジスタＭＮ１３がオンした後にＰ型ＭＯＳトランジスタＭＰ１４がオンするため、ゲート二段分で出力が変化する。したがって、出力電圧Ｖｏｕｔが立ち上がる場合と、立ち下がる場合とでタイミングが異なり、第１の従来技術と同様に出力電圧Ｖｏｕｔのデューティ比が入力信号と異なるという問題が生じる。なお、インバータＩＮＶ１１は３．３Ｖ振幅で動作するため実質的な遅延は無いものとする。
【００１３】
このような第１及び第２の従来技術の問題は、信号が高周波になればなるほどまた、入力信号と出力信号の振幅差が大きければ大きいほど顕著になる。
【００１４】
したがって、本発明は、入力信号と出力信号の振幅差が大きくともデューティ比の変化が小さく、入力信号が高周波になっても安定した出力信号を供給することができるレベルシフト回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のレベルシフタは、第１の電源ラインと出力ノードとの間に接続された第１のトランジスタと、前記出力ノードと第２の電源ラインとの間に接続された第２のトランジスタと、前記第１の電源ラインと前記出力ノードとの間に接続された第３のトランジスタと、前記出力ノードと前記第２の電源ラインとの間に接続された第４のトランジスタと、入力信号が第１のレベルの時に前記第２のトランジスタを導通させると共に前記第４のトランジスタを導通させ、前記入力信号が第２のレベルの時に前記第３のトランジスタを導通させると共に前記第１のトランジスタを導通させる制御回路とを備え、前記第１のトランジスタのゲート耐圧は前記第３のトランジスタのゲート耐圧よりも小さく、前記第４のトランジスタのゲート耐圧は前記第２のトランジスタのゲート耐圧よりも小さいことを特徴とする。
【００１６】
本発明の第２のレベルシフタは、第１の電源ラインと第１のノードとの間に接続されゲートに入力信号を受ける第１のゲート耐圧を有する一導電型の第１のトランジスタと、第２の電源ラインと第２のノードとの間に接続されゲートが前記第１のノードに接続された前記第１のゲート耐圧よりも小さい第２のゲート耐圧を有する第二導電型の第２のトランジスタと、前記第２のノードと前記第１の電源ラインとの間に接続されゲートに前記入力信号の反転入力信号を受ける前記第１のゲート耐圧を有する前記一導電型の第３のトランジスタと、前記第２の電源ラインと第３のノードとの間に接続されゲートに前記入力信号を受ける前記第1の耐圧を有する前記第二導電型の第４のトランジスタと、前記第２の電源ラインと前記第２のノードとの間に接続されゲートに前記反転入力信号を受ける前記第２のゲート耐圧を有する前記第二導電型の第５のトランジスタと、前記第２のノードと前記第１の電源ラインとの間に接続されゲートが前記第３のノードに接続された前記第２のゲート耐圧を有する前記一導電型の第６のトランジスタとを備えることを特徴とする。
【００１７】
本発明の第３のレベルシフタは、第１の電源ラインと第１のノードとの間に接続され制御端子が第２のノードに接続された一導電型の第１のトランジスタと、前記第１の電源ラインと前記第２のノードとの間に接続され制御端子が前記第１のノードに接続された前記一導電型の第２のトランジスタと、前記第１のノードと第２の電源ラインとの間に接続され制御端子に入力信号を受ける第二導電型の第３のトランジスタと、前記第２のノードと前記第２の電源ラインとの間に接続され制御端子に前記入力信号の反転入力信号を受ける前記第二導電型の第４のトランジスタと、前記第１の電源ラインと前記第２のノードとの間に接続され制御端子に前記反転入力信号を受ける前記一導電型の第５のトランジスタと、前記第２のノードと前記第２の電源ラインとの間に接続され制御端子が第３のノードに接続された前記第二導電型の第６のトランジスタと、前記第１の電源ラインと前記第３のノードとの間に接続され制御端子に前記入力信号を受ける前記一導電型の第７のトランジスタと、前記第３のノードと前記第２の電源ラインとの間に接続され制御端子が前記第２のノードに接続された第二導電型の第８のトランジスタとを備え、前記第１、第２、第６、第８のトランジスタは、前記入力信号のレベルに応答して飽和領域で動作し、前記第３、第４、第５、第７のトランジスタは、前記入力信号のレベルにかかわらず非飽和領域で動作することを特徴とする。
【００１８】
上述のような構成により、出力信号の立ち上がり及び立ち下がりが入力信号の変化から同一のタイミングで起るため、出力信号のデューティ比が変化しない。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
【００２０】
【実施例】
本発明の実施例について、図１を参照しながら説明する。
【００２１】
ここでは、３．３Ｖの入力信号Ｖｉｎを１．２Ｖの出力信号Ｖｏｕｔにレベルシフトする場合のレベルシフタについて説明する。
【００２２】
まず本発明のレベルシフタ回路は、第１のレベルシフト回路１と、第２のレベルシフト回路２から構成されている。
【００２３】
第１のレベルシフト回路１は、Ｐ型ＭＯＳトランジスタＭＰ１及びＭＰ２と、Ｎ型ＭＯＳトランジスタＮＭ１及びＭＮ２とから構成される。Ｐ型ＭＯＳトランジスタＭＰ１は、１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に接続されている。Ｐ型ＭＯＳトランジスタＭＰ２は、Ｐ型ＭＯＳトランジスタＭＰ１と同様に１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に、ドレインがＰ型ＭＯＳトランジスタＭＰ１のゲートに、ゲートがＰ型ＭＯＳトランジスタＭＰ１のドレインにそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＭＮ１は、３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ１のドレインに接続され、ゲートは入力信号Ｖｉｎを受ける。Ｎ型ＭＯＳトランジスタＭＮ２は、Ｎ型ＭＯＳトランジスタＭＮ１と同様に３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ２のドレインに接続され、ゲートに入力信号Ｖｉｎの反転信号ＶｉｎＢを受ける。
【００２４】
第２のレベルシフト回路は、Ｐ型ＭＯＳトランジスタＭＰ３及びＭＰ４と、Ｎ型ＭＯＳトランジスタＭＮ３及びＭＮ４とから構成される。
【００２５】
Ｐ型ＭＯＳトランジスタＭＰ３は、３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に接続され、ゲートに入力信号Ｖｉｎを受ける。Ｐ型ＭＯＳトランジスタＭＰ４は、Ｐ型ＭＯＳトランジスタＭＰ３と同様に、３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に接続され、ゲートに反転信号ＶｉｎＢを受ける。Ｎ型ＭＯＳトランジスタＭＮ３は、１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ３のドレインに、ゲートがＰ型ＭＯＳトランジスタＭＰ４のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ４は、Ｎ型ＭＯＳトランジスタＭＮ３と同様に、１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ４のドレインに、ゲートがＰ型ＭＯＳトランジスタＭＰ３のドレインに接続されている。
【００２６】
なお、第１のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ１との接続点は、第２のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ３とＮ型ＭＯＳトランジスタＭＮ３との接続点と接続され、入力信号に対する負論理の出力信号（振幅１．２Ｖ）を取り出すことができる（負論理出力ノード）。同様に、第１のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２との接続点は、第２のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ４とＮ型ＭＯＳトランジスタＭＮ４との接続点と接続され、入力信号に対する正論理の出力信号（振幅１．２Ｖ）Ｖｏｕｔを取り出すことができる（正論理出力ノード）。
【００２７】
次に、本発明のレベルシフト回路の動作について、入力信号Ｖｉｎが３．３Ｖから０Ｖに変化する場合と、０Ｖから３．３Ｖに変化する場合とに分けて説明する。ここで、反転入力信号ＶｉｎＢを生成しているインバータＩＮＶ１は、飽和領域で動作するように設計されているため、その遅延時間については無視できるものとして説明する。
【００２８】
入力信号Ｖｉｎが３．３Ｖから０Ｖに変化する場合、すなわち、立ち下がる場合、第１のレベルシフト回路１内において、Ｎ型ＭＯＳトランジスタＭＮ１は、入力信号Ｖｉｎが０Ｖに変化することによってオフ状態、Ｎ型ＭＯＳトランジスタＭＮ２は、反転信号ＶｉｎＢが３．３Ｖに変化するためオン状態となる。Ｎ型ＭＯＳトランジスタＭＮ２がオンしたことにより、出力端子の電位及びＰ型ＭＯＳトランジスタＭＰ１のゲートの電位が低下するため、Ｐ型ＭＯＳトランジスタＭＰ１はオン状態となり、Ｐ型ＭＯＳトランジスタＭＰ２のゲートの電位が上昇し、Ｐ型ＭＯＳトランジスタＭＰ２はオフ状態となる。その結果、負論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ１により上昇し、正論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ２により下降する。この時、正論理出力ノード（出力端子）の電荷はＮ型ＭＯＳトランジスタＭＮ２によって引き抜かれているが、３．３Ｖ耐圧のトランジスタのソース・ドレイン間に１．２Ｖの電圧しかかかっていないため、Ｎ型ＭＯＳトランジスタＭＮ２は非飽和領域で動作をすることになる。そのため、Ｎ型ＭＯＳトランジスタの電流引き抜き能力（ソース・ドレイン間電流）は、飽和領域で動作する場合に比較して低下し、出力端子を０Ｖにするために時間がかかる。
【００２９】
第１のレベルシフト回路１と同様に、第２のレベルシフト回路２内では、入力信号Ｖｉｎが立ち下がったことに応答してＰ型ＭＯＳトランジスタＭＰ３がオン状態、反転信号ＶｉｎＢに応答してＰ型ＭＯＳトランジスタＭＰ４がオフ状態となる。Ｐ型ＭＯＳトランジスタＭＰ３がオンしたことにより、Ｎ型ＭＯＳトランジスタＭＮ４のゲート電位が上昇してオン状態となり、Ｐ型ＭＯＳトランジスタＭＰ４がオフしたことによりＰ型ＭＯＳトランジスタＭＰ４はオフ状態となる。その結果、負論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ３により上昇し、正論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ４により下降する。この時、Ｎ型ＭＯＳトランジスタＭＮ４はＰ型ＭＯＳトランジスタＭＰ３によりオン状態にされるため、Ｎ型ＭＯＳトランジスタＭＮ２に比べてゲート一段分動作が遅れるが、Ｎ型ＭＯＳトランジスタは１．２Ｖ耐圧のトランジスタで構成されているため、飽和領域で動作し高速に出力端子の電位を低下させることができる。
【００３０】
このように、Ｎ型ＭＯＳトランジスタＭＮ２が最初にオン状態となり出力端子の電荷を引きぬくと共にＮ型ＭＯＳトランジスタＭＮ４がゲート一段分遅れてオン状態となり出力端子の電荷を引きぬくため、入力信号がＯＶに変化したことに応答して出力信号が変化し始めるまでの時間を３．３Ｖ耐圧の非飽和領域で動作するＮ型ＭＯＳトランジスタＭＮ２で決定することができると共に、出力信号Ｖｏｕｔが１．２Ｖから０Ｖに変化する期間を１．２Ｖ耐圧の飽和領域で動作するＮ型ＭＯＳトランジスタＭＮ４で短くすることができる。
【００３１】
次に、入力信号Ｖｉｎが０Ｖから３．３Ｖに変化する場合、すなわち、立ち上がる場合、第２のレベルシフト回路内では、Ｐ型ＭＯＳトランジスタＭＰ３は、入力信号Ｖｉｎが３．３Ｖのためオフ状態となり、Ｐ型ＭＯＳトランジスタＭＰ４は、反転入力信号Ｖｉｎｂが０Ｖのためオン状態となる。Ｐ型ＭＯＳトランジスタＭＰ４がオン状態のため、出力端子及びゲートの電位が上昇しＮ型ＭＯＳトランジスタＭＮ３はオン状態、Ｐ型ＭＯＳトランジスタＭＰ３がオフ状態のため、ゲートの電位が低下しＮ型ＭＯＳトランジスタＭＮ４はオフ状態となる。その結果、正論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ４により上昇し、負論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ３により下降する。
【００３２】
この時、正論理出力ノード（出力端子）は、Ｐ型ＭＯＳトランジスタＭＰ４によって充電されているが、３．３Ｖ耐圧のトランジスタのソース・ドレイン間に１．２Ｖの電圧しかかかっていないため、Ｐ型ＭＯＳトランジスタＭＰ４は非飽和領域で動作することになる。そのため、Ｐ型ＭＯＳトランジスタＭＰ４の電流供給能力は、飽和領域で動作する場合に比較して低下しており、出力端子の電位を１．２Ｖまで上昇させるのに時間がかかる。
【００３３】
第１のレベルシフト回路１内において、Ｎ型ＭＯＳトランジスタＭＮ１は、入力信号Ｖｉｎが３．３Ｖのためオン状態、Ｎ型ＭＯＳトランジスタＭＮ２は、反転入力信号ＶｉｎＢが０Ｖのためオフ状態となる。Ｎ型ＭＯＳトランジスタＭＮ１がオン状態となりＰ型ＭＯＳトランジスタＭＰ２のゲートの電位が低下するためＰ型ＭＯＳトランジスタＭＰ２はオン状態となり、Ｎ型ＭＯＳトランジスタＭＮ２がオフ状態となりＰ型ＭＯＳトランジスタＭＰ２がオン状態のためＰ型ＭＯＳトランジスタＭＰ１はオフ状態となる。その結果、正論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ２により上昇し、負論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ１により下降する。この時、Ｐ型ＭＯＳトランジスタＭＰ２はＮ型ＭＯＳトランジスタＭＮ１によりオン状態にされるため、Ｐ型ＭＯＳトランジスタＭＰ４に比べてゲート一段分（Ｎ型ＭＯＳトランジスタＭＮ１の分）動作が遅れるが、Ｐ型ＭＯＳトランジスタＭＰ２は１．２Ｖ耐圧のトランジスタで構成されているため、飽和領域で動作し高速に出力端子の電荷を引き抜くことができる。
【００３４】
このように、Ｐ型ＭＯＳトランジスタＭＰ４が最初にオン状態となり出力端子を充電し始めると共にＰ型ＭＯＳトランジスタＭＰ２がゲート一段分遅れてオン状態となり出力端子の電荷を引きぬくため、入力信号が３．３Ｖに変化したことに応答して出力信号が変化し始めるまでの時間を３．３Ｖ耐圧の非飽和領域で動作するＰ型ＭＯＳトランジスタＭＰ４で決定することができると共に、出力信号Ｖｏｕｔが０Ｖから３．３Ｖに変化する期間を１．２Ｖ耐圧の飽和領域で動作するＰ型ＭＯＳトランジスタＭＰ２で短くすることができる。
【００３５】
このように、出力端子Ｖｏｕｔの電位が０Ｖおよび１．２Ｖに変化するいずれの場合も、非飽和領域で動作するゲート耐圧の高いトランジスタにより電位の変化を開始させ、続いて飽和領域で動作するゲート耐圧の低いトランジスタにより高速に電位を変化させることによって、殆どデューティ比を変化させること無く高い電圧から低い電圧へのレベルシフトを行うことができる。なお、正論理出力ノード側（出力端子側）の電位変化について説明をしたが、負論理出力ノード側（反転出力端子側）でも同様の動作原理により、逆の電位変化が起っている。
【００３６】
本発明を適用したレベルシフト回路のシミュレーション結果を、図２（ａ）〜（ｆ）に示す。入力信号を３．３Ｖ振幅、出力信号を１．３Ｖから０．８Ｖ振幅まで０．１Ｖ刻みで変化させたものについてシミュレーションを行なったが、入力信号の半分以下の電圧である１．３Ｖにレベルシフトしてもデューティ比は変化せず、さらに０．８Ｖに低下させてもデューティが変化しないことがわかる。
【００３７】
なお、上記実施例では、３．３Ｖ耐圧のトランジスタにより構成されたインバータＩＮＶ１がレベルシフト回路１及び２に含まれるように図示したが、ＡＳＩＣやマイクロプロセッサ等が２電源の場合には含めても良いが、単一電源の場合には、外部から入力信号と、反転信号とを供給する構成が良い。
【００３８】
また、上記実施例では、３．３Ｖ耐圧のＮ型ＭＯＳトランジスタＭＮ２及びＰ型ＭＯＳトランジスタＭＰ４が出力端子の電位変化の開始点を決めているが、充放電の期間は１．２Ｖ耐圧のＰ型ＭＯＳトランジスタＭＰ２及び１．２Ｖ耐圧のＮ型ＭＯＳトランジスタＭＮ４の電流供給能力によって決定される。したがって、Ｐ型ＭＯＳトランジスタＭＰ２の電流供給能力をＰ型ＭＯＳトランジスタＭＰ１よりも大きく、Ｎ型ＭＯＳトランジスタＭＮ４の電流供給能力をＮ型ＭＯＳトランジスタＭＮ３よりも大きくすることが好ましい。さらに、これら１．２Ｖ耐圧のＰ型ＭＯＳトランジスタＭＰ２及びＮ型ＭＯＳトランジスタＭＮ４を早くオン状態にするために、３．３Ｖ耐圧のＮ型ＭＯＳトランジスタＭＮ１の電流供給能力をＮ型ＭＯＳトランジスタＭＮ２よりも大きく、３．３Ｖ耐圧のＰ型ＭＯＳトランジスタＭＰ３の電流供給能力をＰ型ＭＯＳトランジスタＭＰ４よりも大きくすることが好ましい。
【００３９】
また、上記実施例では、３．３Ｖ振幅の入力信号を１．２Ｖ振幅の出力信号にレベルシフトするレベルシフト回路について説明したが、大きい振幅の入力信号を小さい振幅の出力信号に変換するものであれば、入力信号と出力信号の振幅とを適宜設定することができる。
【００４０】
【発明の効果】
以上説明したように、第１のレベルシフタ及び第２のレベルシフタの正論理出力ノード及び負論理出力ノードを接続することにより、入力信号に対して出力信号が立ち上がる場合及び立ち下がる場合のタイミングが変わらず、入力信号に対して出力信号のデューティ比が変化しない。したがって、入力信号と出力信号の振幅レベルの差が大きくなった場合にもデューティ比の変化しないレベルシフト回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施例であるレベルシフタの構成を示す回路図。
【図２】入力信号と出力信号の波形を示す図。
【図３】第１の従来のレベルシフタを示す回路図。
【図４】第１の従来のレベルシフタ回路の入力信号と出力信号の波形を示す図。
【図５】第１の従来のレベルシフタの一段目のインバータの入力と出力の関係を示す図。
【図６】第２の従来のレベルシフタを示す回路図
【符号の説明】
１第１レベルシフタ
２第２レベルシフタ
ＭＰ１、２１．２Ｖ耐圧Ｐ型ＭＯＳトランジスタ
ＭＮ１、２３．３Ｖ耐圧Ｎ型ＭＯＳトランジスタ
ＭＰ３，４３．３Ｖ耐圧Ｐ型ＭＯＳトランジスタ
ＭＮ３．４１．２Ｖ耐圧Ｎ型ＭＯＳトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a level shifter that converts the level of an input signal and outputs it, and more particularly to a level shifter that converts the level of an input high level signal into a low level signal.
[0002]
[Prior art]
2. Description of the Related Art In recent years, an increasing number of microcomputers are designed to satisfy a desired function by mounting many devices such as an ASIC, a microprocessor, a memory, and a peripheral circuit on a computer motherboard. In particular, ASICs and microprocessors are required to reduce power consumption and operate at a high frequency, so that the power supply voltage used internally is designed to be small. For example, the internal power supply voltage is 2.5V, and this voltage tends to decrease to 1.8V, 1.5V, and 1.2V in the future.
[0003]
On the other hand, according to the JEDEC system interface standard and the like, data input / output between devices is performed at 3.3V, and devices such as peripheral circuits often operate at 3.3V. For this reason, peripheral circuits and ASICs and microprocessors are increasingly operating at different voltages. Therefore, the ASIC and the microprocessor are provided with an input / output buffer for level-shifting the voltage difference between the inside and the outside.
[0004]
As such a first prior art, such an input / output buffer is generally known in which a plurality of inverters are connected in series to perform level shift as shown in FIG. 1).
[0005]
This level shift circuit shown in FIG. 3 for level-shifting a high voltage to a low voltage is connected between VDD (1.2 V) and GND, and the gate is commonly connected to the input terminal. A first inverter circuit composed of a 3V breakdown voltage P-type MOS transistor and an N-type MOS transistor, a gate connected in common to the drains of the P-type MOS transistor and the N-type transistor, and VDD (1.2 V) And GND, a 1.2 V breakdown voltage P-type MOS transistor and an N-type MOS transistor constitute a second inverter circuit, and the output as the level shift circuit is the second inverter circuit. It is taken out from the drain of the transistor which comprises.
[0006]
With this configuration, the first inverter outputs an input signal having an amplitude of 3.3V as an inverted signal having an amplitude of 1.2V, and the second inverter further inverts the inverted signal and outputs an in-phase signal with the input signal. It is possible to do.
[0007]
Further, as another level shift circuit, as shown in FIG. 6 as a second prior art, there is a circuit including a CMOS inverter INV11 and current mirror flip-flop latch circuits MP13, 14, MN13, 14 (for example, patents). Reference 2).
[0008]
[Patent Document 1]
Japanese Patent Laid-Open No. 3-125515 [Patent Document 2]
Japanese Patent Laid-Open No. 11-239051
[Problems to be solved by the invention]
However, when a level shifter circuit is constituted by such two inverters, as shown in FIGS. 4A to 4F, as the source voltage of the P-type MOS transistor of the first inverter becomes lower, the input The duty ratio of the output signal Vout changes with respect to the signal Vin.
[0010]
Hereinafter, the threshold voltage of the N-type MOS transistor is Vtn = 0.5V, the threshold voltage of the P-type MOS transistor is Vtp = 0.5V, the amplitude of the input signal Vin is 3.3V, and Vdd is 1.2V. The operation of the first inverter will be described.
[0011]
As shown in FIG. 5, when the input voltage Vin changes from 0V to 3.3V, the threshold voltage of the N-type MOS transistor is 0.5V, as shown in FIG. When Vin becomes 0.5V, the N-type MOS transistor MN11 is turned on, and the output signal Vmid of the first inverter changes from 1.2V to 0V. On the other hand, when Vin changes from 3.3 V toward 0 V, the voltage of 3.3 V is 0.7 V (the threshold value of the P-type MOS transistor is 0.5 V, and the source is Vdd = 1. Since it is connected to 2V, the P-type MOS transistor MP11 is turned on when 1.2V−0.5V = 0.7V), and the output signal Vmid of the first inverter changes from 0V to 1.2V. Change towards. Thus, since only Vdd = 1.2V is supplied to the source of the P-type MOS transistor, the time T1 and Vin required for turning on the N-channel transistor when Vin rises from 0V rises from 3.3V. The time T2 required until the P-channel transistor is turned on when it is lowered is different. Therefore, there arises a problem that the duty ratio of the output signal Vmid of the first inverter is different from the duty ratio of the input signal Vin.
[0012]
In the second prior art, when Vin falls from 3.3V, the inverter INV11 inverts and transmits Vin to turn on the N-type MOS transistor MN14, and the voltage of the output signal Vout becomes 0V. When Vin rises from 0V, the N-type MOS transistor MN13 is turned on, and the voltage of the output signal Vout becomes 1.2V by extracting the charge of the gate of the P-type MOS transistor 14. As described above, the output signal Vout is determined by the gate voltage of any of the N-type MOS transistors MN13 and MN being 3.3V. When the output voltage Vout is 0V, the N-type MOS transistor MN14 is When the output voltage Vout becomes 1.2V only when it is turned on, that is, when the output changes by one gate, the P-type MOS transistor MP14 is turned on after the N-type MOS transistor MN13 is turned on. The output changes in two stages. Therefore, the timing differs between when the output voltage Vout rises and when it falls, and the duty ratio of the output voltage Vout differs from that of the input signal as in the first prior art. It is assumed that the inverter INV11 operates with an amplitude of 3.3V, so that there is no substantial delay.
[0013]
Such problems of the first and second prior arts become more prominent as the signal becomes higher in frequency and as the amplitude difference between the input signal and the output signal increases.
[0014]
Therefore, the present invention provides a level shift circuit that can supply a stable output signal even when the amplitude difference between the input signal and the output signal is large and the change in the duty ratio is small and the input signal becomes a high frequency. Objective.
[0015]
[Means for Solving the Problems]
The level shifter of the present invention includes a first transistor connected between a first power supply line and an output node, a second transistor connected between the output node and a second power supply line, A third transistor connected between the first power supply line and the output node, a fourth transistor connected between the output node and the second power supply line, and an input signal of the first transistor Control that causes the second transistor to conduct and the fourth transistor to conduct when the input signal is at a level, and causes the third transistor to conduct and the first transistor to conduct when the input signal is at the second level. A gate breakdown voltage of the first transistor is smaller than a gate breakdown voltage of the third transistor, and a gate breakdown voltage of the fourth transistor is And wherein the less than a gate breakdown voltage of the second transistor.
[0016]
The second level shifter of the present invention includes a first transistor of one conductivity type having a first gate breakdown voltage connected between the first power supply line and the first node and receiving an input signal at the gate, A second conductive type second transistor having a second gate withstand voltage smaller than the first gate withstand voltage, connected between the power supply line of the first node and the second node, and having a gate connected to the first node. And the third transistor of one conductivity type connected between the second node and the first power supply line and having a first gate breakdown voltage having a gate receiving an inverted input signal of the input signal, A second transistor of the second conductivity type having a first breakdown voltage connected between the second power supply line and a third node and receiving the input signal at a gate; and the second power supply line; With the second node The second conductive type fifth transistor having the second gate withstand voltage connected to the gate and receiving the inverted input signal at the gate, and connected between the second node and the first power supply line. And a sixth transistor of the one conductivity type having the second gate breakdown voltage and having a gate connected to the third node.
[0017]
The third level shifter of the present invention includes a first transistor of one conductivity type connected between a first power supply line and a first node and having a control terminal connected to the second node, and the first level shifter A second transistor of one conductivity type connected between a power supply line and the second node and having a control terminal connected to the first node; and the first node and the second power supply line. A third transistor of the second conductivity type connected between and receiving an input signal at the control terminal, and an inverted input signal of the input signal connected to the control terminal connected between the second node and the second power supply line The second transistor of the second conductivity type that receives the signal, and the fifth transistor of one conductivity type that is connected between the first power supply line and the second node and receives the inverted input signal at the control terminal And the second node and the second node A sixth transistor of the second conductivity type connected between the power line and a control terminal connected to the third node, and connected between the first power line and the third node for control. A second transistor having a terminal connected to the second node and a control terminal connected to the second node; the seventh transistor having one conductivity type receiving the input signal at a terminal; and the third node and the second power supply line. The first, second, sixth, and eighth transistors operate in a saturation region in response to the level of the input signal, and the third, fourth, and eighth transistors. The fifth and seventh transistors operate in a non-saturated region regardless of the level of the input signal.
[0018]
With the configuration as described above, the output signal rises and falls at the same timing from the change of the input signal, so the duty ratio of the output signal does not change.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically with reference to examples.
[0020]
【Example】
An embodiment of the present invention will be described with reference to FIG.
[0021]
Here, a level shifter in the case where the level shift of the 3.3V input signal Vin to the 1.2V output signal Vout will be described.
[0022]
First, the level shifter circuit of the present invention includes a first level shift circuit 1 and a second level shift circuit 2.
[0023]
The first level shift circuit 1 includes P-type MOS transistors MP1 and MP2 and N-type MOS transistors NM1 and MN2. The P-type MOS transistor MP1 is configured by a transistor having a gate breakdown voltage of 1.2V, and the source is connected to Vdd (1.2V). The P-type MOS transistor MP2 is configured by a transistor having a gate breakdown voltage of 1.2 V, similar to the P-type MOS transistor MP1, with a source at Vdd (1.2 V), a drain at the gate of the P-type MOS transistor MP1, and a gate. Are respectively connected to the drain of the P-type MOS transistor MP1. The N-type MOS transistor MN1 is composed of a transistor having a gate breakdown voltage of 3.3 V, the source is connected to GND, the drain is connected to the drain of the P-type MOS transistor MP1, and the gate receives the input signal Vin. The N-type MOS transistor MN2 is composed of a transistor having a gate breakdown voltage of 3.3 V, similar to the N-type MOS transistor MN1, the source is connected to GND, the drain is connected to the drain of the P-type MOS transistor MP2, and the input signal is connected to the gate. An inversion signal VinB of Vin is received.
[0024]
The second level shift circuit includes P-type MOS transistors MP3 and MP4 and N-type MOS transistors MN3 and MN4.
[0025]
The P-type MOS transistor MP3 is composed of a transistor having a gate breakdown voltage of 3.3V, the source is connected to Vdd (1.2V), and the gate receives the input signal Vin. Similar to the P-type MOS transistor MP3, the P-type MOS transistor MP4 is configured by a transistor having a gate breakdown voltage of 3.3 V, the source is connected to Vdd (1.2 V), and the gate receives the inverted signal VinB. The N-type MOS transistor MN3 is configured by a transistor having a gate breakdown voltage of 1.2 V, the source is connected to GND, the drain is connected to the drain of the P-type MOS transistor MP3, and the gate is connected to the drain of the P-type MOS transistor MP4. . Similar to the N-type MOS transistor MN3, the N-type MOS transistor MN4 is configured by a transistor having a gate breakdown voltage of 1.2 V, the source is GND, the drain is the drain of the P-type MOS transistor MP4, and the gate is a P-type MOS. It is connected to the drain of the transistor MP3.
[0026]
The connection point between the P-type MOS transistor MP1 and the N-type MOS transistor MN1 constituting the first level shift circuit is the connection point between the P-type MOS transistor MP3 and the N-type MOS transistor MN3 constituting the second level shift circuit. Connected to the connection point, a negative logic output signal (amplitude 1.2 V) with respect to the input signal can be taken out (negative logic output node). Similarly, the connection point between the P-type MOS transistor MP2 and the N-type MOS transistor MN2 constituting the first level shift circuit is the same as the connection between the P-type MOS transistor MP4 and the N-type MOS transistor MN4 constituting the second level shift circuit. The positive logic output signal (amplitude 1.2 V) Vout with respect to the input signal can be taken out (positive logic output node).
[0027]
Next, the operation of the level shift circuit of the present invention will be described separately for the case where the input signal Vin changes from 3.3V to 0V and the case where the input signal Vin changes from 0V to 3.3V. Here, since the inverter INV1 that generates the inverted input signal VinB is designed to operate in the saturation region, the delay time is assumed to be negligible.
[0028]
When the input signal Vin changes from 3.3V to 0V, that is, when the input signal Vin falls, in the first level shift circuit 1, the N-type MOS transistor MN1 is turned off when the input signal Vin changes to 0V. The N-type MOS transistor MN2 is turned on because the inversion signal VinB changes to 3.3V. Since the potential of the output terminal and the potential of the gate of the P-type MOS transistor MP1 are lowered by turning on the N-type MOS transistor MN2, the P-type MOS transistor MP1 is turned on, and the potential of the gate of the P-type MOS transistor MP2 is As a result, the P-type MOS transistor MP2 is turned off. As a result, the potential of the negative logic output node is raised by the P-type MOS transistor MP1, and the potential of the positive logic output node is lowered by the N-type MOS transistor MN2. At this time, the charge at the positive logic output node (output terminal) is extracted by the N-type MOS transistor MN2, but only 1.2V is applied between the source and drain of the 3.3V withstand voltage transistor. The type MOS transistor MN2 operates in the non-saturated region. Therefore, the current extraction capability (source-drain current) of the N-type MOS transistor is lower than when operating in the saturation region, and it takes time to set the output terminal to 0V.
[0029]
Similar to the first level shift circuit 1, in the second level shift circuit 2, the P-type MOS transistor MP3 is turned on in response to the fall of the input signal Vin, and P in response to the inverted signal VinB. The type MOS transistor MP4 is turned off. When the P-type MOS transistor MP3 is turned on, the gate potential of the N-type MOS transistor MN4 is raised and turned on, and when the P-type MOS transistor MP4 is turned off, the P-type MOS transistor MP4 is turned off. As a result, the potential of the negative logic output node is raised by the P-type MOS transistor MP3, and the potential of the positive logic output node is lowered by the N-type MOS transistor MN4. At this time, since the N-type MOS transistor MN4 is turned on by the P-type MOS transistor MP3, the operation is delayed by one gate compared to the N-type MOS transistor MN2, but the N-type MOS transistor is a transistor with a withstand voltage of 1.2V. Since it is configured, it operates in the saturation region and can reduce the potential of the output terminal at high speed.
[0030]
In this way, the N-type MOS transistor MN2 is first turned on to pull out the charge at the output terminal, and the N-type MOS transistor MN4 is turned on with a delay of one gate to pull out the charge at the output terminal. Can be determined by the N-type MOS transistor MN2 operating in the non-saturated region with a withstand voltage of 3.3V, and the output signal Vout is changed from 1.2V. The period of change to 0V can be shortened by the N-type MOS transistor MN4 operating in the saturation region of 1.2V breakdown voltage.
[0031]
Next, when the input signal Vin changes from 0V to 3.3V, that is, when the input signal Vin rises, in the second level shift circuit, the P-type MOS transistor MP3 is turned off because the input signal Vin is 3.3V. The P-type MOS transistor MP4 is turned on because the inverted input signal Vinb is 0V. Since the P-type MOS transistor MP4 is in the ON state, the potential of the output terminal and the gate rises, the N-type MOS transistor MN3 is in the ON state, and since the P-type MOS transistor MP3 is in the OFF state, the gate potential decreases and the N-type MOS transistor MN4 is turned off. As a result, the potential of the positive logic output node is raised by the P-type MOS transistor MP4, and the potential of the negative logic output node is lowered by the N-type MOS transistor MN3.
[0032]
At this time, the positive logic output node (output terminal) is charged by the P-type MOS transistor MP4, but only a voltage of 1.2V is applied between the source and drain of the 3.3V withstand voltage transistor. The MOS transistor MP4 operates in the non-saturation region. Therefore, the current supply capability of the P-type MOS transistor MP4 is lower than when operating in the saturation region, and it takes time to raise the potential of the output terminal to 1.2V.
[0033]
In the first level shift circuit 1, the N-type MOS transistor MN1 is turned on because the input signal Vin is 3.3V, and the N-type MOS transistor MN2 is turned off because the inverted input signal VinB is 0V. Since the N-type MOS transistor MN1 is turned on and the potential of the gate of the P-type MOS transistor MP2 is lowered, the P-type MOS transistor MP2 is turned on, the N-type MOS transistor MN2 is turned off, and the P-type MOS transistor MP2 is turned on. Therefore, the P-type MOS transistor MP1 is turned off. As a result, the potential of the positive logic output node is raised by the P-type MOS transistor MP2, and the potential of the negative logic output node is lowered by the N-type MOS transistor MN1. At this time, since the P-type MOS transistor MP2 is turned on by the N-type MOS transistor MN1, the operation is delayed by one gate (for the N-type MOS transistor MN1) compared to the P-type MOS transistor MP4. Since the transistor MP2 is composed of a transistor with a withstand voltage of 1.2 V, it can operate in the saturation region and extract charges at the output terminal at high speed.
[0034]
In this way, the P-type MOS transistor MP4 is first turned on and begins to charge the output terminal, and the P-type MOS transistor MP2 is turned on after a delay of one gate to pull out the charge from the output terminal. The time until the output signal starts to change in response to the change to 3V can be determined by the P-type MOS transistor MP4 operating in the non-saturated region of 3.3V breakdown voltage, and the output signal Vout is changed from 0V to 3V. .3V can be shortened by the P-type MOS transistor MP2 operating in the 1.2V withstand voltage saturation region.
[0035]
As described above, in any case where the potential of the output terminal Vout changes to 0 V and 1.2 V, the potential change is started by the transistor having a high gate breakdown voltage that operates in the non-saturation region, and then the gate that operates in the saturation region. By changing the potential at high speed with a transistor having a low withstand voltage, a level shift from a high voltage to a low voltage can be performed with almost no change in the duty ratio. Although the potential change on the positive logic output node side (output terminal side) has been described, the reverse potential change occurs on the negative logic output node side (inverted output terminal side) due to the same operation principle.
[0036]
Simulation results of the level shift circuit to which the present invention is applied are shown in FIGS. A simulation was performed with the input signal changed to 3.3 V amplitude and the output signal changed from 1.3 V to 0.8 V amplitude in increments of 0.1 V, but the level was reduced to 1.3 V, which is half the voltage of the input signal. It can be seen that the duty ratio does not change even when the shift is performed, and the duty does not change even when the voltage is lowered to 0.8V.
[0037]
In the above-described embodiment, the inverter INV1 configured with a 3.3V withstand voltage transistor is illustrated as being included in the level shift circuits 1 and 2, but may be included when the ASIC, the microprocessor, or the like has two power supplies. In the case of a single power supply, an input signal and an inverted signal are preferably supplied from the outside.
[0038]
In the above embodiment, the 3.3V withstand voltage N-type MOS transistor MN2 and the P-type MOS transistor MP4 determine the starting point of the potential change of the output terminal, but the charge / discharge period is the 1.2V withstand voltage P-type. This is determined by the current supply capability of the MOS transistor MP2 and the 1.2V breakdown voltage N-type MOS transistor MN4. Therefore, it is preferable that the current supply capability of the P-type MOS transistor MP2 is larger than that of the P-type MOS transistor MP1, and the current supply capability of the N-type MOS transistor MN4 is larger than that of the N-type MOS transistor MN3. Furthermore, in order to quickly turn on the 1.2V breakdown voltage P-type MOS transistor MP2 and the N-type MOS transistor MN4, the current supply capability of the 3.3V breakdown voltage N-type MOS transistor MN1 is higher than that of the N-type MOS transistor MN2. It is preferable that the current supply capability of the 3.3V withstand voltage P-type MOS transistor MP3 is larger than that of the P-type MOS transistor MP4.
[0039]
In the above embodiment, the level shift circuit for level-shifting an input signal having a 3.3V amplitude to an output signal having a 1.2V amplitude has been described. However, an input signal having a large amplitude is converted into an output signal having a small amplitude. If so, the amplitudes of the input signal and the output signal can be set as appropriate.
[0040]
【The invention's effect】
As described above, by connecting the positive logic output node and the negative logic output node of the first level shifter and the second level shifter, the timing when the output signal rises and falls with respect to the input signal does not change. The duty ratio of the output signal does not change with respect to the input signal. Therefore, it is possible to provide a level shift circuit in which the duty ratio does not change even when the difference between the amplitude levels of the input signal and the output signal becomes large.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a level shifter according to an embodiment of the present invention.
FIG. 2 is a diagram showing waveforms of an input signal and an output signal.
FIG. 3 is a circuit diagram showing a first conventional level shifter.
FIG. 4 is a diagram showing waveforms of an input signal and an output signal of a first conventional level shifter circuit.
FIG. 5 is a diagram showing the relationship between the input and output of the first stage inverter of the first conventional level shifter;
FIG. 6 is a circuit diagram showing a second conventional level shifter.
1 First level shifter 2 Second level shifter MP1, 1.2V breakdown voltage P-type MOS transistor MN1, 2 3.3V breakdown voltage N-type MOS transistor MP3, 4 3.3V breakdown voltage P-type MOS transistor MN3.4 1.2V breakdown voltage N-type MOS transistor

Claims

第１の電源ラインと出力ノードとの間に接続された第１のトランジスタと、
前記出力ノードと第２の電源ラインとの間に接続された第２のトランジスタと、
前記第１の電源ラインと前記出力ノードとの間に接続された第３のトランジスタと、
前記出力ノードと前記第２の電源ラインとの間に接続された第４のトランジスタと、
入力信号が第１のレベルの時に前記第２のトランジスタを導通させると共に前記第４のトランジスタを導通させ、前記入力信号が第２のレベルの時に前記第３のトランジスタを導通させると共に前記第１のトランジスタを導通させる制御回路とを備え、
前記第１のトランジスタのゲート耐圧は前記第３のトランジスタのゲート耐圧よりも小さく、前記第４のトランジスタのゲート耐圧は前記第２のトランジスタのゲート耐圧よりも小さいことを特徴とするレベルシフタ。A first transistor connected between the first power supply line and the output node;
A second transistor connected between the output node and a second power supply line;
A third transistor connected between the first power supply line and the output node;
A fourth transistor connected between the output node and the second power supply line;
When the input signal is at the first level, the second transistor is turned on and the fourth transistor is turned on. When the input signal is at the second level, the third transistor is turned on and the first transistor is turned on. A control circuit for conducting the transistor,
The level shifter characterized in that the gate breakdown voltage of the first transistor is smaller than the gate breakdown voltage of the third transistor, and the gate breakdown voltage of the fourth transistor is smaller than the gate breakdown voltage of the second transistor.

前記制御回路は、前記第１の電源ラインと第１のノードとの間に接続されゲートが前記出力ノードに接続された第５のトランジスタと、前記第１のノードと前記第２の電源ラインとの間に接続されゲートに前記入力信号を受ける第６のトランジスタと、前記第１の電源ライン及び第２のノードとの間に接続されゲートに前記入力信号を受ける第７のトランジスタと、前記第２のノードと前記第２の電源ラインとの間に接続されゲートが前記出力ノードに接続された第８のトランジスタとを備えることを特徴とする請求項１記載のレベルシフタ。The control circuit includes a fifth transistor connected between the first power supply line and the first node and having a gate connected to the output node, the first node, the second power supply line, A sixth transistor connected between and receiving the input signal at the gate; a seventh transistor connected between the first power supply line and the second node and receiving the input signal at the gate; 2. The level shifter according to claim 1, further comprising an eighth transistor connected between the second node and the second power supply line and having a gate connected to the output node.

前記制御回路は、前記入力信号の極性を反転した反転入力信号を生成して前記第２のトランジスタ及び前記第３のトランジスタのゲートに供給する反転回路を更に備えることを特徴とする請求項２記載のレベルシフタ。3. The control circuit according to claim 2, further comprising an inverting circuit that generates an inverting input signal obtained by inverting the polarity of the input signal and supplies the inverting input signal to the gates of the second transistor and the third transistor. Level shifter.

前記第１、第４、第５、第８のトランジスタは第１のゲート耐圧を有し、前記第２、第３、第６、第７のトランジスタは第２のゲート耐圧を有することを特徴とする請求項２記載のレベルシフタ。The first, fourth, fifth, and eighth transistors have a first gate breakdown voltage, and the second, third, sixth, and seventh transistors have a second gate breakdown voltage. The level shifter according to claim 2.

前記第２、第３のトランジスタは非飽和領域で動作することを特徴とする請求項１記載のレベルシフタ。2. The level shifter according to claim 1, wherein the second and third transistors operate in a non-saturated region.

前記制御回路は、前記入力信号が前記第１のレベルの時には前記第４のトランジスタを導通させる前に前記第２のトランジスタを導通させ、前記入力信号が前記第２のレベルの時には前記第１のトランジスタを導通させる前に前記第３のトランジスタを導通させることを特徴とする請求項１記載のレベルシフタ。Wherein the control circuit, wherein when the input signal is the first level to conduct the second transistor prior to conducting the fourth transistor, the first when the input signal of said second level 2. The level shifter according to claim 1, wherein the third transistor is turned on before the transistor is turned on.

前記第１のトランジスタの電流供給能力は前記第３のトランジスタの電流供給能力よりも大きく、前記第４のトランジスタの電流供給能力は前記第２のトランジスタの電流供給能力よりも大きいことを特徴とする請求項１記載のレベルシフタ。The current supply capability of the first transistor is greater than the current supply capability of the third transistor, and the current supply capability of the fourth transistor is greater than the current supply capability of the second transistor. The level shifter according to claim 1.

前記第１のトランジスタのゲート耐圧及び前記第４のトランジスタのゲート耐圧は、前記出力ノードに出力される出力信号の電圧振幅と同じであることを特徴とする請求項１記載のレベルシフタ。2. The level shifter according to claim 1, wherein a gate breakdown voltage of the first transistor and a gate breakdown voltage of the fourth transistor are the same as a voltage amplitude of an output signal output to the output node.

前記２のトランジスタのゲート耐圧及び前記第３のトランジスタのゲート耐圧は、前記入力信号の電圧振幅と同じであることを特徴とする請求項１記載のレベルシフタ。2. The level shifter according to claim 1, wherein the gate breakdown voltage of the second transistor and the gate breakdown voltage of the third transistor are the same as the voltage amplitude of the input signal.

前記第１のノードと前記第２のノードとは電気的に接続されていることを特徴とする請求項２記載のレベルシフト回路。3. The level shift circuit according to claim 2, wherein the first node and the second node are electrically connected.

前記第１のトランジスタ及び前記第４のトランジスタは、飽和領域で動作する高速且つ高い電流供給能力をもつトランジスタにより構成され、前記第２のトランジスタ及び前記第３のトランジスタは、非飽和領域で動作する低速且つ低い電流供給能力をもつトランジスタにより構成されていることを特徴とする請求項１記載のレベルシフタ。The first transistor and the fourth transistor are configured by a transistor having a high speed and high current supply capability that operates in a saturation region, and the second transistor and the third transistor operate in a non-saturation region. 2. The level shifter according to claim 1, wherein the level shifter is constituted by a transistor having a low speed and a low current supply capability.

第１の電源ラインと第１のノードとの間に接続されゲートに入力信号を受ける第１のゲート耐圧を有する第一導電型の第１のトランジスタと、
第２の電源ラインと第２のノードとの間に接続されゲートが前記第１のノードに接続された前記第１のゲート耐圧よりも小さい第２のゲート耐圧を有する第二導電型の第２のトランジスタと、
前記第２のノードと前記第１の電源ラインとの間に接続されゲートに前記入力信号の反転入力信号を受ける前記第１のゲート耐圧を有する前記第一導電型の第３のトランジスタと、
前記第２の電源ラインと第３のノードとの間に接続されゲートに前記入力信号を受ける前
記第１のゲート耐圧を有する前記第二導電型の第４のトランジスタと、
前記第２の電源ラインと前記第２のノードとの間に接続されゲートに前記反転入力信号を受ける前記第１のゲート耐圧を有する前記第二導電型の第５のトランジスタと、
前記第２のノードと前記第１の電源ラインとの間に接続されゲートが前記第３のノードに接続された前記第２のゲート耐圧を有する前記第一導電型の第６のトランジスタとを備えることを特徴とするレベルシフタ。A first transistor of the one conductivity type having a first gate withstand voltage which receives the input signal to the connected gate between a first power supply line and a first node,
A second conductivity type second transistor connected between the second power supply line and the second node and having a second gate breakdown voltage smaller than the first gate breakdown voltage of which the gate is connected to the first node. Transistors
A third transistor of the first conductivity type inversion receiving an input signal having the first gate withstand voltage of the connected the input signal to the gate between said second node said first power supply line,
A second transistor of the second conductivity type connected between the second power supply line and a third node and having the first gate breakdown voltage receiving the input signal at a gate ;
A second transistor of the second conductivity type connected between the second power supply line and the second node and having the first gate breakdown voltage having the gate receiving the inverted input signal;
And a sixth transistor of the second conductivity type having a second gate breakdown voltage connected gate connected to said third node between said second node and said first power supply line Level shifter characterized by that.

前記第１のノードと前記第２の電源ラインとの間に接続されゲートが前記第２のノードに接続された前記第２のゲート耐圧を有する前記第二導電型の第７のトランジスタと、
前記第３のノードと前記第１の電源ラインとの間に接続されゲートが前記第２のノードに接続された前記第２のゲート耐圧を有する前記第一導電型の第８のトランジスタとを備えることを特徴とする請求項１２記載のレベルシフタ。A second transistor of the second conductivity type connected between the first node and the second power supply line and having a second gate breakdown voltage with a gate connected to the second node;
And a eighth transistor of the first conductivity type having a connection to said second gate withstand voltage having a gate connected to said second node between said third node and said first power supply line The level shifter according to claim 12, wherein:

前記第１のノードと前記第３のノードとは電気的に接続されていることを特徴とする請求項１３記載のレベルシフタ。14. The level shifter according to claim 13, wherein the first node and the third node are electrically connected.

第１の電源ラインと第１のノードとの間に接続され制御端子が第２のノードに接続された第一導電型の第１のトランジスタと、
前記第１の電源ラインと前記第２のノードとの間に接続され制御端子が前記第１のノードに接続された前記第一導電型の第２のトランジスタと、
前記第１のノードと第２の電源ラインとの間に接続され制御端子に入力信号を受ける第二導電型の第３のトランジスタと、
前記第２のノードと前記第２の電源ラインとの間に接続され制御端子に前記入力信号の反転入力信号を受ける前記第二導電型の第４のトランジスタと、
前記第１の電源ラインと前記第２のノードとの間に接続され制御端子に前記反転入力信号を受ける前記第一導電型の第５のトランジスタと、
前記第２のノードと前記第２の電源ラインとの間に接続され制御端子が第３のノードに接続された前記第二導電型の第６のトランジスタと、
前記第１の電源ラインと前記第３のノードとの間に接続され制御端子に前記入力信号を受ける前記第一導電型の第７のトランジスタと、
前記第３のノードと前記第２の電源ラインとの間に接続され制御端子が前記第２のノードに接続された第二導電型の第８のトランジスタとを備え、
前記第１、第２、第６、第８のトランジスタは、前記入力信号のレベルに応答して飽和領域で動作し、前記第３、第４、第５、第７のトランジスタは、前記入力信号のレベルにかかわらず非飽和領域で動作することを特徴とするレベルシフタ。A first transistor of said one conductivity type connected control terminal connected to a second node between the first power supply line and a first node,
Connected control terminal and the second transistor connected to said first one conductivity type to the first node between said first power supply line and the second node,
A third transistor of a second conductivity type connected between the first node and a second power supply line and receiving an input signal at a control terminal;
A second transistor of the second conductivity type connected between the second node and the second power supply line and receiving an inverted input signal of the input signal at a control terminal;
A fifth transistor being connected receiving said inverted input signal to the control terminal of the first conductivity type between said first power supply line and the second node,
A second transistor of the second conductivity type connected between the second node and the second power supply line and having a control terminal connected to the third node;
A seventh transistor of connected said first one conductivity type receiving said input signal to a control terminal between the first power supply line and said third node,
An eighth transistor of a second conductivity type connected between the third node and the second power supply line and having a control terminal connected to the second node;
The first, second, sixth, and eighth transistors operate in a saturation region in response to the level of the input signal, and the third, fourth, fifth, and seventh transistors are the input signal. A level shifter that operates in a non-saturated region regardless of the level.