JP4340195B2

JP4340195B2 - 信号発生回路および信号発生回路付きレベルシフタ

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Description

この発明は、相互補間の出力を同時に“Ｈ”レベルもしくは“Ｌ”レベルにするレベルシフタおよびそのレベルシフタを制御するのに適した信号発生回路に関する。

従来、相互補間の出力を同時に“Ｈ”レベルもしくは“Ｌ”レベルにするレベルシフタがいくつか存在し、例えば、図１５に示す第１のレベルシフタ１０や図１６に示す第２のレベルシフタ２０などがある。これらは、例えば、図１７に示す信号発生回路５と組み合わされ、信号発生回路５から出力される信号の一部を制御信号として入力する。

以下に、まず、図１７と図１８を用いて、信号発生回路５について説明し、次に、図１５と図１６を用いて、第１のレベルシフタ１０と第２のレベルシフタ２０について説明し、最後に、図１９と図２０を用いて、信号発生回路５を組み込んだ第１のレベルシフタ１０（以下、信号発生回路付きレベルシフタ１００という）と信号発生回路５を組み込んだ第２のレベルシフタ２０（以下、信号発生回路付きレベルシフタ２００という）について説明する。

まず、信号発生回路５について説明する。図１７は、従来の信号発生回路の構造を示す図である。

図１７に示すように、信号発生回路５は、入力信号ＩＮ０１を入力する入力端子１１と、第１の出力信号ＯＵＴ０１を出力する出力端子１２と、第２の出力信号ＯＵＴ０２を出力する出力端子１３と、第３の出力信号ＯＵＴ０３を出力する出力端子１４と、第４の出力信号ＯＵＴ０４を出力する出力端子１５とを有する。

また、信号発生回路５は、インバータＩＮＶと、第１の低耐圧インバータＩＮＶＬ１と、第２の低耐圧インバータＩＮＶＬ２とを有する。これらは、低電圧レベルの信号を発生する低電圧信号発生部を形成している。

低電圧信号発生部は、以下のように構成されている。すなわち、入力端子１１から入力された入力信号ＩＮ０１は、インバータＩＮＶによって反転された後、３つに分岐される。その中の１つは第１の低耐圧インバータＩＮＶＬ１の入力側に出力され、１つは第２の低耐圧インバータＩＮＶＬ２の入力側に出力され、１つは第２の出力信号ＯＵＴ０２として出力端子１３から外部に出力される。

なお、低電圧信号発生部は、組み合わされるレベルシフタ（第１のレベルシフタ１０や第２のレベルシフタ２０など）の出力を調整するのに用いられる。そこで、以下、低電圧信号発生部を出力調整回路部という場合もある。

また、信号発生回路５は、高電圧電源ＶＤＤＨと、接地電位部ＶＳＳＨとを有する。なお、接地電位部ＶＳＳＨの“ＶＳＳ”はＧｒａｎｄを表し、“Ｈ”は高電圧出力系を表している。高電圧電源ＶＤＤＨと接地電位部ＶＳＳＨの間には、高耐圧ＰｃｈトランジスタＰ１と、高耐圧インバータＩＮＶＨ１と、前述の第１の出力端子１４と、高耐圧ＮｃｈトランジスタＮ１とからなる回路と、高耐圧ＰｃｈトランジスタＰ２と、高耐圧インバータＩＮＶＨ２と、前述の第２の出力端子１５と、高耐圧ＮｃｈトランジスタＮ２とからなる回路とが設けられている。これらは、高電圧レベルの信号を発生するレベルシフタ部を形成している。

レベルシフタ部は、以下のように構成されている。すなわち、高耐圧ＰｃｈトランジスタＰ１とＰ２は、共に、ソースが高電圧電源ＶＤＤＨに接続されている。また、高耐圧ＰｃｈトランジスタＰ１は、ゲートが高耐圧ＰｃｈトランジスタＰ２のドレインと高耐圧ＮｃｈトランジスタＮ２のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ１のドレインに接続されている。また、高耐圧ＰｃｈトランジスタＰ２は、ゲートが高耐圧ＰｃｈトランジスタＰ１のドレインと高耐圧ＮｃｈトランジスタＮ１のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ２のドレインに接続されている。高耐圧ＰｃｈトランジスタＰ１とＰ２は、このような接続により、フリップフロップ回路を形成している。また、高耐圧ＮｃｈトランジスタＮ１は、ソースが接地電位部ＶＳＳＨに接続され、ゲートがインバータＩＮＶの出力側と第１の低耐圧インバータＩＮＶＬ１の入力側とを結ぶ線に分岐して接続され、ドレインが高耐圧ＰｃｈトランジスタＰ１のドレインに接続されている。また、高耐圧ＮｃｈトランジスタＮ２は、ソースが接地電位部ＶＳＳＨに接続され、ゲートが第１の低耐圧インバータＩＮＶＬ１の出力側に接続され、ドレインが高耐圧ＰｃｈトランジスタＰ２のドレインに接続されている。なお、第３の出力信号ＯＵＴ０３を出力する出力端子１４は、高耐圧インバータＩＮＶＨ１を介して、高耐圧ＰｃｈトランジスタＰ１のドレインと高耐圧ＮｃｈトランジスタＮ１のドレインを結ぶ線に分岐して接続されている。また、第４の出力信号ＯＵＴ０４を出力する出力端子１５は、高耐圧インバータＩＮＶＨ２を介して、高耐圧ＰｃｈトランジスタＰ２のドレインと高耐圧ＮｃｈトランジスタＮ２のドレインを結ぶ線に分岐して接続されている。

なお、低電圧信号発生部が低電圧レベルの信号を発生するのに対して、レベルシフタ部は高電圧レベルの信号を発生する。そこで、以下、低電圧信号発生部を低電圧出力系といい、レベルシフタ部を高電圧出力系という場合もある。

図１８は、従来の信号発生回路の動作を示すタイミングチャートである。信号発生回路５は、図１８に示すようなタイミングで各出力信号を出力する。

次に、第１のレベルシフタ１０について説明する。図１５は、第１のレベルシフタの構造を示す図である。

図１５に示すように、第１のレベルシフタ１０は、第１のレベルシフタ１０に対する第１の入力信号ＩＮ１１を入力する入力端子１１１と、第２の入力信号ＩＮ１２を入力する入力端子１１２と、第３の入力信号ＩＮ１３を入力する入力端子１１３と、第１の増幅出力信号ＯＵＴ１１を出力する出力端子１１４と、第２の増幅出力信号ＯＵＴ１２を出力する出力端子１１５とを有する。

また、第１のレベルシフタ１０は、第１の低耐圧ＮＡＮＤ素子ＮＡＮＤＬ１１と第２の低耐圧ＮＡＮＤ素子ＮＡＮＤＬ１２とを有する（以下、それぞれ、第１のＮＡＮＤＬ１１、第２のＮＡＮＤＬ１２という）。第１のＮＡＮＤＬ１１は、一方の入力側が第１の入力信号ＩＮ１１を入力する入力端子１１１に接続され、他方の入力側が、第２の入力信号ＩＮ１２を入力する入力端子１１２と第２のＮＡＮＤＬ１２の入力側とを結ぶ線に分岐して接続されている。第２のＮＡＮＤＬ１２は、一方の入力側が第１のＮＡＮＤＬ１１の出力側に接続され、他方の入力側が第２の入力信号ＩＮ１２を入力する入力端子１１２に接続されている。

なお、図１７に示す信号発生回路５の第２の出力信号ＯＵＴ０２が、第１のレベルシフタ１０の第２の入力信号ＩＮ１２として入力端子１１２から入力される。また、図１７に示す信号発生回路５の第３の出力信号ＯＵＴ０３が、第１のレベルシフタ１０の第３の入力信号ＩＮ１３として入力端子１１３から入力される。

また、第１のレベルシフタ１０は、高電圧電源Ｖｐｐと、接地電位部ＶＳＳＨとを有する。高電圧電源Ｖｐｐと接地電位部ＶＳＳＨの間には、高耐圧ＰｃｈトランジスタＰ１１〜Ｐ１２と、高耐圧インバータＩＮＶＨ１１と、前述の第１の出力端子１１４と、高耐圧ＮｃｈトランジスタＮ１１とからなる回路と、高耐圧ＰｃｈトランジスタＰ１３〜Ｐ１４と、高耐圧インバータＩＮＶＨ１２と、前述の第２の出力端子１１５と、高耐圧ＮｃｈトランジスタＮ１２とからなる回路とが設けられている。

これらの回路は、以下のように構成されている。すなわち、高耐圧ＰｃｈトランジスタＰ１１とＰ１３は、共に、ソースが高電圧電源Ｖｐｐに接続され、ゲートが第３の入力信号ＩＮ１３を入力する入力端子１１３に接続されている。また、高耐圧ＰｃｈトランジスタＰ１１は、ドレインが高耐圧ＰｃｈトランジスタＰ１２のソースに接続され、高耐圧ＰｃｈトランジスタＰ１３は、ドレインが高耐圧ＰｃｈトランジスタＰ１４のソースに接続されている。また、高耐圧ＰｃｈトランジスタＰ１２は、ソースが高耐圧ＰｃｈトランジスタＰ１１のドレインに接続され、ゲートが高耐圧ＰｃｈトランジスタＰ１４のドレインと高耐圧ＮｃｈトランジスタＮ１２のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ１１のドレインに接続されている。また、高耐圧ＰｃｈトランジスタＰ１４は、ソースが高耐圧ＰｃｈトランジスタＰ１３のドレインに接続され、ゲートが高耐圧ＰｃｈトランジスタＰ１２のドレインと高耐圧ＮｃｈトランジスタＮ１１のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ１２のドレインに接続されている。高耐圧ＰｃｈトランジスタＰ１２とＰ１４は、このような接続により、フリップフロップ回路を形成している。また、高耐圧ＮｃｈトランジスタＮ１１は、ソースが接地電位部ＶＳＳＨに接続され、ゲートが第１のＮＡＮＤＬ１１の出力側と第２のＮＡＮＤＬ１２の一方の入力側を結ぶ線に分岐して接続され、ドレインが高耐圧ＰｃｈトランジスタＰ１２のドレインに接続されている。また、高耐圧ＮｃｈトランジスタＮ１２は、ソースが接地電位部ＶＳＳＨに接続され、ゲートが第２のＮＡＮＤＬ１２の出力側に接続され、ドレインが高耐圧ＰｃｈトランジスタＰ１４のドレインに接続されている。なお、第１の増幅出力信号ＯＵＴ１１を出力する出力端子１１４は、高耐圧インバータＩＮＶＨ１１を介して、高耐圧ＰｃｈトランジスタＰ１２のドレインと高耐圧ＮｃｈトランジスタＮ１１のドレインを結ぶ線に分岐して接続されている。また、第２の増幅出力信号ＯＵＴ１２を出力する出力端子１１５は、高耐圧インバータＩＮＶＨ１２を介して、高耐圧ＰｃｈトランジスタＰ１４のドレインと高耐圧ＮｃｈトランジスタＮ１２のドレインを結ぶ線に分岐して接続されている。

次に、第２のレベルシフタ２０について説明する。図１６は、第２のレベルシフタの構造を示す図である。

図１６に示すように、第２のレベルシフタ２０は、第２のレベルシフタ２０に対する第１の入力信号ＩＮ１１を入力する入力端子２１１と、第２の入力信号ＩＮ１２’を入力する入力端子２１２と、第３の入力信号ＩＮ１３’を入力する入力端子２１３と、第１の増幅出力信号ＯＵＴ１１を出力する出力端子２１４と、第２の増幅出力信号ＯＵＴ１２を出力する出力端子２１５とを有する。

また、第２のレベルシフタ２０は、第１の低耐圧ＮＯＲ素子ＮＯＲＬ２１と第２の低耐圧ＮＯＲ素子ＮＯＲＬ２２とを有する（以下、それぞれ、第１のＮＯＲＬ２１、第２のＮＯＲＬ２２という）。第１のＮＯＲＬ２１は、一方の入力側が第１の入力信号ＩＮ１１を入力する入力端子２１１に接続され、他方の入力側が、第２の入力信号ＩＮ１２’を入力する入力端子２１２と第２のＮＯＲＬ２２の入力側とを結ぶ線に分岐して接続されている。第２のＮＯＲＬ２２は、一方の入力側が第１のＮＯＲＬ２１の出力側に接続され、他方の入力側が第２の入力信号ＩＮ１２’を入力する入力端子２１２に接続されている。

なお、図１７に示す信号発生回路５の第１の出力信号ＯＵＴ０１が、第２のレベルシフタ２０の第２の入力信号ＩＮ１２’として入力端子２１２から入力される。また、図１７に示す信号発生回路５の第４の出力信号ＯＵＴ０４が、第２のレベルシフタ２０の第３の入力信号ＩＮ１３’として入力端子２１３から入力される。

また、第２のレベルシフタ２０は、高電圧電源Ｖｐｐと、接地電位部ＶＳＳＨとを有する。高電圧電源Ｖｐｐと接地電位部ＶＳＳＨの間には、高耐圧ＰｃｈトランジスタＰ２１〜Ｐ２２と、高耐圧インバータＩＮＶＨ２１と、前述の第１の出力端子２１４と、高耐圧ＮｃｈトランジスタＮ２１とからなる回路と、高耐圧ＰｃｈトランジスタＰ２３〜Ｐ２４と、高耐圧インバータＩＮＶＨ２２と、前述の第２の出力端子２１５と、高耐圧ＮｃｈトランジスタＮ２２とからなる回路とが設けられている。

これらの回路は、以下のように構成されている。すなわち、高耐圧ＰｃｈトランジスタＰ２１〜Ｐ２４は、共に、ソースが高電圧電源Ｖｐｐに接続されている。また、高耐圧ＰｃｈトランジスタＰ２１は、ソースが高電圧電源Ｖｐｐに接続され、ゲートが第３の入力信号ＩＮ１３’を入力する入力端子２１３に接続され、ドレインが高耐圧ＰｃｈトランジスタＰ２２のドレインと高耐圧ＮｃｈトランジスタＮ２１のドレインを結ぶ線に分岐して接続されている。また、高耐圧ＰｃｈトランジスタＰ２２は、ソースが高電圧電源Ｖｐｐに接続され、ゲートが高耐圧ＰｃｈトランジスタＰ２３のドレインと高耐圧ＮｃｈトランジスタＮ２２のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ２１のドレインに接続されている。また、高耐圧ＰｃｈトランジスタＰ２３は、ソースが高電圧電源Ｖｐｐに接続され、ゲートが高耐圧ＰｃｈトランジスタＰ２２のドレインと高耐圧ＮｃｈトランジスタＮ２１のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ２２のドレインに接続されている。また、高耐圧ＰｃｈトランジスタＰ２４は、ソースが高電圧電源Ｖｐｐに接続され、ゲートが第３の入力信号ＩＮ１３’を入力する入力端子２１３に接続され、ドレインが高耐圧ＰｃｈトランジスタＰ２３のドレインと高耐圧ＮｃｈトランジスタＮ２２のドレインを結ぶ線に分岐して接続されている。高耐圧ＰｃｈトランジスタＰ２２と高耐圧ＰｃｈトランジスタＰ２３は、このような接続により、フリップフロップ回路を形成している。また、高耐圧ＮｃｈトランジスタＮ２１は、ソースが接地電位部ＶＳＳＨに接続され、ゲートが第１のＮＯＲＬ２１の出力側と第２のＮＯＲＬ２２の一方の入力側を結ぶ線に分岐して接続され、ドレインが高耐圧ＰｃｈトランジスタＰ２１のドレインとＰ２２のドレインを結ぶ線に分岐して接続されている。また、高耐圧ＮｃｈトランジスタＮ２２は、ソースが接地電位部ＶＳＳＨに接続され、ゲートが第２のＮＯＲＬ２２の出力側に接続され、ドレインが高耐圧ＰｃｈトランジスタＰ２３のドレインとＰ２４のドレインを結ぶ線に分岐して接続されている。なお、第１の増幅出力信号ＯＵＴ１１を出力する出力端子２１４は、高耐圧インバータＩＮＶＨ２１を介して、高耐圧ＰｃｈトランジスタＰ２２のドレインと高耐圧ＮｃｈトランジスタＮ２１のドレインを結ぶ線に分岐して接続されている。また、第２の増幅出力信号ＯＵＴ１２を出力する出力端子２１５は、高耐圧インバータＩＮＶＨ２２を介して、高耐圧ＰｃｈトランジスタＰ２３のドレインと高耐圧ＮｃｈトランジスタＮ２２のドレインを結ぶ線に分岐して接続されている。

次に、信号発生回路付きレベルシフタ１００について説明する。図１９は、従来の信号発生回路付きレベルシフタの構造を示す図である。

図１９に示すように、信号発生回路付きレベルシフタ１００は、図１７に示す信号発生回路５の第２の出力信号ＯＵＴ０２が図１５に示す第１のレベルシフタ１０の第２の入力信号ＩＮ１２となるように、また、図１７に示す信号発生回路５の第３の出力信号ＯＵＴ０３が図１５に示す第１のレベルシフタ１０の第３の入力信号ＩＮ１３となるように、信号発生回路５と第１のレベルシフタ１０とを組み合わせたものである。

次に、信号発生回路付きレベルシフタ２００について説明する。図２０は、従来の信号発生回路付きレベルシフタの構造を示す図である。

図２０に示すように、信号発生回路付きレベルシフタ２００は、図１７に示す信号発生回路５の第１の出力信号ＯＵＴ０１が図１６に示す第２のレベルシフタ２０の第２の入力信号ＩＮ１２’となるように、また、図１７に示す信号発生回路５の第４の出力信号ＯＵＴ０４が図１６に示す第２のレベルシフタ２０の第３の入力信号ＩＮ１３’となるように、信号発生回路５と第２のレベルシフタ２０とを組み合わせたものである。

図１９と図２０に示す信号発生回路付きレベルシフタ１００，２００などは、相互補間の出力を同時に“Ｈ”レベルもしくは“Ｌ”レベルにする。

なお、このような信号発生回路や信号発生回路付きレベルシフタは、例えば特許文献１に開示されている。
特開平４−２２３７１３号公報

ところで、従来の信号発生回路付きレベルシフタ１００，２００には、高電圧電源Ｖｐｐと接地電位部ＶＳＳＨの間に貫通電流が流れる場合があるという課題があった。

この課題は、以下のようにして起きていた。すなわち、従来の信号発生回路付きレベルシフタ１００，２００は、信号発生回路５の出力信号を、タイミングの調整を行うことなく、高電圧レベルの制御信号および低電圧レベルの制御信号として用いている。しかしながら、従来の信号発生回路５は、高耐圧素子と低耐圧素子の特性によって、高電圧レベルの出力信号が変化するタイミングと低電圧レベルの出力信号が変化するタイミングとがずれる場合がある。特に、信号発生回路５の高電圧レベルの出力信号が変化するタイミングと低電圧レベルの出力信号が変化するタイミングがオーバーラップする場合は、従来の信号発生回路付きレベルシフタ１００，２００の高電圧電源Ｖｐｐと接地電位部ＶＳＳＨの間に貫通電流が流れていた。

例えば、図１９に示す信号発生回路付きレベルシフタ１００は、高電圧レベルの制御信号である第３の入力信号ＩＮ１３（すなわち、信号発生回路５の第３の出力信号ＯＵＴ０３）が“Ｌ”レベルから“Ｈ”レベルに変化し、且つ、低電圧レベルの制御信号である第２の入力信号ＩＮ１２（すなわち、信号発生回路５の第２の出力信号ＯＵＴ０２）が“Ｈ”レベルから“Ｌ”レベルに変化することで、増幅出力信号ＯＵＴ１１およびＯＵＴ１２が共に高電圧の“Ｈ”レベルとなる。しかしながら、信号発生回路付きレベルシフタ１００は、第３の入力信号ＩＮ１３が“Ｈ”レベルになるよりも先に第２の入力信号ＩＮ１２が“Ｌ”レベルとなると、高耐圧ＰｃｈトランジスタＰ１１、Ｐ１２および高耐圧ＮｃｈトランジスタＮ１１を介して、もしくは、高耐圧ＰｃｈトランジスタＰ１３、Ｐ１４および高耐圧ＮｃｈトランジスタＮ１２を介して、高電圧電源Ｖｐｐと接地電位部ＶＳＳＨの間に貫通電流が流れる。

また、図２０に示す信号発生回路付きレベルシフタ２００は、低電圧レベルの制御信号である第２の入力信号ＩＮ１２’（すなわち、信号発生回路５の第１の出力信号ＯＵＴ０１）が“Ｌ”レベルから“Ｈ”レベルに変化し、且つ、高電圧レベルの制御信号である第３の入力信号ＩＮ１３’（すなわち、信号発生回路５の第４の出力信号ＯＵＴ０４）が“Ｈ”レベルから“Ｌ”レベルに変化することで、増幅出力信号ＯＵＴ１１およびＯＵＴ１２が共に低電圧の“Ｌ”レベルとなる。しかしながら、信号発生回路付きレベルシフタ２００は、第３の入力信号ＩＮ１３’が“Ｈ”レベルになるよりも先に第２の入力信号ＩＮ１２’が“Ｌ”レベルとなると、高耐圧ＰｃｈトランジスタＰ２２、高耐圧ＮｃｈトランジスタＮ２１を介して、さらに、高耐圧ＰｃｈトランジスタＰ２３、高耐圧ＮｃｈトランジスタＮ２２を介して、高電圧電源Ｖｐｐと接地電位部ＶＳＳＨの間に貫通電流が流れる。

このように、従来の信号発生回路付きレベルシフタ１００，２００は、信号発生回路５の高電圧レベルの出力信号が変化するタイミングと低電圧レベルの出力信号が変化するタイミングとがずれた場合に、高電圧電源Ｖｐｐと接地電位部ＶＳＳＨの間に貫通電流が流れるという課題があった。

なお、個々の信号発生回路付きレベルシフタ１００，２００に流れる貫通電流は微弱である。しかしながら、通常、１つの装置には、膨大な数の信号発生回路付きレベルシフタ１００，２００が組み込まれているので、装置全体に流れる貫通電流は、膨大な量となる。そのため、貫通電流が、装置に組み込まれた様々な回路を破壊するという問題が生じていた。また、膨大な量の電力が無駄に消費されるという問題も生じていた。

例えば、大型ＴＦＴディスプレイ用のソースドライバには、高電圧レベルで出力を制御（選択）するために、膨大な数の信号発生回路付きレベルシフタ１００，２００が組み込まれている。その数は、「レベルシフタ数＝階調ビット数×出力数」であるので、大型ＴＦＴディスプレイの階調ビット数が８ビット（２５６階調）で、出力数が４１４ｃｈの場合に、３３１２個となる。このような数の信号発生回路付きレベルシフタ１００，２００に流れる貫通電流は、たとえ個々の信号発生回路付きレベルシフタ１００，２００に流れる量が微弱であっても、装置全体では膨大な量になる。仮に、装置に組み込まれたある回路に、その回路の許容値を超える貫通電流が流れた場合に、その回路は破壊されることになる。また、貫通電流は無用な電流であるので、膨大な量の電力が無駄に消費されることになる。

この発明は、信号発生回路付きレベルシフタの高電圧電源Ｖｐｐと接地電位部ＶＳＳＨの間に貫通電流が流れないように、高電圧レベルの出力信号が変化するタイミングと低電圧レベルの出力信号が変化するタイミングとがずれないようにした信号発生回路（特に、“Ｈ”になるタイミングは速く、“Ｌ”になるタイミングは遅くなるように、レベルシフタを制御する低電圧側制御信号と高電圧側制御信号の発生タイミングをずらす信号発生回路）を提供することを目的とする。

また、この発明は、このような信号発生回路を用いることにより、貫通電流が流れない、信号発生回路付きレベルシフタを提供することを目的とする。

前述の課題を解決するために、第１の発明に係る信号発生回路は、入力信号に応じて第１の出力信号と第２の出力信号を出力する出力調整回路部と、入力信号に応じて電圧レベルを変換して第３の出力信号と第４の出力信号を出力するレベルシフタ部とを有し、入力信号の立ち上がりに対して、まず第１の出力信号が変化し、追って第３および第４の出力信号が変化し、後に第２の出力信号が変化し、入力信号の立ち下がりに対して、まず第２の出力信号が変化し、追って第３および第４の出力信号が変化し、後に第１の出力信号が変化することを特徴とする。第１の発明に係る信号発生回路は、高電圧レベルの出力信号が変化するタイミングと低電圧の入力信号が変化するタイミングとがずれないので、後続の回路を安定して作動させることができる。
また、第１の発明に係る信号発生回路は、出力調整回路部が、入力信号の反転信号と第２の出力信号を遅延させた信号とに応じて第１の出力信号を生成し、入力信号と第１の出力信号を遅延させた信号とに応じて第２の出力信号を生成し、入力信号の反転信号と第２の出力信号を遅延させた信号とが入力されるのが、第１のＮＡＮＤ素子であり、第１のＮＡＮＤ素子の出力が第１の出力信号であるとともに、入力信号と第１の出力信号を遅延させた信号とが入力されるのが、第２のＮＡＮＤ素子であり、第２のＮＡＮＤ素子の出力が第２の出力信号である構成としてもよい。
また、第１の発明に係る信号発生回路は、出力調整回路部が、第３および第４の出力信号に基づいて第１および第２の出力信号を出力し、かつ入力信号と第３の出力信号とに応じて第１の出力信号を生成し、入力信号と第４の出力信号とに応じて第２の出力信号を生成し、入力信号と第３の出力信号とが入力されるのが、第３のＮＡＮＤ素子であり、第３のＮＡＮＤ素子の出力が第１の出力信号であるとともに、入力信号と第４の出力信号とが入力されるのが、第４のＮＡＮＤ素子であり、第４のＮＡＮＤ素子の出力が第２の出力信号である構成としてもよい。

また、第２の発明に係る信号発生回路付きレベルシフタは、第１の発明に係る信号発生回路を有し、信号発生回路の第１または第２の出力信号のいずれか一方の信号と第３または第４の出力信号のいずれか一方の信号とに基づいて、同時に“Ｈ”レベルもしくは“Ｌ”レベルとなる、電圧レベルが増幅された第１および第２の増幅出力信号を出力することを特徴とする。第２の発明に係る信号発生回路付きレベルシフタは、高電圧レベルの出力信号が変化するタイミングと低電圧の入力信号が変化するタイミングとがずれないので、高電圧電源と接地電位部の間の貫通電流の発生を防止することができる。

この発明によれば、高電圧レベルの出力信号が変化するタイミングと低電圧の入力信号が変化するタイミングとがずれることのない信号発生回路を提供することができる。

さらに、この発明に係る信号発生回路を組み込むことにより、貫通電流が流れないレベルシフタを提供することができる。

以下に、図を参照してこの発明の実施の形態を説明する。なお、各図は、この発明を理解できる程度に概略的に示してあるに過ぎない。よって、この発明は図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。

図１は、信号発生回路の概略を示す図である。

図１に示すように、この発明に係る信号発生回路１は、入力信号ＩＮに応じて低電圧レベルの第１の信号ＯＵＴ０１と第２の信号ＯＵＴ０２を出力する低電圧信号発生部２と、入力信号ＩＮに応じて電圧レベルを変換して高電圧レベルの第３の信号ＯＵＴ０３と第４の信号ＯＵＴ０４を出力するレベルシフタ部３とを有する。このような信号発生回路１は、前述の第１のレベルシフタ１０や第２のレベルシフタ２０などのレベルシフタと組み合わされて、信号発生回路付きレベルシフタを形成する。

なお、低電圧信号発生部２は、組み合わされるレベルシフタ（第１のレベルシフタ１０や第２のレベルシフタ２０など）の出力を調整するのに用いられる。そこで、以下、低電圧信号発生部２を出力調整回路部２という場合もある。また、低電圧信号発生部２が低電圧レベルの信号を発生するのに対して、レベルシフタ部３は高電圧レベルの信号を発生する。そこで、以下、低電圧信号発生部２を低電圧出力系といい、レベルシフタ部３を高電圧出力系という場合もある。

図２は、信号発生回路の動作を示すタイミングチャートである。

図２に示すように、信号発生回路１は、入力信号ＩＮの立ち上がりに対して、まず第１の出力信号ＯＵＴ０１が変化し、追って第３および第４の出力信号ＯＵＴ０３，ＯＵＴ０４が変化し、後に第２の出力信号ＯＵＴ０２が変化し、入力信号ＩＮの立ち下がりに対して、まず第２の出力信号ＯＵＴ０２が変化し、追って第３および第４の出力信号ＯＵＴ０３，ＯＵＴ０４が変化し、後に第１の出力信号ＯＵＴ０１が変化する。なお、ここでは、第１および第３の出力信号ＯＵＴ０１，ＯＵＴ０３は、入力信号ＩＮに対して同じ位相方向に変化する信号とし、第２および第４の出力信号ＯＵＴ０２，ＯＵＴ０４は、入力信号ＩＮに対して反転方向に変化する信号とする。このような第３の出力信号ＯＵＴ０３と第４の出力信号ＯＵＴ０４は、互いに反する出力となっている。また、第３および第４の出力信号ＯＵＴ０３，ＯＵＴ０４の振幅は、電圧レベルを増幅するレベルシフタ部３を介して出力されるので、第１および第２の出力信号ＯＵＴ０１，ＯＵＴ０２の振幅よりも大きくなっている。

信号発生回路１は、具体的には、以下の実施例１〜実施例２で説明するような構成となっている。なお、以下は、実施例１に係る信号発生回路１を信号発生回路６とし、実施例２に係る信号発生回路１を信号発生回路７として説明する。

（信号発生回路の構造）
以下に、この発明の実施例１に係る信号発生回路６の具体的な構成について説明する。図３は、実施例１に係る信号発生回路の構造を示す図である。

図３に示すように、信号発生回路６は、入力信号ＩＮ０１を入力する入力端子１１と、第１の出力信号ＯＵＴ０１を出力する出力端子１２と、第２の出力信号ＯＵＴ０２を出力する出力端子１３と、遅延素子ＤＬＹ１１〜ＤＬＹ１２、ＤＬＹ２１〜ＤＬＹ２２と、第１の低耐圧インバータＩＮＶＬ１と、第２の低耐圧インバータＩＮＶＬ２と、第１の低耐圧ＮＡＮＤ素子ＮＡＮＤＬ１（第１のＮＡＮＤＬ１）と、第２の低耐圧ＮＡＮＤ素子ＮＡＮＤＬ２（第２のＮＡＮＤＬ２）とを有する。これらは、低電圧レベルの信号を発生する低電圧信号発生部（出力調整回路部）２を形成している。なお、第１および第２の出力信号ＯＵＴ０１、ＯＵＴ０２は、第１および第２の低電圧レベルの出力信号であり、出力端子１２および出力端子１３は、低電圧レベルの出力信号を出力する低電圧側出力端子となる。

信号発生回路６は、入力端子１１から入力された入力信号ＩＮ０１を３つに分岐させ、１つを遅延素子ＤＬＹ０１の一端に出力し、１つを第２の低耐圧インバータＩＮＶＬ２の入力側に出力し、１つを第２のＮＡＮＤＬ２の他方の入力側に出力する。

遅延素子ＤＬＹ０１は、一方が入力信号ＩＮ０１を入力する入力端子１１に接続され、他方が第１の低耐圧インバータＩＮＶＬ１の入力側および高耐圧ＮｃｈトランジスタＮ１のゲートに接続されている。なお、第１のＩＮＶＬ１の出力側は、高耐圧ＮｃｈトランジスタＮ２のゲートに接続されている。

第２の低耐圧インバータＩＮＶＬ２は、一方が入力信号ＩＮ０１を入力する入力端子１１に接続され、他方が第１のＮＡＮＤＬ１の一方の入力側に接続されている。なお、第１のＮＡＮＤＬ１は、一方の入力側が第２の低耐圧インバータＩＮＶＬ２を介して入力信号ＩＮ０１を入力する入力端子１１に接続され、他方の入力側が、複数の遅延素子（図３では、２個の遅延素子ＤＬＹ１１〜ＤＬＹ１２）を介して第２のＮＡＮＤＬ２の出力側と第２の出力端子１３とを結ぶ線に分岐して接続されている。

第２のＮＡＮＤＬ２は、一方の入力側が複数の遅延素子（図３では、２個の遅延素子ＤＬＹ２１〜ＤＬＹ２２）を介して第１のＮＡＮＤＬ１の出力側と第１の出力端子１２とを結ぶ線に分岐して接続され、他方の入力側が入力信号ＩＮ０１を入力する入力端子１１に接続されている。

第１のＮＡＮＤＬ１および第２のＮＡＮＤＬ２は、一方の入力側が、複数の遅延素子（図３では、それぞれ２個の遅延素子ＤＬＹ１１〜ＤＬＹ１２およびＤＬＹ２１〜ＤＬＹ２２）を介して、互いの出力側に接続されているが、これは、第２の出力信号ＯＵＴ０２を他の出力信号（すなわち、第１の出力信号ＯＵＴ０１、第３の出力信号ＯＵＴ０３、第４の出力信号ＯＵＴ０４）よりも遅く変動させるためである。

このような信号発生回路６は、入力信号ＩＮ０１の反転信号と第２の出力信号ＯＵＴ０２を遅延させた信号とに応じて第１の出力信号ＯＵＴ０１を生成する構成となっている。また、信号発生回路６は、入力信号ＩＮ０１と第１の出力信号ＯＵＴ０１を遅延させた信号とに応じて第２の出力信号ＯＵＴ０２を生成する構成となっている。

また、信号発生回路６は、第３の出力信号ＯＵＴ０３を出力する出力端子１４と、第４の出力信号ＯＵＴ０４を出力する出力端子１５と、遅延素子ＤＬＹ０１と、第１の低耐圧インバータＩＮＶＬ１と、高電圧電源ＶＤＤＨと、接地電位部ＶＳＳＨとを有する。高電圧電源ＶＤＤＨと接地電位部ＶＳＳＨの間には、高耐圧ＰｃｈトランジスタＰ１と、高耐圧インバータＩＮＶＨ１と、第１の出力端子１４と、高耐圧ＮｃｈトランジスタＮ１とからなる回路と、高耐圧ＰｃｈトランジスタＰ２と、高耐圧インバータＩＮＶＨ２と、第２の出力端子１５と、高耐圧ＮｃｈトランジスタＮ２とからなる回路とが設けられている。これらは、高電圧レベルの出力信号を発生するレベルシフタ部３を形成している。なお、第３および第４の出力信号ＯＵＴ０３、ＯＵＴ０４は、第１および第２の高電圧レベルの出力信号であり、出力端子１４および出力端子１５は、高電圧レベルの出力信号を出力する高電圧側出力端子となる。

遅延素子ＤＬＹ０１は、一方が入力信号ＩＮ０１を入力する入力端子１１に接続され、他方が第１の低耐圧インバータＩＮＶＬ１の入力側および高耐圧ＮｃｈトランジスタＮ１のゲートに接続されている。第１のＩＮＶＬ１の出力側は高耐圧ＮｃｈトランジスタＮ２のゲートに接続されている。

高耐圧ＰｃｈトランジスタＰ１とＰ２は、共に、ソースが高電圧電源ＶＤＤＨに接続されている。高耐圧ＰｃｈトランジスタＰ１は、ゲートが高耐圧ＰｃｈトランジスタＰ２のドレインと高耐圧ＮｃｈトランジスタＮ２のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ１のドレインに接続されている。高耐圧ＰｃｈトランジスタＰ２は、ゲートが高耐圧ＰｃｈトランジスタＰ１のドレインと高耐圧ＮｃｈトランジスタＮ１のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ２のドレインに接続されている。高耐圧ＰｃｈトランジスタＰ１とＰ２は、このような接続により、フリップフロップ回路を形成している。高耐圧ＮｃｈトランジスタＮ１は、ソースが接地電位部ＶＳＳＨに接続され、ゲートが遅延素子ＤＬＹ０１の他端側と第１の低耐圧インバータＩＮＶＬ１の入力側とを結ぶ線に分岐して接続され、ドレインが高耐圧ＰｃｈトランジスタＰ１のドレインに接続されている。高耐圧ＮｃｈトランジスタＮ２は、ソースが接地電位部ＶＳＳＨに接続され、ゲートが第１の低耐圧インバータＩＮＶＬ１の出力側に接続され、ドレインが高耐圧ＰｃｈトランジスタＰ２のドレインに接続されている。なお、第３の出力信号ＯＵＴ０３を出力する出力端子１４は、高耐圧インバータＩＮＶＨ１を介して、高耐圧ＰｃｈトランジスタＰ１のドレインと高耐圧ＮｃｈトランジスタＮ１のドレインを結ぶ線に分岐して接続されている。また、第４の出力信号ＯＵＴ０４を出力する出力端子１５は、高耐圧インバータＩＮＶＨ２を介して、高耐圧ＰｃｈトランジスタＰ２のドレインと高耐圧ＮｃｈトランジスタＮ２のドレインを結ぶ線に分岐して接続されている。

実施例１に係る信号発生回路６は、レベルシフタ部によって、入力信号ＩＮ０１を遅延させて増幅することにより高電圧レベルの出力信号を発生させている。また、ＲＳ−ＦＦのクロス接続されたＮＡＮＤゲートの一方の入力側に複数の遅延素子を介して入力信号ＩＮ０１を入力させることによって、低電圧レベルの出力信号を発生させている。このような信号発生回路６は、入力信号ＩＮ０１の変化に応じて、高電圧レベルの出力信号と低電圧レベルの出力信号の組み合わせの発生タイミングを、“Ｈ”レベルになるタイミングは速く、“Ｌ”レベルになるタイミングは遅くなるように、ずらすことになる。

（信号発生回路の動作）
以下に、この発明の実施例１に係る信号発生回路の動作について説明する。図４は、実施例１に係る信号発生回路の動作を示すタイミングチャートである。

初期状態において、“Ｌ”レベルの入力信号ＩＮ０１が、入力端子１１から信号発生回路６に入力される。このとき、第２のＮＡＮＤＬ２は、他方の入力側に“Ｌ”レベルの入力信号ＩＮ０１を入力するので、“Ｈ”レベルの第２の出力信号ＯＵＴ０２を出力する。また、第１のＮＡＮＤＬ１は、一方の入力側に第２の低耐圧インバータＩＮＶＬ２を介して“Ｌ”レベルの入力信号ＩＮ０１の反転である“Ｈ”レベルの信号を入力し、また、他方の入力側に複数の遅延素子を介して“Ｈ”レベルの出力信号ＯＵＴ０２を入力するため、“Ｌ”レベルの第１の出力信号ＯＵＴ０１を出力する。

また、高耐圧ＮｃｈトランジスタＮ１は、ゲートに、遅延素子ＤＬＹ０１を介して“Ｌ”レベルの入力信号ＩＮ０１を入力するため、オフとなっている。他方、高耐圧ＮｃｈトランジスタＮ２は、ゲートに、遅延素子ＤＬＹ０１および第１の低耐圧インバータＩＮＶＬ１を介して“Ｌ”レベルの入力信号ＩＮ０１の反転である“Ｈ”レベルの信号を入力するため、オンとなっている。また、高耐圧ＰｃｈトランジスタＰ１は、高耐圧ＮｃｈトランジスタＮ２がオンとなっており、ゲートに“Ｌ”レベルの信号を入力するため、オンとなっている。他方、高耐圧ＰｃｈトランジスタＰ２は、高耐圧ＮｃｈトランジスタＮ１がオフとなっており、ゲートに“Ｈ”レベルの信号を入力するため、オフとなっている。したがって、高耐圧ＰｃｈトランジスタＰ１のドレインと高耐圧ＮｃｈトランジスタＮ１のドレインの間の電位は“Ｈ”レベルとなり、高耐圧ＰｃｈトランジスタＰ２のドレインと高耐圧ＮｃｈトランジスタＮ２のドレインの間の電位は“Ｌ”レベルとなる。その結果、第３の出力信号ＯＵＴ０３は、第１の高耐圧インバータＩＮＶＨ１によって“Ｈ”レベルの信号の反転である“Ｌ”レベルの信号となる。また、第４の出力信号ＯＵＴ０４は、第２の高耐圧インバータＩＮＶＨ２によって“Ｌ”レベルの信号の反転である“Ｈ”レベルの信号となる。

したがって、信号発生回路６は、初期状態において、入力端子１１から“Ｌ”レベルの入力信号ＩＮ０１が入力されると、出力端子１２から“Ｌ”レベルの第１の出力信号ＯＵＴ０１を出力し、出力端子１３から“Ｈ”レベルの第２の出力信号ＯＵＴ０２を出力し、出力端子１４から“Ｌ”レベルの第３の出力信号ＯＵＴ０３を出力し、出力端子１５から“Ｈ”レベルの第４の出力信号ＯＵＴ０４を出力する。

次に、入力信号ＩＮ０１が“Ｌ”レベルから“Ｈ”レベルに変化したときの各信号の変化を説明する。

このとき、まず、入力側に遅延素子が設けられていない構成要素が作動する。その結果、まず、第２の低耐圧インバータＩＮＶＬ２の出力信号が、“Ｈ”レベルから“Ｌ”レベルに変化する。これにより、第１のＮＡＮＤＬ１から出力される第１の出力信号ＯＵＴ０１が、“Ｌ”レベルから“Ｈ”レベルに変化する。

なお、このとき、第２のＮＡＮＤＬ２の一方の入力側に入力される信号は、複数の遅延素子（図３では、２個のＤＬＹ２１〜ＤＬＹ２２）によって、“Ｌ”レベルを維持している。そのため、第２のＮＡＮＤＬ２から出力される第２の出力信号ＯＵＴ０２は、まだ変化しない（すなわち、“Ｈ”レベルのままである）。

次に、入力側に遅延素子が１個設けられた構成要素が作動する。その結果、レベルシフタ部側が変化し、高耐圧ＮｃｈトランジスタＮ１がオンとなり、高耐圧ＮｃｈトランジスタＮ２がオフとなる。高耐圧ＮｃｈトランジスタＮ１がオンすることにより、高耐圧ＰｃｈトランジスタＰ２は、ゲート電位が“Ｈ”レベルから“Ｌ”レベルに変化するので、状態がオフからオンとなる。また、高耐圧ＰｃｈトランジスタＰ２がオンすることにより、高耐圧ＰｃｈトランジスタＰ１は、ゲート電位が“Ｌ”レベルから“Ｈ”レベルに変化するので、状態がオンからオフとなる。したがって、第３の出力信号ＯＵＴ０３が“Ｌ”レベルから“Ｈ”レベルに変化し、第４の出力信号ＯＵＴ０４が“Ｈ”レベルから“Ｌ”レベルに変化する。

なお、このときも、第２のＮＡＮＤＬ２の一方の入力側に入力される信号は、複数の遅延素子（図３では、２個のＤＬＹ２１〜ＤＬＹ２２）によって、“Ｌ”レベルを維持している。そのため、第２のＮＡＮＤＬ２から出力される第２の出力信号ＯＵＴ０２は、まだ変化しない（すなわち、“Ｈ”レベルのままである）。

最後に、入力側に遅延素子が２個設けられた構成要素（すなわち、第１のＮＡＮＤＬ１と第２のＮＡＮＤＬ２）が作動する。その結果、第２のＮＡＮＤＬ２の一方の入力側に入力される信号は、“Ｌ”レベルから“Ｈ”レベルに変化し、第２の出力信号ＯＵＴ０２が“Ｈ”レベルから“Ｌ”レベルに変化する。

次に、入力信号ＩＮ０１が“Ｈ”レベルから“Ｌ”レベルに変化したときの各信号の変化を説明する。

このとき、まず、入力側に遅延素子が設けられていない構成要素が作動する。その結果、まず、第２のＮＡＮＤＬ２から出力される第２の出力信号ＯＵＴ０２が、“Ｌ”レベルから“Ｈ”レベルに変化する。また、第２の低電圧インバータＩＮＶＬ２の出力信号が、“Ｌ”レベルから“Ｈ”レベルに変化する。ただし、第１のＮＡＮＤＬ１の他方の入力側に入力される信号は、複数の遅延素子（図３では、２個のＤＬＹ１１〜ＤＬＹ１２）によって“Ｌ”レベルを維持している。そのため、第１のＮＡＮＤＬ１から出力される第１の出力信号ＯＵＴ０１は、まだ変化しない（すなわち、“Ｈ”レベルのままである）。

次に、入力側に遅延素子が１個設けられた構成要素が作動する。その結果、レベルシフタ側が変化し、高耐圧ＮｃｈトランジスタＮ１がオフとなり、高耐圧ＮｃｈトランジスタＮ２がオンとなる。高耐圧ＮｃｈトランジスタＮ２がオンすることにより、高耐圧ＰｃｈトランジスタＰ１は、ゲート電位が“Ｈ”レベルから“Ｌ”レベルに変化するので、状態がオフからオンとなる。また、高耐圧ＰｃｈトランジスタＰ１がオンすることにより、高耐圧ＰｃｈトランジスタＰ２は、ゲート電位が“Ｌ”レベルから“Ｈ”レベルに変化するので、状態がオンからオフとなる。したがって、第３の出力信号ＯＵＴ０３が“Ｈ”レベルから“Ｌ”レベルに変化し、第４の出力信号ＯＵＴ０４が“Ｌ”レベルから“Ｈ”レベルに変化する。

なお、このときも、第１のＮＡＮＤＬ１の他方の入力側に入力される信号は、複数の遅延素子（図３では、２個のＤＬＹ１１〜ＤＬＹ１２）によって、“Ｌ”レベルを維持している。そのため、第１のＮＡＮＤＬ１から出力される第１の出力信号ＯＵＴ０１は、まだ変化しない（すなわち、“Ｈ”レベルのままである）。

最後に、入力側に遅延素子が２個設けられた構成要素（すなわち、第１のＮＡＮＤＬ１と第２のＮＡＮＤＬ２）が作動する。その結果、第１のＮＡＮＤＬ１の他方の入力側に入力される信号は、“Ｌ”レベルから“Ｈ”レベルに変化し、第１の出力信号ＯＵＴ０１が“Ｈ”レベルから“Ｌ”レベルに変化する。

以上の通り、実施例１に係る信号発生回路６によれば、入力信号ＩＮ０１が“Ｌ”レベルから“Ｈ”レベルに変化するときには、最初に第１の出力信号ＯＵＴ０１が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｌ”レベルから“Ｈ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｈ”レベルから“Ｌ”レベルに変化し、最後に第２の出力信号ＯＵＴ０２信号が“Ｈ”レベルから“Ｌ”レベルに変化する。

また、入力信号ＩＮ０１が“Ｈ”レベルから“Ｌ”レベルに変化するときには、最初に第２の出力信号ＯＵＴ０２が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｈ”レベルから“Ｌ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｌ”レベルから“Ｈ”レベルに変化し、最後に第１の出力信号ＯＵＴ０１が“Ｈ”レベルから“Ｌ”レベルに変化する。

したがって、実施例１に係る信号発生回路６は、入力信号ＩＮ０１の変化に応じて高電圧レベルの出力信号と低電圧レベルの出力信号の組み合わせ（すなわち、第１の出力信号ＯＵＴ０１と第４の出力信号ＯＵＴ０４の組み合わせ、または、第２の出力信号ＯＵＴ０２と第３の出力信号ＯＵＴ０３の組み合わせ）が変化するタイミングを、“Ｈ”レベルになるタイミングは速く、“Ｌ”レベルになるタイミングは遅くなるように、ずらすことができる。

そのため、実施例１によれば、実施例１に係る信号発生回路６を、第１のレベルシフタ１０や第２のレベルシフタ２０などに組み込むことにより、貫通電流が流れない、信号発生回路付きレベルシフタを提供することができる。

（信号発生回路付きレベルシフタの構造）
以下に、実施例１に係る信号発生回路６を組み込んだ第１のレベルシフタ１０（第１の信号発生回路付きレベルシフタ１０６）と、実施例１に係る信号発生回路６を組み込んだ第２のレベルシフタ２０（第２の信号発生回路付きレベルシフタ２０６）の構造について説明する。

図５は、第１の信号発生回路付きレベルシフタの構造を示す図である。図７は、第２の信号発生回路付きレベルシフタの構造を示す図である。

図５に示す第１の信号発生回路付きレベルシフタ１０６は、実施例１に係る信号発生回路６と、図１５に示す第１のレベルシフタ１０とから構成されている。

図５に示す例では、第１の信号発生回路付きレベルシフタ１０６は、信号発生回路６の第２の出力信号ＯＵＴ０２を第１のレベルシフタ１０の第２の入力信号ＩＮ１２とし、信号発生回路６の第３の出力信号ＯＵＴ０３を第１のレベルシフタ１０の第３の入力信号ＩＮ１３としている。

図７に示す第２の信号発生回路付きレベルシフタ２０６は、実施例１に係る信号発生回路６と、図１６に示す第２のレベルシフタ２０とから構成されている。

図７に示す例では、第２の信号発生回路付きレベルシフタ２０６は、信号発生回路６の第１の出力信号ＯＵＴ０１を第１のレベルシフタ１０の第２の入力信号ＩＮ１２’とし、信号発生回路６の第４の出力信号ＯＵＴ０４を第１のレベルシフタ１０の第３の入力信号ＩＮ１３’としている。

このような第１の信号発生回路付きレベルシフタ１０６および第２の信号発生回路付きレベルシフタ２０６は、信号発生回路６によって、入力信号の変化に応じて、変化するタイミングが、“Ｈ”レベルになるタイミングは速く、“Ｌ”レベルになるタイミングは遅くなる、信号発生回路６の高電圧レベルの出力信号と低電圧レベルの出力信号の組み合わせを発生させ、その信号発生回路６の高電圧レベルの出力信号と低電圧レベルの出力信号の組み合わせを制御信号として入力することにより、相互補間の出力を同時に“Ｈ”レベルもしくは“Ｌ”レベルにすることができる。

（信号発生回路付きレベルシフタの動作）
以下に、第１の信号発生回路付きレベルシフタ１０６と第２の信号発生回路付きレベルシフタ２０６の動作について説明する。

図６は、第１の信号発生回路付きレベルシフタの動作を示すタイミングチャートである。図８は、第２の信号発生回路付きレベルシフタの動作を示すタイミングチャートである。

図６に示すように、第１の信号発生回路付きレベルシフタ１０６の動作は、入力信号ＩＮ０１が“Ｌ”レベルから“Ｈ”レベルに変化するときには、最初に第１の出力信号ＯＵＴ０１が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｌ”レベルから“Ｈ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｈ”レベルから“Ｌ”レベルに変化し、最後に第２の出力信号ＯＵＴ０２信号が“Ｈ”レベルから“Ｌ”レベルに変化する。

なお、図示していないが、第１の信号発生回路付きレベルシフタ１０６の動作は、入力信号ＩＮ０１が“Ｈ”レベルから“Ｌ”レベルに変化するときには、最初に第２の出力信号ＯＵＴ０２が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｈ”レベルから“Ｌ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｌ”レベルから“Ｈ”レベルに変化し、最後に第１の出力信号ＯＵＴ０１が“Ｈ”レベルから“Ｌ”レベルに変化する。

このように、第１の信号発生回路６は、複数の遅延素子ＤＬＹ１１〜ＤＬＹ１２、ＤＬＹ２１〜ＤＬＹ２２の効果によって、第２の出力信号ＯＵＴ０２を他の出力信号（すなわち、第１の出力信号ＯＵＴ０１、第３の出力信号ＯＵＴ０３、第４の出力信号ＯＵＴ０４）よりも遅く変動させる。そのため、第１の信号発生回路付きレベルシフタ１０６は、貫通電流の発生を防ぐことができ、安定して作動する。

また、図８に示すように、第２の信号発生回路付きレベルシフタ２０６の動作は、入力信号ＩＮ０１が“Ｌ”レベルから“Ｈ”レベルに変化するときには、最初に第１の出力信号ＯＵＴ０１が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｌ”レベルから“Ｈ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｈ”レベルから“Ｌ”レベルに変化し、最後に第２の出力信号ＯＵＴ０２信号が“Ｈ”レベルから“Ｌ”レベルに変化する。

なお、図示していないが、第２の信号発生回路付きレベルシフタ２０６の動作は、入力信号ＩＮ０１が“Ｈ”レベルから“Ｌ”レベルに変化するときには、最初に第２の出力信号ＯＵＴ０２が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｈ”レベルから“Ｌ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｌ”レベルから“Ｈ”レベルに変化し、最後に第１の出力信号ＯＵＴ０１が“Ｈ”レベルから“Ｌ”レベルに変化する。

このように、第１の信号発生回路６は、複数の遅延素子ＤＬＹ１１〜ＤＬＹ１２、ＤＬＹ２１〜ＤＬＹ２２の効果によって、第２の出力信号ＯＵＴ０２を他の出力信号（すなわち、第１の出力信号ＯＵＴ０１、第３の出力信号ＯＵＴ０３、第４の出力信号ＯＵＴ０４）と重ならないように、他の出力信号よりも遅く変動させる。そのため、第２の信号発生回路付きレベルシフタ２０６は、貫通電流の発生を防ぐことができ、安定して作動する。

このように、第１の信号発生回路付きレベルシフタ１０６や第２の信号発生回路付きレベルシフタ２０６は、入力信号ＩＮ０１の変化に応じて、“Ｈ”レベルになるタイミングは速く、“Ｌ”レベルになるタイミングは遅くなるように変化する、高電圧レベルの出力信号と低電圧レベルの出力信号の組み合わせ（すなわち、第１の出力信号ＯＵＴ０１と第４の出力信号ＯＵＴ０４の組み合わせ、または、第２の出力信号ＯＵＴ０２と第３の出力信号ＯＵＴ０３の組み合わせ）を、制御信号として入力するので、貫通電流の発生を防止することができる。

（信号発生回路の構造）
実施例１に係る信号発生回路６は、遅延素子ＤＬＹ１１〜ＤＬＹ１２、ＤＬＹ２１〜ＤＬＹ２２を用いているため、遅延素子ＤＬＹ１１〜ＤＬＹ１２、ＤＬＹ２１〜ＤＬＹ２２とレベルシフタ部の動作スピードを調整する必要であり、その調整が困難である。そこで、実施例２では、遅延素子ＤＬＹ１１〜ＤＬＹ１２、ＤＬＹ２１〜ＤＬＹ２２を用いない構造の信号発生回路を提供する。

以下に、この発明の実施例２に係る信号発生回路７の具体的な構成について説明する。図９は、実施例２に係る信号発生回路の構造を示す図である。

図９に示すように、信号発生回路７は、入力信号ＩＮ０１を入力する入力端子１１と、第１の出力信号ＯＵＴ０１を出力する出力端子１２と、第２の出力信号ＯＵＴ０２を出力する出力端子１３と、第２の低耐圧インバータＩＮＶＬ２と、第３の高耐圧インバータＩＮＶＨ３と、第４の高耐圧インバータＩＮＶＨ４と、第１の低耐圧ＮＡＮＤ素子ＮＡＮＤＬ１（第１のＮＡＮＤＬ１）と、第２の低耐圧ＮＡＮＤ素子ＮＡＮＤＬ２（第２のＮＡＮＤＬ２）とを有する。これらは、低電圧レベルの信号を発生する低電圧信号発生部（出力調整回路部）２を形成している。

信号発生回路７は、入力端子１１から入力された入力信号ＩＮ０１を３つに分岐させ、１つを遅延素子ＤＬＹ０１の一端に出力し、１つを第２の低耐圧インバータＩＮＶＬ２の入力側に出力し、１つを第２のＮＡＮＤＬ２の他方の入力側に出力する。

第２の低耐圧インバータＩＮＶＬ２は、一方が入力信号ＩＮ０１を入力する入力端子１１に接続され、他方が第１のＮＡＮＤＬ１の一方の入力側に接続されている。なお、第１のＮＡＮＤＬ１は、一方の入力側が第２の低耐圧インバータＩＮＶＬ２を介して入力信号ＩＮ０１を入力する入力端子１１に接続され、他方の入力側が、第３の高耐圧インバータＩＮＶＨ３を介して第１の高耐圧インバータＩＮＶＨ１の出力側と第３の出力端子１４とを結ぶ線に分岐して接続されている。そして、第１のＮＡＮＤＬ１は、反転された入力信号ＩＮ０１および第３の出力信号ＯＵＴ０３が入力される。

第２のＮＡＮＤＬ２は、一方の入力側が第４の高耐圧インバータＩＮＶＨ４を介して第２の高耐圧インバータＩＮＶＨ２の出力側と第４の出力端子１５とを結ぶ線に分岐して接続され、他方の入力側が入力信号ＩＮ０１を入力する入力端子１１に接続されている。そして、第２のＮＡＮＤＬ２は、入力信号ＩＮ０１と反転された第４の出力信号ＯＵＴ０４が入力される。

このような信号発生回路７は、第３および第４の出力信号ＯＵＴ０３，ＯＵＴ０４に基づいて第１および第２の出力信号ＯＵＴ０１，ＯＵＴ０２を出力する構成となっている。また、信号発生回路７は、入力信号ＩＮ０１と第３の出力信号ＯＵＴ０３とに応じて第１の出力信号ＯＵＴ０１を生成する構成となっている。さらに、信号発生回路７は、入力信号ＩＮ０１と第４の出力信号ＯＵＴ０４とに応じて第２の出力信号ＯＵＴ０２を生成する構成となっている。

また、信号発生回路７は、第３の出力信号ＯＵＴ０３を出力する出力端子１４と、第４の出力信号ＯＵＴ０４を出力する出力端子１５と、遅延素子ＤＬＹ０１と、第１の低耐圧インバータＩＮＶＬ１と、高電圧電源ＶＤＤＨと、接地電位部ＶＳＳＨとを有する。高電圧電源ＶＤＤＨと接地電位部ＶＳＳＨの間には、高耐圧ＰｃｈトランジスタＰ１と、高耐圧インバータＩＮＶＨ１と、第１の出力端子１４と、高耐圧ＮｃｈトランジスタＮ１とからなる回路と、高耐圧ＰｃｈトランジスタＰ２と、高耐圧インバータＩＮＶＨ２と、第２の出力端子１５と、高耐圧ＮｃｈトランジスタＮ２とからなる回路とが設けられている。これらは、レベルシフタ部３を形成している。高耐圧ＰｃｈトランジスタＰ１とＰ２は、共に、ソースが高電圧電源ＶＤＤＨに接続されている。高耐圧ＰｃｈトランジスタＰ１は、ゲートが高耐圧ＰｃｈトランジスタＰ２のドレインと高耐圧ＮｃｈトランジスタＮ２のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ１のドレインに接続されている。高耐圧ＰｃｈトランジスタＰ２は、ゲートが高耐圧ＰｃｈトランジスタＰ１のドレインと高耐圧ＮｃｈトランジスタＮ１のドレインとを結ぶ線に分岐して接続され、ドレインが高耐圧ＮｃｈトランジスタＮ２のドレインに接続されている。高耐圧ＰｃｈトランジスタＰ１とＰ２は、このような接続により、フリップフロップ回路を形成している。高耐圧ＮｃｈトランジスタＮ１は、ソースが接地電位部ＶＳＳＨに接続され、ゲートが遅延素子ＤＬＹ０１の他端側と第１の低耐圧インバータＩＮＶＬ１の入力側とを結ぶ線に分岐して接続され、ドレインが高耐圧ＰｃｈトランジスタＰ１のドレインに接続されている。高耐圧ＮｃｈトランジスタＮ２は、ソースが接地電位部ＶＳＳＨに接続され、ゲートが第１の低耐圧インバータＩＮＶＬ１の出力側に接続され、ドレインが高耐圧ＰｃｈトランジスタＰ２のドレインに接続されている。なお、第３の出力信号ＯＵＴ０３を出力する出力端子１４は、高耐圧インバータＩＮＶＨ１を介して、高耐圧ＰｃｈトランジスタＰ１のドレインと高耐圧ＮｃｈトランジスタＮ１のドレインを結ぶ線に分岐して接続されているとともに、第３の高耐圧ＩＮＶＨ３の入力側に接続されている。また、第４の出力信号ＯＵＴ０４を出力する出力端子１５は、高耐圧インバータＩＮＶＨ２を介して、高耐圧ＰｃｈトランジスタＰ２のドレインと高耐圧ＮｃｈトランジスタＮ２のドレインを結ぶ線に分岐して接続されているとともに、第４の高耐圧ＩＮＶＨ４の入力側に接続されている。

図９に示す信号発生回路７は、基本的な構造は実施例１に係る信号発生回路６と同じである。実施例１に係る信号発生回路６と実施例２に係る信号発生回路７の相違点は、以下の通りである。

第１に、実施例１に係る信号発生回路６は、第１のＮＡＮＤＬ１の他方側の入力のモニターとして、遅延素子ＤＬＹ１１〜ＤＬＹ１２を介して第２の出力信号ＯＵＴ０２を用いている。これに対して、実施例２に係る信号発生回路７は、第１のＮＡＮＤＬ１の他方側の入力のモニターとして、レベルシフタ部の出力信号である第３の出力信号ＯＵＴ０３を用いている点にある。

第２に、実施例１に係る信号発生回路６は、第２のＮＡＮＤＬ２の一方側の入力のモニターとして、遅延素子ＤＬＹ２１〜ＤＬＹ２２を介して第１の出力信号ＯＵＴ０１をモニターとして用いている。これに対して、実施例２に係る信号発生回路７は、第２のＮＡＮＤＬ２の一方側の入力のモニターとして、レベルシフタ部の出力信号である第４の出力信号ＯＵＴ０４を用いている点にある。

なお、実施例２に係る信号発生回路７は、高電圧レベルの信号となっているレベルシフタ部の出力信号をモニターとして用い、第１のＮＡＮＤＬ１および第２のＮＡＮＤＬ２から低電圧レベルの出力信号を得る構造となっている。そのため、低耐圧ＮＡＮＤ素子の第１のＮＡＮＤＬ１、第２のＮＡＮＤＬ２のゲート膜の破壊を防止するために、第３の出力信号ＯＵＴ０３を入力する高耐圧インバータＩＮＶＨ３および第４の出力信号ＯＵＴ０４を入力する高耐圧インバータＩＮＶＨ４については高耐圧素子を用い、電源には低電圧用を用いるものとする。

実施例２に係る信号発生回路７は、レベルシフタ部によって、入力信号ＩＮ０１を遅延させた信号として高電圧レベルの出力信号を発生させている。また、ＲＳ−ＦＦのクロス接続されたＮＡＮＤゲートの一方の入力側に高電圧レベルの出力信号をモニターとして用いることによって、低電圧レベルの出力信号を発生させている。このような信号発生回路６は、入力信号ＩＮ０１の変化に応じて、高電圧レベルの出力信号と低電圧レベルの出力信号の組み合わせの発生タイミングを、“Ｈ”レベルになるタイミングは速く、“Ｌ”レベルになるタイミングは遅くなるように、ずらすことになる。

（信号発生回路の動作）
以下に、この発明の実施例２に係る信号発生回路の動作について説明する。図１０は、実施例２に係る信号発生回路の動作を示すタイミングチャートである。

初期状態において、“Ｌ”レベルの入力信号ＩＮ０１が、入力端子１１から信号発生回路７に入力される。このとき、第２のＮＡＮＤＬ２は、他方の入力側に“Ｌ”レベルの入力信号ＩＮ０１を入力するので、“Ｈ”レベルの第２の出力信号ＯＵＴ０２を出力する。

第１のＮＡＮＤＬ１には、第２の低耐圧インバータＩＮＶＬ２を介して、“Ｌ”レベルの信号である入力信号ＩＮ０１の反転である“Ｈ”レベルの信号が一方の入力側に入力される。また、第３の高耐圧インバータＩＮＶＨ３を介して、“Ｌ”レベルの信号である第３の出力信号ＯＵＴ０３の反転である“Ｈ”レベルの信号が他方の入力側に入力される。そのため、第１のＮＡＮＤＬ１は、“Ｌ”レベルの第１の出力信号ＯＵＴ０１信号を出力する。

したがって、信号発生回路７は、初期状態において、入力端子１１から“Ｌ”レベルの入力信号ＩＮ０１が入力されると、出力端子１２から“Ｌ”レベルの第１の出力信号ＯＵＴ０１を出力し、出力端子１３から“Ｈ”レベルの第２の出力信号ＯＵＴ０２を出力し、出力端子１４から“Ｌ”レベルの第３の出力信号ＯＵＴ０３を出力し、出力端子１５から“Ｈ”レベルの第４の出力信号ＯＵＴ０４を出力する。

なお、このとき、第２のＮＡＮＤＬ２の一方の入力側に入力される信号は、レベルシフタ部の出力信号である第４の出力信号ＯＵＴ０４の反転信号をモニターしているので、“Ｌ”レベルを維持している。そのため、第２のＮＡＮＤＬ２から出力される第２の出力信号ＯＵＴ０２は、まだ変化しない（すなわち、“Ｈ”レベルのままである）。

次に、入力側に遅延素子が１個設けられた構成要素が作動する。その結果、レベルシフタ部側が変化し、高耐圧ＮｃｈトランジスタＮ１がオンとなり、高耐圧ＮｃｈトランジスタＮ２がオフとなる。高耐圧ＮｃｈトランジスタＮ１がオンすることにより、高耐圧ＰｃｈトランジスタＰ２は、ゲート電位が“Ｈ”レベルから“Ｌ”レベルに変化するので、状態がオフからオンとなる。高耐圧ＰｃｈトランジスタＰ２がオンすることにより、高耐圧ＰｃｈトランジスタＰ１は、ゲート電位が“Ｌ”レベルから“Ｈ”レベルに変化するので、状態がオンからオフとなる。したがって、第３の出力信号ＯＵＴ０３が“Ｌ”レベルから“Ｈ”レベルに変化し、第４の出力信号ＯＵＴ０４が“Ｈ”レベルから“Ｌ”レベルに変化する。第４の出力信号ＯＵＴ０４が“Ｌ”レベルに変化することにより、第２のＮＡＮＤＬ２には、“Ｌ”レベルの第４の出力信号ＯＵＴ０４の反転である“Ｈ”レベルが一方の入力側に入力される。その結果、第２の出力信号ＯＵＴ０２は、“Ｈ”レベルから“Ｌ”レベルに変化する。

まず、第２のＮＡＮＤＬ２から出力される第２の出力信号ＯＵＴ０２が、“Ｌ”レベルから“Ｈ”レベルに変化する。

なお、このとき、第１のＮＡＮＤＬ１の一方の入力側に入力される信号は、レベルシフタ部の出力信号である第３の出力信号ＯＵＴ０３の反転信号をモニターしているので、“Ｌ”レベルを維持している。そのため、第１のＮＡＮＤＬ１から出力される第１の出力信号ＯＵＴ０１は、まだ変化しない（すなわち、“Ｈ”レベルのままである）。

次に、遅延素子の影響でレベルシフタ部側が遅れて変化する。その結果、レベルシフタ側が変化し、高耐圧ＮｃｈトランジスタＮ１がオフとなり、高耐圧ＮｃｈトランジスタＮ２がオンとなる。高耐圧ＮｃｈトランジスタＮ２がオンすることにより、高耐圧ＰｃｈトランジスタＰ１は、ゲート電位が“Ｈ”レベルから“Ｌ”レベルに変化するので、状態がオフからオンとなる。高耐圧ＰｃｈトランジスタＰ１がオンすることにより、高耐圧ＰｃｈトランジスタＰ２は、ゲート電位が“Ｌ”レベルから“Ｈ”レベルに変化するので、状態がオンからオフとなる。したがって、第３の出力信号ＯＵＴ０３が“Ｈ”レベルから“Ｌ”レベルに変化し、第４の出力信号ＯＵＴ０４が“Ｌ”レベルから“Ｈ”レベルに変化する。第３の出力信号ＯＵＴ０３が“Ｌ”レベルに変化することにより、第１のＮＡＮＤＬ１には、“Ｌ”レベルの第３の出力信号ＯＵＴ０３の反転である“Ｈ”レベルが一方の入力側に入力される。その結果、第１の出力信号ＯＵＴ０１は、“Ｈ”レベルから“Ｌ”レベルに変化する。

以上の通り、実施例２に係る信号発生回路７によれば、第３の出力信号ＯＵＴ０３および第４の出力信号ＯＵＴ０４（の反転信号）をモニターすることによって、第１の出力信号ＯＵＴ０１および第２の出力信号ＯＵＴ０２、第３の出力信号ＯＵＴ０３信号、第４の出力信号ＯＵＴ０４の順に、レベルが変化する順番を決定することができる。これは、実施例１に係る信号発生回路６が、遅延素子ＤＬＹ１１〜ＤＬＹ１２、ＤＬＹ２１〜ＤＬＹ２２を用いているため、遅延素子ＤＬＹ１１〜ＤＬＹ１２、ＤＬＹ２１〜ＤＬＹ２２とレベルシフタ部の動作スピードの調整が必要であり、その調整が困難であるのに対し、実施例２に係る信号発生回路７は、そのような動作スピードの調整を排除することができるという効果を得る。

また、実施例２によれば、実施例２に係る信号発生回路７を、第１のレベルシフタ１０や第２のレベルシフタ２０などに組み込むことにより、実施例１と同様に、貫通電流が流れない、信号発生回路付きレベルシフタを提供することができる。

（信号発生回路付きレベルシフタの構造）
以下に、実施例２に係る信号発生回路７を組み込んだ第１のレベルシフタ１０（第１の信号発生回路付きレベルシフタ１０７）と、実施例２に係る信号発生回路７を組み込んだ第２のレベルシフタ２０（第２の信号発生回路付きレベルシフタ２０７）の構造について説明する。

図１１は、第１の信号発生回路付きレベルシフタの構造を示す図である。図１３は、第２の信号発生回路付きレベルシフタの構造を示す図である。

図１１に示す第１の信号発生回路付きレベルシフタ１０７は、実施例２に係る信号発生回路７と、図１５に示す第１のレベルシフタ１０とから構成されている。

図１１に示す例では、第１の信号発生回路付きレベルシフタ１０７は、信号発生回路７の第２の出力信号ＯＵＴ０２を第１のレベルシフタ１０の第２の入力信号ＩＮ１２とし、信号発生回路６の第３の出力信号ＯＵＴ０３を第１のレベルシフタ１０の第３の入力信号ＩＮ１３としている。

図１３に示す第２の信号発生回路付きレベルシフタ２０７は、実施例２に係る信号発生回路７と、図１６に示す第２のレベルシフタ２０とから構成されている。

図１３に示す例では、第２の信号発生回路付きレベルシフタ２０７は、信号発生回路６の第１の出力信号ＯＵＴ０１を第１のレベルシフタ１０の第２の入力信号ＩＮ１２’とし、信号発生回路６の第４の出力信号ＯＵＴ０４を第１のレベルシフタ１０の第３の入力信号ＩＮ１３’としている。

このような第１の信号発生回路付きレベルシフタ１０７および第２の信号発生回路付きレベルシフタ２０７は、信号発生回路７によって、入力信号の変化に応じて、変化するタイミングが、“Ｈ”レベルになるタイミングは速く、“Ｌ”レベルになるタイミングは遅くなる、信号発生回路６の高電圧レベルの出力信号と低電圧レベルの出力信号の組み合わせを発生させ、その信号発生回路７の高電圧レベルの出力信号と低電圧レベルの出力信号の組み合わせを制御信号として入力することにより、相互補間の出力を同時に“Ｈ”レベルもしくは“Ｌ”レベルにすることができる。

（信号発生回路付きレベルシフタの動作）
以下に、第１の信号発生回路付きレベルシフタ１０７と第２の信号発生回路付きレベルシフタ２０７の動作について説明する。

図１２は、第１の信号発生回路付きレベルシフタの動作を示すタイミングチャートである。図１４は、第２の信号発生回路付きレベルシフタの動作を示すタイミングチャートである。

図１１に示す第１の信号発生回路付きレベルシフタ１０７は、入力信号ＩＮ０１が“Ｌ”レベルから“Ｈ”レベルに変化するときには、最初に第１の出力信号ＯＵＴ０１が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｌ”レベルから“Ｈ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｈ”レベルから“Ｌ”レベルに変化し、最後に第２の出力信号ＯＵＴ０２信号が“Ｈ”レベルから“Ｌ”レベルに変化する。

なお、図示していないが、第１の信号発生回路付きレベルシフタ１０７は、入力信号ＩＮ０１が“Ｈ”レベルから“Ｌ”レベルに変化するときには、最初に第２の出力信号ＯＵＴ０２が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｈ”レベルから“Ｌ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｌ”レベルから“Ｈ”レベルに変化し、最後に第１の出力信号ＯＵＴ０１が“Ｈ”レベルから“Ｌ”レベルに変化する。

図１３に示す第２の信号発生回路付きレベルシフタ２０７は、入力信号ＩＮ０１が“Ｌ”レベルから“Ｈ”レベルに変化するときには、最初に第１の出力信号ＯＵＴ０１が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｌ”レベルから“Ｈ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｈ”レベルから“Ｌ”レベルに変化し、最後に第２の出力信号ＯＵＴ０２信号が“Ｈ”レベルから“Ｌ”レベルに変化する。

なお、図示していないが、第２の信号発生回路付きレベルシフタ２０７は、入力信号ＩＮ０１が“Ｈ”レベルから“Ｌ”レベルに変化するときには、最初に第２の出力信号ＯＵＴ０２が“Ｌ”レベルから“Ｈ”レベルに変化し、次に第３の出力信号ＯＵＴ０３が“Ｈ”レベルから“Ｌ”レベルに変化するとともに、第４の出力信号ＯＵＴ０４が“Ｌ”レベルから“Ｈ”レベルに変化し、最後に第１の出力信号ＯＵＴ０１が“Ｈ”レベルから“Ｌ”レベルに変化する。

このように、第１の信号発生回路付きレベルシフタ１０７や第２の信号発生回路付きレベルシフタ２０７は、入力信号ＩＮ０１の変化に応じて、“Ｈ”レベルになるタイミングは速く、“Ｌ”レベルになるタイミングは遅くなるように変化する、高電圧レベルの出力信号と低電圧レベルの出力信号の組み合わせ（すなわち、第１の出力信号ＯＵＴ０１と第４の出力信号ＯＵＴ０４の組み合わせ、または、第２の出力信号ＯＵＴ０２と第３の出力信号ＯＵＴ０３の組み合わせ）を、制御信号として入力するので、貫通電流の発生を防止することができる。

この発明に係る信号発生回路付きレベルシフタ１０６、１０７、２０６、２０７は、例えば、様々な電子回路のテスターなどに用いることができる。

また、この発明は、前述の実施例１および実施例２に限定されることなく、この発明の要旨を逸脱しない範囲で種々の応用や変形が考えられる。例えば、実施例２では、ＮＡＮＤＬ１およびＮＡＮＤＬ２のゲート膜の破壊を防止するため、高耐圧インバータを用いたが、電圧を高電圧から低電圧に変挽できる回路であれば何でも構わない。

信号発生回路の概略を示す図である。信号発生回路の動作を示すタイミングチャートである。実施例１に係る信号発生回路の構造を示す図である。実施例１に係る信号発生回路の動作を示すタイミングチャートである。実施例１に係る信号発生回路付きレベルシフタの構造を示す図（１）である。実施例１に係る信号発生回路付きレベルシフタの動作を示すタイミングチャート（１）である。実施例１に係る信号発生回路付きレベルシフタの構造を示す図（２）である。実施例１に係る信号発生回路付きレベルシフタの動作を示すタイミングチャート（２）である。実施例２に係る信号発生回路の構造を示す図である。実施例２に係る信号発生回路の動作を示すタイミングチャートである。実施例２に係る信号発生回路付きレベルシフタの構造を示す図（１）である。実施例２に係る信号発生回路付きレベルシフタの動作を示すタイミングチャート（１）である。実施例２に係る信号発生回路付きレベルシフタの構造を示す図（２）である。実施例２に係る信号発生回路付きレベルシフタの動作を示すタイミングチャート（２）である。第１のレベルシフタの構造を示す図である。第２のレベルシフタの構造を示す図である。従来の信号発生回路の構造を示す図である。従来の信号発生回路の動作を示すタイミングチャートである。従来の信号発生回路付きレベルシフタの構造を示す図（１）である。従来の信号発生回路付きレベルシフタの構造を示す図（２）である。

符号の説明

１ …信号発生回路
２ …低電圧信号発生部（出力調整回路部）
１ …レベルシフタ部
ＩＮ …入力信号
ＯＵＴ０１ …第１の出力信号
ＯＵＴ０２ …第２の出力信号
ＯＵＴ０３ …第３の出力信号
ＯＵＴ０４ …第４の出力信号

Claims

入力信号に応じて第１の出力信号と第２の出力信号を出力する出力調整回路部と、
前記入力信号に応じて電圧レベルを変換して第３の出力信号と第４の出力信号を出力するレベルシフタ部とを有し、
前記入力信号の立ち上がりに対して、まず前記第１の出力信号が変化し、追って前記第３および前記第４の出力信号が変化し、後に第２の出力信号が変化し、
前記入力信号の立ち下がりに対して、まず前記第２の出力信号が変化し、追って前記第３および前記第４の出力信号が変化し、後に第１の出力信号が変化し、
前記出力調整回路部は、前記入力信号の反転信号と前記第２の出力信号を遅延させた信号とに応じて前記第１の出力信号を生成し、前記入力信号と前記第１の出力信号を遅延させた信号とに応じて前記第２の出力信号を生成し、
前記入力信号の反転信号と前記第２の出力信号を遅延させた信号とが入力されるのは、第１のＮＡＮＤ素子であり、前記第１のＮＡＮＤ素子の出力が前記第１の出力信号であるとともに、前記入力信号と前記第１の出力信号を遅延させた信号とが入力されるのは、第２のＮＡＮＤ素子であり、前記第２のＮＡＮＤ素子の出力が前記第２の出力信号であることを特徴とする信号発生回路。
入力信号に応じて第１の出力信号と第２の出力信号を出力する出力調整回路部と、
前記入力信号に応じて電圧レベルを変換して第３の出力信号と第４の出力信号を出力するレベルシフタ部とを有し、
前記入力信号の立ち上がりに対して、まず前記第１の出力信号が変化し、追って前記第３および前記第４の出力信号が変化し、後に第２の出力信号が変化し、
前記入力信号の立ち下がりに対して、まず前記第２の出力信号が変化し、追って前記第３および前記第４の出力信号が変化し、後に第１の出力信号が変化し、
前記出力調整回路部は、前記第３および前記第４の出力信号に基づいて前記第１および第２の出力信号を出力し、
かつ前記入力信号と前記第３の出力信号とに応じて前記第１の出力信号を生成し、前記入力信号と前記第４の出力信号とに応じて前記第２の出力信号を生成し、
前記入力信号と前記第３の出力信号とが入力されるのは、第３のＮＡＮＤ素子であり、前記第３のＮＡＮＤ素子の出力が前記第１の出力信号であるとともに、前記入力信号と前記第４の出力信号とが入力されるのは、第４のＮＡＮＤ素子であり、前記第４のＮＡＮＤ素子の出力が前記第２の出力信号であることを特徴とする信号発生回路。
前記第３のＮＡＮＤ素子には反転された前記入力信号および前記第３の出力信号が入力されるとともに、前記第４のＮＡＮＤ素子には反転された前記第４の出力信号が入力されることを特徴とする請求項２に記載の信号発生回路。
低電圧レベルの出力信号を発生する出力調整回路部と高電圧レベルの出力信号を発生するレベルシフタ部とを有する信号発生回路において、
前記レベルシフタ部は、第１の遅延素子と、第１の低耐圧インバータと、高電圧電源と、接地電位部と、第１および第２の高耐圧Ｐｃｈトランジスタと、第１および第２の高耐圧インバータと、第１および第２の高電圧側出力端子と、第１および第２の高耐圧Ｎｃｈトランジスタとを備え、
前記第１の遅延素子は、入力側が入力信号を入力する入力端子に接続され、出力側が前記第１の低耐圧インバータの入力側に接続されるとともに前記第１の高耐圧Ｎｃｈトランジスタのゲートに接続され、
前記第１の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記第２の高耐圧Ｐｃｈトランジスタのドレインと前記第２の高耐圧Ｎｃｈトランジスタのドレインとを結ぶ線に分岐して接続され、ドレインが前記第１の高耐圧Ｎｃｈトランジスタのドレインに接続され、
前記第２の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記第１の高耐圧Ｐｃｈトランジスタのドレインと前記第１の高耐圧Ｎｃｈトランジスタのドレインとを結ぶ線に分岐して接続され、ドレインが前記第２の高耐圧Ｎｃｈトランジスタのドレインに接続され、
前記第１の高耐圧Ｎｃｈトランジスタは、ソースが前記接地電位部に接続され、ゲートが前記第１の遅延素子の他端側と前記第１の低耐圧インバータの入力側とを結ぶ線に分岐して接続され、ドレインが前記第１の高耐圧Ｐｃｈトランジスタのドレインに接続され、
前記第２の高耐圧Ｎｃｈトランジスタは、ソースが前記接地電位部に接続され、ゲートが前記第１の低耐圧インバータの出力側に接続され、ドレインが前記第２の高耐圧Ｐｃｈトランジスタのドレインに接続され、
前記第１の高電圧側出力端子は、前記第１の高耐圧インバータを介して、前記第１の高耐圧Ｐｃｈトランジスタのドレインと前記第１の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続され、
前記第２の高電圧側出力端子は、前記第２の高耐圧インバータを介して、前記第２の高耐圧Ｐｃｈトランジスタのドレインと前記第２の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続され、
かつ、前記出力調整回路部は、入力信号を入力する入力端子と、第１および第２の低電圧側出力端子と、複数の遅延素子と、第２の低耐圧インバータと、第１および第２の低耐圧ＮＡＮＤ素子とを備え、
前記第１の低耐圧ＮＡＮＤ素子は、一方の入力側が前記第２の低耐圧インバータを介して前記入力端子に接続され、他方の入力側が、複数の遅延素子を介して前記第２の低耐圧ＮＡＮＤ素子の出力側と前記第２の低電圧側出力端子とを結ぶ線に分岐して接続され、
前記第２の低耐圧ＮＡＮＤ素子は、一方の入力側が複数の遅延素子を介して前記第１の低耐圧ＮＡＮＤ素子の出力側と前記第１の低電圧側出力端子とを結ぶ線に分岐して接続され、他方の入力側が前記入力端子に接続されていることを特徴とする信号発生回路。
低電圧レベルの出力信号を発生する出力調整回路部と高電圧レベルの出力信号を発生するレベルシフタ部とを有する信号発生回路において、
前記レベルシフタ部は、第１の遅延素子と、第１の低耐圧インバータと、高電圧電源と、接地電位部と、第１および第２の高耐圧Ｐｃｈトランジスタと、第１および第２の高耐圧インバータと、第１および第２の高電圧側出力端子と、第１および第２の高耐圧Ｎｃｈトランジスタとを備え、
前記第１の遅延素子は、入力側が入力信号を入力する入力端子に接続され、出力側が前記第１の低耐圧インバータの入力側に接続されるとともに前記第１の高耐圧Ｎｃｈトランジスタのゲートに接続され、
前記第１の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記第２の高耐圧Ｐｃｈトランジスタのドレインと前記第２の高耐圧Ｎｃｈトランジスタのドレインとを結ぶ線に分岐して接続され、ドレインが前記第１の高耐圧Ｎｃｈトランジスタのドレインに接続され、
前記第２の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記第１の高耐圧Ｐｃｈトランジスタのドレインと前記第１の高耐圧Ｎｃｈトランジスタのドレインとを結ぶ線に分岐して接続され、ドレインが前記第２の高耐圧Ｎｃｈトランジスタのドレインに接続され、
前記第１の高耐圧Ｎｃｈトランジスタは、ソースが前記接地電位部に接続され、ゲートが前記第１の遅延素子の他端側と前記第１の低耐圧インバータの入力側とを結ぶ線に分岐して接続され、ドレインが前記第１の高耐圧Ｐｃｈトランジスタのドレインに接続され、
前記第２の高耐圧Ｎｃｈトランジスタは、ソースが前記接地電位部に接続され、ゲートが前記第１の低耐圧インバータの出力側に接続され、ドレインが前記第２の高耐圧Ｐｃｈトランジスタのドレインに接続され、
前記第１の高電圧側出力端子は、前記第１の高耐圧インバータを介して、前記第１の高耐圧Ｐｃｈトランジスタのドレインと前記第１の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続され、
前記第２の高電圧側出力端子は、前記第２の高耐圧インバータを介して、前記第２の高耐圧Ｐｃｈトランジスタのドレインと前記第２の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続され、
かつ、前記出力調整回路部は、入力信号を入力する入力端子と、第１および第２の低電圧側出力端子と、第２の低耐圧インバータと、第３および第４の高耐圧インバータと、第１および第２の低耐圧ＮＡＮＤ素子とを備え、
前記第１の低耐圧ＮＡＮＤ素子は、一方の入力側が前記第２の低耐圧インバータを介して前記入力端子に接続され、他方の入力側が、前記第３の高耐圧インバータを介して前記第１の高耐圧インバータの出力側と前記第１の高電圧側出力端子とを結ぶ線に分岐して接続され、
前記第２の低耐圧ＮＡＮＤ素子は、一方の入力側が前記第４の高耐圧インバータを介して前記第２の高耐圧インバータの出力側と前記第２の高電圧側出力端子とを結ぶ線に分岐して接続され、他方の入力側が前記入力端子に接続されていることを特徴とする信号発生回路。
入力信号に応じて第１の出力信号と第２の出力信号を出力する出力調整回路部と、前記入力信号に応じて電圧レベルを変換して第３の出力信号と第４の出力信号を出力するレベルシフタ部とを有し、前記入力信号の立ち上がりに対して、まず前記第１の出力信号が変化し、追って前記第３および前記第４の出力信号が変化し、後に第２の出力信号が変化し、前記入力信号の立ち下がりに対して、まず前記第２の出力信号が変化し、追って前記第３および前記第４の出力信号が変化し、後に第１の出力信号が変化する信号発生回路と、
前記信号発生回路の前記第１または前記第２の出力信号のいずれか一方の信号と前記第３または前記第４の出力信号のいずれか一方の信号とに基づいて、同時に“Ｈ”レベルもしくは“Ｌ”レベルとなる、電圧レベルが増幅された第１および第２の増幅出力信号を出力するレベルシフタとを有することを特徴とする信号発生回路付きレベルシフタ。
請求項６に記載の信号発生回路付きレベルシフタにおいて、
前記レベルシフタが用いる前記信号発生回路の前記第３または前記第４の出力信号のいずれか一方の信号は、前記レベルシフタが用いる前記信号発生回路の前記第１または前記第２の出力信号のいずれか一方の信号に対して反転方向に変化する信号であることを特徴とする信号発生回路付きレベルシフタ。
請求項７に記載の信号発生回路付きレベルシフタにおいて、
前記レベルシフタは、第１および第２の低耐圧ＮＡＮＤ素子と、高電圧電源と、接地電位部と、第１〜第４の高耐圧Ｐｃｈトランジスタと、前記第１および第２の増幅出力信号を出力する第１および第２の出力端子と、第１および第２の高耐圧Ｎｃｈトランジスタとを備え、
前記第１の低耐圧ＮＡＮＤ素子は、一方の入力側が第２の入力信号を入力する入力端子に接続され、他方の入力側が、前記信号発生回路の第２の出力信号を出力する出力端子に接続され、
前記第２の低耐圧ＮＡＮＤ素子は、一方の入力側が前記第１の低耐圧ＮＡＮＤ素子の出力側に接続され、他方の入力側が前記信号発生回路の前記第１または前記第２の出力信号のいずれか一方の信号を出力する出力端子に接続され、
前記第１の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記信号発生回路の前記第３または前記第４の出力信号のいずれか一方の信号を出力する出力端子に接続され、ドレインが前記第２の高耐圧Ｐｃｈトランジスタのソースに接続され、
前記第２の高耐圧Ｐｃｈトランジスタは、ソースが前記第１の高耐圧Ｐｃｈトランジスタのドレインに接続され、ゲートが前記第４の高耐圧Ｐｃｈトランジスタのドレインと前記第２の高耐圧Ｎｃｈトランジスタのドレインとを結ぶ線に分岐して接続され、ドレインが前記第１の高耐圧Ｎｃｈトランジスタのドレインに接続され、
前記第３の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記信号発生回路の前記第３または前記第４の出力信号のいずれか一方の信号を出力する出力端子に接続され、ドレインが前記第４の高耐圧Ｐｃｈトランジスタのソースに接続され、
前記第４の高耐圧Ｐｃｈトランジスタは、ソースが前記第３の高耐圧Ｐｃｈトランジスタのドレインに接続され、ゲートが前記第２の高耐圧Ｐｃｈトランジスタのドレインと前記第１の高耐圧Ｎｃｈトランジスタのドレインとを結ぶ線に分岐して接続され、ドレインが前記第２の高耐圧Ｎｃｈトランジスタのドレインに接続され、
前記第１の高耐圧Ｎｃｈトランジスタは、ソースが前記接地電位部に接続され、ゲートが前記第１の低耐圧ＮＡＮＤ素子の出力側と前記第２の低耐圧ＮＡＮＤ素子の一方の入力側を結ぶ線に分岐して接続され、ドレインが前記第２の高耐圧Ｐｃｈトランジスタのドレインに接続され、
前記第２の高耐圧Ｎｃｈトランジスタは、ソースが前記接地電位部に接続され、ゲートが前記第２の低耐圧ＮＡＮＤ素子の出力側に接続され、ドレインが前記第４の高耐圧Ｐｃｈトランジスタのドレインに接続され、
前記第１の出力端子は、前記第２の高耐圧Ｐｃｈトランジスタのドレインと前記第１の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続され、
前記第２の出力端子は、前記第４の高耐圧Ｐｃｈトランジスタのドレインと前記第２の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続されていることを特徴とする信号発生回路付きレベルシフタ。
請求項７に記載の信号発生回路付きレベルシフタにおいて、
前記レベルシフタは、第１および第２の低耐圧ＮＯＲ素子と、高電圧電源と、接地電位部と、第１〜第４の高耐圧Ｐｃｈトランジスタと、第１および第２の出力端子と、第１および第２の高耐圧Ｎｃｈトランジスタとを備え、
前記第１の低耐圧ＮＯＲ素子は、一方の入力側が第２の入力信号を入力する入力端子に接続され、他方の入力側が、前記信号発生回路の前記第１または前記第２の出力信号のいずれか一方の信号を出力する出力端子に接続され、
前記第２の低耐圧ＮＯＲ素子は、一方の入力側が前記第１の低耐圧ＮＯＲ素子の出力側に接続され、他方の入力側が前記信号発生回路の前記第１または前記第２の出力信号のいずれか一方の信号を出力する出力端子に接続され、
前記第１の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記信号発生回路の前記第３または前記第４の出力信号のいずれか一方の信号を出力する出力端子に接続され、ドレインが前記第２の高耐圧Ｐｃｈトランジスタのドレインと前記第１の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続され、
前記第２の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記第３の高耐圧Ｐｃｈトランジスタのドレインと前記第２の高耐圧Ｎｃｈトランジスタのドレインとを結ぶ線に分岐して接続され、ドレインが前記第１の高耐圧Ｎｃｈトランジスタのドレインに接続され、
前記第３の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記第２の高耐圧Ｐｃｈトランジスタのドレインと前記第１の高耐圧Ｎｃｈトランジスタのドレインとを結ぶ線に分岐して接続され、ドレインが前記第２の高耐圧ＮｃｈトランジスタＮ２２のドレインに接続され、
前記第４の高耐圧Ｐｃｈトランジスタは、ソースが前記高電圧電源に接続され、ゲートが前記信号発生回路の前記第３または前記第４の出力信号のいずれか一方の信号を出力する出力端子に接続され、ドレインが前記第３の高耐圧Ｐｃｈトランジスタのドレインと前記第２の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続され、
前記第１の高耐圧Ｎｃｈトランジスタは、ソースが前記接地電位部に接続され、ゲートが前記第１の低耐圧ＮＯＲ素子の出力側と前記第２の低耐圧ＮＯＲ素子の一方の入力側を結ぶ線に分岐して接続され、ドレインが前記第１および第２の高耐圧Ｐｃｈトランジスタのドレインに分岐して接続され、
前記第２の高耐圧Ｎｃｈトランジスタは、ソースが前記接地電位部に接続され、ゲートが前記第２の低耐圧ＮＯＲ素子の出力側に接続され、ドレインが前記第１および第２の高耐圧Ｐｃｈトランジスタのドレインに分岐して接続され、
前記第１の出力端子は、前記第１および第２の高耐圧Ｐｃｈトランジスタのドレインと前記第１の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続され、
前記第２の出力端子は、前記第３および第４の高耐圧Ｐｃｈトランジスタのドレインと前記第２の高耐圧Ｎｃｈトランジスタのドレインを結ぶ線に分岐して接続されていることを特徴とする信号発生回路付きレベルシフタ。