JP3675453B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、強誘電体キャパシタを備えた半導体装置として、行状に配列された上部電極層と列状に配列された下部電極層との交差部に、複数の強誘電体キャパシタを配置したクロスポイント型ＦｅＲＡＭが注目されてきている（例えば、非特許文献１参照）。
【０００３】
図５は、従来の半導体装置の一製造工程を示す断面図である。なお、図５は、行状に形成された上部電極層の長手方向に沿った断面図である。
このクロスポイント型ＦｅＲＡＭの製造方法は、まず、図５（ａ）に示すように、ＭＯＳトランジスタなどが形成された半導体基板（図示せず）の上面全体に、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、層間絶縁層１０を形成する。
【０００４】
次いで、この層間絶縁層１０の上面に、公知のスパッタ法を用いて、下部電極層形成用膜、強誘電体層形成用膜、及び上部電極補助層形成用膜（いずれも図示せず）をこの順で成膜した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、下部電極層２０Ａ、強誘電体層２０Ｂ、及び上部電極補助層２０Ｃとからなるキャパシタ形成用積層体を、下部電極層形成領域に列状に複数形成する。
【０００５】
次いで、下部電極層形成領域にキャパシタ形成用積層体が形成された層間絶縁層１０の上面全体に、公知のＣＶＤ法を用いて絶縁層３０を形成する。
次いで、図５（ｂ）に示すように、この絶縁層３０の上面全体にエッチバックを行い、キャパシタ形成用積層体の上部電極補助層２０Ｃの上面を露出させる。
次いで、上部電極補助層２０Ｃの上面が露出した絶縁層３０の上面全体に、公知のスパッタ法を用いて、上部電極層形成用膜（図示せず）を形成した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図５（ｃ）に示すように、少なくとも上部電極層形成領域に上部電極補助層２０Ｃを残すとともに、上部電極層形成領域に上部電極層２０Ｄを行状に複数形成する。この際、エッチングは、下部電極層２０Ａの上面で止まる条件で行う。ここで、互いに格子状に配置された上部電極層２０Ｄと下部電極層２０Ａとの各交差部に、複数の強誘電体キャパシタＣを形成することができる。
【０００６】
【非特許文献１】
Ｔ．Ｈａｙａｓｈｉ ｅｔ．ａｌ，「Ａ Ｎｏｖｅｌ Ｓｔａｃｋ Ｃａｐａｓｉｔｏｒ Ｃｅｌｌ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＦｅＲＡＭ Ｃｏｍｐｏｓｉｂｌｅ ｗｉｔｈ ＣＭＯＳ Ｌｏｇｉｃ」，ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ），２００２年，ｓｅｓｓｉｏｎ２１．３
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、上部電極補助層形成用膜、強誘電体層形成用膜、及び下部電極層形成用膜を一括してエッチングしているため、三層の断面を垂直加工することが困難であり、エッチング工程に要する作業効率が良好ではないという不具合があった。
【０００８】
また、下部電極層形成用膜のエッチング時には、その形成材料であるＰｔがエッチング断面に再付着し、強誘電体キャパシタＣの上下電極層間の電気的ショートを誘発するおそれがあるため、上部電極補助層２０Ｃの上面から下部電極層２０Ａの下面に向かって広がるテーパ形状の断面となるように、キャパシタ形成用積層体を形成する必要がある。そのため、上部電極補助層２０Ｃの面積が下部電極層２０Ａの面積よりも小さくなってしまい、結果的に、上部電極補助層２０Ｃと下部電極層２０Ａの積層領域のみに形成される強誘電体キャパシタＣの有効面積も減少してしまうという不具合があった。
【０００９】
さらに、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、絶縁層３０の上面全体にエッチバックを行うことで上部電極補助層２０Ｃを露出させるようにしているため、絶縁層３０の厚さやエッチバックレートが不均一であると、同一ウェハ内又は同一チップ内でのエッチング量が異なり、製品性能の劣化を誘発してしまうという不具合があった。
【００１０】
また、絶縁層３０の厚さやエッチバックレートによっては、上部電極補助層２０Ｃがオーバーエッチング（過剰エッチング）されてしまうおそれがあった。このため、エッチバック条件を制限する必要があり、エッチバックに要する作業効率が良好ではないという不具合があった。
そこで、本発明は、上記事情に鑑みてなされたものであり、クロスポイント型ＦｅＲＡＭのキャパシタ面積を増大できるとともに、製品性能及び作業効率を向上できる半導体装置の製造方法を提供することを課題としている。
【００１１】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る第一の半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、半導体基板上に、下部電極層形成用膜を成膜する工程と、前記下部電極層形成用膜上に、下部電極層形成用マスクを形成する工程と、前記下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、前記下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に絶縁層を形成する工程と、前記絶縁層に平坦化処理を施し、前記下部電極層形成用マスクの上面を露出させる工程と、前記絶縁層は残るように、前記露出させた前記下部電極層形成用マスクを除去する工程と、前記下部電極層形成用マスクが除去された後の前記絶縁層に、エッチバック又はエッチングを行う工程と、前記エッチバック又は前記エッチングが行われた後の前記絶縁層上に、強誘電体層形成用膜及び上部電極層形成用膜をこの順で成膜する工程と、を備えることを特徴とするものである。
【００１２】
また、本発明に係る第二の半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、前記一の方向に延びる前記下部電極層が形成された半導体基板上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、前記上部電極補助層形成用マスクを利用して、前記上部電極補助層形成用膜を加工し、少なくとも強誘電体キャパシタ形成領域となる前記下部電極層上方に、前記上部電極補助層を形成する工程と、前記上部電極補助層形成用マスクを残した状態で、前記上部電極補助層が形成された前記半導体基板上に絶縁層を形成する工程と、前記絶縁層に平坦化処理を施し、前記上部電極補助層形成用マスクの上面を露出させる工程と、前記絶縁層は残るように、前記露出させた前記上部電極補助層形成用マスクを除去する工程と、前記上部電極補助層形成用マスクが除去された後の前記絶縁層に、エッチバック又はエッチングを行う工程と、前記エッチバック又は前記エッチングが行われた後の前記絶縁層上に、上部電極層形成用膜を成膜する工程と、前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ形成領域を含む前記絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、を備えることを特徴とするものである。
【００１３】
さらに、本発明に係る第三の半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、半導体基板上に、下部電極層形成用膜を成膜する工程と、前記下部電極層形成用膜上に、下部電極層形成用マスクを形成する工程と、前記下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、前記下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に、第一の絶縁層を形成する工程と、前記第一の絶縁層に平坦化処理を施し、前記下部電極層形成用マスクの上面を露出させる工程と、前記第一の絶縁層は残るように、前記露出させた前記下部電極層形成用マスクを除去する工程と、前記下部電極層形成用マスクが除去された後の前記第一の絶縁層に、エッチバック又はエッチングを行う工程と、前記エッチバック又は前記エッチングが行われた後の前記第一の絶縁層上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、前記上部電極補助層形成用マスクを利用して、前記上部電極補助層形成用膜を加工し、少なくとも強誘電体キャパシタ形成領域となる前記下部電極層上方に、前記上部電極補助層を形成する工程と、前記上部電極補助層形成用マスクを残した状態で、前記上部電極補助層が形成された前記半導体基板上に、第二の絶縁層を形成する工程と、前記第二の絶縁層に平坦化処理を施し、前記上部電極補助層形成用マスクの上面を露出させる工程と、前記第二の絶縁層は残るように、前記露出させた前記上部電極補助層形成用マスクを除去する工程と、前記上部電極補助層形成用マスクが除去された後の前記第二の絶縁層上に、上部電極層形成用膜を成膜する工程と、前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ形成領域を含む前記第二の絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、を備えることを特徴とするものである。
【００１４】
さらに、本発明に係る第四の半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、半導体基板上に、下部電極層形成用膜を成膜する工程と、前記下部電極層形成用膜上に、下部電極層形成用マスクを形成する工程と、前記下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、前記下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に、第一の絶縁層を形成する工程と、前記第一の絶縁層に平坦化処理を施し、前記下部電極層形成用マスクの上面を露出させる工程と、前記第一の絶縁層は残るように、前記露出させた前記下部電極層形成用マスクを除去する工程と、前記下部電極層形成用マスクが除去された後の前記第一の絶縁層上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、前記上部電極補助層形成用マスクを利用して、前記上部電極補助層形成用膜を加工し、少なくとも強誘電体キャパシタ形成領域となる前記下部電極層上方に、前記上部電極補助層を形成する工程と、前記上部電極補助層形成用マスクを残した状態で、前記上部電極補助層が形成された前記半導体基板上に、第二の絶縁層を形成する工程と、前記第二の絶縁層に平坦化処理を施し、前記上部電極補助層形成用マスクの上面を露出させる工程と、前記第二の絶縁層は残るように、前記露出させた前記上部電極補助層形成用マスクを除去する工程と、前記上部電極補助層形成用マスクが除去された後の前記第二の絶縁層に、エッチバック又はエッチングを行う工程と、前記エッチバック又は前記エッチングが行われた後の前記第二の絶縁層上に、上部電極層形成用膜を成膜する工程と、前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ形成領域を含む前記第二の絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、を備えることを特徴とするものである。
【００１５】
なお、本発明に係る第一、第三、及び第四の半導体装置の製造方法において、下部電極層形成用マスクを形成する材料は特に限定されないが、絶縁層中に埋め込んでも丈夫な材料で形成する必要がある。具体的には、レジスト材と絶縁層形成材料との両者と反応性が異なる材料で構成されるハードマスク材（例えば、シリコン酸化物膜やシリコン窒化膜などのセラミックスや、ＴｉＮやＷなどの金属膜など）が挙げられる。
【００１６】
また、本発明に係る第二乃至第四の半導体装置の製造方法において、上部電極補助層形成用マスクを形成する材料は特に限定されないが、上述した下部電極層形成用マスクと同様に、絶縁層中に埋め込んでも丈夫な材料で形成する必要がある。具体的には、レジスト材と絶縁層形成材料との両者と反応性が異なる材料で構成されるハードマスク材（例えば、シリコン酸化物膜やシリコン窒化膜などのセラミックスや、ＴｉＮやＷなどの金属膜など）が挙げられる。
【００１７】
このように、本発明に係る第一の半導体装置の製造方法によれば、まず、下部電極層の形状加工を一層のみで行い、その形状加工に適用した下部電極層形成用マスクパターンを利用して、下部電極層の露出を行うようにしたことによって、強誘電体キャパシタの加工精度を向上させるとともに、下部電極層へのオーバーエッチングを抑制することが可能となる。よって、強誘電体キャパシタの微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ）の改善を実現することが可能となる。
【００１８】
また、本発明に係る第二の半導体装置の製造方法によれば、まず、下部電極層の形状加工を一層のみで行っておき、さらにその上面に積層した強誘電体層及び上部電極補助層の形状加工で適用した上部電極補助層形成用マスクパターンを利用して、上部電極補助層の露出を行うようにしたことによって、強誘電体キャパシタの加工精度を向上させるとともに、上部電極補助層へのオーバーエッチングを抑制することが可能となる。よって、強誘電体キャパシタの微細化及びＳ／Ｎ比の改善を実現することが可能となる。
【００１９】
さらに、本発明に係る第三及び第四の半導体装置の製造方法によれば、第一及び第二の半導体装置の製造方法を両方行うことによって、強誘電体キャパシタの加工精度をさらに向上させることができるため、強誘電体キャパシタのさらなる微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ）を改善することが可能となる。
【００２０】
また、本発明に係る第一乃至第四の半導体装置の製造方法によれば、下部電極層の形状加工を一層のみで行っておき、さらにその上面に強誘電体層及び上部電極補助層若しくは上部電極層の形状加工を後工程で行うようにしたことによって、三層を一括して形状加工する従来の方法で懸念されていた下部電極層形成材料の再付着に起因する問題が解決される。すなわち、上下電極層間の電気的ショートを抑制することができるため、半導体装置の製品性能を向上させることが可能となる。また、強誘電体キャパシタを上部電極補助層の上面から下部電極層の下面に向かって垂直形状に形成し、上部電極補助層と下部電極層との面積を略同一寸法にすることができるため、強誘電体キャパシタの有効面積を増加させることが可能となる。
【００２１】
さらに、本発明に係る第一乃至第四の半導体装置の製造方法において、下部電極層形成用マスクや上部電極補助層形成用マスクを利用して、下部電極層や上部電極補助層の露出（頭出し）を行うようにしたことによって、下部電極層や上部電極補助層の上面に損傷を与えることなく、容易且つ確実に、下部電極層や上部電極補助層の露出を行うことができる。よって、半導体装置の製造工程における作業効率を向上させるとともに、半導体装置の製品性能を向上させることが可能となる。
【００２２】
さらに、本発明に係る第一及び第三の半導体装置の製造方法において、下部電極層形成用マスクが除去された後の絶縁層（第一の絶縁層）に、エッチバック又はエッチングを行う工程を備えることによって、下部電極層形成用マスクが除去されることで絶縁層（第一の絶縁層）に形成される開口部の角がとれるため、下部電極層が露出した絶縁層（第一の絶縁層）の上全体に形成される強誘電体層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、下部電極層と強誘電体層との接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００２３】
同様に、本発明に係る第二及び第四の半導体装置の製造方法において、上部電極補助層形成用マスクが除去された後の絶縁層（第二の絶縁層）に、エッチバック又はエッチングを行う工程を備えることによって、上部電極補助層形成用マスクが除去されることで絶縁層（第二の絶縁層）に形成される開口部の角がとれるため、上部電極補助層が露出した絶縁層（第二の絶縁層）の上全体に形成される上部電極層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、上部電極補助層と上部電極層との接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の半導体装置の製造方法で完成させた半導体装置の一構成例を示す平面図である。図２は、図１に示す半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【００２５】
本実施形態における半導体装置は、図１に示すように、半導体基板（図示せず）上に、列状に形成された下部電極層２Ａ及び行状に形成された上部電極層２Ｄの各交差部に配置された複数の強誘電体キャパシタＣと、この強誘電体キャパシタＣの一部に接続されたＭＯＳトランジスタ（図示せず）とを備えたクロスポイント型ＦｅＲＡＭを構成している。
【００２６】
強誘電体キャパシタＣは、図２に示すように、半導体基板（図示せず）上に形成された層間絶縁層１の上面に、下部電極層２Ａと、強誘電体層２Ｂと、上部電極補助層２Ｃと、上部電極層２Ｄとがこの順で積層されている。
また、行状に形成された上部電極層２Ｄのうち、強誘電体キャパシタ形成領域Ｘ以外の下面には、図２（ａ）に示すように、上部電極補助層２Ｃ及び強誘電体層２Ｂを介して、第一の絶縁層３Ａ及び第二の絶縁層３Ｂからなる絶縁層３が形成されている。一方、列状に形成された下部電極層２Ａのうち、強誘電体キャパシタ形成領域Ｘ以外の上面には、図２（ｂ）に示すように、強誘電体層２Ｂを介して、第一の絶縁層３Ａ及び第二の絶縁層３Ｂからなる絶縁層３が形成されている。
【００２７】
次に、本実施形態における半導体装置の製造方法について説明する。
図３は、本発明における半導体装置の一製造工程を示す断面図である。図４は、図３に示す製造工程を経た後の半導体装置の一製造工程を示す断面図である。なお、図３は、各製造工程において、図１に示す半導体装置のＡ−Ａ線に沿った断面方向から見た断面で示す。また、図４は、各製造工程において、図１に示すＢ−Ｂ線に沿った断面方向から見た断面で示す。
【００２８】
本実施形態における半導体装置の製造方法は、まず、予めＭＯＳトランジスタが形成された半導体基板の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる層間絶縁層１を厚さ１５００ｎｍとなるように形成しておく。
次いで、図３（ａ）に示すように、層間絶縁層１の上面全体に、公知のスパッタ法などを用いて、Ｐｔなどの下部電極層形成用膜２００Ａを厚さ２００ｎｍとなるように成膜した後、この下部電極層形成用膜２００Ａの上面全体に、公知のスパッタ法などを用いて、ＴｉＮ膜やＷ膜などのハードマスク材からなる第一のマスク形成用膜Ｍ１０を厚さ３００ｎｍとなるように成膜する。続いて、公知のフォトリソグラフィ技術及びエッチング技術を用いて、この第一のマスク形成用膜Ｍ１０から、下部電極層２Ａを列状に形成するための第一のマスクＭ１（下部電極層形成用マスク）を形成する。
【００２９】
次いで、図３（ｂ）に示すように、第一のマスクＭ１を利用して、下部電極層形成用膜２００Ａのエッチングを行い、層間絶縁層１上に下部電極層２Ａを列状に形成する。
そして、下部電極層２Ａ上に第一のマスクＭ１を残した状態で、層間絶縁層１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第一の絶縁層３Ａを厚さ１０００ｎｍとなるように形成する。
【００３０】
次いで、図３（ｃ）に示すように、第一の絶縁層３Ａに、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｃｉｎｇ）法で平坦化処理を行った後、さらに第一の絶縁層３ＡにＣＭＰ法或いはエッチバックを行い、第一の絶縁層３Ａの上面に第一のマスク形成用膜Ｍ１の上面を露出させる。
次いで、図３（ｄ）に示すように、公知の技術を用いて、第一の絶縁層３Ａは残るように、下部電極層２Ａの上面に形成された第一のマスクＭ１を除去する。
【００３１】
次いで、図３（ｅ）に示すように、第一のマスクＭ１が除去された後の第一の絶縁層３Ａに、公知のエッチバック又はウェットエッチングを行い、第一のマスクＭ１が除去されることで第一の絶縁層３Ａに形成された開口部Ｈ１の角を丸める。
ここで、開口部Ｈ１の角が取れるような条件とは、例えば、エッチバックを、Ａｒなどの不活性ガスの組成比が多いガスを用い、且つ、ガス圧を高めに設定して等方性ドライエッチングにより行う方法などが挙げられる。
【００３２】
次いで、図３（ｆ）に示すように、下部電極層２Ａの上面が露出した絶縁層３Ａの上面全体に、公知のスパッタ法を用いて、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）やＰＺＴ（Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 ）などの強誘電体層形成用膜２００Ｂと、Ｐｔなどの上部電極補助層形成用膜２００Ｃとを各２００ｎｍの厚みとなるようにこの順で成膜する。
【００３３】
次いで、図４（ａ）に示すように、層間絶縁層１上の下部電極層形成領域に順次積層された、下部電極層２Ａ、強誘電体層形成用膜２００Ｂ、および上部電極補助層形成用膜２００Ｃのさらに上面に、公知のスパッタ法を用いて、ＴｉＮ膜やＷ膜などのハードマスク材からなる第二のマスク形成用膜Ｍ２０を厚さ３００ｎｍとなるように成膜する。続いて、公知のフォトリソグラフィ技術及びエッチング技術を用いて、この第二のマスク形成用膜Ｍ２０から、強誘電体層２Ｂ及び上部電極補助層２Ｃを上部電極層形成領域に形成するための第二のマスク（上部電極補助層形成用マスク）Ｍ２を形成する。
【００３４】
次いで、図４（ｂ）に示すように、第二のマスクＭ２を利用して、上部電極層形成領域以外に形成された、少なくとも上部電極補助層形成用膜２００Ｃのエッチングを行い、上部電極層形成領域となる下部電極層２Ａ上方に強誘電体層２Ｂ及び上部電極補助層２Ｃを形成する。ここで、第二のマスクＭ２を利用したエッチングは、下部電極層２Ａは除去せず、且つ、上部電極層形成領域以外の上部電極補助層形成用膜２００Ｃは除去できるのであれば、上部電極層形成領域以外の強誘電体層形成用膜２００Ｂは、全て残存させてもよいし、膜厚方向の途中まで残存させてもよいし、或いは、全て除去するようにしてもよい。
【００３５】
そして、上部電極補助層２Ｃの上面に第二のマスクＭ２を残した状態で、層間絶縁層１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第二の絶縁層３Ｂを厚さ１０００ｎｍとなるように形成する。
次いで、図４（ｃ）に示すように、第二の絶縁層３Ｂに、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｃｉｎｇ）法で平坦化処理を行った後、さらに第二の絶縁層３ＢにＣＭＰ法或いはエッチバックを行い、第二の絶縁層３Ｂの上面に第二のマスクＭ２の上面を露出させる。
【００３６】
次いで、図４（ｄ）に示すように、公知の技術を用いて、第二の絶縁層３Ｂは残るように、上部電極補助層２Ｃの上面に形成された第二のマスクＭ２を除去する。
次いで、図４（ｅ）に示すように、第二のマスクＭ２が除去された後の第二の絶縁層３Ｂに、公知のエッチバック又はウェットエッチングを行い、第二のマスクＭ２が除去されることで第二の絶縁層３Ｂに形成された開口部Ｈ２の角を丸める。
【００３７】
次いで、上部電極補助層２Ｃの上面が露出した第二の絶縁層３Ｂの上面全体に、公知のスパッタ法を用いて、Ｐｔからなる上部電極層形成用膜（図示せず）を形成する。そして、公知のフォトリソグラフィ技術及びエッチングを用いて、図２に示すように、強誘電体層２Ｂ及び上部電極補助層２Ｃが形成されている上部電極層形成領域に、上部電極層２Ｄを行状に複数形成する。
【００３８】
ここで、上部電極層２Ｄと下部電極層２Ａとが格子状に配列され、この各交差部の強誘電体キャパシタ形成領域Ｘに、複数の強誘電体キャパシタＣを完成させる。
そして、上部電極層２Ｄ及び下部電極層２Ａと、ＭＯＳトランジスタとをそれぞれ接続して周辺回路を形成し、クロスポイント型ＦｅＲＡＭとして機能する半導体装置を完成させる。このクロスポイント型ＦｅＲＡＭは、周辺回路を介して上部電極層２Ｄ及び下部電極層２Ａをそれぞれ選択することで、その交差部に配置された強誘電体キャパシタＣの書き込み／読み出しを行うことが可能となる。
【００３９】
このように、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの形状加工と、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工とを別工程で行うようにしたことによって、強誘電体キャパシタＣの加工精度を向上させることができるため、強誘電体キャパシタの微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ）の改善を実現することが可能となる。
【００４０】
同様に、下部電極層２Ａの形状加工と、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工とを別工程で行うようにしたことによって、下部電極層形成用膜２００Ａ、強誘電体層形成用膜２００Ｂ、及び上部電極補助層形成用膜２００Ｃを一括して形状加工していた従来の方法で懸念されていた下部電極層２Ａ形成材料の再付着に起因する問題が解決できる。よって、強誘電体キャパシタＣの上下電極層間の電気的ショートを抑制することができるため、半導体装置の製品性能を向上させることが可能となる。また、強誘電体キャパシタＣを上部電極補助層２Ｃの上面から下部電極層２Ａの下面に向かって垂直形状に形成し、上部電極補助層２Ｃ上面と下部電極層２Ａ上面との面積を略同一寸法にすることができるため、強誘電体キャパシタＣの有効面積を増加させることが可能となる。
【００４１】
また、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの上面に第一のマスクＭ１を残した状態で第一の絶縁層３Ａを形成し、この第一のマスクＭ１の上面を第一の絶縁層３Ａの上面より露出させた後、第一のマスクＭ１を除去するようにしたことによって、下部電極層２Ａの上面に損傷を与えることなく、第一の絶縁層３Ａの上面から下部電極層２Ａの露出を容易且つ確実に行うことができる。よって、半導体装置の製造工程における作業効率を向上させるとともに、半導体装置の製品性能を向上させることが可能となる。
【００４２】
同様に、上部電極補助層２Ｃの上面に第二のマスクＭ２を残した状態で第二の絶縁層３Ｂを形成し、この第二のマスクＭ２の上面を第二の絶縁層３Ｂの上面より露出させた後、第二のマスクＭ２を除去するようにしたことによって、上部電極補助層２Ｃの上面に損傷を与えることなく、第二の絶縁層３Ｂの上面から上部電極補助層２Ｃの露出を容易且つ確実に行うことができる。よって、半導体装置の製造工程における作業効率を向上させるとともに、半導体装置の製品性能を向上させることが可能となる。
【００４３】
さらに、本発明に係る半導体装置の製造方法によれば、第一のマスクＭ１が除去された後の第一の絶縁層３Ａに、エッチバック又はエッチングを行う工程をさらに備えることによって、第一のマスクＭ１が除去されることで第一の絶縁層３Ａに形成される開口部Ｈ１の角がとれるため、下部電極層２Ａが露出した第一の絶縁層３Ａの上全体に形成される強誘電体層形成用膜２００Ｂの被覆性（カバレッジ）を良好にすることが可能となる。よって、下部電極層２Ａと強誘電体層２Ｂとの接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００４４】
同様に、第二のマスクＭ２が除去された後の第二の絶縁層３Ｂに、エッチバック又はエッチングを行う工程をさらに備えることによって、第二のマスクＭ２が除去されることで第二の絶縁層３Ｂに形成される開口部Ｈ２の角がとれるため、上部電極補助層２Ｃが露出した第二の絶縁層３Ｂの上全体に形成される上部電極層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、上部電極補助層２Ｃと上部電極層２Ｄとの接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００４５】
なお、本実施形態においては、強誘電体キャパシタＣにＭＯＳトランジスタが接続される場合について説明したが、強誘電体キャパシタＣに接続可能な半導体素子であればこれに限らず適宜変更することができる。具体的には、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどその他のＭＩＳ（Ｍｅｔａｌ ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどが挙げられる。
【００４６】
また、本実施形態においては、下部電極層２Ａを第一の絶縁層３Ａ上面に露出させる工程に第一のマスク（下部電極層形成用マスク）Ｍ１を利用するとともに、上部電極補助層２Ｃを第二の絶縁層３Ｂ上面に露出させる工程で第二のマスク（上部電極補助層形成用マスク）Ｍ２を利用するようにしたが、どちらか一方の工程で本発明を適用するようにしても構わない。
【図面の簡単な説明】
【図１】 本実施形態における半導体装置の一構成例を示す平面図である。
【図２】 図１の半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図３】 本実施形態における半導体装置の一製造工程を示す断面図である。
【図４】 本実施形態における半導体装置の一製造工程を示す断面図である。
【図５】 従来の半導体装置の一製造工程を示す断面図である。
【符号の説明】
１、１０…層間絶縁層。２Ａ、２０Ａ…下部電極層。２Ｂ、２０Ｂ…強誘電体層。２Ｃ、２０Ｃ…上部電極補助層。２Ｄ、２０Ｄ…上部電極層。３、３０…絶縁層。３Ａ…第一の絶縁層。３Ｂ…第二の絶縁層。２００Ａ…下部電極層形成用膜。２００Ｂ…強誘電体層形成用膜。２００Ｃ…上部電極補助層形成用膜。Ｃ…強誘電体キャパシタ。Ｈ１…第一の開口部。Ｈ２…第二の開口部。Ｍ１…第一のマスク。Ｍ２…第二のマスク。Ｍ１０…第一のマスク用形成膜。Ｍ２０…第二のマスク用形成膜。Ｘ…強誘電体キャパシタ形成領域。
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、強誘電体キャパシタを備えた半導体装置として、行状に配列された上部電極層と列状に配列された下部電極層との交差部に、複数の強誘電体キャパシタを配置したクロスポイント型ＦｅＲＡＭが注目されてきている（例えば、非特許文献１参照）。
【０００３】
図５は、従来の半導体装置の一製造工程を示す断面図である。なお、図５は、行状に形成された上部電極層の長手方向に沿った断面図である。
このクロスポイント型ＦｅＲＡＭの製造方法は、まず、図５（ａ）に示すように、ＭＯＳトランジスタなどが形成された半導体基板（図示せず）の上面全体に、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、層間絶縁層１０を形成する。
【０００４】
次いで、この層間絶縁層１０の上面に、公知のスパッタ法を用いて、下部電極層形成用膜、強誘電体層形成用膜、及び上部電極補助層形成用膜（いずれも図示せず）をこの順で成膜した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、下部電極層２０Ａ、強誘電体層２０Ｂ、及び上部電極補助層２０Ｃとからなるキャパシタ形成用積層体を、下部電極層形成領域に列状に複数形成する。
【０００５】
次いで、下部電極層形成領域にキャパシタ形成用積層体が形成された層間絶縁層１０の上面全体に、公知のＣＶＤ法を用いて絶縁層３０を形成する。
次いで、図５（ｂ）に示すように、この絶縁層３０の上面全体にエッチバックを行い、キャパシタ形成用積層体の上部電極補助層２０Ｃの上面を露出させる。
次いで、上部電極補助層２０Ｃの上面が露出した絶縁層３０の上面全体に、公知のスパッタ法を用いて、上部電極層形成用膜（図示せず）を形成した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図５（ｃ）に示すように、少なくとも上部電極層形成領域に上部電極補助層２０Ｃを残すとともに、上部電極層形成領域に上部電極層２０Ｄを行状に複数形成する。この際、エッチングは、下部電極層２０Ａの上面で止まる条件で行う。ここで、互いに格子状に配置された上部電極層２０Ｄと下部電極層２０Ａとの各交差部に、複数の強誘電体キャパシタＣを形成することができる。
【０００６】
【非特許文献１】
Ｔ．Ｈａｙａｓｈｉ ｅｔ．ａｌ，「Ａ Ｎｏｖｅｌ Ｓｔａｃｋ Ｃａｐａｓｉｔｏｒ Ｃｅｌｌ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＦｅＲＡＭ Ｃｏｍｐｏｓｉｂｌｅ ｗｉｔｈ ＣＭＯＳ Ｌｏｇｉｃ」，ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ），２００２年，ｓｅｓｓｉｏｎ２１．３
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、上部電極補助層形成用膜、強誘電体層形成用膜、及び下部電極層形成用膜を一括してエッチングしているため、三層の断面を垂直加工することが困難であり、エッチング工程に要する作業効率が良好ではないという不具合があった。
【０００８】
また、下部電極層形成用膜のエッチング時には、その形成材料であるＰｔがエッチング断面に再付着し、強誘電体キャパシタＣの上下電極層間の電気的ショートを誘発するおそれがあるため、上部電極補助層２０Ｃの上面から下部電極層２０Ａの下面に向かって広がるテーパ形状の断面となるように、キャパシタ形成用積層体を形成する必要がある。そのため、上部電極補助層２０Ｃの面積が下部電極層２０Ａの面積よりも小さくなってしまい、結果的に、上部電極補助層２０Ｃと下部電極層２０Ａの積層領域のみに形成される強誘電体キャパシタＣの有効面積も減少してしまうという不具合があった。
【０００９】
さらに、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、絶縁層３０の上面全体にエッチバックを行うことで上部電極補助層２０Ｃを露出させるようにしているため、絶縁層３０の厚さやエッチバックレートが不均一であると、同一ウェハ内又は同一チップ内でのエッチング量が異なり、製品性能の劣化を誘発してしまうという不具合があった。
【００１０】
また、絶縁層３０の厚さやエッチバックレートによっては、上部電極補助層２０Ｃがオーバーエッチング（過剰エッチング）されてしまうおそれがあった。このため、エッチバック条件を制限する必要があり、エッチバックに要する作業効率が良好ではないという不具合があった。
そこで、本発明は、上記事情に鑑みてなされたものであり、クロスポイント型ＦｅＲＡＭのキャパシタ面積を増大できるとともに、製品性能及び作業効率を向上できる半導体装置の製造方法を提供することを課題としている。
【００１１】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る第一の半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、半導体基板上に、下部電極層形成用膜を成膜する工程と、前記下部電極層形成用膜上に、下部電極層形成用マスクを形成する工程と、前記下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、前記下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に絶縁層を形成する工程と、前記絶縁層に平坦化処理を施し、前記下部電極層形成用マスクの上面を露出させる工程と、前記絶縁層は残るように、前記露出させた前記下部電極層形成用マスクを除去する工程と、前記下部電極層形成用マスクが除去された後の前記絶縁層に、エッチバック又はエッチングを行う工程と、前記エッチバック又は前記エッチングが行われた後の前記絶縁層上に、強誘電体層形成用膜及び上部電極層形成用膜をこの順で成膜する工程と、を備えることを特徴とするものである。
【００１２】
また、本発明に係る第二の半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、前記一の方向に延びる前記下部電極層が形成された半導体基板上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、前記上部電極補助層形成用マスクを利用して、前記上部電極補助層形成用膜を加工し、少なくとも強誘電体キャパシタ形成領域となる前記下部電極層上方に、前記上部電極補助層を形成する工程と、前記上部電極補助層形成用マスクを残した状態で、前記上部電極補助層が形成された前記半導体基板上に絶縁層を形成する工程と、前記絶縁層に平坦化処理を施し、前記上部電極補助層形成用マスクの上面を露出させる工程と、前記絶縁層は残るように、前記露出させた前記上部電極補助層形成用マスクを除去する工程と、前記上部電極補助層形成用マスクが除去された後の前記絶縁層に、エッチバック又はエッチングを行う工程と、前記エッチバック又は前記エッチングが行われた後の前記絶縁層上に、上部電極層形成用膜を成膜する工程と、前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ形成領域を含む前記絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、を備えることを特徴とするものである。
【００１３】
さらに、本発明に係る第三の半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、半導体基板上に、下部電極層形成用膜を成膜する工程と、前記下部電極層形成用膜上に、下部電極層形成用マスクを形成する工程と、前記下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、前記下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に、第一の絶縁層を形成する工程と、前記第一の絶縁層に平坦化処理を施し、前記下部電極層形成用マスクの上面を露出させる工程と、前記第一の絶縁層は残るように、前記露出させた前記下部電極層形成用マスクを除去する工程と、前記下部電極層形成用マスクが除去された後の前記第一の絶縁層に、エッチバック又はエッチングを行う工程と、前記エッチバック又は前記エッチングが行われた後の前記第一の絶縁層上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、前記上部電極補助層形成用マスクを利用して、前記上部電極補助層形成用膜を加工し、少なくとも強誘電体キャパシタ形成領域となる前記下部電極層上方に、前記上部電極補助層を形成する工程と、前記上部電極補助層形成用マスクを残した状態で、前記上部電極補助層が形成された前記半導体基板上に、第二の絶縁層を形成する工程と、前記第二の絶縁層に平坦化処理を施し、前記上部電極補助層形成用マスクの上面を露出させる工程と、前記第二の絶縁層は残るように、前記露出させた前記上部電極補助層形成用マスクを除去する工程と、前記上部電極補助層形成用マスクが除去された後の前記第二の絶縁層上に、上部電極層形成用膜を成膜する工程と、前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ形成領域を含む前記第二の絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、を備えることを特徴とするものである。
【００１４】
さらに、本発明に係る第四の半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、半導体基板上に、下部電極層形成用膜を成膜する工程と、前記下部電極層形成用膜上に、下部電極層形成用マスクを形成する工程と、前記下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、前記下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に、第一の絶縁層を形成する工程と、前記第一の絶縁層に平坦化処理を施し、前記下部電極層形成用マスクの上面を露出させる工程と、前記第一の絶縁層は残るように、前記露出させた前記下部電極層形成用マスクを除去する工程と、前記下部電極層形成用マスクが除去された後の前記第一の絶縁層上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、前記上部電極補助層形成用マスクを利用して、前記上部電極補助層形成用膜を加工し、少なくとも強誘電体キャパシタ形成領域となる前記下部電極層上方に、前記上部電極補助層を形成する工程と、前記上部電極補助層形成用マスクを残した状態で、前記上部電極補助層が形成された前記半導体基板上に、第二の絶縁層を形成する工程と、前記第二の絶縁層に平坦化処理を施し、前記上部電極補助層形成用マスクの上面を露出させる工程と、前記第二の絶縁層は残るように、前記露出させた前記上部電極補助層形成用マスクを除去する工程と、前記上部電極補助層形成用マスクが除去された後の前記第二の絶縁層に、エッチバック又はエッチングを行う工程と、前記エッチバック又は前記エッチングが行われた後の前記第二の絶縁層上に、上部電極層形成用膜を成膜する工程と、前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ形成領域を含む前記第二の絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、を備えることを特徴とするものである。
【００１５】
なお、本発明に係る第一、第三、及び第四の半導体装置の製造方法において、下部電極層形成用マスクを形成する材料は特に限定されないが、絶縁層中に埋め込んでも丈夫な材料で形成する必要がある。具体的には、レジスト材と絶縁層形成材料との両者と反応性が異なる材料で構成されるハードマスク材（例えば、シリコン酸化物膜やシリコン窒化膜などのセラミックスや、ＴｉＮやＷなどの金属膜など）が挙げられる。
【００１６】
また、本発明に係る第二乃至第四の半導体装置の製造方法において、上部電極補助層形成用マスクを形成する材料は特に限定されないが、上述した下部電極層形成用マスクと同様に、絶縁層中に埋め込んでも丈夫な材料で形成する必要がある。具体的には、レジスト材と絶縁層形成材料との両者と反応性が異なる材料で構成されるハードマスク材（例えば、シリコン酸化物膜やシリコン窒化膜などのセラミックスや、ＴｉＮやＷなどの金属膜など）が挙げられる。
【００１７】
このように、本発明に係る第一の半導体装置の製造方法によれば、まず、下部電極層の形状加工を一層のみで行い、その形状加工に適用した下部電極層形成用マスクパターンを利用して、下部電極層の露出を行うようにしたことによって、強誘電体キャパシタの加工精度を向上させるとともに、下部電極層へのオーバーエッチングを抑制することが可能となる。よって、強誘電体キャパシタの微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ）の改善を実現することが可能となる。
【００１８】
また、本発明に係る第二の半導体装置の製造方法によれば、まず、下部電極層の形状加工を一層のみで行っておき、さらにその上面に積層した強誘電体層及び上部電極補助層の形状加工で適用した上部電極補助層形成用マスクパターンを利用して、上部電極補助層の露出を行うようにしたことによって、強誘電体キャパシタの加工精度を向上させるとともに、上部電極補助層へのオーバーエッチングを抑制することが可能となる。よって、強誘電体キャパシタの微細化及びＳ／Ｎ比の改善を実現することが可能となる。
【００１９】
さらに、本発明に係る第三及び第四の半導体装置の製造方法によれば、第一及び第二の半導体装置の製造方法を両方行うことによって、強誘電体キャパシタの加工精度をさらに向上させることができるため、強誘電体キャパシタのさらなる微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ）を改善することが可能となる。
【００２０】
また、本発明に係る第一乃至第四の半導体装置の製造方法によれば、下部電極層の形状加工を一層のみで行っておき、さらにその上面に強誘電体層及び上部電極補助層若しくは上部電極層の形状加工を後工程で行うようにしたことによって、三層を一括して形状加工する従来の方法で懸念されていた下部電極層形成材料の再付着に起因する問題が解決される。すなわち、上下電極層間の電気的ショートを抑制することができるため、半導体装置の製品性能を向上させることが可能となる。また、強誘電体キャパシタを上部電極補助層の上面から下部電極層の下面に向かって垂直形状に形成し、上部電極補助層と下部電極層との面積を略同一寸法にすることができるため、強誘電体キャパシタの有効面積を増加させることが可能となる。
【００２１】
さらに、本発明に係る第一乃至第四の半導体装置の製造方法において、下部電極層形成用マスクや上部電極補助層形成用マスクを利用して、下部電極層や上部電極補助層の露出（頭出し）を行うようにしたことによって、下部電極層や上部電極補助層の上面に損傷を与えることなく、容易且つ確実に、下部電極層や上部電極補助層の露出を行うことができる。よって、半導体装置の製造工程における作業効率を向上させるとともに、半導体装置の製品性能を向上させることが可能となる。
【００２２】
さらに、本発明に係る第一及び第三の半導体装置の製造方法において、下部電極層形成用マスクが除去された後の絶縁層（第一の絶縁層）に、エッチバック又はエッチングを行う工程を備えることによって、下部電極層形成用マスクが除去されることで絶縁層（第一の絶縁層）に形成される開口部の角がとれるため、下部電極層が露出した絶縁層（第一の絶縁層）の上全体に形成される強誘電体層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、下部電極層と強誘電体層との接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００２３】
同様に、本発明に係る第二及び第四の半導体装置の製造方法において、上部電極補助層形成用マスクが除去された後の絶縁層（第二の絶縁層）に、エッチバック又はエッチングを行う工程を備えることによって、上部電極補助層形成用マスクが除去されることで絶縁層（第二の絶縁層）に形成される開口部の角がとれるため、上部電極補助層が露出した絶縁層（第二の絶縁層）の上全体に形成される上部電極層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、上部電極補助層と上部電極層との接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の半導体装置の製造方法で完成させた半導体装置の一構成例を示す平面図である。図２は、図１に示す半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【００２５】
本実施形態における半導体装置は、図１に示すように、半導体基板（図示せず）上に、列状に形成された下部電極層２Ａ及び行状に形成された上部電極層２Ｄの各交差部に配置された複数の強誘電体キャパシタＣと、この強誘電体キャパシタＣの一部に接続されたＭＯＳトランジスタ（図示せず）とを備えたクロスポイント型ＦｅＲＡＭを構成している。
【００２６】
強誘電体キャパシタＣは、図２に示すように、半導体基板（図示せず）上に形成された層間絶縁層１の上面に、下部電極層２Ａと、強誘電体層２Ｂと、上部電極補助層２Ｃと、上部電極層２Ｄとがこの順で積層されている。
また、行状に形成された上部電極層２Ｄのうち、強誘電体キャパシタ形成領域Ｘ以外の下面には、図２（ａ）に示すように、上部電極補助層２Ｃ及び強誘電体層２Ｂを介して、第一の絶縁層３Ａ及び第二の絶縁層３Ｂからなる絶縁層３が形成されている。一方、列状に形成された下部電極層２Ａのうち、強誘電体キャパシタ形成領域Ｘ以外の上面には、図２（ｂ）に示すように、強誘電体層２Ｂを介して、第一の絶縁層３Ａ及び第二の絶縁層３Ｂからなる絶縁層３が形成されている。
【００２７】
次に、本実施形態における半導体装置の製造方法について説明する。
図３は、本発明における半導体装置の一製造工程を示す断面図である。図４は、図３に示す製造工程を経た後の半導体装置の一製造工程を示す断面図である。なお、図３は、各製造工程において、図１に示す半導体装置のＡ−Ａ線に沿った断面方向から見た断面で示す。また、図４は、各製造工程において、図１に示すＢ−Ｂ線に沿った断面方向から見た断面で示す。
【００２８】
本実施形態における半導体装置の製造方法は、まず、予めＭＯＳトランジスタが形成された半導体基板の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる層間絶縁層１を厚さ１５００ｎｍとなるように形成しておく。
次いで、図３（ａ）に示すように、層間絶縁層１の上面全体に、公知のスパッタ法などを用いて、Ｐｔなどの下部電極層形成用膜２００Ａを厚さ２００ｎｍとなるように成膜した後、この下部電極層形成用膜２００Ａの上面全体に、公知のスパッタ法などを用いて、ＴｉＮ膜やＷ膜などのハードマスク材からなる第一のマスク形成用膜Ｍ１０を厚さ３００ｎｍとなるように成膜する。続いて、公知のフォトリソグラフィ技術及びエッチング技術を用いて、この第一のマスク形成用膜Ｍ１０から、下部電極層２Ａを列状に形成するための第一のマスクＭ１（下部電極層形成用マスク）を形成する。
【００２９】
次いで、図３（ｂ）に示すように、第一のマスクＭ１を利用して、下部電極層形成用膜２００Ａのエッチングを行い、層間絶縁層１上に下部電極層２Ａを列状に形成する。
そして、下部電極層２Ａ上に第一のマスクＭ１を残した状態で、層間絶縁層１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第一の絶縁層３Ａを厚さ１０００ｎｍとなるように形成する。
【００３０】
次いで、図３（ｃ）に示すように、第一の絶縁層３Ａに、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｃｉｎｇ）法で平坦化処理を行った後、さらに第一の絶縁層３ＡにＣＭＰ法或いはエッチバックを行い、第一の絶縁層３Ａの上面に第一のマスク形成用膜Ｍ１の上面を露出させる。
次いで、図３（ｄ）に示すように、公知の技術を用いて、第一の絶縁層３Ａは残るように、下部電極層２Ａの上面に形成された第一のマスクＭ１を除去する。
【００３１】
次いで、図３（ｅ）に示すように、第一のマスクＭ１が除去された後の第一の絶縁層３Ａに、公知のエッチバック又はウェットエッチングを行い、第一のマスクＭ１が除去されることで第一の絶縁層３Ａに形成された開口部Ｈ１の角を丸める。
ここで、開口部Ｈ１の角が取れるような条件とは、例えば、エッチバックを、Ａｒなどの不活性ガスの組成比が多いガスを用い、且つ、ガス圧を高めに設定して等方性ドライエッチングにより行う方法などが挙げられる。
【００３２】
次いで、図３（ｆ）に示すように、下部電極層２Ａの上面が露出した絶縁層３Ａの上面全体に、公知のスパッタ法を用いて、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）やＰＺＴ（Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 ）などの強誘電体層形成用膜２００Ｂと、Ｐｔなどの上部電極補助層形成用膜２００Ｃとを各２００ｎｍの厚みとなるようにこの順で成膜する。
【００３３】
次いで、図４（ａ）に示すように、層間絶縁層１上の下部電極層形成領域に順次積層された、下部電極層２Ａ、強誘電体層形成用膜２００Ｂ、および上部電極補助層形成用膜２００Ｃのさらに上面に、公知のスパッタ法を用いて、ＴｉＮ膜やＷ膜などのハードマスク材からなる第二のマスク形成用膜Ｍ２０を厚さ３００ｎｍとなるように成膜する。続いて、公知のフォトリソグラフィ技術及びエッチング技術を用いて、この第二のマスク形成用膜Ｍ２０から、強誘電体層２Ｂ及び上部電極補助層２Ｃを上部電極層形成領域に形成するための第二のマスク（上部電極補助層形成用マスク）Ｍ２を形成する。
【００３４】
次いで、図４（ｂ）に示すように、第二のマスクＭ２を利用して、上部電極層形成領域以外に形成された、少なくとも上部電極補助層形成用膜２００Ｃのエッチングを行い、上部電極層形成領域となる下部電極層２Ａ上方に強誘電体層２Ｂ及び上部電極補助層２Ｃを形成する。ここで、第二のマスクＭ２を利用したエッチングは、下部電極層２Ａは除去せず、且つ、上部電極層形成領域以外の上部電極補助層形成用膜２００Ｃは除去できるのであれば、上部電極層形成領域以外の強誘電体層形成用膜２００Ｂは、全て残存させてもよいし、膜厚方向の途中まで残存させてもよいし、或いは、全て除去するようにしてもよい。
【００３５】
そして、上部電極補助層２Ｃの上面に第二のマスクＭ２を残した状態で、層間絶縁層１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第二の絶縁層３Ｂを厚さ１０００ｎｍとなるように形成する。
次いで、図４（ｃ）に示すように、第二の絶縁層３Ｂに、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｃｉｎｇ）法で平坦化処理を行った後、さらに第二の絶縁層３ＢにＣＭＰ法或いはエッチバックを行い、第二の絶縁層３Ｂの上面に第二のマスクＭ２の上面を露出させる。
【００３６】
次いで、図４（ｄ）に示すように、公知の技術を用いて、第二の絶縁層３Ｂは残るように、上部電極補助層２Ｃの上面に形成された第二のマスクＭ２を除去する。
次いで、図４（ｅ）に示すように、第二のマスクＭ２が除去された後の第二の絶縁層３Ｂに、公知のエッチバック又はウェットエッチングを行い、第二のマスクＭ２が除去されることで第二の絶縁層３Ｂに形成された開口部Ｈ２の角を丸める。
【００３７】
次いで、上部電極補助層２Ｃの上面が露出した第二の絶縁層３Ｂの上面全体に、公知のスパッタ法を用いて、Ｐｔからなる上部電極層形成用膜（図示せず）を形成する。そして、公知のフォトリソグラフィ技術及びエッチングを用いて、図２に示すように、強誘電体層２Ｂ及び上部電極補助層２Ｃが形成されている上部電極層形成領域に、上部電極層２Ｄを行状に複数形成する。
【００３８】
ここで、上部電極層２Ｄと下部電極層２Ａとが格子状に配列され、この各交差部の強誘電体キャパシタ形成領域Ｘに、複数の強誘電体キャパシタＣを完成させる。
そして、上部電極層２Ｄ及び下部電極層２Ａと、ＭＯＳトランジスタとをそれぞれ接続して周辺回路を形成し、クロスポイント型ＦｅＲＡＭとして機能する半導体装置を完成させる。このクロスポイント型ＦｅＲＡＭは、周辺回路を介して上部電極層２Ｄ及び下部電極層２Ａをそれぞれ選択することで、その交差部に配置された強誘電体キャパシタＣの書き込み／読み出しを行うことが可能となる。
【００３９】
このように、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの形状加工と、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工とを別工程で行うようにしたことによって、強誘電体キャパシタＣの加工精度を向上させることができるため、強誘電体キャパシタの微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ）の改善を実現することが可能となる。
【００４０】
同様に、下部電極層２Ａの形状加工と、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工とを別工程で行うようにしたことによって、下部電極層形成用膜２００Ａ、強誘電体層形成用膜２００Ｂ、及び上部電極補助層形成用膜２００Ｃを一括して形状加工していた従来の方法で懸念されていた下部電極層２Ａ形成材料の再付着に起因する問題が解決できる。よって、強誘電体キャパシタＣの上下電極層間の電気的ショートを抑制することができるため、半導体装置の製品性能を向上させることが可能となる。また、強誘電体キャパシタＣを上部電極補助層２Ｃの上面から下部電極層２Ａの下面に向かって垂直形状に形成し、上部電極補助層２Ｃ上面と下部電極層２Ａ上面との面積を略同一寸法にすることができるため、強誘電体キャパシタＣの有効面積を増加させることが可能となる。
【００４１】
また、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの上面に第一のマスクＭ１を残した状態で第一の絶縁層３Ａを形成し、この第一のマスクＭ１の上面を第一の絶縁層３Ａの上面より露出させた後、第一のマスクＭ１を除去するようにしたことによって、下部電極層２Ａの上面に損傷を与えることなく、第一の絶縁層３Ａの上面から下部電極層２Ａの露出を容易且つ確実に行うことができる。よって、半導体装置の製造工程における作業効率を向上させるとともに、半導体装置の製品性能を向上させることが可能となる。
【００４２】
同様に、上部電極補助層２Ｃの上面に第二のマスクＭ２を残した状態で第二の絶縁層３Ｂを形成し、この第二のマスクＭ２の上面を第二の絶縁層３Ｂの上面より露出させた後、第二のマスクＭ２を除去するようにしたことによって、上部電極補助層２Ｃの上面に損傷を与えることなく、第二の絶縁層３Ｂの上面から上部電極補助層２Ｃの露出を容易且つ確実に行うことができる。よって、半導体装置の製造工程における作業効率を向上させるとともに、半導体装置の製品性能を向上させることが可能となる。
【００４３】
さらに、本発明に係る半導体装置の製造方法によれば、第一のマスクＭ１が除去された後の第一の絶縁層３Ａに、エッチバック又はエッチングを行う工程をさらに備えることによって、第一のマスクＭ１が除去されることで第一の絶縁層３Ａに形成される開口部Ｈ１の角がとれるため、下部電極層２Ａが露出した第一の絶縁層３Ａの上全体に形成される強誘電体層形成用膜２００Ｂの被覆性（カバレッジ）を良好にすることが可能となる。よって、下部電極層２Ａと強誘電体層２Ｂとの接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００４４】
同様に、第二のマスクＭ２が除去された後の第二の絶縁層３Ｂに、エッチバック又はエッチングを行う工程をさらに備えることによって、第二のマスクＭ２が除去されることで第二の絶縁層３Ｂに形成される開口部Ｈ２の角がとれるため、上部電極補助層２Ｃが露出した第二の絶縁層３Ｂの上全体に形成される上部電極層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、上部電極補助層２Ｃと上部電極層２Ｄとの接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００４５】
なお、本実施形態においては、強誘電体キャパシタＣにＭＯＳトランジスタが接続される場合について説明したが、強誘電体キャパシタＣに接続可能な半導体素子であればこれに限らず適宜変更することができる。具体的には、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどその他のＭＩＳ（Ｍｅｔａｌ ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどが挙げられる。
【００４６】
また、本実施形態においては、下部電極層２Ａを第一の絶縁層３Ａ上面に露出させる工程に第一のマスク（下部電極層形成用マスク）Ｍ１を利用するとともに、上部電極補助層２Ｃを第二の絶縁層３Ｂ上面に露出させる工程で第二のマスク（上部電極補助層形成用マスク）Ｍ２を利用するようにしたが、どちらか一方の工程で本発明を適用するようにしても構わない。
【図面の簡単な説明】
【図１】 本実施形態における半導体装置の一構成例を示す平面図である。
【図２】 図１の半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図３】 本実施形態における半導体装置の一製造工程を示す断面図である。
【図４】 本実施形態における半導体装置の一製造工程を示す断面図である。
【図５】 従来の半導体装置の一製造工程を示す断面図である。
【符号の説明】
１、１０…層間絶縁層。２Ａ、２０Ａ…下部電極層。２Ｂ、２０Ｂ…強誘電体層。２Ｃ、２０Ｃ…上部電極補助層。２Ｄ、２０Ｄ…上部電極層。３、３０…絶縁層。３Ａ…第一の絶縁層。３Ｂ…第二の絶縁層。２００Ａ…下部電極層形成用膜。２００Ｂ…強誘電体層形成用膜。２００Ｃ…上部電極補助層形成用膜。Ｃ…強誘電体キャパシタ。Ｈ１…第一の開口部。Ｈ２…第二の開口部。Ｍ１…第一のマスク。Ｍ２…第二のマスク。Ｍ１０…第一のマスク用形成膜。Ｍ２０…第二のマスク用形成膜。Ｘ…強誘電体キャパシタ形成領域。
Claims (4)
- 一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、
半導体基板上に、下部電極層形成用膜を成膜する工程と、
前記下部電極層形成用膜上に、下部電極層形成用マスクを形成する工程と、
前記下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、
前記下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層に平坦化処理を施し、前記下部電極層形成用マスクの上面を露出させる工程と、
前記絶縁層は残るように、前記露出させた前記下部電極層形成用マスクを除去する工程と、
前記下部電極層形成用マスクが除去された後の前記絶縁層に、エッチバック又はエッチングを行う工程と、
前記エッチバック又は前記エッチングが行われた後の前記絶縁層上に、強誘電体層形成用膜及び上部電極層形成用膜をこの順で成膜する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、
前記一の方向に延びる前記下部電極層が形成された半導体基板上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、
前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、
前記上部電極補助層形成用マスクを利用して、前記上部電極補助層形成用膜を加工し、少なくとも強誘電体キャパシタ形成領域となる前記下部電極層上方に、前記上部電極補助層を形成する工程と、
前記上部電極補助層形成用マスクを残した状態で、前記上部電極補助層が形成された前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層に平坦化処理を施し、前記上部電極補助層形成用マスクの上面を露出させる工程と、
前記絶縁層は残るように、前記露出させた前記上部電極補助層形成用マスクを除去する工程と、
前記上部電極補助層形成用マスクが除去された後の前記絶縁層に、エッチバック又はエッチングを行う工程と、
前記エッチバック又は前記エッチングが行われた後の前記絶縁層上に、上部電極層形成用膜を成膜する工程と、
前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ形成領域を含む前記絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、
半導体基板上に、下部電極層形成用膜を成膜する工程と、
前記下部電極層形成用膜上に、下部電極層形成用マスクを形成する工程と、
前記下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、
前記下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に、第一の絶縁層を形成する工程と、
前記第一の絶縁層に平坦化処理を施し、前記下部電極層形成用マスクの上面を露出させる工程と、
前記第一の絶縁層は残るように、前記露出させた前記下部電極層形成用マスクを除去する工程と、
前記下部電極層形成用マスクが除去された後の前記第一の絶縁層に、エッチバック又はエッチングを行う工程と、
前記エッチバック又は前記エッチングが行われた後の前記第一の絶縁層上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、
前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、
前記上部電極補助層形成用マスクを利用して、前記上部電極補助層形成用膜を加工し、少なくとも強誘電体キャパシタ形成領域となる前記下部電極層上方に、前記上部電極補助層を形成する工程と、
前記上部電極補助層形成用マスクを残した状態で、前記上部電極補助層が形成された前記半導体基板上に、第二の絶縁層を形成する工程と、
前記第二の絶縁層に平坦化処理を施し、前記上部電極補助層形成用マスクの上面を露出させる工程と、
前記第二の絶縁層は残るように、前記露出させた前記上部電極補助層形成用マスクを除去する工程と、
前記上部電極補助層形成用マスクが除去された後の前記第二の絶縁層上に、上部電極層形成用膜を成膜する工程と、
前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ形成領域を含む前記第二の絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、
半導体基板上に、下部電極層形成用膜を成膜する工程と、
前記下部電極層形成用膜上に、下部電極層形成用マスクを形成する工程と、
前記下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、
前記下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に、第一の絶縁層を形成する工程と、
前記第一の絶縁層に平坦化処理を施し、前記下部電極層形成用マスクの上面を露出させる工程と、
前記第一の絶縁層は残るように、前記露出させた前記下部電極層形成用マスクを除去する工程と、
前記下部電極層形成用マスクが除去された後の前記第一の絶縁層上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、
前記上部電極補助層形成用膜上に、上部電極補助層形成用マスクを形成する工程と、
前記上部電極補助層形成用マスクを利用して、前記上部電極補助層形成用膜を加工し、少なくとも強誘電体キャパシタ形成領域となる前記下部電極層上方に、前記上部電極補助層を形成する工程と、
前記上部電極補助層形成用マスクを残した状態で、前記上部電極補助層が形成された前記半導体基板上に、第二の絶縁層を形成する工程と、
前記第二の絶縁層に平坦化処理を施し、前記上部電極補助層形成用マスクの上面を露出させる工程と、
前記第二の絶縁層は残るように、前記露出させた前記上部電極補助層形成用マスクを除去する工程と、
前記上部電極補助層形成用マスクが除去された後の前記第二の絶縁層に、エッチバック又はエッチングを行う工程と、
前記エッチバック又は前記エッチングが行われた後の前記第二の絶縁層上に、上部電極層形成用膜を成膜する工程と、
前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ形成領域を含む前記第二の絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
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