JP3743109B2 - ディジタル／アナログ変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換するディジタル／アナログ変換回路に関するものである。
【０００２】
【従来の技術】
図３は従来の８ビット３チャネルマルチプレクス入力ディジタル／アナログ変換回路２０ａの構成を示す回路図である。図示のように、ディジタル／アナログ変換回路２０ａは分周器ＦＤＶ、バッファＢＵＦ、ラッチ回路ＬＡＴ１，ＬＡＴ２，ＬＡＴ３、マルチプレクサＭＵＸ１，ＭＵＸ２，ＭＵＸ３およびディジタル／アナログ変換器ＤＡＣ１，ＤＡＣ２，ＤＡＣ３により構成されている。
【０００３】
分周器ＦＤＶは入力したクロック信号ＣＬＫを２分周して、分周クロック信号ＣＬＫ１がバッファＢＵＦを介してメモリ１０ａに出力され、メモリ１０ａにおけるデータ読み出しのタイミングが制御される。また、分周クロック信号ＣＬＫ１は各ラッチ回路ＬＡＴ１〜ＬＡＴ３、マルチプレクサＭＵＸ１〜ＭＵＸ３に入力され、これらの回路の動作タイミングが制御される。
ディジタル／アナログ変換器ＤＡＣ１〜ＤＡＣ３にはクロック信号ＣＬＫが入力され、これらの変換器はクロック信号ＣＬＫにより変換動作のタイミングが制御される。
【０００４】
メモリ１０ａは、例えば、ペアをなす３組の出力端子があり、それぞれ８ビットのデータ１Ａ，１Ｂ，２Ａ，２Ｂ，３Ａ，３Ｂが出力される。データ１Ａ，１Ｂはラッチ回路ＬＡＴ１に入力され、データ２Ａ，２Ｂがラッチ回路ＬＡＴ２が入力され、データ３Ａ，３Ｂがラッチ回路ＬＡＴ３に入力される。それぞれのラッチ回路によりラッチされたデータがマルチプレクサＭＵＸ１，ＭＵＸ２，ＭＵＸ３に入力され、各マルチプレクサによりペアに入力された二つのデータが順次ディジタル／アナログ変換器に転送され、アナログ信号に変換される。
【０００５】
図４はマルチプレクサＭＵＸの構成を示している。図４（ａ）はマルチプレクサＭＵＸの等価回路であり、図４（ｂ）はマルチプレクサＭＵＸの内部構成を示す回路図である。図示のように、マルチプレクサＭＵＸはラッチ回路ＬＡＴ０とスイッチＳＷ０により構成されている。スイッチＳＷ０は入力したクロック信号ＣＬＫ１に応じてデータＤＡとラッチ回路ＬＡＴ０の出力データＤＢａを相互に選択して、選択したデータをＤout として出力する。ラッチ回路ＬＡＴ０はクロック信号ＣＬＫ１に応じてマルチプレクサＭＵＸに入力されたデータＤＢをラッチし、ラッチしたデータＤＢａをスイッチＳＷ０に出力する。
【０００６】
図５はマルチプレクサＭＵＸの動作を示すタイミングチャートである。クロック信号ＣＬＫ１は図３に示す分周器ＦＤＶの出力信号であり、クロック信号ＣＬＫを２分周したクロック信号である。図５に示すように、クロック信号ＣＬＫ１に同期してデータＤＡ，ＤＢがマルチプレクサＭＵＸに入力される。ラッチ回路ＬＡＴ０はクロック信号ＣＬＫ１の立ち下がりエッジにおいて入力信号を保持し、保持信号をデータＤＢａとしてスイッチＳＷ０に出力する。スイッチＳＷ０は、例えば、クロック信号ＣＬＫ１がハイレベルのときデータＤＡを出力し、クロック信号ＣＬＫ１がローレベルのときデータＤＢａを出力する。これによって、図５に示すように、スイッチＳＷ０の出力データＤout はマルチプレクサＭＵＸに入力されたデータＤＡ，ＤＢがクロック信号ＣＬＫ１の半周期ごとに相互に取り入れられるデータとなる。例えば、図示のようにマルチプレクサＭＵＸの入力データＤＡとして、データＤ０，Ｄ２，Ｄ４が表記順番に入力され、さらに入力データＤＢとして、データＤ１，Ｄ３，Ｄ５が表記順番に入力される場合、マルチプレクサＭＵＸの出力信号Ｄout はクロック信号ＣＬＫ１の半周期ごとに変化し、Ｄ０，Ｄ１，Ｄ２，…のデータ系列となる。
【０００７】
図６は図３のディジタル／アナログ変換回路２０ａに入力されたクロック信号ＣＬＫ、データ１Ａ，１Ｂ，２Ａ，２Ｂ，３Ａ，３Ｂおよび分周器ＦＤＶの出力信号、即ちクロック信号ＣＬＫ１のタイミングを示すタイミングチャートである。
クロック信号ＣＬＫ１は入力したクロック信号ＣＬＫの２分周信号である。メモリ１０ａは分周したクロック信号ＣＬＫ１によりデータの読み出し動作が制御され、クロック信号ＣＬＫ１の周期ごとに出力信号が変化する。例えば、データ１Ａとして、ＤＮ，ＤＮ＋２，ＤＮ＋４が順次出力され、データ１Ｂとして、ＤＮ＋１，ＤＮ＋３，ＤＮ＋５が順次出力されるとする。マルチプレクサＭＵＸ１により、入力データ１Ａ，１Ｂが相互に選択されて出力されるので、ディジタル／アナログ変換器ＤＡＣ１により、クロック信号ＣＬＫに同期してＤＮ，ＤＮ＋１，ＤＮ＋２，ＤＮ＋３…の順にアナログ信号に変換される。また、他の変換チャネルにおいても同様に変換動作が行われる。このようなマルチプレクス入力ディジタル／アナログ変換回路により、高速な変換動作を実現できる。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来のディジタル／アナログ変換回路において、複数のチャネルが内蔵している場合では、各チャネルの変換動作は同じ分周クロック信号ＣＬＫ１により制御されているので、すべてのチャネルの同期が保たれている。しかし、ディジタル／アナログ変換回路に１チャネルのみが内蔵している場合、複数のチャネルを同時に変換動作を行う場合に、各チャネル間の同期を保つことが困難であり、チャネル間の同期ずれが生じるという不利益がある。
【０００９】
図７は１チャネルのみを有するディジタル／アナログ変換回路２０ａ、３０ａを用いて構成されているディジタル／アナログ変換回路の回路図である。変換回路２０ａと３０ａが同じくクロック信号ＣＬＫにより動作タイミングが制御されているが、各変換回路にそれぞれ分周器ＦＤＶ１ａ，ＦＤＶ２ａが設けられているため、これらの分周器の出力クロック信号ＣＬＫ１、ＣＬＫ１ａの位相が半周期ずれることがある。
【００１０】
図８はクロック信号ＣＬＫおよび分周器ＦＤＶ１ａ，ＦＤＶ２ａにより得られた分周信号ＣＬＫ１，ＣＬＫ１ａの波形図である。図示のように分周器にクロック信号ＣＬＫが入力された場合、分周器の動作タイミングのバラツキにより、分周クロック信号ＣＬＫ１とＣＬＫ１ａの位相がクロック信号ＣＬＫの１周期分ずれることがある。
【００１１】
図８に示すような位相のずれた分周信号ＣＬＫ１，ＣＬＫ１ａにより、図７のディジタル／アナログ変換回路２０ａと３０ａの変換動作を制御する場合、変換動作のタイミングにずれが生じる。そしてメモリ読み出し用のクロック信号として、例えば、ディジタル／アナログ変換回路２０ａから出力された分周クロック信号ＣＬＫ１を採用すると、ディジタル／アナログ変換回路３０ａにおいて、ラッチ回路ＬＡＴ２およびマルチプレクサＭＵＸ２の動作を制御するクロック信号ＣＬＫ１ａはクロック信号ＣＬＫ１との位相ずれがあり、ディジタル／アナログ変換回路３０ａにおいて、メモリからの読み出しデータを正しい順にアナログ信号に変換することはできなくなる。
【００１２】
図９は図７のディジタル／アナログ変換回路におけるタイミングチャートである。図示のように、クロック信号ＣＬＫを分周器により位相の異なる二つの分周信号ＣＬＫ１，ＣＬＫ１ａがそれぞれ生成される。クロック信号ＣＬＫ１がメモリ１０に入力され、これによってメモリ１０のデータ読み出し動作が制御される。ディジタル／アナログ変換回路２０ａにおいて、クロック信号ＣＬＫ１に応じてデータ１Ａ，１Ｂがラッチ回路ＬＡＴ１によりラッチされ、マルチプレクサＭＵＸ１によりラッチデータがクロック信号ＣＬＫ１の半周期ごとにディジタル／アナログ変換器ＤＡＣ１に出力され、アナログ信号に変換される。即ち、ディジタル／アナログ変換回路２０ａにおいて、データＤＮ，ＤＮ＋１，ＤＮ＋２…の順にアナログ信号に変換される。
【００１３】
一方、ディジタル／アナログ変換回路３０ａにおいては、ラッチ回路ＬＡＴ２およびマルチプレクサＭＵＸ２はクロック信号ＣＬＫ１ａにより制御されるので、データ２Ａ，２Ｂの出力タイミングより半周期がずれてラッチ動作が行われる。このため、ラッチ回路ＬＡＴ２によりラッチしたデータが所望のデータとは異なり、さらにマルチプレクサＭＵＸ２により相互に出力され、ディジタル／アナログ変換器ＤＡＣ２により変換した結果、メモリ１０の読み出しデータ２Ａ，２Ｂを正しい順に変換できなくなる。
【００１４】
このように、複数のディジタル／アナログ変換回路を用いてシステムを構成する場合、各変換回路間の同期を保つことは困難であり、システムの構築は容易にできない問題がある。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、複数の変換回路を使用する場合に分周したクロック信号の位相を合わせることにより各変換回路の変換動作を同期させ、システムの構築を容易に実現できるディジタル／アナログ変換回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明はクロック信号に応じてディジタル信号をアナログ信号に変換するディジタル／アナログ変換回路であって、上記クロック信号を所定の分周比で分周した分周クロック信号に応じて、入力したディジタル信号を保持し、さらに、上記クロック信号に応じて、保持したディジタル信号を所定の順にアナログ信号に変換する少なくとも二つの変換回路と、上記分周クロック信号に応じて、上記所定の分周比に応じた数のディジタル信号を、並列に各変換回路に供給するデータ供給手段とを有し、上記各変換回路は、共通の起動信号、例えば、システムのリセット信号に同期して上記クロック信号を分周する。
【００１８】
さらに、好適には、上記各変換回路は、並列に入力したディジタル信号を一時的に記憶し、上記分周クロック信号に応じて、一時的に記憶したディジタル信号を順に出力するマルチプレクサを有する。
【００１９】
本発明によれば、複数の、例えば、少なくとも二つの変換回路により構成されているディジタル／アナログ変換回路において、各変換回路にある分周手段は、共通の起動信号、例えば、リセット信号により動作開始のタイミングが制御されるので、それぞれの変換回路の分周手段により生成された分周クロック信号の位相の同期が保たれ、これによって各変換回路におけるデータ保持手段とマルチプレクサの動作同期性が保証でき、複数の変換回路によりシステムの構築を容易に実現できる。
【００２０】
【発明の実施の形態】
図１は本発明に係るディジタル／アナログ変換回路の一実施形態を示す回路図である。
図示のように、本実施形態は１チャネルを有するディジタル／アナログ変換回路２０、３０を二つ用いて、システムが構築されている。メモリ１０からペアになっている二組のデータ１Ａ，１Ｂと２Ａ，２Ｂがそれぞれディジタル／アナログ変換回路２０、３０に入力される。ディジタル／アナログ変換回路２０と３０は入力データを順にアナログ信号に変換してアナログ信号Ｓout1，Ｓout2として出力する。
【００２１】
図１に示すように、本実施形態のディジタル／アナログ変換回路２０は分周器ＦＤＶ１、バッファＢＵＦ１、ラッチ回路ＬＡＴ１、マルチプレクサＭＵＸ１およびディジタル／アナログ変換器ＤＡＣ１により構成されている。また、同様にディジタル／アナログ変換器３０は分周器ＦＤＶ２、バッファＢＵＦ２、ラッチ回路ＬＡＴ２、マルチプレクサＭＵＸ２およびディジタル／アナログ変換器ＤＡＣ２により構成されている。各ディジタル／アナログ変換回路は図７に示すディジタル／アナログ変換回路２０ａ、３０ａと較べて、分周器ＦＤＶ１，ＦＤＶ２を除いて他の構成部分はほぼ同じである。
【００２２】
変換回路２０において、分周器ＦＤＶ１からの分周クロック信号ＣＬＫ１はそれそれラッチ回路ＬＡＴ１およびマルチプレクサＭＵＸ１に入力され、これらの回路は分周クロック信号ＣＬＫ１により動作が制御される。
ラッチ回路ＬＡＴ１はメモリ１０から入力された、例えば８ビットのデータ１Ａ，１Ｂを受けて、これらの入力データを保持し、保持データをマルチプレクサＭＵＸ１に出力する。
マルチプレクサＭＵＸ１は、分周クロック信号ＣＬＫ１に応じてラッチ回路ＬＡＴ１から入力された二つのデータを相互に取り出して、ディジタル／アナログ変換器ＤＡＣ１に出力する。マルチプレクサＭＵＸ１は、図４に示すマルチプレクサＭＵＸと同様な構成を有し、例えば、ラッチ回路ＬＡＴ０とスイッチＳＷ０により構成されており、ラッチ回路ＬＡＴ０はマルチプレクサＭＵＸ１に入力された二つのデータの内データＤＢを保持して、保持データをＤＢａとして、スイッチＳＷ０に出力する。スイッチＳＷ０により、マルチプレクサＭＵＸ１に入力されたデータＤＡとラッチ回路ＬＡＴ０からの保持データＤＢａを順次選択して出力する。例えば、クロック信号ＣＬＫ１がハイレベルのとき、データＤＡが選択して出力され、クロック信号ＣＬＫ１がローレベルのとき、ラッチ回路ＬＡＴ０の保持データＤＢａが選択して出力される。このように、マルチプレクサＭＵＸ１により、ラッチ回路ＬＡＴ１から入力された二つのデータが順次選択して出力される。
マルチプレクサＭＵＸ１から出力されたデータはディジタル／アナログ変換器ＤＡＣ１に入力される。ディジタル／アナログ変換器ＤＡＣ１は外部から入力されたクロック信号ＣＬＫに応じて、入力データをアナログ信号Ｓout1に変換する。
【００２３】
変換回路３０は変換回路２０とほぼ同様な構成を有し、メモリ１０から出力された二つのデータ２Ａ，２Ｂをラッチ回路ＬＡＴ２により保持し、マルチプレクサＭＵＸ２に出力する。マルチプレクサＭＵＸ２は分周クロック信号ＣＬＫ１ａに応じて入力された二つのデータを相互に取り出し、ディジタル／アナログ変換器ＤＡＣ２に出力する。そして、ディジタル／アナログ変換器ＤＡＣ２は外部から入力されたクロック信号ＣＬＫに応じてマルチプレクサＭＵＸ２からの入力データをアナログ信号Ｓout2に変換する。
【００２４】
本実施形態では、リセット信号ＲＥＳＥＴが設けられ、分周器ＦＤＶ１，ＦＤＶ２はリセット信号ＲＥＳＥＴにより動作が制御され、これによって分周器ＦＤＶ１とＦＤＶ２から出力されるクロック信号ＣＬＫ１とＣＬＫ１ａの同期が保たれ、システムの構築が容易になる。例えば、リセット信号ＲＥＳＥＴがハイレベルに保持されているとき、分周器ＦＤＶ１，ＦＤＶ２が停止状態に保持され、リセット信号ＲＥＳＥＴがハイレベルからローレベルに切り換わったとき、これに応じて分周器ＦＤＶ１，ＦＤＶ２はともに動作状態に切り換わる。動作時にこれらの分周器は入力されたクロック信号ＣＬＫを、例えば、２分周してそれぞれ分周クロック信号ＣＬＫ１とＣＬＫ１ａを生成する。リセット信号ＲＥＳＥＴにより、分周器ＦＤＶ１とＦＤＶ２の同期が保たれるので、それぞれの分周器により生成された分周クロック信号ＣＬＫ１とＣＬＫ１ａは同期クロック信号となる。このため、分周クロック信号ＣＬＫ１とＣＬＫ１ａにより制御されている変換回路２０と３０の動作が同期しており、例えば、図１に示すようにバッファＢＵＦ１を介して出力された分周クロック信号ＣＬＫ１をメモリ１０に入力し、メモリ１０は分周クロック信号ＣＬＫ１を動作クロック信号として、これに応じてデータを読み出して出力する。例えば分周クロック信号ＣＬＫ１に応じて４つの８ビットデータを読み出し、分周クロック信号ＣＬＫ１の、例えば立ち上がりエッジで読み出しデータを確定し、データ１Ａ，１Ｂ，２Ａ，２Ｂとしてそれぞれ変換回路２０と３０に出力する。
【００２５】
図２は本実施形態の動作を示すタイミングチャートである。以下、図１および図２を参照しつつ、本実施形態の動作を説明する。
リセット信号ＲＥＳＥＴがハイレベルに保持されているとき、分周器ＦＤＶ１，ＦＤＶ２が停止状態に保持される。そして、リセット信号ＲＥＳＥＴがハイレベルからローレベルに切り換わったあと、分周器ＦＤＶ１とＦＤＶ２の分周動作が同時に始まる。このため、分周器ＦＤＶ１から出力された分周クロック信号ＣＬＫ１と分周器ＦＤＶ２から出力された分周クロック信号ＣＬＫ１ａの位相が常に同相である。
【００２６】
このため、図１に示すディジタル／アナログ変換回路２０と３０の同期保たれる。ここで、例えば分周クロック信号ＣＬＫ１をメモリ１０に入力し、メモリ１０のデータ読み出しを制御する。図２に示すようにクロック信号ＣＬＫ１の立ち上がりエッジに応じてメモリ１０からデータ１Ａ，１Ｂ，２Ａ，２Ｂが同時に読み出される。ディジタル／アナログ変換回路２０において、クロック信号ＣＬＫ１によりラッチ回路ＬＡＴ１およびマルチプレクサＭＵＸ１の動作が制御され、クロック信号ＣＬＫ１の半周期ごとにデータ１Ａ，１Ｂが相互に取り込まれ、ディジタル／アナログ変換器ＤＡＣ１に出力される。ディジタル／アナログ変換器ＤＡＣ１はクロック信号ＣＬＫにより制御され、マルチプレクサＭＵＸ１から入力されたデータをアナログ信号Ｓout1に変換して出力する。
【００２７】
一方、ディジタル／アナログ変換器３０において、分周クロック信号ＣＬＫ１ａに応じてラッチ回路ＬＡＴ２およびマルチプレクサＭＵＸ２の動作が制御される。リセット信号ＲＥＳＥＴの働きにより、分周クロック信号ＣＬＫ１ａとＣＬＫ１の位相が同相しているため、ディジタル／アナログ変換回路３０の変換動作はディジタル／アナログ変換回路２０の変換動作と同期しており、メモリ１０から出力されたデータ２Ａ，２Ｂがラッチ回路ＬＡＴ２により保持され、さらにマルチプレクサＭＵＸ２により相互に出力される。ディジタル／アナログ変換器ＤＡＣ２によってマルチプレクサＭＵＸ２の出力信号が順次アナログ信号Ｓout2に変換して出力される。
【００２８】
以上説明したように、本実施形態によれば、リセット信号ＲＥＳＥＴによりディジタル／アナログ変換回路２０，３０にある分周器ＦＤＶ１，ＦＤＶ２の動作を制御し、分周クロック信号ＣＬＫ１とＣＬＫ１ａの位相を同相させ、分周クロック信号ＣＬＫ１をメモリ１０に出力し、メモリ１０のデータの読み出しを制御する。ディジタル／アナログ変換回路２０においてクロック信号ＣＬＫ１によりラッチ回路ＬＡＴ１とマルチプレクサＭＵＸ１の動作を制御し、読み出しデータ１Ａ，１Ｂを相互に出力し変換器ＤＡＣ１によりアナログ信号Ｓout1に変換し、ディジタル／アナログ変換回路３０においてクロック信号ＣＬＫ１ａによりラッチ回路ＬＡＴ２とマルチプレクサＭＵＸ２の動作を制御し、読み出しデータ２Ａ，２Ｂを相互に出力し変換器ＤＡＣ２によりアナログ信号Ｓout2に変換するので、変換回路２０と３０の変換動作が同期に行われ、システムの構築を容易に実現できる。
【００２９】
なお、以上では分周器ＦＤＶ１，ＦＤＶ２により入力したクロック信号ＣＬＫを２分周してメモリ１０およびラッチ回路、マルチプレクサの動作を制御するが、本発明はこれに限定するものではなく、分周比を２以上に設定できることはいうまでもない。ただし、各変換回路のラッチ回路に入力されるデータの数は分周器の分周比に応じて設定され、例えば、分周器の分周比が４の場合、各ラッチ回路には４つのデータが並列に入力される。また、この場合マルチプレクサは入力された４つのデータを順次にディジタル／アナログ変換器ＤＡＣに出力する。
【００３０】
【発明の効果】
以上説明したように、本発明のディジタル／アナログ変換回路によれば、リセット機能を有するクロック分周回路を用いて分周クロックを生成し、各ディジタル／アナログ変換回路の内部に生成された分周クロックの位相同期を保持でき、複数の変換回路によりシステムを容易に構築できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るディジタル／アナログ変換回路の一実施形態を示す回路図である。
【図２】本実施形態のタイミングチャートである。
【図３】従来の多チャネルディジタル／アナログ変換回路の回路図である。
【図４】マルチプレクサの構成を示す回路図である。（ａ）はマルチプレクサＭＵＸの等価回路であり、（ｂ）はマルチプレクサＭＵＸの内部構成を示す回路図である。
【図５】マルチプレクサの動作を示すタイミングチャートである。
【図６】多チャネルディジタル／アナログ変換回路の動作を示すタイミングチャートである。
【図７】二つの単チャネルディジタル／アナログ変換回路から構成された変換システムの回路図である。
【図８】分周回路の出力信号の不確定性を示すタイミングチャートである。
【図９】図７の変換回路の動作を示すタイミングチャートである。
【符号の説明】
１０，１０ａ…メモリ、２０，２０ａ，３０，３０ａ…ディジタル／アナログ変換回路、ＢＵＦ１，ＢＵＦ２…バッファ、ＦＤＶ１，ＦＤＶ２…分周器、ＬＡＴ１，ＬＡＴ２…ラッチ回路、ＭＵＸ１，ＭＵＸ２…マルチプレクサ、ＤＡＣ１，ＤＡＣ２…ディジタル／アナログ変換器。
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換するディジタル／アナログ変換回路に関するものである。
【０００２】
【従来の技術】
図３は従来の８ビット３チャネルマルチプレクス入力ディジタル／アナログ変換回路２０ａの構成を示す回路図である。図示のように、ディジタル／アナログ変換回路２０ａは分周器ＦＤＶ、バッファＢＵＦ、ラッチ回路ＬＡＴ１，ＬＡＴ２，ＬＡＴ３、マルチプレクサＭＵＸ１，ＭＵＸ２，ＭＵＸ３およびディジタル／アナログ変換器ＤＡＣ１，ＤＡＣ２，ＤＡＣ３により構成されている。
【０００３】
分周器ＦＤＶは入力したクロック信号ＣＬＫを２分周して、分周クロック信号ＣＬＫ１がバッファＢＵＦを介してメモリ１０ａに出力され、メモリ１０ａにおけるデータ読み出しのタイミングが制御される。また、分周クロック信号ＣＬＫ１は各ラッチ回路ＬＡＴ１〜ＬＡＴ３、マルチプレクサＭＵＸ１〜ＭＵＸ３に入力され、これらの回路の動作タイミングが制御される。
ディジタル／アナログ変換器ＤＡＣ１〜ＤＡＣ３にはクロック信号ＣＬＫが入力され、これらの変換器はクロック信号ＣＬＫにより変換動作のタイミングが制御される。
【０００４】
メモリ１０ａは、例えば、ペアをなす３組の出力端子があり、それぞれ８ビットのデータ１Ａ，１Ｂ，２Ａ，２Ｂ，３Ａ，３Ｂが出力される。データ１Ａ，１Ｂはラッチ回路ＬＡＴ１に入力され、データ２Ａ，２Ｂがラッチ回路ＬＡＴ２が入力され、データ３Ａ，３Ｂがラッチ回路ＬＡＴ３に入力される。それぞれのラッチ回路によりラッチされたデータがマルチプレクサＭＵＸ１，ＭＵＸ２，ＭＵＸ３に入力され、各マルチプレクサによりペアに入力された二つのデータが順次ディジタル／アナログ変換器に転送され、アナログ信号に変換される。
【０００５】
図４はマルチプレクサＭＵＸの構成を示している。図４（ａ）はマルチプレクサＭＵＸの等価回路であり、図４（ｂ）はマルチプレクサＭＵＸの内部構成を示す回路図である。図示のように、マルチプレクサＭＵＸはラッチ回路ＬＡＴ０とスイッチＳＷ０により構成されている。スイッチＳＷ０は入力したクロック信号ＣＬＫ１に応じてデータＤＡとラッチ回路ＬＡＴ０の出力データＤＢａを相互に選択して、選択したデータをＤout として出力する。ラッチ回路ＬＡＴ０はクロック信号ＣＬＫ１に応じてマルチプレクサＭＵＸに入力されたデータＤＢをラッチし、ラッチしたデータＤＢａをスイッチＳＷ０に出力する。
【０００６】
図５はマルチプレクサＭＵＸの動作を示すタイミングチャートである。クロック信号ＣＬＫ１は図３に示す分周器ＦＤＶの出力信号であり、クロック信号ＣＬＫを２分周したクロック信号である。図５に示すように、クロック信号ＣＬＫ１に同期してデータＤＡ，ＤＢがマルチプレクサＭＵＸに入力される。ラッチ回路ＬＡＴ０はクロック信号ＣＬＫ１の立ち下がりエッジにおいて入力信号を保持し、保持信号をデータＤＢａとしてスイッチＳＷ０に出力する。スイッチＳＷ０は、例えば、クロック信号ＣＬＫ１がハイレベルのときデータＤＡを出力し、クロック信号ＣＬＫ１がローレベルのときデータＤＢａを出力する。これによって、図５に示すように、スイッチＳＷ０の出力データＤout はマルチプレクサＭＵＸに入力されたデータＤＡ，ＤＢがクロック信号ＣＬＫ１の半周期ごとに相互に取り入れられるデータとなる。例えば、図示のようにマルチプレクサＭＵＸの入力データＤＡとして、データＤ０，Ｄ２，Ｄ４が表記順番に入力され、さらに入力データＤＢとして、データＤ１，Ｄ３，Ｄ５が表記順番に入力される場合、マルチプレクサＭＵＸの出力信号Ｄout はクロック信号ＣＬＫ１の半周期ごとに変化し、Ｄ０，Ｄ１，Ｄ２，…のデータ系列となる。
【０００７】
図６は図３のディジタル／アナログ変換回路２０ａに入力されたクロック信号ＣＬＫ、データ１Ａ，１Ｂ，２Ａ，２Ｂ，３Ａ，３Ｂおよび分周器ＦＤＶの出力信号、即ちクロック信号ＣＬＫ１のタイミングを示すタイミングチャートである。
クロック信号ＣＬＫ１は入力したクロック信号ＣＬＫの２分周信号である。メモリ１０ａは分周したクロック信号ＣＬＫ１によりデータの読み出し動作が制御され、クロック信号ＣＬＫ１の周期ごとに出力信号が変化する。例えば、データ１Ａとして、ＤＮ，ＤＮ＋２，ＤＮ＋４が順次出力され、データ１Ｂとして、ＤＮ＋１，ＤＮ＋３，ＤＮ＋５が順次出力されるとする。マルチプレクサＭＵＸ１により、入力データ１Ａ，１Ｂが相互に選択されて出力されるので、ディジタル／アナログ変換器ＤＡＣ１により、クロック信号ＣＬＫに同期してＤＮ，ＤＮ＋１，ＤＮ＋２，ＤＮ＋３…の順にアナログ信号に変換される。また、他の変換チャネルにおいても同様に変換動作が行われる。このようなマルチプレクス入力ディジタル／アナログ変換回路により、高速な変換動作を実現できる。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来のディジタル／アナログ変換回路において、複数のチャネルが内蔵している場合では、各チャネルの変換動作は同じ分周クロック信号ＣＬＫ１により制御されているので、すべてのチャネルの同期が保たれている。しかし、ディジタル／アナログ変換回路に１チャネルのみが内蔵している場合、複数のチャネルを同時に変換動作を行う場合に、各チャネル間の同期を保つことが困難であり、チャネル間の同期ずれが生じるという不利益がある。
【０００９】
図７は１チャネルのみを有するディジタル／アナログ変換回路２０ａ、３０ａを用いて構成されているディジタル／アナログ変換回路の回路図である。変換回路２０ａと３０ａが同じくクロック信号ＣＬＫにより動作タイミングが制御されているが、各変換回路にそれぞれ分周器ＦＤＶ１ａ，ＦＤＶ２ａが設けられているため、これらの分周器の出力クロック信号ＣＬＫ１、ＣＬＫ１ａの位相が半周期ずれることがある。
【００１０】
図８はクロック信号ＣＬＫおよび分周器ＦＤＶ１ａ，ＦＤＶ２ａにより得られた分周信号ＣＬＫ１，ＣＬＫ１ａの波形図である。図示のように分周器にクロック信号ＣＬＫが入力された場合、分周器の動作タイミングのバラツキにより、分周クロック信号ＣＬＫ１とＣＬＫ１ａの位相がクロック信号ＣＬＫの１周期分ずれることがある。
【００１１】
図８に示すような位相のずれた分周信号ＣＬＫ１，ＣＬＫ１ａにより、図７のディジタル／アナログ変換回路２０ａと３０ａの変換動作を制御する場合、変換動作のタイミングにずれが生じる。そしてメモリ読み出し用のクロック信号として、例えば、ディジタル／アナログ変換回路２０ａから出力された分周クロック信号ＣＬＫ１を採用すると、ディジタル／アナログ変換回路３０ａにおいて、ラッチ回路ＬＡＴ２およびマルチプレクサＭＵＸ２の動作を制御するクロック信号ＣＬＫ１ａはクロック信号ＣＬＫ１との位相ずれがあり、ディジタル／アナログ変換回路３０ａにおいて、メモリからの読み出しデータを正しい順にアナログ信号に変換することはできなくなる。
【００１２】
図９は図７のディジタル／アナログ変換回路におけるタイミングチャートである。図示のように、クロック信号ＣＬＫを分周器により位相の異なる二つの分周信号ＣＬＫ１，ＣＬＫ１ａがそれぞれ生成される。クロック信号ＣＬＫ１がメモリ１０に入力され、これによってメモリ１０のデータ読み出し動作が制御される。ディジタル／アナログ変換回路２０ａにおいて、クロック信号ＣＬＫ１に応じてデータ１Ａ，１Ｂがラッチ回路ＬＡＴ１によりラッチされ、マルチプレクサＭＵＸ１によりラッチデータがクロック信号ＣＬＫ１の半周期ごとにディジタル／アナログ変換器ＤＡＣ１に出力され、アナログ信号に変換される。即ち、ディジタル／アナログ変換回路２０ａにおいて、データＤＮ，ＤＮ＋１，ＤＮ＋２…の順にアナログ信号に変換される。
【００１３】
一方、ディジタル／アナログ変換回路３０ａにおいては、ラッチ回路ＬＡＴ２およびマルチプレクサＭＵＸ２はクロック信号ＣＬＫ１ａにより制御されるので、データ２Ａ，２Ｂの出力タイミングより半周期がずれてラッチ動作が行われる。このため、ラッチ回路ＬＡＴ２によりラッチしたデータが所望のデータとは異なり、さらにマルチプレクサＭＵＸ２により相互に出力され、ディジタル／アナログ変換器ＤＡＣ２により変換した結果、メモリ１０の読み出しデータ２Ａ，２Ｂを正しい順に変換できなくなる。
【００１４】
このように、複数のディジタル／アナログ変換回路を用いてシステムを構成する場合、各変換回路間の同期を保つことは困難であり、システムの構築は容易にできない問題がある。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、複数の変換回路を使用する場合に分周したクロック信号の位相を合わせることにより各変換回路の変換動作を同期させ、システムの構築を容易に実現できるディジタル／アナログ変換回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明はクロック信号に応じてディジタル信号をアナログ信号に変換するディジタル／アナログ変換回路であって、上記クロック信号を所定の分周比で分周した分周クロック信号に応じて、入力したディジタル信号を保持し、さらに、上記クロック信号に応じて、保持したディジタル信号を所定の順にアナログ信号に変換する少なくとも二つの変換回路と、上記分周クロック信号に応じて、上記所定の分周比に応じた数のディジタル信号を、並列に各変換回路に供給するデータ供給手段とを有し、上記各変換回路は、共通の起動信号、例えば、システムのリセット信号に同期して上記クロック信号を分周する。
【００１８】
さらに、好適には、上記各変換回路は、並列に入力したディジタル信号を一時的に記憶し、上記分周クロック信号に応じて、一時的に記憶したディジタル信号を順に出力するマルチプレクサを有する。
【００１９】
本発明によれば、複数の、例えば、少なくとも二つの変換回路により構成されているディジタル／アナログ変換回路において、各変換回路にある分周手段は、共通の起動信号、例えば、リセット信号により動作開始のタイミングが制御されるので、それぞれの変換回路の分周手段により生成された分周クロック信号の位相の同期が保たれ、これによって各変換回路におけるデータ保持手段とマルチプレクサの動作同期性が保証でき、複数の変換回路によりシステムの構築を容易に実現できる。
【００２０】
【発明の実施の形態】
図１は本発明に係るディジタル／アナログ変換回路の一実施形態を示す回路図である。
図示のように、本実施形態は１チャネルを有するディジタル／アナログ変換回路２０、３０を二つ用いて、システムが構築されている。メモリ１０からペアになっている二組のデータ１Ａ，１Ｂと２Ａ，２Ｂがそれぞれディジタル／アナログ変換回路２０、３０に入力される。ディジタル／アナログ変換回路２０と３０は入力データを順にアナログ信号に変換してアナログ信号Ｓout1，Ｓout2として出力する。
【００２１】
図１に示すように、本実施形態のディジタル／アナログ変換回路２０は分周器ＦＤＶ１、バッファＢＵＦ１、ラッチ回路ＬＡＴ１、マルチプレクサＭＵＸ１およびディジタル／アナログ変換器ＤＡＣ１により構成されている。また、同様にディジタル／アナログ変換器３０は分周器ＦＤＶ２、バッファＢＵＦ２、ラッチ回路ＬＡＴ２、マルチプレクサＭＵＸ２およびディジタル／アナログ変換器ＤＡＣ２により構成されている。各ディジタル／アナログ変換回路は図７に示すディジタル／アナログ変換回路２０ａ、３０ａと較べて、分周器ＦＤＶ１，ＦＤＶ２を除いて他の構成部分はほぼ同じである。
【００２２】
変換回路２０において、分周器ＦＤＶ１からの分周クロック信号ＣＬＫ１はそれそれラッチ回路ＬＡＴ１およびマルチプレクサＭＵＸ１に入力され、これらの回路は分周クロック信号ＣＬＫ１により動作が制御される。
ラッチ回路ＬＡＴ１はメモリ１０から入力された、例えば８ビットのデータ１Ａ，１Ｂを受けて、これらの入力データを保持し、保持データをマルチプレクサＭＵＸ１に出力する。
マルチプレクサＭＵＸ１は、分周クロック信号ＣＬＫ１に応じてラッチ回路ＬＡＴ１から入力された二つのデータを相互に取り出して、ディジタル／アナログ変換器ＤＡＣ１に出力する。マルチプレクサＭＵＸ１は、図４に示すマルチプレクサＭＵＸと同様な構成を有し、例えば、ラッチ回路ＬＡＴ０とスイッチＳＷ０により構成されており、ラッチ回路ＬＡＴ０はマルチプレクサＭＵＸ１に入力された二つのデータの内データＤＢを保持して、保持データをＤＢａとして、スイッチＳＷ０に出力する。スイッチＳＷ０により、マルチプレクサＭＵＸ１に入力されたデータＤＡとラッチ回路ＬＡＴ０からの保持データＤＢａを順次選択して出力する。例えば、クロック信号ＣＬＫ１がハイレベルのとき、データＤＡが選択して出力され、クロック信号ＣＬＫ１がローレベルのとき、ラッチ回路ＬＡＴ０の保持データＤＢａが選択して出力される。このように、マルチプレクサＭＵＸ１により、ラッチ回路ＬＡＴ１から入力された二つのデータが順次選択して出力される。
マルチプレクサＭＵＸ１から出力されたデータはディジタル／アナログ変換器ＤＡＣ１に入力される。ディジタル／アナログ変換器ＤＡＣ１は外部から入力されたクロック信号ＣＬＫに応じて、入力データをアナログ信号Ｓout1に変換する。
【００２３】
変換回路３０は変換回路２０とほぼ同様な構成を有し、メモリ１０から出力された二つのデータ２Ａ，２Ｂをラッチ回路ＬＡＴ２により保持し、マルチプレクサＭＵＸ２に出力する。マルチプレクサＭＵＸ２は分周クロック信号ＣＬＫ１ａに応じて入力された二つのデータを相互に取り出し、ディジタル／アナログ変換器ＤＡＣ２に出力する。そして、ディジタル／アナログ変換器ＤＡＣ２は外部から入力されたクロック信号ＣＬＫに応じてマルチプレクサＭＵＸ２からの入力データをアナログ信号Ｓout2に変換する。
【００２４】
本実施形態では、リセット信号ＲＥＳＥＴが設けられ、分周器ＦＤＶ１，ＦＤＶ２はリセット信号ＲＥＳＥＴにより動作が制御され、これによって分周器ＦＤＶ１とＦＤＶ２から出力されるクロック信号ＣＬＫ１とＣＬＫ１ａの同期が保たれ、システムの構築が容易になる。例えば、リセット信号ＲＥＳＥＴがハイレベルに保持されているとき、分周器ＦＤＶ１，ＦＤＶ２が停止状態に保持され、リセット信号ＲＥＳＥＴがハイレベルからローレベルに切り換わったとき、これに応じて分周器ＦＤＶ１，ＦＤＶ２はともに動作状態に切り換わる。動作時にこれらの分周器は入力されたクロック信号ＣＬＫを、例えば、２分周してそれぞれ分周クロック信号ＣＬＫ１とＣＬＫ１ａを生成する。リセット信号ＲＥＳＥＴにより、分周器ＦＤＶ１とＦＤＶ２の同期が保たれるので、それぞれの分周器により生成された分周クロック信号ＣＬＫ１とＣＬＫ１ａは同期クロック信号となる。このため、分周クロック信号ＣＬＫ１とＣＬＫ１ａにより制御されている変換回路２０と３０の動作が同期しており、例えば、図１に示すようにバッファＢＵＦ１を介して出力された分周クロック信号ＣＬＫ１をメモリ１０に入力し、メモリ１０は分周クロック信号ＣＬＫ１を動作クロック信号として、これに応じてデータを読み出して出力する。例えば分周クロック信号ＣＬＫ１に応じて４つの８ビットデータを読み出し、分周クロック信号ＣＬＫ１の、例えば立ち上がりエッジで読み出しデータを確定し、データ１Ａ，１Ｂ，２Ａ，２Ｂとしてそれぞれ変換回路２０と３０に出力する。
【００２５】
図２は本実施形態の動作を示すタイミングチャートである。以下、図１および図２を参照しつつ、本実施形態の動作を説明する。
リセット信号ＲＥＳＥＴがハイレベルに保持されているとき、分周器ＦＤＶ１，ＦＤＶ２が停止状態に保持される。そして、リセット信号ＲＥＳＥＴがハイレベルからローレベルに切り換わったあと、分周器ＦＤＶ１とＦＤＶ２の分周動作が同時に始まる。このため、分周器ＦＤＶ１から出力された分周クロック信号ＣＬＫ１と分周器ＦＤＶ２から出力された分周クロック信号ＣＬＫ１ａの位相が常に同相である。
【００２６】
このため、図１に示すディジタル／アナログ変換回路２０と３０の同期保たれる。ここで、例えば分周クロック信号ＣＬＫ１をメモリ１０に入力し、メモリ１０のデータ読み出しを制御する。図２に示すようにクロック信号ＣＬＫ１の立ち上がりエッジに応じてメモリ１０からデータ１Ａ，１Ｂ，２Ａ，２Ｂが同時に読み出される。ディジタル／アナログ変換回路２０において、クロック信号ＣＬＫ１によりラッチ回路ＬＡＴ１およびマルチプレクサＭＵＸ１の動作が制御され、クロック信号ＣＬＫ１の半周期ごとにデータ１Ａ，１Ｂが相互に取り込まれ、ディジタル／アナログ変換器ＤＡＣ１に出力される。ディジタル／アナログ変換器ＤＡＣ１はクロック信号ＣＬＫにより制御され、マルチプレクサＭＵＸ１から入力されたデータをアナログ信号Ｓout1に変換して出力する。
【００２７】
一方、ディジタル／アナログ変換器３０において、分周クロック信号ＣＬＫ１ａに応じてラッチ回路ＬＡＴ２およびマルチプレクサＭＵＸ２の動作が制御される。リセット信号ＲＥＳＥＴの働きにより、分周クロック信号ＣＬＫ１ａとＣＬＫ１の位相が同相しているため、ディジタル／アナログ変換回路３０の変換動作はディジタル／アナログ変換回路２０の変換動作と同期しており、メモリ１０から出力されたデータ２Ａ，２Ｂがラッチ回路ＬＡＴ２により保持され、さらにマルチプレクサＭＵＸ２により相互に出力される。ディジタル／アナログ変換器ＤＡＣ２によってマルチプレクサＭＵＸ２の出力信号が順次アナログ信号Ｓout2に変換して出力される。
【００２８】
以上説明したように、本実施形態によれば、リセット信号ＲＥＳＥＴによりディジタル／アナログ変換回路２０，３０にある分周器ＦＤＶ１，ＦＤＶ２の動作を制御し、分周クロック信号ＣＬＫ１とＣＬＫ１ａの位相を同相させ、分周クロック信号ＣＬＫ１をメモリ１０に出力し、メモリ１０のデータの読み出しを制御する。ディジタル／アナログ変換回路２０においてクロック信号ＣＬＫ１によりラッチ回路ＬＡＴ１とマルチプレクサＭＵＸ１の動作を制御し、読み出しデータ１Ａ，１Ｂを相互に出力し変換器ＤＡＣ１によりアナログ信号Ｓout1に変換し、ディジタル／アナログ変換回路３０においてクロック信号ＣＬＫ１ａによりラッチ回路ＬＡＴ２とマルチプレクサＭＵＸ２の動作を制御し、読み出しデータ２Ａ，２Ｂを相互に出力し変換器ＤＡＣ２によりアナログ信号Ｓout2に変換するので、変換回路２０と３０の変換動作が同期に行われ、システムの構築を容易に実現できる。
【００２９】
なお、以上では分周器ＦＤＶ１，ＦＤＶ２により入力したクロック信号ＣＬＫを２分周してメモリ１０およびラッチ回路、マルチプレクサの動作を制御するが、本発明はこれに限定するものではなく、分周比を２以上に設定できることはいうまでもない。ただし、各変換回路のラッチ回路に入力されるデータの数は分周器の分周比に応じて設定され、例えば、分周器の分周比が４の場合、各ラッチ回路には４つのデータが並列に入力される。また、この場合マルチプレクサは入力された４つのデータを順次にディジタル／アナログ変換器ＤＡＣに出力する。
【００３０】
【発明の効果】
以上説明したように、本発明のディジタル／アナログ変換回路によれば、リセット機能を有するクロック分周回路を用いて分周クロックを生成し、各ディジタル／アナログ変換回路の内部に生成された分周クロックの位相同期を保持でき、複数の変換回路によりシステムを容易に構築できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るディジタル／アナログ変換回路の一実施形態を示す回路図である。
【図２】本実施形態のタイミングチャートである。
【図３】従来の多チャネルディジタル／アナログ変換回路の回路図である。
【図４】マルチプレクサの構成を示す回路図である。（ａ）はマルチプレクサＭＵＸの等価回路であり、（ｂ）はマルチプレクサＭＵＸの内部構成を示す回路図である。
【図５】マルチプレクサの動作を示すタイミングチャートである。
【図６】多チャネルディジタル／アナログ変換回路の動作を示すタイミングチャートである。
【図７】二つの単チャネルディジタル／アナログ変換回路から構成された変換システムの回路図である。
【図８】分周回路の出力信号の不確定性を示すタイミングチャートである。
【図９】図７の変換回路の動作を示すタイミングチャートである。
【符号の説明】
１０，１０ａ…メモリ、２０，２０ａ，３０，３０ａ…ディジタル／アナログ変換回路、ＢＵＦ１，ＢＵＦ２…バッファ、ＦＤＶ１，ＦＤＶ２…分周器、ＬＡＴ１，ＬＡＴ２…ラッチ回路、ＭＵＸ１，ＭＵＸ２…マルチプレクサ、ＤＡＣ１，ＤＡＣ２…ディジタル／アナログ変換器。
Claims (4)
- クロック信号に応じてディジタル信号をアナログ信号に変換するディジタル／アナログ変換回路であって、
上記クロック信号を所定の分周比で分周した分周クロック信号に応じて、入力したディジタル信号を保持し、さらに、上記クロック信号に応じて、保持したディジタル信号を所定の順にアナログ信号に変換する少なくとも二つの変換回路と、
上記分周クロック信号に応じて、上記所定の分周比に応じた数のディジタル信号を、並列に各変換回路に供給するデータ供給手段と
を有し、
上記各変換回路は、共通の起動信号に同期して上記クロック信号を分周する
ディジタル／アナログ変換回路。 - 上記共通の起動信号は、リセット信号である
請求項１記載のディジタル／アナログ変換回路。 - 上記データ供給手段は、上記分周クロック信号に応じて記憶データを読み出し、上記各変換回路に出力するメモリ装置により構成されている
請求項１記載のディジタル／アナログ変換回路。 - 上記各変換回路は、並列に入力したディジタル信号を一時的に記憶し、上記分周クロック信号に応じて、一時的に記憶したディジタル信号を順に出力するマルチプレクサを有する
請求項１記載のディジタル／アナログ変換回路。
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| JP09584797A JP3743109B2 (ja) | 1997-04-14 | 1997-04-14 | ディジタル／アナログ変換回路 |
Applications Claiming Priority (1)
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| JP09584797A JP3743109B2 (ja) | 1997-04-14 | 1997-04-14 | ディジタル／アナログ変換回路 |
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Family Applications (1)
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1997
- 1997-04-14 JP JP09584797A patent/JP3743109B2/ja not_active Expired - Fee Related
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| JPH10290164A (ja) | 1998-10-27 |
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