JP2008028604A - 多重化処理システム - Google Patents

Abstract

【課題】高性能なバッファアンプを用いずに所望の多重化数を実現する。
【解決手段】多重化処理システム１０は、多重化部１、多重化制御部５、信号調整部６、クロック調整部４、ＤＡＣ部２及びサンプルホールド部３を備える。多重化部１は、デジタルデータＤ１〜Ｄ４を時分割多重化して多重化データＤＯＵＴを生成する。多重化制御部５は、ＣＳ信号及びＳＣＬＫ信号に基づきｐｒｅＳＨ，ｐｒｅＳＥＬ信号を生成する。信号調整部６は、ｐｒｅＳＨ，ｐｒｅＳＥＬ信号をそれぞれ遅延させ、ＳＨ，ＳＥＬ信号を出力する。クロック調整部４は、ＳＣＬＫ信号を遅延させ、ＤＡＣＣＬＫ信号を出力する。ＤＡＣ部は、ＤＡＣＣＬＫ信号に同期して多重化データＤＯＵＴをＤＡＣＯＵＴ信号に変換する。サンプルホールド部３は、ＳＨ，ＳＥＬ信号に基づきＤＡＣＯＵＴ信号を並列にサンプルホールドし多重化分離する。
【選択図】図１

Description

本発明は、複数のデジタルデータに対して、１チャンネルのＤ／Ａ変換器と複数チャンネルのサンプルホールド回路とを用いて信号処理を行う多重化処理システムに関する。

図１１は、一般的なデジタルＩ／Ｆ液晶パネル駆動システムの構成を示す図である。図１１において、イメージセンサ１００は、撮影画像を電気信号である撮像信号に変換する。アナログフロントエンド（ＡＦＥ）１０１は、入力される撮像信号に対して、雑音除去やプリアンプ処理を行う。ＡＦＥ１０１からの出力信号は、アナログ／デジタル変換器（ＡＤＣ）１０２でデジタルデータに変換され、マイクロプロセッサ（μＰ）１０３でガンマ補正等の画像処理が施される。このとき、画像データは色差信号（ＹＵＶ）データとして出力される。μＰ１０３は、後段処理における制御信号や様々な液晶（ＬＣＤ）パネル１０９に対応するために液晶パネル表示用（ＲＧＢ）信号の出力タイミングを調整するタイミング制御信号を生成する。その後、画像データはＹＵＶ→ＲＧＢ変換回路１０４でＲＧＢデータに変換される。出力時にはタイミング調整回路１０５からの信号によってＲＧＢの出力タイミングが制御される。タイミング調整回路１０５は、ＤＡＣ１０６ａ〜１０６ｃの変換用クロックをも出力する。各ＲＧＢデータは、ＤＡＣ１０６ａ〜１０６ｃでそれぞれアナログ信号へ変換されて、ローパスフィルタ（ＬＰＦ）１０７ａ〜１０７ｃとドライバ（ＤＲＶ）１０８ａ〜１０８ｃとを介して、ＬＣＤパネル１０９で表示される。しかし、上記デジタルＩ／Ｆ液晶パネル駆動システムでは、複数のデジタルデータを処理するために、信号の数だけＤＡＣ回路とＤＡＣ変換用クロック制御回路とを必要としていた。

特許文献１に記載の従来例のＤ／Ａコンバータでは、複数チャンネルのデジタルデータを１チャンネルに多重化してからＤ／Ａ変換を行い、アナログ信号をサンプルホールド回路で分離して出力することにより、集積回路の面積を小さくするものであった。

特開２００２−７６８９２号公報（第１図）。

しかしながら、従来例のＤ／Ａコンバータでは、複数のデジタルデータを多重化するシステムにおいて、多重化するチャンネル数の増加等により動作周波数を高くすると、以下のように、多重化分離のためのサンプルホールド回路内のバッファアンプを高性能化しなければならないという問題があった。例えば、４つのデジタルデータを多重化する場合、多重化分離時には、サンプルホールド回路は４倍の周波数で動作しなければならず、そのような高性能なバッファアンプを用いると、消費電流や回路面積が増大するという問題があった。

本発明の目的は以上の問題点を解決し、高性能なバッファアンプを用いずに所望の多重化数を実現することができる多重化処理システムを提供することにある。

第１の発明に係る多重化処理システムは、入力される複数のデジタルデータを時分割多重化して多重化データを生成して出力する多重化手段と、外部から入力される制御信号及びクロック信号に基づいて複数のサンプルホールド制御信号及び複数のサンプルホールド選択信号を生成して出力する多重化制御手段と、入力される前記複数のサンプルホールド制御信号及び前記複数のサンプルホールド選択信号をそれぞれ第１の遅延時間だけ遅延させ、遅延後のサンプルホールド制御信号及び遅延後のサンプルホールド選択信号を出力する信号調整手段と、外部から入力される前記クロック信号を第２の遅延時間だけ遅延させ、遅延後のクロック信号を出力するクロック調整手段と、前記遅延後のクロック信号に同期して前記多重化データをアナログ信号に変換して出力する変換手段と、前記遅延後のサンプルホールド制御信号及び前記遅延後のサンプルホールド選択信号に基づいて、前記アナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段とを備えたことを特徴とする。

上記多重化処理システムにおいて、前記多重化手段は、前記各デジタルデータを前記デジタルデータの数で時分割し、入力される多重化選択信号に基づいて前記時分割した各デジタルデータを順次選択して出力することにより時分割多重化することを特徴とする。

また、上記多重化処理システムにおいて、前記変換手段は、電流加算型のＤ／Ａ変換器であることを特徴とする。

さらに、上記多重化処理システムにおいて、前記サンプルホールド手段は、前記複数のデジタルデータと同数の分離回路を備え、前記各分離回路は、互いに並列に接続され、前記遅延後のサンプルホールド制御信号に基づいて、前記サンプルホールド手段内のすべての各多重化分離用サンプルホールド回路において互いに異なるタイミングで順次、上記アナログ信号をサンプルホールドする複数の多重化分離用サンプルホールド回路と、前記複数の多重化分離用サンプルホールド回路の後段に接続され、前記遅延後のサンプルホールド選択信号に基づいて、前記各多重化分離用サンプルホールド回路によってサンプルホールドされたアナログ信号を選択して出力する出力選択回路とを備えたことを特徴とする。

またさらに、上記多重化処理システムにおいて、前記多重化制御手段は、前記クロック信号を所定の複数ビット長で計数して前記複数ビット長の計数値を出力する多ビットカウンタと、前記出力される計数値と、前記複数ビット長で表される互いに異なる各値とを比較して一致したときにそれぞれ所定値を有する前記複数のサンプルホールド制御信号を発生して出力する第１の比較手段と、前記出力される計数値の所定のビット位置の値と、当該ビット位置で取りうる各値とを比較して一致したときにそれぞれ所定値を有する２つの前記サンプルホールド選択信号を発生して出力する第２の比較手段と、前記第２の比較手段からの前記各サンプルホールド選択信号を、それぞれ互いに異なる遅延時間だけ遅延させて出力する第１の遅延回路と、前記第１の比較手段からの前記各サンプルホールド制御信号と、前記第２の比較手段及び前記第１の遅延回路から入力される前記各サンプルホールド選択信号とを、第３の遅延時間だけ遅延させて出力する第２の遅延回路とを備えたことを特徴とする。

また、上記多重化処理システムにおいて、前記信号調整手段は、前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号の出力タイミングが互いにオーバーラップしないように、前記アナログ信号と前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号とのタイミングを調整する複数の第１のノンオーバーラッピング回路を含むことを特徴とする。ここで、前記第１のノンオーバーラッピング回路及び前記クロック調整手段は、インバータ回路と、第１及び第２のＮＯＲ論理回路と、第３の遅延回路と、第４の遅延回路とを含み互いに実質的に同様の回路構成を有し、前記インバータ回路は入力される信号を反転して出力し、前記第１のＮＯＲ論理回路は前記入力される信号と前記第４の遅延回路からの出力信号とに対してＮＯＲ論理演算を実行して当該演算結果の信号を前記第３の遅延回路を介して前記第２のＮＯＲ論理回路に出力し、前記第３のＮＯＲ論理回路は前記インバータ回路からの信号と前記第３の遅延回路からの出力信号とに対してＮＯＲ論理演算を実行して当該演算結果の信号を前記第４の遅延回路を介して前記第１のＮＯＲ論理回路に出力することを特徴とする。

またさらに、上記多重化処理システムにおいて、前記信号調整手段の前記第１の遅延時間は、前記クロック調整手段の第２の遅延時間よりも長いことを特徴とする。

また、上記多重化処理システムにおいて、前記多重化制御手段は、前記制御信号に基づいて、前記複数のサンプルホールド選択信号のうち少なくとも２つのサンプルホールド選択信号を同時に出力するか否かを制御することを特徴とする。

さらに、上記多重化処理システムにおいて、前記各デジタルデータは、液晶パネル表示用のＲＧＢ信号を含むことを特徴とする。

またさらに、上記多重化処理システムにおいて、前記各デジタルデータは、液晶パネル表示用輝度信号を含むことを特徴とする。

従って、本発明に係る多重化処理システムによれば、複数のデジタルデータを多重化した後Ｄ／Ａ変換し、変換後のアナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段を備えたので、Ｄ／Ａ変換器の数を削減するとともに、サンプルホールド時の動作周波数を低下させることができる。これにより、サンプルホールド手段内のバッファアンプとして高性能なものを用いず、所望の多重化数を実現できる。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係る多重化処理システム１０の構成の一例を示すブロック図である。図１において、多重化処理システム１０は、多重化部１、電流加算型のデジタル／アナログ変換（ＤＡＣ）部２、サンプルホールド部３、クロック調整部４、多重化制御部５、及び信号調整部６を備え、特に、図４に示すように構成されたサンプルホールド部３を備えたことを特徴とする。

多重化部１は、複数チャンネルのデジタルデータＤ１〜Ｄ４を入力し、入力したデジタルデータＤ１〜Ｄ４を多重化制御部５からの多重化選択信号（以下、ＰＳＥＬ信号という。）に基づいた順序で１チャンネルの信号に時分割多重化し、デジタル多重化データ信号（以下、ＤＯＵＴ信号という。）として出力する。デジタルデータＤ１〜Ｄ３は、液晶パネル表示用のＲＧＢ信号であり、デジタルデータＤ４は、液晶パネル表示用輝度信号である。ＤＡＣ部２は、多重化部１からのＤＯＵＴ信号、及びクロック調整部４からのＤＡＣ用クロック信号（以下、ＤＡＣＣＬＫ信号という。）を入力し、ＤＯＵＴ信号をＤＡＣＣＬＫ信号に同期してアナログ信号へ変換して、アナログ多重化信号（以下、ＤＡＣＯＵＴ信号という。）を出力する。クロック調整部４は、周期１Ｔのシステムクロック信号（以下、ＳＣＬＫ信号という。）を入力し、ＳＣＬＫ信号に対して後述するノンオーバーラッピング処理を行い、アナログ的な遅延量を付加し、ＤＡＣＣＬＫ信号としてＤＡＣ部２に出力する。

多重化制御部５は、入力される制御信号ＣＳ及びＳＣＬＫ信号に基づいて、ＰＳＥＬ信号、及び、信号調整部６において調整される前の調整前サンプルホールド制御信号ｐｒｅＳＨ１ａ〜ｐｒｅＳＨ４ａ，ｐｒｅＳＨ１ｂ〜ｐｒｅＳＨ４ｂ（以下、ｐｒｅＳＨ信号という。）及び調整前サンプルホールド選択信号ｐｒｅＳＥＬ１ａ〜ｐｒｅＳＥＬ４ａ，ｐｒｅＳＥＬ１ｂ〜ｐｒｅＳＥＬ４ｂ（以下、ｐｒｅＳＥＬ信号という。）を生成して出力する。信号調整部６は、入力されるｐｒｅＳＨ信号及びｐｒｅＳＥＬ信号に対して、ＤＡＣＯＵＴ信号の出力タイミングに合わせて遅延処理及びノンオーバーラッピング処理を行い、調整後サンプルホールド制御信号ＳＨ１ａ〜ＳＨ４ａ，ＳＨ１ｂ〜ＳＨ４ｂ（以下、ＳＨ信号という。）及び調整後サンプルホールド選択信号ＳＥＬ１ａ〜ＳＥＬ４ａ，ＳＥＬ１ｂ〜ＳＥＬ４ｂ（以下、ＳＥＬ信号という。）を出力する。サンプルホールド部３は、信号調整部６からのＳＨ信号及びＳＥＬ信号に基づいて、ＤＡＣ部２から入力したＤＡＣＯＵＴ信号を多重化分離し、複数の多重化分離信号ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３，ＶＯＵＴ４として出力する（詳細は後述する）。

図２は、図１の多重化部１の詳細構成を示すブロック図である。図２において、多重化部１は、４入力のセレクタ１２を備える。セレクタ１２は、４つのデジタルデータＤ１〜Ｄ４と、いずれか１つのデジタルデータを選択するための２ビットのＰＳＥＬ信号とを入力し、ＰＳＥＬ信号に応じて各デジタルデータの多重化する順番を決定して、その順番でデジタルデータＤ１〜Ｄ４を時分割多重化し、１チャンネルの多重化信号を出力する。

図３は、図１のクロック調整部４の詳細構成を示すブロック図である。図３において、クロック調整部４は、２入力のＮＯＲ論理回路５２，５３、及びインバータ回路５１，５４〜５９を備える。ＮＯＲ論理回路５２の一方の入力端子にはＳＣＬＫ信号が入力され、その他方の入力端子にはインバータ回路５９の出力信号が入力される。ＮＯＲ論理回路５２の出力信号は、インバータ回路５４〜５６を介してＮＯＲ論理回路５３の一方の入力端子に出力される。ＮＯＲ論理回路５３の他方の入力端子にはインバータ回路５１によって反転されたＳＣＬＫ信号が入力される。ＮＯＲ論理回路５３の出力信号は、インバータ回路５７〜５９を介してＤＡＣＣＬＫ信号として出力される。また、インバータ回路５９の出力信号は、ＮＯＲ論理回路５２の他方の入力端子に帰還される。このクロック調整部４の構成は、周知の一般的なノンオーバーラッピング回路であるので、詳細な説明は省略する。ノンオーバーラッピング回路とは、入力信号の周期を変えずにデューティ比だけを変更するもので、上記構成の場合はオンデューティ（１周期におけるオン期間の割合）を短くするように動作する。

図４は、図１のサンプルホールド部３の詳細構成を示すブロック図である。図４において、サンプルホールド部３は、分離回路４０ａ〜４０ｄを有する。分離回路４０ａは、スイッチ４１ａとキャパシタンス４３ａとバッファアンプ４５ａとで構成される第１の多重化分離用サンプルホールド回路と、スイッチ４１ｂとキャパシタンス４３ｂとバッファアンプ４５ｂとで構成される第２の多重化分離用サンプルホールド回路と、スイッチ４２ａ及び４２ｂとキャパシタンス４４とバッファアンプ４６とで構成される出力選択用サンプルホールド回路とを有する。第１及び第２の多重化分離用サンプルホールド回路は、互いに並列に接続され、それらの後段には出力選択用サンプルホールド回路が接続される。出力選択用サンプルホールド回路は、第１及び第２の多重化分離用サンプルホールド回路によってサンプルホールドされたＤＡＣＯＵＴ信号を選択して出力する。なお、図４において、出力選択用サンプルホールド回路は、キャパシタンス４４とバッファアンプ４６によるサンプルホールド機能を有するが、これに限らず、キャパシタンス４４とバッファアンプ４６を除去した出力選択用回路であってもよい。

スイッチ４１ａ及び４１ｂは、それぞれ調整後サンプルホールド制御信号ＳＨ１ａ，ＳＨ１ｂによってオン及びオフを制御される。スイッチ４２ａ及び４２ｂは、それぞれ調整後サンプルホールド選択信号ＳＥＬ１ａ，ＳＥＬ１ｂによってオン及びオフを制御される。キャパシタンス４３ａ及び４３ｂは、それぞれスイッチ４１ａ及び４１ｂがオンの時に充電される。キャパシタンス４４は、スイッチ４２ａ又は４２ｂがオンの時に充電される。この構成により、スイッチ４１ａ又は４１ｂがオンされた後に入力されるＤＡＣＯＵＴ信号は、それぞれキャパシタンス４３ａ及びバッファアンプ４５ａ、及び、キャパシタンス４３ｂ及びバッファアンプ４５ｂによりサンプルホールドされる。サンプルホールドされたＤＡＣＯＵＴ信号は、それぞれスイッチ４１ａ及び４１ｂがオフとされ、スイッチ４２ａ及び４２ｂがオンとされたとき、多重化分離信号ＶＯＵＴ１として出力される。図４の分離回路４０ｂ〜４０ｄは、それぞれ上記説明した分離回路４０ａと同様の構成を有し、同様に動作する。但し、分離回路４０ｂ〜４０ｄのスイッチ４１ａ，４１ｂは、それぞれ調整後サンプルホールド制御信号ＳＨ１ａ，ＳＨ１ｂに代えて、調整後サンプルホールド制御信号ＳＨ２ａ〜ＳＨ４ａ，ＳＨ２ｂ〜ＳＨ４ｂによってオン及びオフを制御される。また、分離回路４０ｂ〜４０ｄのスイッチ４２ａ，４２ｂは、それぞれ調整後サンプルホールド選択信号ＳＥＬ１ａ，ＳＥＬ１ｂに代えて、調整後サンプルホールド選択信号ＳＥＬ２ａ〜ＳＥＬ４ａ，ＳＥＬ２ｂ〜ＳＥＬ４ｂによってオン及びオフを制御される。

図５は、図１の多重化制御部５の詳細構成を示すブロック図である。図５において、多重化制御部５は、３ビットカウンタ３１と、比較部３２と、Ｄフリップフロップ回路３３と、セレクタ部３４と、出力用フリップフロップ回路３５とを備えて構成される。ここで、外部から入力される制御信号ＣＳは、３ビットカウンタ３１で用いられるリセット信号と、セレクタ部３４で用いられる同時出力選択信号をまとめたバス信号である。３ビットカウンタ３１は、入力されるＳＣＬＫ信号に同期して３ビットの「０００」から「１１１」までを繰り返し計数して計数値を出力する。また、３ビットカウンタ３１は、制御信号ＣＳに含まれるリセット信号がハイレベルになると計数値を「０００」にリセットする。本実施形態においては、４つのデジタルデータの多重化を例に取って説明しているため、３ビットカウンタを用いるが、入力されるデジタルデータの数に応じて計数値のビット数が変更されてもよい。具体的には、入力されるデジタルデータの数の２倍の数以上のビットパターンを生成できるビット数であれば良い。また、３ビットカウンタ３１の出力信号の下位２ビットは、ＰＳＥＬ信号として多重化部１に出力され、多重化部１では、この２ビットの信号に従って、複数のデジタルデータＤ１〜Ｄ４を時分割多重化する順序を制御する。比較部３２は、比較器３２ａ〜３２ｊを備える。比較器３２ａ〜３２ｈは、３ビットカウンタ３１からの入力信号と、予め保持する３ビットの値とを比較し、両者が一致した時にのみハイレベルの信号を出力する。また、比較器３２ｉ，３２ｊは、３ビットカウンタ３１からの入力信号の最上位ビット（ＭＳＢ）と、予め保持する１ビットの値とを比較し、両者が一致した時にのみハイレベルの信号を出力する。比較器３２ａ〜３２ｈの出力信号は、それぞれ信号ｐＳＨ１ａ、信号ｐＳＨ１ｂ、信号ｐＳＨ２ａ、信号ｐＳＨ２ｂ、信号ｐＳＨ３ａ、信号ｐＳＨ３ｂ、信号ｐＳＨ４ａ、信号ｐＳＨ４ｂとして、出力用フリップフロップ回路３５に入力される。比較器３２ｉ及び３２ｊの出力信号は、それぞれ信号ｐＳＥＬ１ａ、信号ｐＳＥＬ１ｂとして、出力用フリップフロップ回路３５に入力される。

Ｄフリップフロップ回路３３は、１段のＤフリップフロップ３３ａ，３３ｂと、２段のＤフリップフロップ３３ｃ，３３ｄと、３段のＤフリップフロップ３３ｅ，３３ｆとを備える。Ｄフリップフロップ３３ａ，３３ｃ，３３ｅは、比較部３２の比較器３２ｉからの入力信号を、それぞれのフリップフロップの段数分だけ遅延させて出力する。Ｄフリップフロップ３３ｂ，３３ｄ，３３ｆは、比較部３２の比較器３２ｊからの入力信号を、それぞれのフリップフロップの段数分だけ遅延させて出力する。フリップフロップ３３ｅ，３３ｆの出力信号は、それぞれ信号ｐＳＥＬ４ａ、信号ｐＳＥＬ４ｂとして出力用フリップフロップ回路３５に入力される。セレクタ部３４は、２入力セレクタ３４ａ〜３４ｄを備え、各セレクタ３４ａ〜３４ｄは、制御信号ＣＳに含まれる同時出力選択信号に応じて、いずれか一方の入力信号を選択して出力する。即ち、セレクタ３４ａ〜３４ｄは、同時出力選択信号に応じて、デジタルデータＤ２及びＤ３の出力タイミングをデジタルデータＤ１の出力タイミングに合わせるか否かを決定する。セレクタ３４ａ〜３４ｄの出力信号は、それぞれ信号ｐＳＥＬ２ａ、信号ｐＳＥＬ２ｂ、信号ｐＳＥＬ３ａ、信号ｐＳＥＬ３ｂとして、出力用フリップフロップ回路３５に入力される。出力用フリップフロップ回路３５は、入力される各信号を、ＤＡＣ部２からのＤＡＣＯＵＴ信号の出力タイミングに合わせるために、それぞれ１クロック分だけ遅延させて出力する。出力用フリップフロップ回路３５の出力信号は、それぞれ調整前サンプルホールド制御信号ｐｒｅＳＨ及び調整前サンプルホールド選択信号ｐｒｅＳＥＬとして、信号調整部６に出力される。

図６は、図１の信号調整部６を構成する複数のノンオーバーラッピング回路のうちの１つのノンオーバーラッピング回路６−１の詳細構成を示すブロック図である。図６において、ノンオーバーラッピング回路６−１は、２入力のＮＯＲ論理回路８２，８３、及びインバータ回路８１，８４〜９１を備える。ＮＯＲ論理回路８２の一方の入力端子にはｐｒｅＳＨ１ａ信号が入力され、その他方の入力端子にはインバータ回路８９の出力信号が入力される。ＮＯＲ論理回路８２の出力信号は、インバータ回路８４〜８６を介してＮＯＲ論理回路８３の一方の入力端子に出力される。ＮＯＲ論理回路５３の他方の入力端子にはインバータ回路８１によって反転されたｐｒｅＳＨ１ａ信号が入力される。ＮＯＲ論理回路８３の出力信号は、インバータ回路８７〜９１を介してＳＨ１ａ信号として出力される。また、インバータ回路８９の出力信号は、ＮＯＲ論理回路８２の他方の入力端子に帰還される。このノンオーバーラッピング回路６−１の構成は、インバータ回路９０及び９１を含み、それによってインバータ回路９０及び９１による遅延時間分だけ出力信号が遅延される点以外は、図３に示したクロック調整部４の構成と同様であるので、詳細な説明は省略する。なお、信号調整部６は、図示したノンオーバーラッピング回路６−１の他に、図示しないノンオーバーラッピング回路６−２〜６−１６を備えるが、それらノンオーバーラッピング回路６−２〜６−１６は、上記ノンオーバーラッピング回路６−１と同様の構成を有するため、詳細な説明は省略する。但し、ノンオーバーラッピング回路６−２〜６−１６は、調整前サンプルホールド制御信号ｐｒｅＳＨ１ａに代えて、調整前サンプルホールド制御信号ｐｒｅＳＨ２ａ〜ｐｒｅＳＨ４ａ，ｐｒｅＳＨ１ｂ〜ｐｒｅＳＨ４ｂ及び調整前サンプルホールド選択信号ｐｒｅＳＥＬ１ａ〜ｐｒｅＳＥＬ４ａ，ｐｒｅＳＥＬ１ｂ〜ｐｒｅＳＥＬ４ｂをそれぞれ入力し、調整後サンプルホールド制御信号ＳＨ１ａに代えて、調整後サンプルホールド制御信号ＳＨ２ａ〜ＳＨ４ａ，ＳＨ１ｂ〜ＳＨ４ｂ及び調整後サンプルホールド選択信号ＳＥＬ１ａ〜ＳＥＬ４ａ，ＳＥＬ１ｂ〜ＳＥＬ４ｂを出力する。

図７は、図１のクロック調整部４及び信号調整部６における動作を説明するためのタイミングチャートである。図７に示すように、クロック調整部４は、図３に示した構成により、入力したＳＣＬＫ信号を所定時間だけ遅延させ、かつ、オンデューティを変化させて得られるＤＡＣＣＬＫ信号を出力する。ＤＡＣ部２に入力されるＤＯＵＴ信号は、このＤＡＣＣＬＫ信号に同期して所定期間分遅延され、ＤＡＣＯＵＴ信号として出力される。信号調整部６は、図６に示した構成により、入力したｐｒｅＳＨ信号及びｐｒｅＳＥＬ信号をそれぞれ所定時間だけ遅延させ、かつ、オンデューティを変化させて得られるＳＨ信号及びＳＥＬ信号を出力する。ＳＨ信号及びＳＥＬ信号は、ＤＡＣＣＬＫ信号のＳＣＬＫ信号からの遅延時間と同じ遅延時間に、さらに図６のインバータ９０及び９１による遅延時間Ｔ１を足した時間だけ遅延される。即ち、図７に示すように、ＳＨ１ａ信号の立ち上がりは、ＤＡＣＣＬＫ信号の立ち上がりからさらに所定時間Ｔ１だけ遅れる。ＳＨ１ａ信号は、図４に示したサンプルホールド回路３においてＤＡＣＯＵＴ信号をサンプルホールドするためのスイッチ４１ａを制御するので、ＳＨ１ａ信号がハイである期間、即ちサンプルホールド回路ＯＮ時間をＤＡＣＯＵＴ信号の所定のデータ内に収めることにより、サンプルホールド回路の動作を安定させることができる。

図８は、本発明の一実施形態に係る多重化処理システム１０の通常動作時の各信号の変化を示すタイミングチャートである。図８において、複数のデジタルデータＤ１〜Ｄ４と、信号ＣＮＴ３ｂと、ＤＯＵＴ信号と、多重化制御部５内で生成される各信号ｐＳＨ１ａ〜ｐＳＨ４ａ，ｐＳＨ１ｂ〜ｐＳＨ４ｂ，ｐＳＥＬ１ａ〜ｐＳＥＬ４ａ，ｐＳＥＬ１ｂ〜ｐＳＥＬ４ｂの変化が示されている。ＤＯＵＴ信号は、複数のデジタルデータＤ１〜Ｄ４を多重化して得られた信号である。ここで、デジタルデータＤ１〜Ｄ４は、全てのデータの位相が揃っていて、かつ、デジタルデータの個数に応じてそのデータ長（本実施形態において４Ｔ）を維持する。また、３つのデジタルデータＤ１〜Ｄ３の出力タイミングは、互いに相関性を有し、デジタルデータＤ４は、デジタルデータＤ１〜Ｄ３と相関性を有さない。図中のＴａ及びＴｂは、それぞれデジタルデータＤ１の出力タイミングとデジタルデータＤ２の出力タイミングとの差、及び、デジタルデータＤ１の出力タイミングとデジタルデータＤ３の出力タイミングとの差を示し、共に１Ｔとする。

図８に示すように、多重化制御部５の３ビットカウンタ３１からの信号ＣＮＴ３ｂの値が「０００」のとき、信号ｐＳＨ１ａがハイレベルになる。信号ＣＮＴ３ｂの値が「１００」のとき、信号ｐＳＨ１ｂがハイレベルになる。以下同様にして、信号ＣＮＴ３ｂの値に対応する各信号が順次ハイレベルになる。また、信号ＣＮＴ３ｂの再上位ビットの値が「０」のとき、信号ｐＳＥＬ１ａがハイレベルになり、信号ＣＮＴ３ｂの再上位ビットが「１」のとき、信号ｐＳＥＬ１ｂがハイレベルになる。信号ｐＳＥＬ２ａ，ｐＳＥＬ３ａ，ｐＳＥＬ４ａは、信号ｐＳＥＬ１ａをそれぞれ１Ｔ、２Ｔ及び３Ｔずつ遅延させて得られる信号である。同様に、信号ｐＳＥＬ２ｂ，ｐＳＥＬ３ｂ，ｐＳＥＬ４ｂは、信号ｐＳＥＬ１ｂをそれぞれ１Ｔ、２Ｔ及び３Ｔずつ遅延させて得られる信号である。

信号ｐＳＨ１ａ〜ｐＳＨ４ａ，ｐＳＨ１ｂ〜ｐＳＨ４ｂ，ｐＳＥＬ１ａ〜ｐＳＥＬ４ａ，ｐＳＥＬ１ｂ〜ｐＳＥＬ４ｂは、ＤＯＵＴ信号と出力タイミングを合わせるために、多重化制御部５の出力用フリップフロップ回路３５で１クロック分遅延されてｐｒｅＳＨ信号及びｐｒｅＳＥＬ信号となる。その後、信号調整部６でさらに出力タイミングとオンデューティを調整されてＳＨ信号及びＳＥＬ信号としてサンプルホールド部３に入力され、ＤＡＣＯＵＴ信号の多重化分離に用いられる。図４を用いて説明したように、多重化分離用のサンプルホールド部３は、上下２段構成の多重化分離用サンプルホールド回路を備え、図８に示す各信号によって、上下それぞれの多重化分離用サンプルホールド回路が交互にサンプルホールドする。これにより、後段の出力選択用サンプルホールド回路で長いスイッチオン時間が確保され、サンプルホールド回路内のバッファアンプ特性の仕様を大幅に緩和でき、高性能なバッファアンプを備えなくてもシステムの高速化にも対応することが可能になる。

図９は、本発明の一実施形態に係る多重化処理システム１０のＤ１〜Ｄ３同時出力設定時の各信号の変化を示すタイミングチャートである。図９において、信号ｐＳＥＬ１ａ〜ｐＳＥＬ３ａ，ｐＳＥＬ１ｂ〜ｐＳＥＬ３ｂの出力タイミングにおいて、図８のタイミングチャートと異なる。図９に示すように、互いに相関性を有するデジタルデータＤ１〜Ｄ３が信号ｐＳＨ１ａ〜ｐＳＨ３ａによって分離された後、同じタイミングで信号ｐＳＥＬ１ａ〜ｐＳＥＬ３ａがオンすることで、多重化分離信号ＶＯＵＴ１〜ＶＯＵＴ３の出力タイミングが互いに同時になる。信号ｐＳＥＬ１ａ〜ｐＳＥＬ３ａは、多重化制御部５のセレクタ部３４に入力される制御信号ＣＳに含まれる同時出力選択信号により同じタイミングでオンに制御できる。このとき、デジタルデータＤ４は、デジタルデータＤ１〜Ｄ３と相関性が無いダミーデータであっても、液晶パネル表示用輝度信号等の他のデータであってもよい。信号ｐＳＥＬ１ｂ〜ｐＳＥＬ３ｂについても同様である。このように、信号ｐＳＥＬ１ａ〜ｐＳＥＬ３ａ，ｐＳＥＬ１ｂ〜ｐＳＥＬ３ｂの出力タイミングを同時にすることで多重化分離信号ＶＯＵＴ１〜ＶＯＵＴ３の出力タイミングを同時にすることができる。

以上説明したように、本実施形態に係る多重化処理システムによれば、アナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド部３を備えたので、従来の複数個のＤ／Ａ変換器を１つにすることができ、回路規模削減を可能とするとともに、サンプルホールド部３内のバッファアンプに負担を掛けることなくシステムの高速化を可能とする。また、従来の複数個のＤ／Ａ変換器の代わりに、１チャンネルのより多ビットのＤ／Ａ変換器を利用することで、比較的低コストでシステムの解像度を高くすることができる。さらに、電流加算型のＤＡＣ部２の廃棄電流をバッファアンプの入力レンジ調整用のオフセット生成に利用することで消費電力の低減を図ることができる。

なお、本実施形態に係る多重化処理システム１０の応用例として、例えば、図１０に示すように、多重化処理システム１０をデジタルＩ／Ｆ液晶パネル駆動装置に組み込んでもよい。図１０は、本実施形態に係る多重化処理システム１０を組み込んだデジタルＩ／Ｆ液晶パネル駆動装置の構成の一例を示すブロック図である。図１０のデジタルＩ／Ｆ液晶パネル駆動システムは、図１１に示した一般的なデジタルＩ／Ｆ液晶パネル駆動システムのタイミング調整回路１０５及びＤＡＣ１０６ａ，１０６ｂ，１０６ｃに代えて本実施形態に係る多重化処理システム１０を有する点において、図１１の一般的なデジタルＩ／Ｆ液晶パネル駆動システムとは異なる。それ以外の構成要素については、図１１の一般的なデジタルＩ／Ｆ液晶パネル駆動システムと同様である。

また、本実施形態において、多重化処理システム１０は、４チャンネルのデジタルデータＤ１〜Ｄ４を入力した。しかし、本発明はこの個数に限らず、多重化処理システム１０が４チャンネルより少ないデジタルデータ又は４チャンネルより多いデジタルデータを入力してもよい。

さらに、本実施形態において、デジタルデータＤ１〜Ｄ３は、液晶パネル表示用のＲＧＢ信号であり、デジタルデータＤ４は、液晶パネル表示用輝度信号であった。しかし、本発明はこの構成に限らず、デジタルデータＤ１〜Ｄ４は、これら以外の他の信号でも良く、いずれか１つ以上のデジタルデータがダミーデータであってもよい。

以上詳述したように、本発明に係る多重化処理システムによれば、複数のデジタルデータを多重化した後Ｄ／Ａ変換し、変換後のアナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段を備えたので、Ｄ／Ａ変換器の数を削減するとともに、サンプルホールド時の動作周波数を低下させることができる。これにより、サンプルホールド手段内のバッファアンプとして高性能なものを用いず、所望の多重化数を実現できる。本発明に係る多重化処理システムは、例えばデジタルＩ／Ｆ等の複数のデジタルデータの多重化処理方式を有する液晶パネル用のＲＧＢ信号処理等において有用である。

本発明の一実施形態に係る多重化処理システム１０の構成の一例を示すブロック図である。 図１の多重化部１の詳細構成を示すブロック図である。 図１のクロック調整部４の詳細構成を示すブロック図である。 図１のサンプルホールド部３の詳細構成を示すブロック図である。 図１の多重化制御部５の詳細構成を示すブロック図である。 図１の信号調整部６を構成するノンオーバーラッピング回路のうちの１つのノンオーバーラッピング回路６−１の詳細構成を示すブロック図である。 図１のクロック調整部４及び信号調整部６における動作を説明するためのタイミングチャートである。 本発明の一実施形態に係る多重化処理システム１０の通常動作時の各信号の変化を示すタイミングチャートである。 本発明の一実施形態に係る多重化処理システム１０のＤ１〜Ｄ３同時出力設定時の各信号の変化を示すタイミングチャートである。 本発明の一実施形態に係る多重化処理システム１０を内蔵するデジタルＩ／Ｆ液晶パネル駆動システムの構成を示すブロック図である。 一般的なデジタルＩ／Ｆ液晶パネル駆動システムの構成を示す図である。

符号の説明

１…多重化部、
２…ＤＡＣ部、
３…サンプルホールド部、
４…クロック調整部、
５…多重化制御部、
６…信号調整部、
１０…多重化処理システム、
１２…４入力セレクタ、
３１…３ビットカウンタ、
３２…比較部、
３３…フリップフロップ回路、
３４…セレクタ部、
３５…出力用フリップフロップ回路、
４０ａ〜４０ｄ…分離回路。

Claims (11)

1. 入力される複数のデジタルデータを時分割多重化して多重化データを生成して出力する多重化手段と、
   外部から入力される制御信号及びクロック信号に基づいて複数のサンプルホールド制御信号及び複数のサンプルホールド選択信号を生成して出力する多重化制御手段と、
   入力される前記複数のサンプルホールド制御信号及び前記複数のサンプルホールド選択信号をそれぞれ第１の遅延時間だけ遅延させ、遅延後のサンプルホールド制御信号及び遅延後のサンプルホールド選択信号を出力する信号調整手段と、
   外部から入力される前記クロック信号を第２の遅延時間だけ遅延させ、遅延後のクロック信号を出力するクロック調整手段と、
   前記遅延後のクロック信号に同期して前記多重化データをアナログ信号に変換して出力する変換手段と、
   前記遅延後のサンプルホールド制御信号及び前記遅延後のサンプルホールド選択信号に基づいて、前記アナログ信号に対して並列にサンプルホールドし多重化分離して出力するサンプルホールド手段とを備えたことを特徴とする多重化処理システム。
2. 前記多重化手段は、前記各デジタルデータを前記デジタルデータの数で時分割し、入力される多重化選択信号に基づいて前記時分割した各デジタルデータを順次選択して出力することにより時分割多重化することを特徴とする請求項１記載の多重化処理システム。
3. 前記変換手段は、電流加算型のＤ／Ａ変換器であることを特徴とする請求項１又は２記載の多重化処理システム。
4. 前記サンプルホールド手段は、
   前記複数のデジタルデータと同数の分離回路を備え、
   前記各分離回路は、
   互いに並列に接続され、前記遅延後のサンプルホールド制御信号に基づいて、前記サンプルホールド手段内のすべての各多重化分離用サンプルホールド回路において互いに異なるタイミングで順次、上記アナログ信号をサンプルホールドする複数の多重化分離用サンプルホールド回路と、
   前記複数の多重化分離用サンプルホールド回路の後段に接続され、前記遅延後のサンプルホールド選択信号に基づいて、前記各多重化分離用サンプルホールド回路によってサンプルホールドされたアナログ信号を選択して出力する出力選択回路とを備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載の多重化処理システム。
5. 前記多重化制御手段は、
   前記クロック信号を所定の複数ビット長で計数して前記複数ビット長の計数値を出力する多ビットカウンタと、
   前記出力される計数値と、前記複数ビット長で表される互いに異なる各値とを比較して一致したときにそれぞれ所定値を有する前記複数のサンプルホールド制御信号を発生して出力する第１の比較手段と、
   前記出力される計数値の所定のビット位置の値と、当該ビット位置で取りうる各値とを比較して一致したときにそれぞれ所定値を有する２つの前記サンプルホールド選択信号を発生して出力する第２の比較手段と、
   前記第２の比較手段からの前記各サンプルホールド選択信号を、それぞれ互いに異なる遅延時間だけ遅延させて出力する第１の遅延回路と、
   前記第１の比較手段からの前記各サンプルホールド制御信号と、前記第２の比較手段及び前記第１の遅延回路から入力される前記各サンプルホールド選択信号とを、第３の遅延時間だけ遅延させて出力する第２の遅延回路とを備えたことを特徴とする請求項１乃至４のうちのいずれか１つに記載の多重化処理システム。
6. 前記信号調整手段は、前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号の出力タイミングが互いにオーバーラップしないように、前記アナログ信号と前記遅延後の各サンプルホールド制御信号及び前記遅延後の各サンプルホールド選択信号とのタイミングを調整する複数の第１のノンオーバーラッピング回路を含むことを特徴とする請求項１乃至５のうちのいずれか１つに記載の多重化処理システム。
7. 前記第１のノンオーバーラッピング回路及び前記クロック調整手段は、インバータ回路と、第１及び第２のＮＯＲ論理回路と、第３の遅延回路と、第４の遅延回路とを含み互いに実質的に同様の回路構成を有し、
   前記インバータ回路は入力される信号を反転して出力し、
   前記第１のＮＯＲ論理回路は前記入力される信号と前記第４の遅延回路からの出力信号とに対してＮＯＲ論理演算を実行して当該演算結果の信号を前記第３の遅延回路を介して前記第２のＮＯＲ論理回路に出力し、
   前記第３のＮＯＲ論理回路は前記インバータ回路からの信号と前記第３の遅延回路からの出力信号とに対してＮＯＲ論理演算を実行して当該演算結果の信号を前記第４の遅延回路を介して前記第１のＮＯＲ論理回路に出力することを特徴とする請求項６記載の多重化処理システム。
8. 前記信号調整手段の前記第１の遅延時間は、前記クロック調整手段の第２の遅延時間よりも長いことを特徴とする請求項１乃至７のうちのいずれか１つに記載の多重化処理システム。
9. 前記多重化制御手段は、前記制御信号に基づいて、前記複数のサンプルホールド選択信号のうち少なくとも２つのサンプルホールド選択信号を同時に出力するか否かを制御することを特徴とする請求項１乃至８のいずれか１つに記載の多重化処理システム。
10. 前記各デジタルデータは、液晶パネル表示用のＲＧＢ信号を含むことを特徴とする請求項１乃至９のいずれか１つに記載の多重化処理システム。
11. 前記各デジタルデータは、液晶パネル表示用輝度信号を含むことを特徴とする請求項１乃至９のいずれか１つに記載の多重化処理システム。
    

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