JPH05292052A - ビット多重／バイト多重変換回路 - Google Patents
ビット多重／バイト多重変換回路Info
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- JPH05292052A JPH05292052A JP9672892A JP9672892A JPH05292052A JP H05292052 A JPH05292052 A JP H05292052A JP 9672892 A JP9672892 A JP 9672892A JP 9672892 A JP9672892 A JP 9672892A JP H05292052 A JPH05292052 A JP H05292052A
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Abstract
(57)【要約】
【目的】 本発明はビット多重／バイト多重変換回路に
関し、信号多重度の増減に関係なくビット多重／バイト
多重変換が可能な回路を目的とする。 【構成】 ビット数ｎの１／ｎ周期のパルスLPを出力す
る１／ｎ分周部４と、ビット多重された入力データINを
チャンネル数ｎ×１バイトだけシフトするｎビット・シ
フトレジスタ１と、各シフトデータを受け、Ｈレベルの
ときはＨのＳ信号及びＬレベルのＲ信号を出力し、逆の
ときはＬのＳ信号及びＨのＲ信号を出力するセット／リ
セット制御部７と、パルスLPを入力しＨのときにＳ信号
及びＲ信号の何れかの１ビットだけＨのパルスを出力
し、逆のときはＳ信号及びＲ信号ともにＬを出力するロ
ードタイミング制御部８と、制御部８からのＳ信号及び
Ｒ信号を対応するＦＦに入力し、マスタークロックによ
って順次シフトしてバイト多重データOUT を得る出力シ
フトレジスタ９とにより構成する。
関し、信号多重度の増減に関係なくビット多重／バイト
多重変換が可能な回路を目的とする。 【構成】 ビット数ｎの１／ｎ周期のパルスLPを出力す
る１／ｎ分周部４と、ビット多重された入力データINを
チャンネル数ｎ×１バイトだけシフトするｎビット・シ
フトレジスタ１と、各シフトデータを受け、Ｈレベルの
ときはＨのＳ信号及びＬレベルのＲ信号を出力し、逆の
ときはＬのＳ信号及びＨのＲ信号を出力するセット／リ
セット制御部７と、パルスLPを入力しＨのときにＳ信号
及びＲ信号の何れかの１ビットだけＨのパルスを出力
し、逆のときはＳ信号及びＲ信号ともにＬを出力するロ
ードタイミング制御部８と、制御部８からのＳ信号及び
Ｒ信号を対応するＦＦに入力し、マスタークロックによ
って順次シフトしてバイト多重データOUT を得る出力シ
フトレジスタ９とにより構成する。
Description
【０００１】
【産業上の利用分野】本発明は高次群信号を扱う高次群
多重分離装置におけるビット多重／バイト多重変換回路
に関する。近年の伝送装置における信号多重度の増大は
著しいものがある。特に、ＦＬＭ，ＮＮＩといった光同
期伝送路の普及に伴って、益々増加する傾向にある。信
号多重度が増加することは、伝送速度が高速化すること
を意味し、その結果、高速な信号多重が行える多重伝送
手段が必要となる。
多重分離装置におけるビット多重／バイト多重変換回路
に関する。近年の伝送装置における信号多重度の増大は
著しいものがある。特に、ＦＬＭ，ＮＮＩといった光同
期伝送路の普及に伴って、益々増加する傾向にある。信
号多重度が増加することは、伝送速度が高速化すること
を意味し、その結果、高速な信号多重が行える多重伝送
手段が必要となる。
【０００２】本発明は上述の多重伝送手段を構成するた
めの高速信号多重回路において、従来のビット単位で多
重化するビット多重（BIT INTERLEAVE MUX) データを、
バイト単位で多重化するバイト多重（BYTE INTERLEAVE
MUX)データに変換するビット多重／バイト多重変換（又
は、その逆変換）回路に関するもので、本発明はＳＯＮ
ＥＴ，ＣＣＩＴＴに準拠した装置であるＦＬＭ，ＮＮＩ
等で使用することができる。
めの高速信号多重回路において、従来のビット単位で多
重化するビット多重（BIT INTERLEAVE MUX) データを、
バイト単位で多重化するバイト多重（BYTE INTERLEAVE
MUX)データに変換するビット多重／バイト多重変換（又
は、その逆変換）回路に関するもので、本発明はＳＯＮ
ＥＴ，ＣＣＩＴＴに準拠した装置であるＦＬＭ，ＮＮＩ
等で使用することができる。
【０００３】
【従来の技術】図５は従来例を説明するブロック図であ
り、図６は図５構成の信号タイミングチャートである。
図５において、１は２４ビット・シフトレジスタ、２は
２４ビット・ラッチ回路、３はｎ対１（本例では２４：
１）選択回路、４は１／２４分周回路、５は選択パルス
発生回路、６はフリップ・フロップである。
り、図６は図５構成の信号タイミングチャートである。
図５において、１は２４ビット・シフトレジスタ、２は
２４ビット・ラッチ回路、３はｎ対１（本例では２４：
１）選択回路、４は１／２４分周回路、５は選択パルス
発生回路、６はフリップ・フロップである。
【０００４】図６に示すように、マスタークロックＭＣ
は、図示しないマイクロプロセッサから一定周期で出力
されるクロックであり、全ての信号タイミングはこのマ
スタークロックＭＣを基準として行われる。即ち、この
マスタークロックＭＣは２４ビット・シフトレジスタ
１、１／２４分周回路４、選択パルス発生回路５、フリ
ップ・フロップ６等に入力される。
は、図示しないマイクロプロセッサから一定周期で出力
されるクロックであり、全ての信号タイミングはこのマ
スタークロックＭＣを基準として行われる。即ち、この
マスタークロックＭＣは２４ビット・シフトレジスタ
１、１／２４分周回路４、選択パルス発生回路５、フリ
ップ・フロップ６等に入力される。
【０００５】２４ビット・シフトレジスタ１には入力デ
ータＩＮが、例えば、図示のようなチャンネル順に順次
入力される。このシフトレジスタ１からは、Ｄ０１，Ｄ
０２，−−−，Ｄ２４で示すように、マスタークロック
ＭＣによりシフトされた入力データが出力される。これ
らのデータＤ０１，Ｄ０２，−−−，Ｄ２４は２４ビッ
ト・ラッチ回路３に入力される。一方、１／２４分周回
路４はマスタークロックＭＣの１／２４の周期で制御パ
ルスを２４ビット・ラッチ回路５に供給しており、２４
ビット・ラッチ回路２はこの制御パルスに基づいてラッ
チしたデータＤ０１，Ｄ０２，−−−，Ｄ２４を２４対
１選択回路３に出力する。
ータＩＮが、例えば、図示のようなチャンネル順に順次
入力される。このシフトレジスタ１からは、Ｄ０１，Ｄ
０２，−−−，Ｄ２４で示すように、マスタークロック
ＭＣによりシフトされた入力データが出力される。これ
らのデータＤ０１，Ｄ０２，−−−，Ｄ２４は２４ビッ
ト・ラッチ回路３に入力される。一方、１／２４分周回
路４はマスタークロックＭＣの１／２４の周期で制御パ
ルスを２４ビット・ラッチ回路５に供給しており、２４
ビット・ラッチ回路２はこの制御パルスに基づいてラッ
チしたデータＤ０１，Ｄ０２，−−−，Ｄ２４を２４対
１選択回路３に出力する。
【０００６】また、選択パルス発生回路５は、図示のよ
うに、マスタークロックＭＣに基づいて順次シフトした
選択パルスφ１〜φ２４を、２４対１選択回路３に供給
する。従って、２４対１選択回路３は、この選択パルス
φ１〜φ２４がハイレベルで入力されたときのみ入力デ
ータを出力するので、図示のようにチャンネル毎に多重
化された出力データＯＵＴをフリップ・フロップ６を介
して出力する。なお、本例では多重度ｎ＝３の場合につ
いて説明している。
うに、マスタークロックＭＣに基づいて順次シフトした
選択パルスφ１〜φ２４を、２４対１選択回路３に供給
する。従って、２４対１選択回路３は、この選択パルス
φ１〜φ２４がハイレベルで入力されたときのみ入力デ
ータを出力するので、図示のようにチャンネル毎に多重
化された出力データＯＵＴをフリップ・フロップ６を介
して出力する。なお、本例では多重度ｎ＝３の場合につ
いて説明している。
【０００７】
【発明が解決しようとする課題】上述の従来回路ではｎ
対１選択回路（本例では２４対１選択回路）を使用して
いるため、回路素子による遅延が増大し、多重度ｎの増
大に伴って速度マージンを確保するのが困難となる問題
がある。これを以下に説明する。図７は上述した従来回
路の問題点を説明する信号タイミングチャートである。
図示のように、マスタークロックＭＣのタイミングでデ
ータ１〜４を選択パルスφ１〜φ４により多重化すると
マルチプレックス・データＭＵＸを得る。図中、はデ
ータの変動範囲であり、ｓｐはリタイミングＦＦのセッ
トアップタイム、ｈｄはリタイミングＦＦのホールドタ
イムである。そして、ｓｐ＋ｈｄはリタイミングＦＦの
禁止領域である。
対１選択回路（本例では２４対１選択回路）を使用して
いるため、回路素子による遅延が増大し、多重度ｎの増
大に伴って速度マージンを確保するのが困難となる問題
がある。これを以下に説明する。図７は上述した従来回
路の問題点を説明する信号タイミングチャートである。
図示のように、マスタークロックＭＣのタイミングでデ
ータ１〜４を選択パルスφ１〜φ４により多重化すると
マルチプレックス・データＭＵＸを得る。図中、はデ
ータの変動範囲であり、ｓｐはリタイミングＦＦのセッ
トアップタイム、ｈｄはリタイミングＦＦのホールドタ
イムである。そして、ｓｐ＋ｈｄはリタイミングＦＦの
禁止領域である。
【０００８】ところで、信号の多重度が増大する（即
ち、信号速度が上昇する）と、データのサイクル（１ビ
ット幅）が短くなるばかりか、データ多重を行う回路の
ゲート段数も増大されることになる。図示の従来回路に
おいては、の範囲のデータ幅（１ビット）に対する割
合が増大するため、データをリタイミングするためのフ
リップ・フロップＦＦの禁止領域（ｓｐ＋ｈｄ）内にデ
ータの変化点が入り込んでしまい、データの２度読み、
又はデータの読み飛ばし等が発生し易くなるという問題
がある。
ち、信号速度が上昇する）と、データのサイクル（１ビ
ット幅）が短くなるばかりか、データ多重を行う回路の
ゲート段数も増大されることになる。図示の従来回路に
おいては、の範囲のデータ幅（１ビット）に対する割
合が増大するため、データをリタイミングするためのフ
リップ・フロップＦＦの禁止領域（ｓｐ＋ｈｄ）内にデ
ータの変化点が入り込んでしまい、データの２度読み、
又はデータの読み飛ばし等が発生し易くなるという問題
がある。
【０００９】本発明の目的は信号多重度の増減に関係な
くビット多重／バイト多重変換が可能なビット多重／バ
イト多重変換（又は、その逆変換）回路を提供すること
にある。
くビット多重／バイト多重変換が可能なビット多重／バ
イト多重変換（又は、その逆変換）回路を提供すること
にある。
【００１０】
【課題を解決するための手段及び作用】図１は本発明の
原理構成図である。本発明は、高次群信号を扱う高次群
多重分離装置におけるビット多重／バイト多重変換回路
であって、マスタークロックＭＣに同期してビット数ｎ
の１／ｎ周期のロードパルスＬＰを出力する１／ｎ分周
部４と、ビット多重された入力データＩＮを受け、マス
タークロックＭＣに基づき入力データを、チャンネル数
ｎ×１バイトだけシフトするｎビット・シフトレジスタ
１と、ｎビット・シフトレジスタからの各シフトデータ
を受け、シフトデータがハイレベルＨのときはハイレベ
ルのセット信号Ｓ及びローレベルＬのリセット信号Ｒを
出力し、シフトデータがローレベルのときはローレベル
のセット信号及びハイレベルのリセット信号を出力する
セット／リセット制御部７と、ロードパルスを入力し、
ロードパルスがハイレベルのときに、セット信号及びリ
セット信号の何れかの１ビットだけハイレベルのパルス
を出力し、ロードパルスがローレベルのときはセット信
号及びリセット信号ともにローレベルを出力するロード
タイミング制御部８と、セット／リセット付きの複数の
フリップ・フロップで構成され、ロードタイミング制御
部からのセット信号及びリセット信号を対応するフリッ
プ・フロップに入力し、マスタークロックによって順次
シフトしてバイト多重データＯＵＴを得る出力シフトレ
ジスタ９とを備えることを特徴とする。
原理構成図である。本発明は、高次群信号を扱う高次群
多重分離装置におけるビット多重／バイト多重変換回路
であって、マスタークロックＭＣに同期してビット数ｎ
の１／ｎ周期のロードパルスＬＰを出力する１／ｎ分周
部４と、ビット多重された入力データＩＮを受け、マス
タークロックＭＣに基づき入力データを、チャンネル数
ｎ×１バイトだけシフトするｎビット・シフトレジスタ
１と、ｎビット・シフトレジスタからの各シフトデータ
を受け、シフトデータがハイレベルＨのときはハイレベ
ルのセット信号Ｓ及びローレベルＬのリセット信号Ｒを
出力し、シフトデータがローレベルのときはローレベル
のセット信号及びハイレベルのリセット信号を出力する
セット／リセット制御部７と、ロードパルスを入力し、
ロードパルスがハイレベルのときに、セット信号及びリ
セット信号の何れかの１ビットだけハイレベルのパルス
を出力し、ロードパルスがローレベルのときはセット信
号及びリセット信号ともにローレベルを出力するロード
タイミング制御部８と、セット／リセット付きの複数の
フリップ・フロップで構成され、ロードタイミング制御
部からのセット信号及びリセット信号を対応するフリッ
プ・フロップに入力し、マスタークロックによって順次
シフトしてバイト多重データＯＵＴを得る出力シフトレ
ジスタ９とを備えることを特徴とする。
【００１１】そして、セット／リセット制御部７は、ｎ
ビット・シフトレジスタの各出力に対応して複数のセッ
ト／リセット制御回路Ｓ／Ｒ−ＣＮＴを有し、各セット
／リセット制御回路は１個のインバータＩＮＶで構成さ
れ、また、ロードタイミング制御部８は、各セット／リ
セット制御回路に対応して複数のロードタイミング制御
回路ＬＴ−ＣＮＴを有し、各ロードタイミング制御回路
は２個のＡＮＤゲートで構成され、一方のＡＮＤゲート
の一方の入力は２４ビット・シフトレジスタからの各出
力を直接受け、他方のＡＮＤゲートの一方の入力はイン
バータの出力を受け、かつ何れのＡＮＤゲートもロード
パルスを受けるようになっている。
ビット・シフトレジスタの各出力に対応して複数のセッ
ト／リセット制御回路Ｓ／Ｒ−ＣＮＴを有し、各セット
／リセット制御回路は１個のインバータＩＮＶで構成さ
れ、また、ロードタイミング制御部８は、各セット／リ
セット制御回路に対応して複数のロードタイミング制御
回路ＬＴ−ＣＮＴを有し、各ロードタイミング制御回路
は２個のＡＮＤゲートで構成され、一方のＡＮＤゲート
の一方の入力は２４ビット・シフトレジスタからの各出
力を直接受け、他方のＡＮＤゲートの一方の入力はイン
バータの出力を受け、かつ何れのＡＮＤゲートもロード
パルスを受けるようになっている。
【００１２】
【実施例】図２は本発明の一実施例構成図である。図２
において、１は２４ビット・シフトレジスタであり、ビ
ット多重されたデータをチャンネル数×１バイトだけシ
フトする。本図ではチャンネル数＝３の場合を例にとっ
て説明しているため２４ビットシフトとなる。また、４
は１／２４分周回路であり、例えば、カウンタで構成さ
れ、マスタークロックＭＣの１／２４の周期でロードパ
ルスＬＰを発生する。
において、１は２４ビット・シフトレジスタであり、ビ
ット多重されたデータをチャンネル数×１バイトだけシ
フトする。本図ではチャンネル数＝３の場合を例にとっ
て説明しているため２４ビットシフトとなる。また、４
は１／２４分周回路であり、例えば、カウンタで構成さ
れ、マスタークロックＭＣの１／２４の周期でロードパ
ルスＬＰを発生する。
【００１３】７はセット／リセット制御部であり、２４
ビット・シフトレジスタの各出力Ｑ０１，Ｑ０２，−−
−，Ｑ２４に対応してセット／リセット制御回路Ｓ／Ｒ
−ＣＮＴを備え、２４ビット・シフトレジスタ１から出
力されたデータＱ０１，Ｑ０２，−−−，Ｑ２４がハイ
レベル“Ｈ”ならばらばセット信号Ｓ＝Ｈ，リセット信
号Ｒ＝Ｌとし、２４ビット・シフトレジスタ１から出力
されたデータＱ０１，Ｑ０２，−−−，Ｑ２４がローレ
ベル“Ｌ”ならば、セット信号Ｓ＝Ｌ，リセット信号Ｒ
＝Ｈを出力する。
ビット・シフトレジスタの各出力Ｑ０１，Ｑ０２，−−
−，Ｑ２４に対応してセット／リセット制御回路Ｓ／Ｒ
−ＣＮＴを備え、２４ビット・シフトレジスタ１から出
力されたデータＱ０１，Ｑ０２，−−−，Ｑ２４がハイ
レベル“Ｈ”ならばらばセット信号Ｓ＝Ｈ，リセット信
号Ｒ＝Ｌとし、２４ビット・シフトレジスタ１から出力
されたデータＱ０１，Ｑ０２，−−−，Ｑ２４がローレ
ベル“Ｌ”ならば、セット信号Ｓ＝Ｌ，リセット信号Ｒ
＝Ｈを出力する。
【００１４】８はロードタイミング制御部であり、各セ
ット／リセット制御回路に対応してロードタイミング制
御回路ＬＴ−ＣＮＴを備える。このロードタイミング制
御部は、１／ｎ分周回路４で作成されたロードパルスＬ
Ｐに従って、セット／リセット制御部７からのセット／
リセット信号に制御を加えるべく、ロードパルスＬＰが
“Ｈ”のときに、セット／リセット信号の何れかの１ビ
ットだけ“Ｈ”のパルスを出力し、１／ｎ分周回路４か
らのロードパルスＬＰが“Ｌ”のときはセット／リセッ
ト信号の両方とも“Ｌ”を出力する。つまり、セット／
リセット信号が共に“Ｈ”とならないようにしている。
ット／リセット制御回路に対応してロードタイミング制
御回路ＬＴ−ＣＮＴを備える。このロードタイミング制
御部は、１／ｎ分周回路４で作成されたロードパルスＬ
Ｐに従って、セット／リセット制御部７からのセット／
リセット信号に制御を加えるべく、ロードパルスＬＰが
“Ｈ”のときに、セット／リセット信号の何れかの１ビ
ットだけ“Ｈ”のパルスを出力し、１／ｎ分周回路４か
らのロードパルスＬＰが“Ｌ”のときはセット／リセッ
ト信号の両方とも“Ｌ”を出力する。つまり、セット／
リセット信号が共に“Ｈ”とならないようにしている。
【００１５】９は出力シフトレジスタであり、セット／
リセット付きのフリップ・フロップＦＦを２４段設けて
構成される。各フリップ・フロップのセット／リセット
端子には、ロードタイミング制御部８からのセット／リ
セット信号がそれぞれ入力される。また、この時のビッ
トの並びが、バイト多重データの並びとなるように配列
されている。即ち、ここでは１／２４分周回路４からの
ロードパルスＬＰで各フリップ・フロップにデータをラ
ッチし、そのデータをマスタークロックＭＣによりシフ
トして読み出す。
リセット付きのフリップ・フロップＦＦを２４段設けて
構成される。各フリップ・フロップのセット／リセット
端子には、ロードタイミング制御部８からのセット／リ
セット信号がそれぞれ入力される。また、この時のビッ
トの並びが、バイト多重データの並びとなるように配列
されている。即ち、ここでは１／２４分周回路４からの
ロードパルスＬＰで各フリップ・フロップにデータをラ
ッチし、そのデータをマスタークロックＭＣによりシフ
トして読み出す。
【００１６】図３は本発明のセット／リセット制御回路
及びロードタイミング制御回路の具体的回路例である。
図示のように、各セット／リセット制御回路はインバー
タ１個で構成され、各ロードタイミング制御回路はＡＮ
Ｄゲート２個で構成される。２４ビット・シフトレジス
タの各出力は一方のＡＮＤゲートには直接入力され、他
方のＡＮＤゲートにはインバータＩＮＶにより反転して
入力される。この場合、直接入力の側はセット信号とな
り、インバータを介した側はリセット信号となる。
及びロードタイミング制御回路の具体的回路例である。
図示のように、各セット／リセット制御回路はインバー
タ１個で構成され、各ロードタイミング制御回路はＡＮ
Ｄゲート２個で構成される。２４ビット・シフトレジス
タの各出力は一方のＡＮＤゲートには直接入力され、他
方のＡＮＤゲートにはインバータＩＮＶにより反転して
入力される。この場合、直接入力の側はセット信号とな
り、インバータを介した側はリセット信号となる。
【００１７】ＡＮＤゲートで構成されているので、例え
ば、ロードパルスＬＰが“Ｈ”のときには、セット／リ
セット信号の何れかの１ビットだけ“Ｈ”のパルスを出
力し、１／ｎ分周回路４からのロードパルスＬＰが
“Ｌ”のときはセット／リセット信号の両方とも“Ｌ”
を出力する。つまり、セット／リセット信号が共に
“Ｈ”とならないようにしている。
ば、ロードパルスＬＰが“Ｈ”のときには、セット／リ
セット信号の何れかの１ビットだけ“Ｈ”のパルスを出
力し、１／ｎ分周回路４からのロードパルスＬＰが
“Ｌ”のときはセット／リセット信号の両方とも“Ｌ”
を出力する。つまり、セット／リセット信号が共に
“Ｈ”とならないようにしている。
【００１８】図４は本発明の動作を説明するタイミング
チャートである。マスタークロックＭＣは前述のよう
に、図示しないマイクロプロセッサから供給される。２
４ビット・シフトレジスタ１からの出力Ｑ０１，Ｑ０
２，−−−，Ｑ２４は図６で説明した従来の信号タイミ
ングチャートにおける出力Ｄ０１，Ｄ０２，−−−，Ｄ
２４と同様である。そして、ロードタイミング制御回路
からのセット／リセット信号の“Ｈ”と“Ｌ”に応じて
出力シフトレジスタ９からシリアルに多重化された出力
データＯＵＴを得る。
チャートである。マスタークロックＭＣは前述のよう
に、図示しないマイクロプロセッサから供給される。２
４ビット・シフトレジスタ１からの出力Ｑ０１，Ｑ０
２，−−−，Ｑ２４は図６で説明した従来の信号タイミ
ングチャートにおける出力Ｄ０１，Ｄ０２，−−−，Ｄ
２４と同様である。そして、ロードタイミング制御回路
からのセット／リセット信号の“Ｈ”と“Ｌ”に応じて
出力シフトレジスタ９からシリアルに多重化された出力
データＯＵＴを得る。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
データ多重部をｎ対１選択回路で構成することなく、マ
スタークロックに基づきシフトレジスタにより多重化す
るため、速度マージンに対して有利で高速動作に対応可
能なビット多重／バイト多重変換回路、又はその逆変換
回路を提供することができる。
データ多重部をｎ対１選択回路で構成することなく、マ
スタークロックに基づきシフトレジスタにより多重化す
るため、速度マージンに対して有利で高速動作に対応可
能なビット多重／バイト多重変換回路、又はその逆変換
回路を提供することができる。
【図１】本発明の原理構成図である。
【図２】本発明の一実施例構成図である。
【図３】本発明のセット／リセット制御回路及びロード
タイミング制御回路の具体的回路例である。
タイミング制御回路の具体的回路例である。
【図４】本発明の動作を説明するタイミングチャートで
ある。
ある。
【図５】従来例を説明するブロック図である。
【図６】図５構成の信号タイミングチャートである。
【図７】従来回路の問題点を説明する信号タイミングチ
ャートである。
ャートである。
１…２４ビット・シフトレジスタ ２…２４ビット・ラッチ回路 ３…２４対１選択回路 ４…１／２４分周回路 ５…選択パルス発生回路 ６…フリップ・フロップ ７…セット／リセット制御部 ８…ロードタイミング制御部 ９…出力シフトレジスタ
Claims (3)
- 【請求項１】高次群信号を扱う高次群多重分離装置にお
けるビット多重／バイト多重変換回路において、 マスタークロック（ＭＣ）に同期してビット数ｎの１／
ｎ周期のロードパルス（ＬＰ）を出力する１／ｎ分周部
（４）と、 ビット多重された入力データ（ＩＮ）を受け、該マスタ
ークロック（ＭＣ）に基づき該入力データを、チャンネ
ル数ｎ×１バイトだけシフトするｎビット・シフトレジ
スタ（１）と、 該ｎビット・シフトレジスタからの各シフトデータを受
け、該シフトデータがハイレベル（Ｈ）のときはハイレ
ベルのセット信号（Ｓ）及びローレベル（Ｌ）のリセッ
ト信号（Ｒ）を出力し、該シフトデータがローレベルの
ときはローレベルのセット信号及びハイレベルのリセッ
ト信号を出力するセット／リセット制御部（７）と、 該ロードパルスを入力し、該ロードパルスがハイレベル
のときに、該セット信号及びリセット信号の何れかの１
ビットだけハイレベルのパルスを出力し、該ロードパル
スがローレベルのときはセット信号及びリセット信号と
もにローレベルを出力するロードタイミング制御部
（８）と、 セット／リセット付きの複数のフリップ・フロップで構
成され、該ロードタイミング制御部からのセット信号及
びリセット信号を対応するフリップ・フロップに入力
し、該マスタークロックによって順次シフトしてバイト
多重データ（ＯＵＴ）を得る出力シフトレジスタ（９）
と、 を具備することを特徴とする高次群多重分離装置におけ
るビット多重／バイト多重変換回路。 - 【請求項２】 該セット／リセット制御部（７）は、該
ｎビット・シフトレジスタの各出力に対応して複数のセ
ット／リセット制御回路（Ｓ／Ｒ−ＣＮＴ）を有し、各
セット／リセット制御回路は１個のインバータ（ＩＮ
Ｖ）で構成される請求項１に記載のビット多重／バイト
多重変換回路。 - 【請求項３】 該ロードタイミング制御部（８）は、該
各セット／リセット制御回路に対応して複数のロードタ
イミング制御回路（ＬＴ−ＣＮＴ）を有し、各ロードタ
イミング制御回路は２個のＡＮＤゲートで構成され、一
方のＡＮＤゲートの一方の入力は該２４ビット・シフト
レジスタからの各出力を直接受け、他方のＡＮＤゲート
の一方の入力は該インバータの出力を受け、かつ何れの
ＡＮＤゲートも該ロードパルスを受けるようになってい
る請求項１又は２に記載のビット多重／バイト多重変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9672892A JPH05292052A (ja) | 1992-04-16 | 1992-04-16 | ビット多重／バイト多重変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9672892A JPH05292052A (ja) | 1992-04-16 | 1992-04-16 | ビット多重／バイト多重変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05292052A true JPH05292052A (ja) | 1993-11-05 |
Family
ID=14172797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9672892A Withdrawn JPH05292052A (ja) | 1992-04-16 | 1992-04-16 | ビット多重／バイト多重変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05292052A (ja) |
-
1992
- 1992-04-16 JP JP9672892A patent/JPH05292052A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |