JPH0645936A - アナログ・デジタル変換方式 - Google Patents
アナログ・デジタル変換方式Info
- Publication number
- JPH0645936A JPH0645936A JP6158992A JP6158992A JPH0645936A JP H0645936 A JPH0645936 A JP H0645936A JP 6158992 A JP6158992 A JP 6158992A JP 6158992 A JP6158992 A JP 6158992A JP H0645936 A JPH0645936 A JP H0645936A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- circuit
- selector
- signal
- data
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Abstract
(57)【要約】
【目的】A・D変換部の動作周波数を下げ、回路の実現
を容易にすることにある。 【構成】信号電圧を保持するN個のSH回路1と、N個
のA・D変換部2と、これらA・D変換部2の出力の一
つを選択するセレクタ4と、このセレクタ4の出力を保
持するデータ保持回路5とを有する。第1のSH回路1
と第1のA・D変換部2から成る第1の変換部3Aで入
力信号INを標本化する。次に、第2の変換部3Bで入
力信号を標本化し、順次第Nの変換部3Nまで入力信号
を標本化する。これら第1〜第(N−1)の変換部3A
〜3(N−1)が標本化している間に第Nの変換部3N
で標本化信号をA・D変換し、その変換結果をセレクタ
4を通してデータ保持回路5に保持する。次に、第2〜
第Nの変換部3B〜3Nが標本化している間に第1の変
換部3Aで標本化信号をA・D変換し、その変換結果を
セレクタ4を通してデータ保持回路5に保持する。この
ように、順次第1〜第Nの変換部3A〜3Nを使ってデ
ータ変換する。
を容易にすることにある。 【構成】信号電圧を保持するN個のSH回路1と、N個
のA・D変換部2と、これらA・D変換部2の出力の一
つを選択するセレクタ4と、このセレクタ4の出力を保
持するデータ保持回路5とを有する。第1のSH回路1
と第1のA・D変換部2から成る第1の変換部3Aで入
力信号INを標本化する。次に、第2の変換部3Bで入
力信号を標本化し、順次第Nの変換部3Nまで入力信号
を標本化する。これら第1〜第(N−1)の変換部3A
〜3(N−1)が標本化している間に第Nの変換部3N
で標本化信号をA・D変換し、その変換結果をセレクタ
4を通してデータ保持回路5に保持する。次に、第2〜
第Nの変換部3B〜3Nが標本化している間に第1の変
換部3Aで標本化信号をA・D変換し、その変換結果を
セレクタ4を通してデータ保持回路5に保持する。この
ように、順次第1〜第Nの変換部3A〜3Nを使ってデ
ータ変換する。
Description
【0001】
【産業上の利用分野】本発明はアナログ・デジタル変換
方式(以下、A・D変換方式と称す)に関し、特に複数
の低速のA・D変換部を用いた高速のA・D変換方式に
関する。
方式(以下、A・D変換方式と称す)に関し、特に複数
の低速のA・D変換部を用いた高速のA・D変換方式に
関する。
【0002】
【従来の技術】従来のA・D変換方式について、図5お
よび図6を参照して説明する。
よび図6を参照して説明する。
【0003】図5は従来の一例を示すA・D変換回路の
ブロック図である。図5に示すように、従来のA・D変
換回路はアナログ信号を標本化するサンプルホールド回
路1と、A・D変換部2と、変換データを保持するデー
タ保持回路5およびタイミング発生回路6とを有してい
る。かかる変換回路においては、信号成分の2倍以上の
標本化周期で標本化を行うと同時に、同じ周期でA・D
変換部を動作させている。すなわち、入力端子INに印
加されたアナログ信号はクロック発生回路6からのクロ
ックに同期して、SH回路1で一旦保持する。しかる
後、A・D変換部2でアナログ信号はデジタル信号に変
換され、データ保持回路5で一周期の間保持され、出力
端子OUTから出力される。
ブロック図である。図5に示すように、従来のA・D変
換回路はアナログ信号を標本化するサンプルホールド回
路1と、A・D変換部2と、変換データを保持するデー
タ保持回路5およびタイミング発生回路6とを有してい
る。かかる変換回路においては、信号成分の2倍以上の
標本化周期で標本化を行うと同時に、同じ周期でA・D
変換部を動作させている。すなわち、入力端子INに印
加されたアナログ信号はクロック発生回路6からのクロ
ックに同期して、SH回路1で一旦保持する。しかる
後、A・D変換部2でアナログ信号はデジタル信号に変
換され、データ保持回路5で一周期の間保持され、出力
端子OUTから出力される。
【0004】図6は図5における回路動作を説明するた
めのタイミング図である。図6に示すように、入力信号
INに対し、サンプルクロックは標本化タイミングを示
すクロックである。SH回路1からは階段状のサンプル
ホールド出力が出力され、それがA・D変換部2で変換
される。この変換出力がデータ保持回路5で保持され
る。要するに、入力信号INは信号成分の2倍以上の周
期のサンプルクロックで標本化され、A・D変換部2で
は標本化周期以内でA・D変換をしなくてはならない。
めのタイミング図である。図6に示すように、入力信号
INに対し、サンプルクロックは標本化タイミングを示
すクロックである。SH回路1からは階段状のサンプル
ホールド出力が出力され、それがA・D変換部2で変換
される。この変換出力がデータ保持回路5で保持され
る。要するに、入力信号INは信号成分の2倍以上の周
期のサンプルクロックで標本化され、A・D変換部2で
は標本化周期以内でA・D変換をしなくてはならない。
【0005】
【発明が解決しようとする課題】上述した従来のA・D
変換方式は、アナログ入力信号が高速になればなるほど
高速のAD変換部を必要とし、そのための動作周波数は
信号周波数の2倍以上に高速になるので、回路の実現が
困難になるという欠点がある。
変換方式は、アナログ入力信号が高速になればなるほど
高速のAD変換部を必要とし、そのための動作周波数は
信号周波数の2倍以上に高速になるので、回路の実現が
困難になるという欠点がある。
【0006】本発明の目的は、かかるA・D変換部の動
作周波数を下げ、経済的にして回路の実現を容易にする
A・D変換方式を提供することにある。
作周波数を下げ、経済的にして回路の実現を容易にする
A・D変換方式を提供することにある。
【0007】
【課題を解決するための手段】本発明のA・D変換方式
は、アナログ信号を入力しその信号電圧を保持するサン
プルホールド回路および前記サンプルホールド回路に接
続されたA/D変換部をそれぞれ備えた第1乃至第Nの
変換部と、前記N個のA/D変換部の出力の一つを選択
するセレクタと、前記セレクタの出力データを保持する
データ保持回路と、前記各回路の同期をとるタイミング
発生回路とを有し、第1のサンプルホールド回路と第1
のA/D変換部から成る前記第1の変換部で入力信号を
標本化してから前記第2の変換部で入力信号を標本化
し、順次前記第Nの変換部まで入力信号を標本化する一
方、前記第1〜第(N−1)の変換部が標本化している
間に前記第Nの変換部で標本化信号をA/D変換しその
変換結果を前記セレクタを通して前記データ保持回路に
保持し、前記第2〜第Nの変換部が標本化している間に
前記第1の変換部で標本化信号をA/D変換しその変換
結果を前記セレクタを通して前記データ保持回路に保持
するようにし、順次第1〜第Nの変換部を用いてデータ
変換するように構成される。
は、アナログ信号を入力しその信号電圧を保持するサン
プルホールド回路および前記サンプルホールド回路に接
続されたA/D変換部をそれぞれ備えた第1乃至第Nの
変換部と、前記N個のA/D変換部の出力の一つを選択
するセレクタと、前記セレクタの出力データを保持する
データ保持回路と、前記各回路の同期をとるタイミング
発生回路とを有し、第1のサンプルホールド回路と第1
のA/D変換部から成る前記第1の変換部で入力信号を
標本化してから前記第2の変換部で入力信号を標本化
し、順次前記第Nの変換部まで入力信号を標本化する一
方、前記第1〜第(N−1)の変換部が標本化している
間に前記第Nの変換部で標本化信号をA/D変換しその
変換結果を前記セレクタを通して前記データ保持回路に
保持し、前記第2〜第Nの変換部が標本化している間に
前記第1の変換部で標本化信号をA/D変換しその変換
結果を前記セレクタを通して前記データ保持回路に保持
するようにし、順次第1〜第Nの変換部を用いてデータ
変換するように構成される。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の第一の実施例を示すA・D
変換回路のブロック図である。図1に示すように、本実
施例は、入力端子INからのアナログ信号電圧を保持す
るサンプルホールド回路1およびA・D変換部2からな
る第1〜第Nの変換部3A〜3Nと、N個のA・D変換
部3A〜3Nの出力の一つを選択するセレクタ4と、こ
のセレクタ4の出力データを保持するデータ保持回路5
と、タイミング発生回路6とを有している。第1のサン
プルホールド回路1および第1のA・D変換部2から成
る第1の変換部3Aで入力信号を標本化後、第2の変換
部3Bで入力信号を標本化する。順次、第Nの変換部3
Nまで入力信号を標本化し、第1〜〔N−1〕の変換部
3A〜3(N−1)が標本化している間に第Nの変換部
3Nで標本化信号をA・D変換する。このA・D変換結
果はセレクタ4を通してデータ保持回路5に保持され
る。次に、第2〜Nの変換回路が標本化している間に第
1の変換部3Aで標本化信号をA・D変換し、その変換
結果をセレクタ4を通してデータ保持回路4に保持す
る。順次、第1〜Nの変換部3A〜3Nを使ってデータ
変換するようにし、入力信号の標本化を複数のサンプル
ホールド回路1とA・D変換部2を順次変えながらデジ
タルデータに変換する。
て説明する。図1は本発明の第一の実施例を示すA・D
変換回路のブロック図である。図1に示すように、本実
施例は、入力端子INからのアナログ信号電圧を保持す
るサンプルホールド回路1およびA・D変換部2からな
る第1〜第Nの変換部3A〜3Nと、N個のA・D変換
部3A〜3Nの出力の一つを選択するセレクタ4と、こ
のセレクタ4の出力データを保持するデータ保持回路5
と、タイミング発生回路6とを有している。第1のサン
プルホールド回路1および第1のA・D変換部2から成
る第1の変換部3Aで入力信号を標本化後、第2の変換
部3Bで入力信号を標本化する。順次、第Nの変換部3
Nまで入力信号を標本化し、第1〜〔N−1〕の変換部
3A〜3(N−1)が標本化している間に第Nの変換部
3Nで標本化信号をA・D変換する。このA・D変換結
果はセレクタ4を通してデータ保持回路5に保持され
る。次に、第2〜Nの変換回路が標本化している間に第
1の変換部3Aで標本化信号をA・D変換し、その変換
結果をセレクタ4を通してデータ保持回路4に保持す
る。順次、第1〜Nの変換部3A〜3Nを使ってデータ
変換するようにし、入力信号の標本化を複数のサンプル
ホールド回路1とA・D変換部2を順次変えながらデジ
タルデータに変換する。
【0009】図2は図1における回路動作を説明するた
めの各部信号のタイミング図である。図2に示すよう
に、ここではN=4の場合を例にとり、4つのサンプル
ホールド回路1のクロックタイミングと、4つのA・D
変換部3の出力タイミングと、データ保持回路5の出力
タイミングとを示す。まず、入力端子INに入力された
信号は、タイミング発生回路6からのクロックにより第
1のサンプルホールド回路から第4のサンプルホールド
回路へと順次標本化される。これら4つのサンプルホー
ルド回路で保持された電圧が4つのA・D変換部2でデ
ジタルデータに変換されるタイミングを変換部出力の
(1)〜(8)に示す。これらA・D変換部2からの出
力をセレクタ4を通してデータ保持回路5に保持される
タイミングをOUTに示す。例えば、入力端子INに印
加された信号は、第1のサンプルホールドクロックによ
りサンプルホールド回路1で保持され、第1のA・D変
換部出力の(1)の期間以内にA・D変換部2でデジタ
ルデータに変換される。この変換データはセレクタ4を
通して出力OUTの(1)の期間にデータ保持回路5に
保持され、出力端子OUTから出力される。以下、同様
出力OUTの(2)〜(8)の期間にデータが出力され
る。
めの各部信号のタイミング図である。図2に示すよう
に、ここではN=4の場合を例にとり、4つのサンプル
ホールド回路1のクロックタイミングと、4つのA・D
変換部3の出力タイミングと、データ保持回路5の出力
タイミングとを示す。まず、入力端子INに入力された
信号は、タイミング発生回路6からのクロックにより第
1のサンプルホールド回路から第4のサンプルホールド
回路へと順次標本化される。これら4つのサンプルホー
ルド回路で保持された電圧が4つのA・D変換部2でデ
ジタルデータに変換されるタイミングを変換部出力の
(1)〜(8)に示す。これらA・D変換部2からの出
力をセレクタ4を通してデータ保持回路5に保持される
タイミングをOUTに示す。例えば、入力端子INに印
加された信号は、第1のサンプルホールドクロックによ
りサンプルホールド回路1で保持され、第1のA・D変
換部出力の(1)の期間以内にA・D変換部2でデジタ
ルデータに変換される。この変換データはセレクタ4を
通して出力OUTの(1)の期間にデータ保持回路5に
保持され、出力端子OUTから出力される。以下、同様
出力OUTの(2)〜(8)の期間にデータが出力され
る。
【0010】図3は本発明の第二の実施例を示すA・D
変換回路のブロック図である。図3に示すように、本実
施例は入力端子INに接続されたサンプルホールド回路
1およびA・D変換部2からなる第1〜第Nの変換部3
A〜3Nと、並列データから直列データに変換するP・
S変換回路7と、セレクタ4およびタイミング発生回路
6とを有し、セレクタ4の出力を出力端子OUTに直結
している。
変換回路のブロック図である。図3に示すように、本実
施例は入力端子INに接続されたサンプルホールド回路
1およびA・D変換部2からなる第1〜第Nの変換部3
A〜3Nと、並列データから直列データに変換するP・
S変換回路7と、セレクタ4およびタイミング発生回路
6とを有し、セレクタ4の出力を出力端子OUTに直結
している。
【0011】図4は図3における回路動作を説明するた
めの各部信号のタイミング図である。図4に示すよう
に、ここでもN=4の場合を例にとって説明する。第1
乃至第4のサンプル・ホールドクロックはサンプルホー
ルド回路1のクロックタイミングであり、A・D変換出
力は第1のA・D変換部3Aの出力タイミング、パラレ
ル・ロードパルスは第1のA・D変換部3Aに対応した
第1のP・S変換部7Aのパラレルデータロードパル
ス、P・S変換クロックはP・S変換部7A〜7Nのク
ロック、OUTはセレクタ4からのデータ出力タイミン
グをそれぞれ示す。まず、入力端子INに入力された信
号は、タイミング発生回路6からのクロックにより第1
の変換部3Aのサンプルホールド回路1から第Nの変換
部3Nのサンプルホールド回路へと順次標本化される。
このタイミングは、図4のサンプルホールドクロック第
1〜第4に示す。これらのサンプルホールド回路1で保
持された電圧が第1のA・D変換部2でデジタルデータ
に変換されるタイミングは図4のA・D変換出力に示す
とおりである。また、第1のA・D変換部2からの出力
をP・S変換部7Aでパラレル・シリアル変換した後、
セレクタ4を通して出力端子OUTに出力するタイミン
グは図4のOUTに示すとおりである。例えば、図3の
入力端子INに印加された信号は、図4に示すタイミン
グにより第1の変換部3Aのサンプルホールド回路1で
保持し、図4のA・D変換出力における“1”の期間以
内に、第1の変換部3AのA・D変換部2でデジタルデ
ータに変換する。この変換されたデータはパラレル・シ
リアル変換部7Aに入力される。この入力されるタイミ
ングは図4に示すパラレル・ロードパルスがロウレベル
のタイミングでP・S変換クロックの立ち上がりに同期
して入力され、セレクタ4を通して出力端子OUTから
出力される。
めの各部信号のタイミング図である。図4に示すよう
に、ここでもN=4の場合を例にとって説明する。第1
乃至第4のサンプル・ホールドクロックはサンプルホー
ルド回路1のクロックタイミングであり、A・D変換出
力は第1のA・D変換部3Aの出力タイミング、パラレ
ル・ロードパルスは第1のA・D変換部3Aに対応した
第1のP・S変換部7Aのパラレルデータロードパル
ス、P・S変換クロックはP・S変換部7A〜7Nのク
ロック、OUTはセレクタ4からのデータ出力タイミン
グをそれぞれ示す。まず、入力端子INに入力された信
号は、タイミング発生回路6からのクロックにより第1
の変換部3Aのサンプルホールド回路1から第Nの変換
部3Nのサンプルホールド回路へと順次標本化される。
このタイミングは、図4のサンプルホールドクロック第
1〜第4に示す。これらのサンプルホールド回路1で保
持された電圧が第1のA・D変換部2でデジタルデータ
に変換されるタイミングは図4のA・D変換出力に示す
とおりである。また、第1のA・D変換部2からの出力
をP・S変換部7Aでパラレル・シリアル変換した後、
セレクタ4を通して出力端子OUTに出力するタイミン
グは図4のOUTに示すとおりである。例えば、図3の
入力端子INに印加された信号は、図4に示すタイミン
グにより第1の変換部3Aのサンプルホールド回路1で
保持し、図4のA・D変換出力における“1”の期間以
内に、第1の変換部3AのA・D変換部2でデジタルデ
ータに変換する。この変換されたデータはパラレル・シ
リアル変換部7Aに入力される。この入力されるタイミ
ングは図4に示すパラレル・ロードパルスがロウレベル
のタイミングでP・S変換クロックの立ち上がりに同期
して入力され、セレクタ4を通して出力端子OUTから
出力される。
【0012】
【発明の効果】以上説明したように、本発明のA・D変
換方式は、サンプルホールド回路およびA・D変換部を
それぞれに備えた複数個の変換部とセレクタ等を設け、
順次第1〜第Nの変換部を使ってデータ変換することに
より、A・D変換部の変換時間をN倍に延ばすことがで
き、A・D変換回路の動作周波数を下げられるので、C
MOS等の低速で消費電力を生かせるプロセスを用いる
ことができ、回路の実現を容易にするという効果があ
る。また、本発明はA・D変換出力をパラレル・シリア
ル変換することにより、信号線の数を減らすこともでき
るという効果がある。
換方式は、サンプルホールド回路およびA・D変換部を
それぞれに備えた複数個の変換部とセレクタ等を設け、
順次第1〜第Nの変換部を使ってデータ変換することに
より、A・D変換部の変換時間をN倍に延ばすことがで
き、A・D変換回路の動作周波数を下げられるので、C
MOS等の低速で消費電力を生かせるプロセスを用いる
ことができ、回路の実現を容易にするという効果があ
る。また、本発明はA・D変換出力をパラレル・シリア
ル変換することにより、信号線の数を減らすこともでき
るという効果がある。
【図1】本発明の第一の実施例を示すA・D変換回路の
ブロック図である。
ブロック図である。
【図2】図1における回路動作を説明するための各部信
号のタイミング図である。
号のタイミング図である。
【図3】本発明の第二の実施例を示すA・D変換回路の
ブロック図である。
ブロック図である。
【図4】図3における回路動作を説明するための各部信
号のタイミング図である。
号のタイミング図である。
【図5】従来の一例を示すA・D変換回路のブロック図
である。
である。
【図6】図5における回路動作を説明するための各部信
号のタイミング図である。
号のタイミング図である。
1 サンプル・ホールド回路(SH) 2 アナログ・デジタル変換部(AD) 3A〜3N 第1〜第Nの変換部 4 セレクタ 5 データ保持回路 6 タイミング発生回路 7A〜7N パラレル・シリアル(P・S)変換部 IN アナログ入力 OUT デジタル出力
Claims (1)
- 【請求項1】 アナログ信号を入力しその信号電圧を保
持するサンプルホールド回路および前記サンプルホール
ド回路に接続されたA/D変換部をそれぞれ備えた第1
乃至第Nの変換部と、前記N個のA/D変換部の出力の
一つを選択するセレクタと、前記セレクタの出力データ
を保持するデータ保持回路と、前記各回路の同期をとる
タイミング発生回路とを有し、第1のサンプルホールド
回路と第1のA/D変換部から成る前記第1の変換部で
入力信号を標本化してから前記第2の変換部で入力信号
を標本化し、順次前記第Nの変換部まで入力信号を標本
化する一方、前記第1〜第(N−1)の変換部が標本化
している間に前記第Nの変換部で標本化信号をA/D変
換しその変換結果を前記セレクタを通して前記データ保
持回路に保持し、前記第2〜第Nの変換部が標本化して
いる間に前記第1の変換部で標本化信号をA/D変換し
その変換結果を前記セレクタを通して前記データ保持回
路に保持するようにし、順次第1〜第Nの変換部を用い
てデータ変換することを特徴とするアナログ・デジタル
変換方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6158992A JPH0645936A (ja) | 1992-03-18 | 1992-03-18 | アナログ・デジタル変換方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6158992A JPH0645936A (ja) | 1992-03-18 | 1992-03-18 | アナログ・デジタル変換方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0645936A true JPH0645936A (ja) | 1994-02-18 |
Family
ID=13175491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6158992A Withdrawn JPH0645936A (ja) | 1992-03-18 | 1992-03-18 | アナログ・デジタル変換方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0645936A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US9331708B2 (en) | 2013-03-08 | 2016-05-03 | Anacatum Design Ab | Estimation of imperfections of a time-interleaved analog-to-digital converter |
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CN112019992A (zh) * | 2019-05-29 | 2020-12-01 | 瑞昱半导体股份有限公司 | 支持多声道输入功能的音频处理电路 |
-
1992
- 1992-03-18 JP JP6158992A patent/JPH0645936A/ja not_active Withdrawn
Cited By (11)
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