JP3720178B2 - デジタル演算処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル演算処理装置に係わり、特に、高速な演算速度が要求されるデジタル演算装置に関する。
【０００２】
【従来の技術】
従来、高速演算制御装置には以下の例がある。
（１）特開平５−２５８７０３号公報に示されている公知例では、高速制御出力演算をデジタル演算器で行わず、アナログ回路を用いて制御出力を行って高速制御に対応している。
【０００３】
（２）特開平５−２２６２３４号公報に示されている電子線描画装置では、演算器としてのＤＳＰを組み合わせて演算処理部を構成し、ＤＳＰ間は２ポートメモリを用いてデータの転送を行っている。また、各演算ＤＳＰの制御は、マスタとなるＤＳＰが管理する構成となっている。さらに、デジタルデータをアナログ出力に変換するＤ／Ａ変換器には、プロセッサがデータを出力するため、２面のレジスタを交互に切り替える構成となっている。
【０００４】
【発明が解決しようとする課題】
例えば、電子線描画装置等の制御装置においては、その処理速度の向上化が望まれている。処理速度を向上するためには、上記特開平５−２５８７０３号公報のように、高速制御出力演算をデジタル演算器で行わず、アナログ回路を用いることが考えられる。ところが、アナログ回路を用いた場合には、処理速度は向上するが、高精度な制御処理は望めない。
【０００５】
このため、電子線描画装置等の高速演算制御装置において、精度の向上や処理時間短縮のために、高速演算が可能なデジタル演算処理装置が望まれているが、その実現化には、以下のような問題点があった。
【０００６】
（１）高精度かつ高速演算を行うためには、実数演算処理を並列パイプライン的に実行する必要があるが、非常に多くのトランジスタを必要とする。さらに、リアルタイムで動作する制御部と連動するため、レイテンシタイムを小さく保つ必要があり、配線短縮の点からもコンパクトに構成する必要性が生ずる。
このため、非常に高集積なＬＳＩ又は電子基板を実現しなければならず、高度な論理設計技術やトランジスタ数の削減技術が要求される。
【０００７】
上記要求を満足させようとすると、多くのトランジスタが小さなエリアで大量にスイッチング動作を行うようにしなければならず、それに伴って大量の発熱が生ずる恐れがある。このため、発熱を押さえる回路設計上の工夫が必要となる。しかしながら、これでは、回路構成の大規模化及び複雑化を伴い、高価格となってしまう。
【０００８】
（２）マスタプロセッサと高速デジタル演算処理装置との間で高速クロックに同期してスムーズな情報のやり取りが必要となる。
従来は、２ポートメモリを用いた手段が用いられることが多いが、メモリ等のデバイスのアクセススピードの制限やアクセス競合の問題があり、高速化が困難であった。
【０００９】
（３）制御対象に指令値を与えるため、高精度な高速制御出力演算データをアナログ信号に変換する変換する必要がある。
【００１０】
しかしながら、デジタルアナログ変換に際して、高速高精度のデジタルアナログ変換器には制限があり、誤差成分も補正した形で演算処理結果を高精度なデジタルデータとして、例えば、１２ｂｉｔ精度以上で１０ｎｓ以下のクロック周期で出力するのは困難であり、それ以上の演算速度の高速化ができなかった。
【００１１】
本発明の目的は、回路構成の大規模化及び複雑化を伴うこと無く、制御出力周期を１００ＭＨｚ以上で行うことを可能とする高速デジタル演算処理制御装置を実現することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は次のように構成される。
（１）高速なクロック信号周期に同期してデジタル演算処理を行うデジタル演算処理装置において、
入力データを内部形式に変換する初段、変換した入力データの乗算を実施する段、及び乗算結果を内部形式から出力形式に変換して出力するパイプレジスタからなる最終段を有する実数乗算器と、
入力データを内部形式に変換するパイプレジスタからなる初段、変換した入力データの加算を実施する段、及び加算結果を内部形式から出力形式に変換して出力する最終段を有する実数加算器と、をパイプライン化し、演算処理の基本単位となる演算を、上記パイプライン化した上記実数乗算器と実数加算器とを１つに結合して、乗算と加算とを順次実施して行なうＭＡＣ演算器を備え、
上記実数乗算器の最終段であるパイプラインレジスタと実数加算器の初段であるパイプラインレジスタとの演算器における段数を、同レベルにそろえ、実数乗算器の最終段の処理と、実数加算器の初段の処理の１部とを並列に動作させる。
【００１３】
本構成において、実数乗算器の出力段と、実数加算器の入力段とのレベルが同レベルであるので、これらの信号を並列に処理可能であり、実数乗算器の最終段の次段で、ＩＥＥＥ形式に変換するステージを設ける必要が無く、内部形式のまま、次段の実数加算器にデータを引き渡すことができる。
【００１４】
従って、実数加算器の初段で、乗算器からの結果に対してＩＥＥＥ形式からの変換ステージを実行する必要もなくなる。これにより、パイプライン段数とトランジスタ数の削減が可能となり、回路構成の大規模化及び複雑化と発熱を伴うことなく高集積化が実現でき、高速で高精度なデジタル演算処理が可能となる。
【００１５】
（２）第１の高速クロック信号に同期し、デジタル処理を行うデジタル演算処理装置において、
上記第１の高速クロック信号と非同期の第２のクロック信号に同期して動作するプロセッサと、上記プロセッサからのデータを第１のゲート信号に応答してラッチする機能を有する１段目のラッチレジスタと、上記１段目のラッチレジスタからのデータを第２のゲート信号に応答してラッチする機能を有する２段目のラッチレジスタと、を備え、上記第１のゲート信号は、上記プロセッサからのライトアクセス信号を基に生成され、第２のゲート信号は、上記第１の高速クロック信号に同期化した信号を基に生成され、上記１段目のラッチレジスタに書き込まれた上記プロセッサからの複数のデータが上記第２のゲート信号により上記２段目のラッチレジスタに一斉に引き渡される。
【００１６】
第１の周期で高速に変化する情報を処理する演算処理装置に、第２の周期で低速に変化する情報を処理するプロセッサを設けることにより、低速で制御する部分と、高速で制御する部分とを分割して、制御の適切化が可能になるが、本構成により、上記２種類の周期で動作する部分のスムーズな情報のやり取りが実現できる。これにより、情報のやり取りの同期が問題とならずに、高速なデジタル演算処理可能な演算手段を用いることができ、高速で高精度なデータ処理が可能なデジタル演算処理装置を実現することができる。
【００１７】
（３）高速なクロック信号周期に同期してデジタルデータをアナログデータとして出力するデジタル演算処理装置において、デジタルデータを連続的なビット列で構成された少なくとも２つの出力データに分割する手段と、その上位側の出力データに対応した補正データを記憶するメモリ手段と、上記少なくとも２つの出力データと補正データとに対応したアナログデータを出力する少なくとも３つのデジタルアナログ変換器と、上記少なくとも２つの出力データを、対応するデジタルアナログ変換器に与えるデータフォーマットに変換する手段と、上記少なくとも２つの出力データと補正データとの出力タイミングを合わせる手段と、を備え、上記少なくとも３つのデジタルアナログ変換器のアナログデータを加算する。
【００１８】
本構成により、高速で演算処理されたデジタル信号を、適切に高精度かつ高速にアナログ信号に変換可能なデジタル演算処理を実現することができる。
【００１９】
（４）ビーム光源からのビームを、ビーム走査制御部により走査して、被検出物に照射し、画像処理部により被検出物の画像情報を得るビーム走査型の画像情報取り込み装置において、上記ビーム走査制御部は、入力データを内部形式に変換する初段、変換した入力データの乗算を実施する段、及び乗算結果を内部形式から出力形式に変換して出力する最終段を有する実数乗算器と、入力データを内部形式に変換する初段、変換した入力データの加算を実施する段、及び加算結果を内部形式から出力形式に変換して出力する最終段を有する実数加算器と、をパイプライン化し、パイプライン化した実数乗算器及び実数加算器を１つに融合し、上記実数乗算器の最終段であるパイプラインレジスタと上記実数加算器の初段であるパイプラインレジスタとの演算器における段数を、同レベルにそろえ、上記実数乗算器の最終段の処理と、上記実数加算器の初段の処理の１部とを並列に動作させて、乗算と加算とを順次実施するＭＡＣ演算器を有し、ビーム走査位置の誤差から生じる画像の歪の補正演算を行ない、ビーム制御デジタルデータを出力するデジタル演算処理手段と、上記デジタル演算手段の第１の高速クロック信号と非同期の第２のクロック信号に同期して上記補正演算の係数データを設定するプロセッサと、上記プロセッサからのデータを、上記プロセッサからのライトアクセス信号を基に生成される第１のゲート信号に応答してラッチする機能を有する１段目のラッチレジスタと、上記１段目のラッチレジスタに書き込まれた上記プロセッサからの複数のデータを、上記プロセッサから出力される第２のゲート信号により一斉にラッチし、上記デジタル演算処理手段に与える機能を有する２段目のラッチレジスタと、上記ビーム制御デジタルデータをアナログビーム走査制御信号に変換するために、上記デジタル演算処理手段からのデジタルデータを連続的なビット列で構成された少なくとも２つの出力データに分割する手段と、その上位側の出力データに対応した補正データを記憶するメモリ手段と、上記少なくとも２つの出力データと補正データとに対応したアナログデータを出力する少なくとも３つのデジタルアナログ変換器と、上記少なくとも２つの出力データを、対応するデジタルアナログ変換器に与えるデータフォーマットに変換する手段と、上記少なくとも２つの出力データと補正データとの出力タイミングを合わせる手段と、上記少なくとも３つのデジタルアナログ変換器のアナログデータを加算する手段と、を備え、デジタル演算により正確なビーム走査位置を制御する。
【００２０】
本構成により、高速で高精度な処理が可能なビーム走査型の画像情報取り込み装置を実現することができる。
【００２１】
【発明の実施の形態】
本発明の一実施形態は、第１の周期で高速に変化する情報と、第２の周期で低速に変化する情報との組み合わせ演算を行い、第１の周期毎に高速で結果を出力するデジタル演算処理装置を実現する。
下記に示すように、上記第１の周波数とは１００ＭＨｚ〜２００ＭＨｚ、第２の周波数とは１００ＫＨｚ〜２００ＫＨｚオーダである。
【００２２】
本発明の実施形態であるデジタル演算処理装置が適用される装置の例としては、図１に示すビーム走査型の画像情報取り込み装置が挙げられる。この画像情報取り込み装置は、ビーム光源１と、ビーム走査部２と、レンズ部３と、被検出物（観察物）である試料４と、ステージ部５と、検出部６と、画像処理部７と、ビーム走査制御部８とから構成される。
【００２３】
図１に示すビーム走査型の画像情報取り込み装置においては、ビーム光源１から生成されるビームをビーム走査部２で適切な角度に振り、レンズ部３で、そのビームをフォーカスして試料４上を適切な拡大率をもって、ある方向、例えばＸ方向に走査させ、検出部６及び画像処理部７に得られたＸ方向の線画像を、ステージ部５にて、例えばＹ方向にずらしながら連続的にＹ方向に連結してＸ−Ｙの面画像を得るものである。
【００２４】
現状、上記Ｘ方向の１ピクセルに相当する画像を得る時間を第１の周波数ｆ１とし、ｆ１＝１００ＭＨｚ〜２００ＭＨｚ程度とする。そして、Ｘ方向に１ライン走査する時間を第２の周波数ｆ２とし、ｆ２＝１００ＫＨｚ〜２００ＫＨｚ程度を設定している。
【００２５】
上記第１の周波数ｆ１及び第２の周波数ｆ２の値は、例えば、被検出試料４が半導体のウェハ上のＬＳＩチップであり、そのＬＳＩチップ上のパターン画像を得て、それが正しいか否かを検査する装置として、上記画像情報取り込み装置を用いる場合の画像処理分解能及びタクトタイム等から計算した、現実的に必要とされるスペックの１つである。
【００２６】
図１の装置において、本発明が提案するデジタル演算処理装置を必要とする重要部分は、ビーム走査制御部８である。ビーム走査制御部８では、主に、具体的に次に示す２つの誤差対象に対して補正制御演算を行う必要がある。
【００２７】
（１）光学的歪みに代表される半固定的誤差であり、連続的な誤差関数により事前定義可能なものである誤差対象。これらは、変換関数を用いた座標変換等の数値計算や事前の形状計測情報、又は両者の組み合わせ等によって補正処理を行い、制御出力に反映する。
ビーム経路中、検出物４の位置に依存し、上記計測情報を用いた補正もこれに含まれる。
【００２８】
（２）ステージ部５の移動に伴う位置ずれ、速度むら等の機械的変動、温度変動等の環境変化に呼応した変動や経時変化による誤差に対する補正であり、ステージ部５からのセンシング情報及び随時行う計測情報を用いて補正処理を行い、制御出力に反映する。
【００２９】
ここで、制御出力とは、ビームを正しく制御するためのビーム走査部２に対する指令に相当する。
図２にビーム走査制御部８の基本システム構成を示す。
図２において、関数演算部１２が上記（１）の動作に相当する処理部であり、制御情報演算部１１が上記（２）の動作に相当する処理部である。
【００３０】
レジスタ部ａ１４は、制御情報演算部１１に上記第２の周期で変化する情報ｇ（ＰＣＤ０…）を保持しており、レジスタ部ｂ１５は、関数演算部１２に上記第１の周期に同期化され、第２の周期で変化する情報ｈ（ＦＣＤ０…）を保持している。これらのレジスタ部１４、１５は、いずれもマスタプロセッサ部１６によってその情報が変更され、各演算部の処理に変数又は定数として用いられる。
【００３１】
外部情報入力部１０は、ステージ制御部１７の測長部から得る位置情報等のステージ部５の状態を監視するための情報ａを得て、計算処理可能なように情報ｂを生成する前処理を行う。ここでの入力情報は、ステージ部５を駆動する制御情報のフィードバック情報でも良いし、ステージ部５に装備されるセンサからのフィードフォワード情報を使用しても良い。
制御情報演算部１１は、外部情報入力部１０からの前処理済情報を得て、関数演算部１２に与えるための情報ｃを第１の周期にて生成する。
【００３２】
関数演算部１２は、例えば試料２０に対してビームを走査する際の位置（Ｘ，Ｙ）の関数として、例として、次式（１）に示すような３次式で表される座標変換式で表現される、光学系の歪みを補正して平面等方化するための投影処理を行い、ビーム制御のための基本情報ｄを生成する。
図には示していないが、ａ、ｂの係数は、事前計測情報により得られるもので、ビームの目標位置上の試料２０の高さ等の情報から、マスタプロセッサ１６からレジスタ部ｂ１５を通して与えられる。
【００３３】
【数１】
【００３４】
Ｘがライン方向だとすると、画像処理部１９での１ラインあたりの画素数ｎ個分を走査する時間がＹ方向の変化する最小の周期となる。Ｘの変化周期は１画素分の走査時間に相当し、従って、Ｙの変化周期は、およそ（Ｘの変化周期）×ｎ＋αとできる。
【００３５】
１ラインあたりの走査時間を、およそ１０μsで、Ｘ方向１ライン当たりの画素数を、およそ１０００と仮定すると、Ｘの変化周期は、およそ１０μs／１０００＝１０ｎｓ（ｆ＝１００ＭＨｚ）となり、Ｙの変化周期は１０μs＋αとなる。情報ｄは、Ｘの変化周期に応答するため、１０ｎsの周期の高速な変化情報となる。これを上記第１の周波数における周期と定義し、１０μs＋αを上記第２の周波数における周期と定義する。
【００３６】
制御情報出力部１３は、ＤＡＣ部２２にて、ビーム走査部１８に与える指令情報ｆ（アナログ制御情報）を生成するための元となるデジタル制御情報ｅを生成する。これについては後に詳しく述べる。
【００３７】
マスタプロセッサ部１６は、制御情報演算部１１、関数演算部１２、画像処理部１９、ステージ制御部１７等からの情報を集約して、総合的な判断処理、管理処理、レジスタ部ａ１４、ｂ１５上のパラメータ変更処理等を、上記第２の周波数における周期を基本周期として行う。すなわち、マスタプロセッサ部１６は、ビーム走査制御部２１の総合制御／管理部と位置づける事ができる。
【００３８】
さて、この例において、デジタル処理を行う上で重要かつ実現困難なビーム走査制御部２１の第１の構成要素は、上記式（１）にて示した関数処理を、周波数ｆ＝１００ＭＨｚ以上のスループットにて動作しなければならない関数演算部１２である。
【００３９】
単純に、上記式（１）を実行するだけで３６個の加算、乗算が必要であり、正規化する事等も含めると４０演算以上のオペレーションが要求される。また、これらの演算は、高精度の観点から実数演算が要求されており、式（１）と同様の汎用的な記述に基づいて実行するとなると、浮動小数点型の実数演算処理を１秒間に４Ｇ回（４ＧＦＬＯＰＳ）処理する能力が要求される。その他、前処理演算及び補正演算を組み合わせて実行する必要が生ずる場合もあり、総合すると、１０Ｇ回／ｓ（１０ＧＦＬＯＰＳ）程度の処理能力が必要となるケースも予想される。
【００４０】
関数演算部１２を構成する上で、問題となる事項を以下にまとめておく。
（ａ）上述のような高速演算を行うためには、実数演算処理を並列パイプライン的に実行する必要があるが、非常に多くのトランジスタを必要とする。さらに、リアルタイムで動作する制御部と連動するため、レイテンシタイムを小さく保つ必要があり、配線短縮の点からもコンパクトに構成する必要性が生ずる。すなわち、非常に高集積なＬＳＩ又は電子基板を実現しなければならず高度な論理設計技術やトランジスタ数削減技術が要求される。
【００４１】
（ｂ）上記（ａ）の点を実現しようとすると、多くのトランジスタが小さなエリアで大量にスイッチング動作を行うため、それに伴って大量の発熱が生ずる恐れがある。したがって、発熱を押さえる回路設計上の工夫が必要となる。
【００４２】
（ｃ）レジスタ部からの情報等、異なる周期で変化する情報をスムーズに高速処理の中に取り込んだり、処理情報をリアルタイムでマスタプロセッサへ読みだしたりする必要がある。すなわち、回路動作上の高度な同期化処理技術が要求される。
【００４３】
上記の理由からビーム走査制御部２１は、ＤＡＣ部２２を除いては、ＬＳＩで構成するのが良い。図２に示した例では、ゲート量とピン数との制約から、外部情報入力部１０と、制御情報演算部１１と、レジスタ部ａ１４とを１チップとし、関数演算部１２と、制御情報出力部１３と、レジスタ部ｂ１５とを他の１チップとして実現し、かつ１種類のＬＳＩ上でセレクト信号により切り替えられるようになっている。
【００４４】
上記問題（ａ）の解決方法の一例として、上記式（１）の演算を、乗算器と加算器を積和型に一体化したＭＡＣ演算器（乗算加算積和型演算器）を基本演算器として構成し、それを組み合わせて最も効率良く並列に実行する方式を図３に示す。
【００４５】
ＭＡＣ演算器は、実数入力に対して所望の数値範囲で結果が得られるように、例えばＩＥＥＥ規格の実数フォーマットに準拠した汎用の実数演算器として構成する。
【００４６】
図３において、ＭＡＣ演算器３１には（Ｙｂ，ａ７，ａ５）が入力され、ＭＡＣ演算器３２には（Ｙｂ，ａ６，ａ３）が入力される。また、ＭＡＣ演算器３３には（Ｙｂ，ａ８，ａ４）が入力される。
【００４７】
また、ＭＡＣ演算器３４には（Ｘｂ，ａ９）が入力されるとともに、ＭＡＣ演算器３１からの出力が入力され、ＭＡＣ演算器３５には（Ｙｂ，ａ２）が入力されるとともに、ＭＡＣ演算器３２からの出力が入力される。また、ＭＡＣ演算器３６には（Ｙｂ，ａ１）が入力されるとともに、ＭＡＣ演算器３３からの出力が入力される。
【００４８】
また、ＭＡＣ演算器３７にはＸｂが入力されるとともに、ＭＡＣ演算器３４及びＭＡＣ演算器３５からの出力が入力され、ＭＡＣ演算器３８には（Ｙｂ，ａ０）が入力されるとともに、ＭＡＣ演算器３６からの出力が入力される。また、ＭＡＣ演算器３９にはＸｂが入力されるとともに、ＭＡＣ演算器３７及びＭＡＣ演算器３８からの出力が入力される。そして、ＭＡＣ演算器３９からＳｘ又はＳｙが出力される。
【００４９】
上記図３に示した式（１）の演算器３０は、２つの制御方向（Ｘ，Ｙ）のうちの１方向のみの演算について構成したものである。式（１）を実現するためには、図３に示した構成の演算器を２つ並列に動作させれば良い。
【００５０】
ＭＡＣ演算器３１〜３９を構成した場合の利点を以下に示す。
【００５１】
１）中間フォーマットを自由に設定できるため、乗算器を加算器に単純に接続する場合より省ゲート化が可能である（少なくとも１０００ゲート以上の省ゲート化が可能）。
【００５２】
２）丸め処理が少なくなり、精度を高く保つことができる。
３）後述するパイプライン化の際、上記１）、２）等の効果と相俟って、演算レイテンシタイムの短縮が図れるため、パイプライン段数を少なくできる。この事も省ゲート化、省電力化に大きく貢献する。
【００５３】
ところで、図３に示した例の構成を透過タイプのスカラ演算器で構成した場合、ＣＭＯＳプロセスのＬＳＩとして設計すると、ＭＡＣ演算１段当たりのレイテンシタイムは、５０ｎｓ程度必要である。すべての演算を処理するためのレイテンシタイムは、このような最適な並列処理構造を採用したとても、２００ｎｓ程度かかることになり、１０ｎｓ（周波数ｆ＝１００ＭＨｚ）以下の計算周期を得ることは不可能である。
【００５４】
そこで、上記（ａ）で述べたように、パイプライン並列型の演算器構造を採用する必要がある。しかし、単純にパイプライン化しても、中間データを保持するためのパイプラインレジスタが増大し、上記（ｂ）に示したパイプラインレジスタでのスイッチングに伴う発熱が発生するとともに、トランジスタ数（ゲート数）が増加してしまう。
【００５５】
そこで、図４に示す５段のパイプライン構造を有するＭＡＣ演算器４０を提案する。詳細は図６に示し、後で述べる。
図４及び図６において、パラメータａ及びｂは、それぞれレジスタ８０及び８１、ステージ４２及び４３を介して、共にレジスタ８２、ステージ４４に供給される。そして、ステージ４４からの出力は、レジスタ８３、ステージ４５を介してステージ４７に供給される。
【００５６】
一方、パラメータｃは、レジスタ８４、ステージ４６に直接供給されるとともに、直列に接続された２つのレジスタ４１、８７を介して、レジスタ８４、ステージ４６に供給される。そして、ステージ４６からの出力は、ステージ４７に供給される。
ステージ４７からの出力は、レジスタ８５、ステージ４８に供給され、このステージ４８から、レジスタ８６、ステージ４０、５０を通して出力Ｓが出力される。
【００５７】
つまり、レジスタ８０及び８１と、ステージ４２、４３、もしくはレジスタ４１で１段、レジスタ８２、ステージ４４、もしくはレジスタ８７で２段、レジスタ８３、８４、ステージ４５、４６、４７で３段、レジスタ８５、ステージ４８で４段、レジスタ８６とステージ４９、５０で５段となる。
【００５８】
図４で示した点線で示した部分が単純にパイプライン化したときに、演算ステージを合わせるために必要となっていたパイプラインレジスタ４１、８７であり、これを削減すれば、トランジスタ換算でＭＡＣ演算器１つ当たり約１６００トランジスタ分の省ゲート化とスイッチングパワーの除去が可能である。
【００５９】
ところで、ＭＡＣ演算器に入力される数値パラメータｃの入力タイミングがパラメータａ、ｂと異なるため、演算ステージ段数が合わなくなってしまう可能性がある。しかし、図５に示す様に、周波数ｆ＝１００ＭＨｚ以上で変化する入力変換（Ｘｂ，Ｙｂ）の整合用パイプラインパスのみを調整すれば全体の処理を矛盾なく実行させることが可能である。
【００６０】
図５に示した例は、図３の構成に対し、図４のパイプライン化されたＭＡＣ演算器を適用して、全体的にパイプライン化を図ったものである。各モジュールの下及び上に示したＸＸ段→ＹＹ段は、その出力段までのトータルパイプライン段数を示し、ＸＸが図４の点線部分を含む場合、ＹＹが本方式の省ゲートタイプＭＡＣ演算器を用いた場合である。
【００６１】
トータルレイテンシタイムはもちろん整合用のパイプライン段数も減らせることがわかる。結局、トータルレイテンシタイムとして２０段から１８段に短縮され、パイプラインレジスタの本数も総合で２４段も省略できたことになる。単純に、乗算器と加算器を組み合わせると、ＭＡＣ処理当たり６段のパイプライン段数となり、結果的に本方式よりも５７段ものパイプラインレジスタが余分に必要となる。
【００６２】
図６に、図４に示したパイプライン構造のＭＡＣ演算器４０の演算分割配分を示す。
図６において、入力パラメータａ、ｂは、パイプラインレジスタ８０、８１、乗算ステージＭＰＹＳＴＧ１Ａ（４２）、ＭＰＹＳＴＧ１Ｂ（４３）、パイプラインレジスタ８２、乗算ステージＭＰＹＳＴＧ２（４４）、パイプラインレジスタ８３、乗算ステージＭＰＹＳＴＧ３Ａ（４５）を介して、加算ステージＡＤＤＳＴＧ１Ｂ（４７）に供給される。
一方、入力パラメータｃは、パイプラインレジスタ８４、加算ステージＡＤＤＳＴＧ１Ａ（４６）を介してＡＤＤＳＴＧ１Ｂ（４７）に供給される。
【００６３】
そして、ＡＤＤＳＴＧ１Ｂ（４７）からの出力は、パイプラインレジスタ８５、加算ステージＡＤＤＳＴＧ２（４８）、パイプラインレジスタ８６、加算ステージＡＤＤＳＴＧ３Ａ（４９）を介して、加算ステージＡＤＤＳＴＧ３Ｂ（５０）に供給される。この加算ステージＡＤＤＳＴＧ３Ｂ（５０）から出力Ｓ（Ｓ＝ａｘｂ＋ｃ）が出力される。
【００６４】
上記ＭＡＣ演算器４０は、約１０ｎｓの周期（周波数ｆ＝１００ＭＨｚ）で動作できる。すなわち、入力パラメータａ、ｂ、ｃは、１０ｎｓ周期でクロック信号に同期して投入可能であり、パイプライン的に処理（Ｓ＝ａ×ｂ＋ｃ）された結果、出力Ｓは、１０ｎｓ周期で出力される。
【００６５】
入力段のステージＭＰＹＳＴＧ１Ａ（４２）及びＡＤＤＳＴＧ１Ａ（４６）では、ＩＥＥＥ規格で入力されたデータ（ａ，ｂ，ｃ）を、演算処理を施し易い内部形式（２進形式）に変更する必要がある。
【００６６】
この処理に約１．５〜３ｎｓかかるが、乗算器と加算器とを融合した本発明によるＭＡＣ演算器では、乗算の最終ステージＭＰＹＳＴＧ３Ａ（４５）と、パラメータｃの加算の入力部の内部形式への変化ステージＡＤＤＳＴＧ１Ａ（４６）とを並列に処理可能である。
【００６７】
つまり、本発明によれば、実数乗算器と実数加算器とを、実数乗算器の出力段である最終段のパイプラインレジスタと実数加算器の入力段である初段のパイプラインレジスタとを同レベルにそろえ、実数乗算器の最終ステージの処理と、実数加算器の初段ステージの１部とを並列に動作させるという、融合手段が開示され、この融合手段により、乗算の最終ステージＭＰＹＳＴＧ３Ａ（４５）と、パラメータｃの加算の入力部の内部形式への変化ステージＡＤＤＳＴＧ１Ａ（４６）とを並列に処理可能である。
【００６８】
また、乗算ステージの最終段ＭＰＹＳＴＧ３Ａ（４５）の次段で、 ＩＥＥＥ形式に変換するステージ（ＭＰＹＳＴＧ３Ｂに相当する）を設ける必要が無く、内部形式のまま加算器のステージＡＤＤＳＴＧ１Ｂ（４７）にデータを引き渡すことができる。
【００６９】
従って、加算ステージの初段で,乗算器からの結果に対してＩＥＥＥ形式からの変換ステージ（ＡＤＤＳＴＧ１Ａに相当する）を実行する必要もなくなる。次の演算器へＩＥＥＥ形式に変換（丸め処理も行う）して出力する出力段ステージ（ＡＤＤＳＴＧ３Ｂに相当する）についても、加算器の最終段にのみ設けるだけで良い。
【００７０】
以上から、関数演算部１２の基本単位となるＭＡＣ演算器の構成は、乗算ステージＭＰＹＳＴＧ１Ａ（４２）、ＭＰＹＳＴＧ１Ｂ（４３ ）が合計９ｎｓ、乗算ステージＭＰＹＳＴＧ２（４４ ）が９ｎｓ、乗算ステージＭＰＹＳＴＧ３Ａ（４５）が３ｎｓ、加算ステージＡＤＤＳＴＧ１Ａ（４６）が乗算ステージＭＰＹＳＴＧ３Ａ（４５）と並列に３ｎｓ、加算ステージＡＤＤＳＴＧ１Ｂ（４７）が６ｎｓ、加算ステージＡＤＤＳＴＧ２（４８）が９ｎｓ、加算ステージＡＤＤＳＴＧ３Ａ（４９）が３ｎｓ、加算ステージＡＤＤＳＴＧ３Ｂ（５０）が３ｎｓ、というレイテンシタイムの配分となっている。
【００７１】
なお、最終段ステージＡＤＤＳＴＧ３Ａ（４９）、ＡＤＤＳＴＧ３Ｂ（５０）は、合計６ｎｓとなっているが、次段の演算器に送るために約３ｎｓの余裕（伝送路の遅延マージン）を持たせているためである。なお、ＩＥＥＥの形式に圧縮してデータの入出力を行う必要があるのは、外部からの汎用データ入力形式と整合性をとる目的もあるが、以下のａ）及びｂ）の理由等からでもある。
ａ）加算器と乗算器とで有効な内部形式がそれぞれ異なる。
ｂ）内部形式のビット幅はＩＥＥＥ形式よりも広く、ゲート数、スイッチングパワー、演算器間の結線量のいずれも内部形式の方が不利である。
【００７２】
以上から、本発明によるＭＡＣ演算器は、５段のパイプラインで構成可能となっており、単純に汎用乗算器を組み合わせた場合より、パイプライン段数で１〜２段、トータルゲート数で１５〜２０％程度削減できている。
【００７３】
次に、上記（ｃ）に示した外部との入出力に関わる同期化の問題についての解決策について述べる。
ここで、外部とは、主としてマスタプロセッサとのやり取りを示す。
【００７４】
まず、関数処理部に与えるパラメータ（図３、図５の実数パラメータａ０〜ａ９に相当する）を保持するレジスタ部ｂ（１５）へのデータセット方法について、本発明では以下のレジスタ構成と手法を採る。
【００７５】
（イ）マスタプロセッサを動作させるクロック信号と、ビーム走査制御部の基準クロック信号（周波数ｆ＝１００ＭＨｚ以上）とは、非同期と考えるべきであり、マスタプロセッサ側から、ビーム走査制御部内のレジスタに対し、自在にアクセスするためには、マスタプロセッサからのアクセス判断信号と、前記基準クロックとの間で同期化を図る必要がある。
【００７６】
これは、図８に示すように、マスタプロセッサからのライトコマンド（／ＣＰＵＷＴ）を、クロック信号ＣＬＫ（周波数ｆ＝１００ＭＨｚ以上）を用いて、２段以上のフリップフロップ回路でシフトすることにより、ライト信号／ＷＴａを生成する非同期信号の同期化処理を施す。
【００７７】
さらに、ライト信号／ＷＴａを１段分以上シフトして、ライト信号／ＷＴｂを生成すれば、ライト信号／ＷＴａ＝Ｈｉかつライト信号／ＷＴｂ＝Ｌｏの期間を取り出し、クロック信号ＣＬＫに同期したライト信号ＷＴＥが生成可能である。例えば、図７に示すラッチレジスタＡ（５１）に、ライト信号ＷＴＥ（５３）に応答してマスタプロセッサからのデータをラッチすれば、ラッチされたデータＬＤＡＴＡ−Ａ（８０）はクロック信号ＣＬＫに同期して出力できる。
【００７８】
（ロ）事前に変更しておいたパラメータのみをあるタイミング（例えばサンプリング周期の初め）で、一斉に変更して関数演算部１２に与えたいケースがある。これは、図７に示すように、もう１つのラッチレジスタＢ（５２）をラッチレジスタＡ（５１）の後段に設け、一斉に変更すべきタイミングを示す信号（ＲＥＰＴＲＧ）に応答してラッチレジスタＡ（５１）の内容をラッチレジスタＢにコピーする方法を採る。
【００７９】
ＲＥＰＴＲＧ信号に対応するレジスタ群のラッチレジスタＢ（５２）に共通して接続すれば、そのレジスタ群の内容を適切なタイミングで同時に変更可能である。その場合の出力としてはＬＤＡＴＡ−Ｂを用いる。
【００８０】
なお、ＲＥＰＴＲＧ信号は、マスタプロセッサ部１６からのアクセス制御信号（／ＣＰＵＷＴ，／ＣＰＵＲＤ）に応答して、ライト信号ＷＴＥの生成と同様の非同期信号の同期化手法を用いてクロック信号ＣＬＫに同期化させて生成するのが一般的であるが、外部からのリプレースコマンドをクロック信号ＣＬＫに同期化して用いて生成しても良い。
【００８１】
（ハ）図７に示すレジスタの構成の中で、ラッチレジスタＡ（５１）、ラッチレジスタＢ（５２）は、ゲートラッチ回路を用いて構成する。ゲートラッチとはこの場合、Ｇ入力に与える信号（ここではライト信号ＷＴＥ５３、ＲＥＰＴＲＧ５４）がＨｉレベルのとき、Ｄ入力のデータを透過してＱ出力（ＬＤＡＴＡ−Ａ（８０）、ＬＤＡＴＡ−Ｂ（８１））に出力し、Ｇ入力に与える信号がＬｏレベルに遷移するタイミングでＤ入力のデータをラッチし保持する機能を有している。ゲートラッチ回路を用いれば、フリップフロップ回路を用いる場合の約１／２のゲート数で構成可能であり、消費電力的にも有利である。
【００８２】
次に、関数演算部を含むビーム走査制御部内のクロック信号ＣＬＫ（周波数ｆ＝１００ＭＨ以上）に同期したデータ群を、マスタプロセッサ側に読み出す際の同期化手段について述べる。
【００８３】
イ）図８に示すように、マスタプロセッサ部１６側から生成されるリードコマンド（／ＣＰＵＲＤ）を、ライト信号／ＷＴａ生成時と同様の同期化手段にてクロック信号ＣＬＫに同期化し、リード信号／ＲＤａ信号を生成する。
【００８４】
ロ）図９に示す内部レジスタをラッチするためのラッチレジスタ５５を設け、生成したリード信号／ＲＤａ信号５６の立ち上がりタイミングに応答してマルチプレクサＭＵＸ５７を介して選択信号ＳＥＬ５９により選択されたクロック信号ＣＬＫに同期した内部データ５８をラッチレジスタ５５にラッチする。
【００８５】
これにより、マスタプロセッサ部１６に対しては、リード信号／ＲＤａが立ち下がる約１ＣＬＫ程度以上前のタイミングから、／ＣＰＵＲＤが立ち上がる（終了する）少なくとも１ＣＬＫ以上先のタイミングまでの期間、所望の内部データを正しく表示することができる。マスタプロセッサはこの表示データを読み込めば良い。
【００８６】
なお、マルチプレクサＭＵＸ５７を切り換え、所望の内部データをラッチレジスタ５５に対して与えるための選択信号ＳＥＬ５９には、一般的にマスタプロセッサ部１６からのアドレス信号か、それに応答してモディファイされた信号を用いれば良い。
【００８７】
次に、関数演算部１２からの結果を高精度なアナログ情報に変換して１００ＭＨｚ以上のレートで出力する制御情報出力部１３について述べる。
【００８８】
図１０に、周波数ｆ＝１００ＭＨｚ以上の周波数で高精度なアナログ情報に変更する手段を示す。
図１０において、ＦＩ６０は、浮動小数点データ（実数）を整数値（３２ｂｉｔ）に変換する演算器、ＭＵＸＨ６１、 ＭＵＸＬ６２及びＭＵＸＡ６３は、それぞれ選択信号ＳＥＬＨ６４、ＳＥＬＬ６５及びＳＥＬＡ６６に対応して、演算器ＦＩ６０から出力される３２ビットデータのうち上位２０ビットから１６ビット分を選択するマルチプレクサである。
【００８９】
マルチプレクサＭＵＸＨ６１、ＭＵＸＬ６２の出力は、フリップフロップ回路ＦＦで構成されるパイプラインレジスタ６７、６８を介して、ＤＡＣ（デジタルアナログ変換器）の入力フォーマット（ストレートバイナリ、オフセットバイナリ、コンプリメンタリ等）に変換するロジックＦＭ回路（ＭＳＢとその他のビットを反転させる回路）６９、７０を経由し、さらにパイプラインレジスタ７１、７２を介して、それぞれ１００ＭＨｚ以上のサンプリング周波数性能を有するＤ／Ａ変換器であるＤＡＣＨ７３、ＤＡＣＬ７４に入力される。
【００９０】
一方、ＭＵＸＡ６３の出力は、パイプラインレジスタ７５を介して、メモリユニット７６のアドレス入力に与えられ、メモリユニット７６からは対応するデータが出力される。そして、このメモリユニット７６からの出力データは、パイプラインレジスタ７７を介した後、１００ＭＨｚ以上のサンプリング周波数性能を有するＤＡＣＡＤＪ７８（補正用ＤＡＣ）に入力される。
【００９１】
上述した例では、ＤＡＣＨ７３とＤＡＣＬ７４とからのアナログ出力をアナログ的に加算することにより、最大３２ビット分解能レベルのアナログ出力が得られる。しかし、ＤＡＣの非線形性や、基準オフセット誤差等を補正しないと十分な精度が得られないため、精度的にネックとなるＤＡＣＨ部の補正を主眼として、ＤＡＣＡＤＪ７８により補正加算値を出力する。
【００９２】
補正加算値は、ＤＡＣＨ７３とＤＡＣＬ７４の加算値を高精度電圧測定器で事前に測定しておき、誤差の補正分を加算値として、メモリ書き込み手段７９によって予めメモリユニット７６に保持させておけば良い。また、補正加算値は、アンプ部の動的な歪の逆関数に対応する数値をメモリユニットに保持させることで、アナログ歪も補正可能となる。従って、ＤＡＣＨ、ＤＡＣＬ、ＤＡＣＡＤＪの各アナログ出力をアナログ的に加算して用いれば、高精度なアナログ情報を出力することができる。
【００９３】
【発明の効果】
本発明は、以上説明したように構成されているため、次のような効果がある。デジタル演算処理装置において、パイプライン化した実数乗算器と実数加算器とを融合手段により１つに結合して構成したＭＡＣ演算器を用い、実数乗算器の出力段である最終段のパイプラインレジスタと実数加算器の入力段である初段のパイプラインレジスタとを同レベルにそろえ、実数乗算器の最終ステージの処理と、実数加算器の初段ステージの１部とを並列に動作させるように構成される。
【００９４】
これにより、実数乗算器の出力段と、実数加算器の入力段とのレベルが同レベルであるので、これらの信号を並列に処理可能であり、実数乗算器の最終段の次段で、ＩＥＥＥ形式に変換するステージを設ける必要が無く、内部形式のまま、次段の実数加算器にデータを引き渡すことができる。
【００９５】
従って、実数加算器の初段で,乗算器からの結果に対してＩＥＥＥ形式からの変換ステージを実行する必要もなくなる。これにより、パイプライン段数とトランジスタ数の削減が可能となり、回路構成の大規模化及び複雑化と発熱を伴うことなく高集積化が実現でき、高速で高精度なデジタル演算処理が可能となる。
【００９６】
また、第１の周期で高速に変化する情報を処理する演算処理装置に、第２の周期で低速に変化する情報を処理するプロセッサを設けることにより、低速で制御する部分と、高速で制御する部分とを分割して、制御の適切化が可能になるが、本構成により、上記２種類の周期で動作する部分のスムーズな情報のやり取りが実現できる。これにより、情報のやり取りの同期が問題とならずに、高速なデジタル演算処理可能な演算手段を用いることができ、高速で高精度なデータ処理が可能なデジタル演算処理装置を実現することができる。
【００９７】
また、デジタルデータを連続的なビット列で構成された出力データに分割する手段と、その上位側の出力データに対応した補正データを記憶するメモリ手段と、２つの出力データと補正データとに対応したアナログデータを出力する３つのデジタルアナログ変換器と、少なくとも２つの出力データを、対応するデジタルアナログ変換器に与えるデータフォーマットに変換する手段と、２つの出力データと補正データとの出力タイミングを合わせる手段とを備え、３つのデジタルアナログ変換器のアナログデータを加算し、高精度なアナログ出力を生成する。
【００９８】
これにより、高速で演算処理されたデジタル信号を、適切に高精度かつ高速にアナログ信号に変換可能なデジタル演算処理を実現することができる。
【００９９】
また、上記デジタル演算処理装置は、ビーム走査型の画像情報取り込み装置に適用することができ、高速で高精度な画像取り込み処理が可能なビーム走査型の画像情報取り込み装置を実現することができる。
【０１００】
さらに、高速デジタル演算処理装置において、１００ＭＨｚ以上のクロック周波数に同期して、外部からの情報やマスタプロセッサからの情報を取り込み、１０ｎｓ以下の周期でデジタル処理をパイプライン的に進め、１０ｎｓ以下の周期での結果外部出力が達成できる効果がある。
【０１０１】
また、演算処理部の論理回路量やパイプラインレジスタの削減可能となり、それによりトランジスタのスイッチングパワーを小さくでき発熱を押さえる効果と、演算処理のレイテンシタイムを小さくする効果とが同時に得られる。
【０１０２】
また、マスタプロセッサと高速デジタル演算処理装置との間で高速クロックに同期してスムーズに情報のやり取りが可能となる効果がある。
【０１０３】
また、デジタルアナログ変換器に対して、そのデジタルアナログ変換器の誤差成分も補正した形で演算処理結果を高精度なデジタルデータとして１０ｎｓ以下のクロック周期で出力できる効果がある。
【図面の簡単な説明】
【図１】本発明の数値演算システムを必要とする装置であるビーム走査型の画像情報取り込み装置の概略構成図である。
【図２】図１の例におけるビーム走査制御部の基本システム構成を示した図である。
【図３】基本演算器としてＭＡＣ演算器で構成した演算器の例を示した図である。
【図４】５段のパイプライン構造を有するＭＡＣ演算器を説明した図である。
【図５】図３の構成に対し、図４のパイプライン化されたＭＡＣ演算器を適用した場合のパイプライン段数の削減を説明した図である。
【図６】図４に示したパイプライン構造のＭＡＣ演算器の演算分割配分を示した図である。
【図７】ライト時の同期化手段であるライトデータ用レジスタの構成を説明した図である。
【図８】マスタプロセッサからのアクセス信号と、基準クロック信号との同期化を説明した図である。
【図９】リード時の同期化手段であるリードデータ用レジスタの構成を説明した図である。
【図１０】デジタルデータを１００ＭＨｚ以上の周期で高精度なアナログ情報に変更する手段を説明する図である。
【符号の説明】
１ ビーム光源
２ ビーム走査部
３ レンズ部
４ 被検出試料
５ ステージ部
６ 検出部
７ 画像処理部
８ ビーム走査制御部
１０ 外部情報入力部
１１ 制御情報演算部
１２ 関数演算部
１３ 制御情報出力部
１４ レジスタ部ａ
１５ レジスタ部ｂ
１６ マスタプロセッサ部
１７ ステージ制御部
１８ ビーム走査部
１９ 画像処理部
２０ 被検出試料
２１ ビーム走査制御部
３０ 演算器
３１〜３９、４０ ＭＡＣ演算器
４１ レジスタ
４２ ＭＰＹＳＴＧ１Ａ
４３ ＭＰＹＳＴＧ１Ｂ
４４ ＭＰＹＳＴＧ２
４５ ＭＰＹＳＴＧ３Ａ
４６ ＡＤＤＳＴＧ１Ａ
４７ ＡＤＤＳＴＧ１Ｂ
４８ ＡＤＤＳＴＧ２
４９ ＡＤＤＳＴＧ３Ａ
５０ ＡＤＤＳＴＧ３Ｂ
５１ ラッチレジスタＡ
５２ ラッチレジスタＢ
５３ ＷＴＥ
５４ ＲＥＰＴＲＧ
８０ ＬＤＡＴＡ−Ａ
８１ ＬＤＡＴＡ−Ｂ
５５ ラッチレジスタ
５６ ／ＲＤａ信号
５７ ＭＵＸ
５８ 内部データ
５９ ＳＥＬ
６０ ＦＩ
６１ ＭＵＸＨ
６２ ＭＵＸＬ
６３ ＭＵＸＡ
６４ ＳＥＬＨ
６５ ＳＥＬＬ
６６ ＳＥＬＡ
６７、６８、７１ パイプラインレジスタ
７２、７５、７７ パイプラインレジスタ
６９、７０ ＦＭ
７３ ＤＡＣＨ
７４ ＤＡＣＬ
７６ メモリユニット
７８ ＤＡＣＡＤＪ
７９ メモリ書き込み手段
８０〜８７ パイプラインレジスタ
【発明の属する技術分野】
本発明は、デジタル演算処理装置に係わり、特に、高速な演算速度が要求されるデジタル演算装置に関する。
【０００２】
【従来の技術】
従来、高速演算制御装置には以下の例がある。
（１）特開平５−２５８７０３号公報に示されている公知例では、高速制御出力演算をデジタル演算器で行わず、アナログ回路を用いて制御出力を行って高速制御に対応している。
【０００３】
（２）特開平５−２２６２３４号公報に示されている電子線描画装置では、演算器としてのＤＳＰを組み合わせて演算処理部を構成し、ＤＳＰ間は２ポートメモリを用いてデータの転送を行っている。また、各演算ＤＳＰの制御は、マスタとなるＤＳＰが管理する構成となっている。さらに、デジタルデータをアナログ出力に変換するＤ／Ａ変換器には、プロセッサがデータを出力するため、２面のレジスタを交互に切り替える構成となっている。
【０００４】
【発明が解決しようとする課題】
例えば、電子線描画装置等の制御装置においては、その処理速度の向上化が望まれている。処理速度を向上するためには、上記特開平５−２５８７０３号公報のように、高速制御出力演算をデジタル演算器で行わず、アナログ回路を用いることが考えられる。ところが、アナログ回路を用いた場合には、処理速度は向上するが、高精度な制御処理は望めない。
【０００５】
このため、電子線描画装置等の高速演算制御装置において、精度の向上や処理時間短縮のために、高速演算が可能なデジタル演算処理装置が望まれているが、その実現化には、以下のような問題点があった。
【０００６】
（１）高精度かつ高速演算を行うためには、実数演算処理を並列パイプライン的に実行する必要があるが、非常に多くのトランジスタを必要とする。さらに、リアルタイムで動作する制御部と連動するため、レイテンシタイムを小さく保つ必要があり、配線短縮の点からもコンパクトに構成する必要性が生ずる。
このため、非常に高集積なＬＳＩ又は電子基板を実現しなければならず、高度な論理設計技術やトランジスタ数の削減技術が要求される。
【０００７】
上記要求を満足させようとすると、多くのトランジスタが小さなエリアで大量にスイッチング動作を行うようにしなければならず、それに伴って大量の発熱が生ずる恐れがある。このため、発熱を押さえる回路設計上の工夫が必要となる。しかしながら、これでは、回路構成の大規模化及び複雑化を伴い、高価格となってしまう。
【０００８】
（２）マスタプロセッサと高速デジタル演算処理装置との間で高速クロックに同期してスムーズな情報のやり取りが必要となる。
従来は、２ポートメモリを用いた手段が用いられることが多いが、メモリ等のデバイスのアクセススピードの制限やアクセス競合の問題があり、高速化が困難であった。
【０００９】
（３）制御対象に指令値を与えるため、高精度な高速制御出力演算データをアナログ信号に変換する変換する必要がある。
【００１０】
しかしながら、デジタルアナログ変換に際して、高速高精度のデジタルアナログ変換器には制限があり、誤差成分も補正した形で演算処理結果を高精度なデジタルデータとして、例えば、１２ｂｉｔ精度以上で１０ｎｓ以下のクロック周期で出力するのは困難であり、それ以上の演算速度の高速化ができなかった。
【００１１】
本発明の目的は、回路構成の大規模化及び複雑化を伴うこと無く、制御出力周期を１００ＭＨｚ以上で行うことを可能とする高速デジタル演算処理制御装置を実現することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は次のように構成される。
（１）高速なクロック信号周期に同期してデジタル演算処理を行うデジタル演算処理装置において、
入力データを内部形式に変換する初段、変換した入力データの乗算を実施する段、及び乗算結果を内部形式から出力形式に変換して出力するパイプレジスタからなる最終段を有する実数乗算器と、
入力データを内部形式に変換するパイプレジスタからなる初段、変換した入力データの加算を実施する段、及び加算結果を内部形式から出力形式に変換して出力する最終段を有する実数加算器と、をパイプライン化し、演算処理の基本単位となる演算を、上記パイプライン化した上記実数乗算器と実数加算器とを１つに結合して、乗算と加算とを順次実施して行なうＭＡＣ演算器を備え、
上記実数乗算器の最終段であるパイプラインレジスタと実数加算器の初段であるパイプラインレジスタとの演算器における段数を、同レベルにそろえ、実数乗算器の最終段の処理と、実数加算器の初段の処理の１部とを並列に動作させる。
【００１３】
本構成において、実数乗算器の出力段と、実数加算器の入力段とのレベルが同レベルであるので、これらの信号を並列に処理可能であり、実数乗算器の最終段の次段で、ＩＥＥＥ形式に変換するステージを設ける必要が無く、内部形式のまま、次段の実数加算器にデータを引き渡すことができる。
【００１４】
従って、実数加算器の初段で、乗算器からの結果に対してＩＥＥＥ形式からの変換ステージを実行する必要もなくなる。これにより、パイプライン段数とトランジスタ数の削減が可能となり、回路構成の大規模化及び複雑化と発熱を伴うことなく高集積化が実現でき、高速で高精度なデジタル演算処理が可能となる。
【００１５】
（２）第１の高速クロック信号に同期し、デジタル処理を行うデジタル演算処理装置において、
上記第１の高速クロック信号と非同期の第２のクロック信号に同期して動作するプロセッサと、上記プロセッサからのデータを第１のゲート信号に応答してラッチする機能を有する１段目のラッチレジスタと、上記１段目のラッチレジスタからのデータを第２のゲート信号に応答してラッチする機能を有する２段目のラッチレジスタと、を備え、上記第１のゲート信号は、上記プロセッサからのライトアクセス信号を基に生成され、第２のゲート信号は、上記第１の高速クロック信号に同期化した信号を基に生成され、上記１段目のラッチレジスタに書き込まれた上記プロセッサからの複数のデータが上記第２のゲート信号により上記２段目のラッチレジスタに一斉に引き渡される。
【００１６】
第１の周期で高速に変化する情報を処理する演算処理装置に、第２の周期で低速に変化する情報を処理するプロセッサを設けることにより、低速で制御する部分と、高速で制御する部分とを分割して、制御の適切化が可能になるが、本構成により、上記２種類の周期で動作する部分のスムーズな情報のやり取りが実現できる。これにより、情報のやり取りの同期が問題とならずに、高速なデジタル演算処理可能な演算手段を用いることができ、高速で高精度なデータ処理が可能なデジタル演算処理装置を実現することができる。
【００１７】
（３）高速なクロック信号周期に同期してデジタルデータをアナログデータとして出力するデジタル演算処理装置において、デジタルデータを連続的なビット列で構成された少なくとも２つの出力データに分割する手段と、その上位側の出力データに対応した補正データを記憶するメモリ手段と、上記少なくとも２つの出力データと補正データとに対応したアナログデータを出力する少なくとも３つのデジタルアナログ変換器と、上記少なくとも２つの出力データを、対応するデジタルアナログ変換器に与えるデータフォーマットに変換する手段と、上記少なくとも２つの出力データと補正データとの出力タイミングを合わせる手段と、を備え、上記少なくとも３つのデジタルアナログ変換器のアナログデータを加算する。
【００１８】
本構成により、高速で演算処理されたデジタル信号を、適切に高精度かつ高速にアナログ信号に変換可能なデジタル演算処理を実現することができる。
【００１９】
（４）ビーム光源からのビームを、ビーム走査制御部により走査して、被検出物に照射し、画像処理部により被検出物の画像情報を得るビーム走査型の画像情報取り込み装置において、上記ビーム走査制御部は、入力データを内部形式に変換する初段、変換した入力データの乗算を実施する段、及び乗算結果を内部形式から出力形式に変換して出力する最終段を有する実数乗算器と、入力データを内部形式に変換する初段、変換した入力データの加算を実施する段、及び加算結果を内部形式から出力形式に変換して出力する最終段を有する実数加算器と、をパイプライン化し、パイプライン化した実数乗算器及び実数加算器を１つに融合し、上記実数乗算器の最終段であるパイプラインレジスタと上記実数加算器の初段であるパイプラインレジスタとの演算器における段数を、同レベルにそろえ、上記実数乗算器の最終段の処理と、上記実数加算器の初段の処理の１部とを並列に動作させて、乗算と加算とを順次実施するＭＡＣ演算器を有し、ビーム走査位置の誤差から生じる画像の歪の補正演算を行ない、ビーム制御デジタルデータを出力するデジタル演算処理手段と、上記デジタル演算手段の第１の高速クロック信号と非同期の第２のクロック信号に同期して上記補正演算の係数データを設定するプロセッサと、上記プロセッサからのデータを、上記プロセッサからのライトアクセス信号を基に生成される第１のゲート信号に応答してラッチする機能を有する１段目のラッチレジスタと、上記１段目のラッチレジスタに書き込まれた上記プロセッサからの複数のデータを、上記プロセッサから出力される第２のゲート信号により一斉にラッチし、上記デジタル演算処理手段に与える機能を有する２段目のラッチレジスタと、上記ビーム制御デジタルデータをアナログビーム走査制御信号に変換するために、上記デジタル演算処理手段からのデジタルデータを連続的なビット列で構成された少なくとも２つの出力データに分割する手段と、その上位側の出力データに対応した補正データを記憶するメモリ手段と、上記少なくとも２つの出力データと補正データとに対応したアナログデータを出力する少なくとも３つのデジタルアナログ変換器と、上記少なくとも２つの出力データを、対応するデジタルアナログ変換器に与えるデータフォーマットに変換する手段と、上記少なくとも２つの出力データと補正データとの出力タイミングを合わせる手段と、上記少なくとも３つのデジタルアナログ変換器のアナログデータを加算する手段と、を備え、デジタル演算により正確なビーム走査位置を制御する。
【００２０】
本構成により、高速で高精度な処理が可能なビーム走査型の画像情報取り込み装置を実現することができる。
【００２１】
【発明の実施の形態】
本発明の一実施形態は、第１の周期で高速に変化する情報と、第２の周期で低速に変化する情報との組み合わせ演算を行い、第１の周期毎に高速で結果を出力するデジタル演算処理装置を実現する。
下記に示すように、上記第１の周波数とは１００ＭＨｚ〜２００ＭＨｚ、第２の周波数とは１００ＫＨｚ〜２００ＫＨｚオーダである。
【００２２】
本発明の実施形態であるデジタル演算処理装置が適用される装置の例としては、図１に示すビーム走査型の画像情報取り込み装置が挙げられる。この画像情報取り込み装置は、ビーム光源１と、ビーム走査部２と、レンズ部３と、被検出物（観察物）である試料４と、ステージ部５と、検出部６と、画像処理部７と、ビーム走査制御部８とから構成される。
【００２３】
図１に示すビーム走査型の画像情報取り込み装置においては、ビーム光源１から生成されるビームをビーム走査部２で適切な角度に振り、レンズ部３で、そのビームをフォーカスして試料４上を適切な拡大率をもって、ある方向、例えばＸ方向に走査させ、検出部６及び画像処理部７に得られたＸ方向の線画像を、ステージ部５にて、例えばＹ方向にずらしながら連続的にＹ方向に連結してＸ−Ｙの面画像を得るものである。
【００２４】
現状、上記Ｘ方向の１ピクセルに相当する画像を得る時間を第１の周波数ｆ１とし、ｆ１＝１００ＭＨｚ〜２００ＭＨｚ程度とする。そして、Ｘ方向に１ライン走査する時間を第２の周波数ｆ２とし、ｆ２＝１００ＫＨｚ〜２００ＫＨｚ程度を設定している。
【００２５】
上記第１の周波数ｆ１及び第２の周波数ｆ２の値は、例えば、被検出試料４が半導体のウェハ上のＬＳＩチップであり、そのＬＳＩチップ上のパターン画像を得て、それが正しいか否かを検査する装置として、上記画像情報取り込み装置を用いる場合の画像処理分解能及びタクトタイム等から計算した、現実的に必要とされるスペックの１つである。
【００２６】
図１の装置において、本発明が提案するデジタル演算処理装置を必要とする重要部分は、ビーム走査制御部８である。ビーム走査制御部８では、主に、具体的に次に示す２つの誤差対象に対して補正制御演算を行う必要がある。
【００２７】
（１）光学的歪みに代表される半固定的誤差であり、連続的な誤差関数により事前定義可能なものである誤差対象。これらは、変換関数を用いた座標変換等の数値計算や事前の形状計測情報、又は両者の組み合わせ等によって補正処理を行い、制御出力に反映する。
ビーム経路中、検出物４の位置に依存し、上記計測情報を用いた補正もこれに含まれる。
【００２８】
（２）ステージ部５の移動に伴う位置ずれ、速度むら等の機械的変動、温度変動等の環境変化に呼応した変動や経時変化による誤差に対する補正であり、ステージ部５からのセンシング情報及び随時行う計測情報を用いて補正処理を行い、制御出力に反映する。
【００２９】
ここで、制御出力とは、ビームを正しく制御するためのビーム走査部２に対する指令に相当する。
図２にビーム走査制御部８の基本システム構成を示す。
図２において、関数演算部１２が上記（１）の動作に相当する処理部であり、制御情報演算部１１が上記（２）の動作に相当する処理部である。
【００３０】
レジスタ部ａ１４は、制御情報演算部１１に上記第２の周期で変化する情報ｇ（ＰＣＤ０…）を保持しており、レジスタ部ｂ１５は、関数演算部１２に上記第１の周期に同期化され、第２の周期で変化する情報ｈ（ＦＣＤ０…）を保持している。これらのレジスタ部１４、１５は、いずれもマスタプロセッサ部１６によってその情報が変更され、各演算部の処理に変数又は定数として用いられる。
【００３１】
外部情報入力部１０は、ステージ制御部１７の測長部から得る位置情報等のステージ部５の状態を監視するための情報ａを得て、計算処理可能なように情報ｂを生成する前処理を行う。ここでの入力情報は、ステージ部５を駆動する制御情報のフィードバック情報でも良いし、ステージ部５に装備されるセンサからのフィードフォワード情報を使用しても良い。
制御情報演算部１１は、外部情報入力部１０からの前処理済情報を得て、関数演算部１２に与えるための情報ｃを第１の周期にて生成する。
【００３２】
関数演算部１２は、例えば試料２０に対してビームを走査する際の位置（Ｘ，Ｙ）の関数として、例として、次式（１）に示すような３次式で表される座標変換式で表現される、光学系の歪みを補正して平面等方化するための投影処理を行い、ビーム制御のための基本情報ｄを生成する。
図には示していないが、ａ、ｂの係数は、事前計測情報により得られるもので、ビームの目標位置上の試料２０の高さ等の情報から、マスタプロセッサ１６からレジスタ部ｂ１５を通して与えられる。
【００３３】
【数１】
Ｘがライン方向だとすると、画像処理部１９での１ラインあたりの画素数ｎ個分を走査する時間がＹ方向の変化する最小の周期となる。Ｘの変化周期は１画素分の走査時間に相当し、従って、Ｙの変化周期は、およそ（Ｘの変化周期）×ｎ＋αとできる。
【００３５】
１ラインあたりの走査時間を、およそ１０μsで、Ｘ方向１ライン当たりの画素数を、およそ１０００と仮定すると、Ｘの変化周期は、およそ１０μs／１０００＝１０ｎｓ（ｆ＝１００ＭＨｚ）となり、Ｙの変化周期は１０μs＋αとなる。情報ｄは、Ｘの変化周期に応答するため、１０ｎsの周期の高速な変化情報となる。これを上記第１の周波数における周期と定義し、１０μs＋αを上記第２の周波数における周期と定義する。
【００３６】
制御情報出力部１３は、ＤＡＣ部２２にて、ビーム走査部１８に与える指令情報ｆ（アナログ制御情報）を生成するための元となるデジタル制御情報ｅを生成する。これについては後に詳しく述べる。
【００３７】
マスタプロセッサ部１６は、制御情報演算部１１、関数演算部１２、画像処理部１９、ステージ制御部１７等からの情報を集約して、総合的な判断処理、管理処理、レジスタ部ａ１４、ｂ１５上のパラメータ変更処理等を、上記第２の周波数における周期を基本周期として行う。すなわち、マスタプロセッサ部１６は、ビーム走査制御部２１の総合制御／管理部と位置づける事ができる。
【００３８】
さて、この例において、デジタル処理を行う上で重要かつ実現困難なビーム走査制御部２１の第１の構成要素は、上記式（１）にて示した関数処理を、周波数ｆ＝１００ＭＨｚ以上のスループットにて動作しなければならない関数演算部１２である。
【００３９】
単純に、上記式（１）を実行するだけで３６個の加算、乗算が必要であり、正規化する事等も含めると４０演算以上のオペレーションが要求される。また、これらの演算は、高精度の観点から実数演算が要求されており、式（１）と同様の汎用的な記述に基づいて実行するとなると、浮動小数点型の実数演算処理を１秒間に４Ｇ回（４ＧＦＬＯＰＳ）処理する能力が要求される。その他、前処理演算及び補正演算を組み合わせて実行する必要が生ずる場合もあり、総合すると、１０Ｇ回／ｓ（１０ＧＦＬＯＰＳ）程度の処理能力が必要となるケースも予想される。
【００４０】
関数演算部１２を構成する上で、問題となる事項を以下にまとめておく。
（ａ）上述のような高速演算を行うためには、実数演算処理を並列パイプライン的に実行する必要があるが、非常に多くのトランジスタを必要とする。さらに、リアルタイムで動作する制御部と連動するため、レイテンシタイムを小さく保つ必要があり、配線短縮の点からもコンパクトに構成する必要性が生ずる。すなわち、非常に高集積なＬＳＩ又は電子基板を実現しなければならず高度な論理設計技術やトランジスタ数削減技術が要求される。
【００４１】
（ｂ）上記（ａ）の点を実現しようとすると、多くのトランジスタが小さなエリアで大量にスイッチング動作を行うため、それに伴って大量の発熱が生ずる恐れがある。したがって、発熱を押さえる回路設計上の工夫が必要となる。
【００４２】
（ｃ）レジスタ部からの情報等、異なる周期で変化する情報をスムーズに高速処理の中に取り込んだり、処理情報をリアルタイムでマスタプロセッサへ読みだしたりする必要がある。すなわち、回路動作上の高度な同期化処理技術が要求される。
【００４３】
上記の理由からビーム走査制御部２１は、ＤＡＣ部２２を除いては、ＬＳＩで構成するのが良い。図２に示した例では、ゲート量とピン数との制約から、外部情報入力部１０と、制御情報演算部１１と、レジスタ部ａ１４とを１チップとし、関数演算部１２と、制御情報出力部１３と、レジスタ部ｂ１５とを他の１チップとして実現し、かつ１種類のＬＳＩ上でセレクト信号により切り替えられるようになっている。
【００４４】
上記問題（ａ）の解決方法の一例として、上記式（１）の演算を、乗算器と加算器を積和型に一体化したＭＡＣ演算器（乗算加算積和型演算器）を基本演算器として構成し、それを組み合わせて最も効率良く並列に実行する方式を図３に示す。
【００４５】
ＭＡＣ演算器は、実数入力に対して所望の数値範囲で結果が得られるように、例えばＩＥＥＥ規格の実数フォーマットに準拠した汎用の実数演算器として構成する。
【００４６】
図３において、ＭＡＣ演算器３１には（Ｙｂ，ａ７，ａ５）が入力され、ＭＡＣ演算器３２には（Ｙｂ，ａ６，ａ３）が入力される。また、ＭＡＣ演算器３３には（Ｙｂ，ａ８，ａ４）が入力される。
【００４７】
また、ＭＡＣ演算器３４には（Ｘｂ，ａ９）が入力されるとともに、ＭＡＣ演算器３１からの出力が入力され、ＭＡＣ演算器３５には（Ｙｂ，ａ２）が入力されるとともに、ＭＡＣ演算器３２からの出力が入力される。また、ＭＡＣ演算器３６には（Ｙｂ，ａ１）が入力されるとともに、ＭＡＣ演算器３３からの出力が入力される。
【００４８】
また、ＭＡＣ演算器３７にはＸｂが入力されるとともに、ＭＡＣ演算器３４及びＭＡＣ演算器３５からの出力が入力され、ＭＡＣ演算器３８には（Ｙｂ，ａ０）が入力されるとともに、ＭＡＣ演算器３６からの出力が入力される。また、ＭＡＣ演算器３９にはＸｂが入力されるとともに、ＭＡＣ演算器３７及びＭＡＣ演算器３８からの出力が入力される。そして、ＭＡＣ演算器３９からＳｘ又はＳｙが出力される。
【００４９】
上記図３に示した式（１）の演算器３０は、２つの制御方向（Ｘ，Ｙ）のうちの１方向のみの演算について構成したものである。式（１）を実現するためには、図３に示した構成の演算器を２つ並列に動作させれば良い。
【００５０】
ＭＡＣ演算器３１〜３９を構成した場合の利点を以下に示す。
【００５１】
１）中間フォーマットを自由に設定できるため、乗算器を加算器に単純に接続する場合より省ゲート化が可能である（少なくとも１０００ゲート以上の省ゲート化が可能）。
【００５２】
２）丸め処理が少なくなり、精度を高く保つことができる。
３）後述するパイプライン化の際、上記１）、２）等の効果と相俟って、演算レイテンシタイムの短縮が図れるため、パイプライン段数を少なくできる。この事も省ゲート化、省電力化に大きく貢献する。
【００５３】
ところで、図３に示した例の構成を透過タイプのスカラ演算器で構成した場合、ＣＭＯＳプロセスのＬＳＩとして設計すると、ＭＡＣ演算１段当たりのレイテンシタイムは、５０ｎｓ程度必要である。すべての演算を処理するためのレイテンシタイムは、このような最適な並列処理構造を採用したとても、２００ｎｓ程度かかることになり、１０ｎｓ（周波数ｆ＝１００ＭＨｚ）以下の計算周期を得ることは不可能である。
【００５４】
そこで、上記（ａ）で述べたように、パイプライン並列型の演算器構造を採用する必要がある。しかし、単純にパイプライン化しても、中間データを保持するためのパイプラインレジスタが増大し、上記（ｂ）に示したパイプラインレジスタでのスイッチングに伴う発熱が発生するとともに、トランジスタ数（ゲート数）が増加してしまう。
【００５５】
そこで、図４に示す５段のパイプライン構造を有するＭＡＣ演算器４０を提案する。詳細は図６に示し、後で述べる。
図４及び図６において、パラメータａ及びｂは、それぞれレジスタ８０及び８１、ステージ４２及び４３を介して、共にレジスタ８２、ステージ４４に供給される。そして、ステージ４４からの出力は、レジスタ８３、ステージ４５を介してステージ４７に供給される。
【００５６】
一方、パラメータｃは、レジスタ８４、ステージ４６に直接供給されるとともに、直列に接続された２つのレジスタ４１、８７を介して、レジスタ８４、ステージ４６に供給される。そして、ステージ４６からの出力は、ステージ４７に供給される。
ステージ４７からの出力は、レジスタ８５、ステージ４８に供給され、このステージ４８から、レジスタ８６、ステージ４０、５０を通して出力Ｓが出力される。
【００５７】
つまり、レジスタ８０及び８１と、ステージ４２、４３、もしくはレジスタ４１で１段、レジスタ８２、ステージ４４、もしくはレジスタ８７で２段、レジスタ８３、８４、ステージ４５、４６、４７で３段、レジスタ８５、ステージ４８で４段、レジスタ８６とステージ４９、５０で５段となる。
【００５８】
図４で示した点線で示した部分が単純にパイプライン化したときに、演算ステージを合わせるために必要となっていたパイプラインレジスタ４１、８７であり、これを削減すれば、トランジスタ換算でＭＡＣ演算器１つ当たり約１６００トランジスタ分の省ゲート化とスイッチングパワーの除去が可能である。
【００５９】
ところで、ＭＡＣ演算器に入力される数値パラメータｃの入力タイミングがパラメータａ、ｂと異なるため、演算ステージ段数が合わなくなってしまう可能性がある。しかし、図５に示す様に、周波数ｆ＝１００ＭＨｚ以上で変化する入力変換（Ｘｂ，Ｙｂ）の整合用パイプラインパスのみを調整すれば全体の処理を矛盾なく実行させることが可能である。
【００６０】
図５に示した例は、図３の構成に対し、図４のパイプライン化されたＭＡＣ演算器を適用して、全体的にパイプライン化を図ったものである。各モジュールの下及び上に示したＸＸ段→ＹＹ段は、その出力段までのトータルパイプライン段数を示し、ＸＸが図４の点線部分を含む場合、ＹＹが本方式の省ゲートタイプＭＡＣ演算器を用いた場合である。
【００６１】
トータルレイテンシタイムはもちろん整合用のパイプライン段数も減らせることがわかる。結局、トータルレイテンシタイムとして２０段から１８段に短縮され、パイプラインレジスタの本数も総合で２４段も省略できたことになる。単純に、乗算器と加算器を組み合わせると、ＭＡＣ処理当たり６段のパイプライン段数となり、結果的に本方式よりも５７段ものパイプラインレジスタが余分に必要となる。
【００６２】
図６に、図４に示したパイプライン構造のＭＡＣ演算器４０の演算分割配分を示す。
図６において、入力パラメータａ、ｂは、パイプラインレジスタ８０、８１、乗算ステージＭＰＹＳＴＧ１Ａ（４２）、ＭＰＹＳＴＧ１Ｂ（４３）、パイプラインレジスタ８２、乗算ステージＭＰＹＳＴＧ２（４４）、パイプラインレジスタ８３、乗算ステージＭＰＹＳＴＧ３Ａ（４５）を介して、加算ステージＡＤＤＳＴＧ１Ｂ（４７）に供給される。
一方、入力パラメータｃは、パイプラインレジスタ８４、加算ステージＡＤＤＳＴＧ１Ａ（４６）を介してＡＤＤＳＴＧ１Ｂ（４７）に供給される。
【００６３】
そして、ＡＤＤＳＴＧ１Ｂ（４７）からの出力は、パイプラインレジスタ８５、加算ステージＡＤＤＳＴＧ２（４８）、パイプラインレジスタ８６、加算ステージＡＤＤＳＴＧ３Ａ（４９）を介して、加算ステージＡＤＤＳＴＧ３Ｂ（５０）に供給される。この加算ステージＡＤＤＳＴＧ３Ｂ（５０）から出力Ｓ（Ｓ＝ａｘｂ＋ｃ）が出力される。
【００６４】
上記ＭＡＣ演算器４０は、約１０ｎｓの周期（周波数ｆ＝１００ＭＨｚ）で動作できる。すなわち、入力パラメータａ、ｂ、ｃは、１０ｎｓ周期でクロック信号に同期して投入可能であり、パイプライン的に処理（Ｓ＝ａ×ｂ＋ｃ）された結果、出力Ｓは、１０ｎｓ周期で出力される。
【００６５】
入力段のステージＭＰＹＳＴＧ１Ａ（４２）及びＡＤＤＳＴＧ１Ａ（４６）では、ＩＥＥＥ規格で入力されたデータ（ａ，ｂ，ｃ）を、演算処理を施し易い内部形式（２進形式）に変更する必要がある。
【００６６】
この処理に約１．５〜３ｎｓかかるが、乗算器と加算器とを融合した本発明によるＭＡＣ演算器では、乗算の最終ステージＭＰＹＳＴＧ３Ａ（４５）と、パラメータｃの加算の入力部の内部形式への変化ステージＡＤＤＳＴＧ１Ａ（４６）とを並列に処理可能である。
【００６７】
つまり、本発明によれば、実数乗算器と実数加算器とを、実数乗算器の出力段である最終段のパイプラインレジスタと実数加算器の入力段である初段のパイプラインレジスタとを同レベルにそろえ、実数乗算器の最終ステージの処理と、実数加算器の初段ステージの１部とを並列に動作させるという、融合手段が開示され、この融合手段により、乗算の最終ステージＭＰＹＳＴＧ３Ａ（４５）と、パラメータｃの加算の入力部の内部形式への変化ステージＡＤＤＳＴＧ１Ａ（４６）とを並列に処理可能である。
【００６８】
また、乗算ステージの最終段ＭＰＹＳＴＧ３Ａ（４５）の次段で、 ＩＥＥＥ形式に変換するステージ（ＭＰＹＳＴＧ３Ｂに相当する）を設ける必要が無く、内部形式のまま加算器のステージＡＤＤＳＴＧ１Ｂ（４７）にデータを引き渡すことができる。
【００６９】
従って、加算ステージの初段で,乗算器からの結果に対してＩＥＥＥ形式からの変換ステージ（ＡＤＤＳＴＧ１Ａに相当する）を実行する必要もなくなる。次の演算器へＩＥＥＥ形式に変換（丸め処理も行う）して出力する出力段ステージ（ＡＤＤＳＴＧ３Ｂに相当する）についても、加算器の最終段にのみ設けるだけで良い。
【００７０】
以上から、関数演算部１２の基本単位となるＭＡＣ演算器の構成は、乗算ステージＭＰＹＳＴＧ１Ａ（４２）、ＭＰＹＳＴＧ１Ｂ（４３ ）が合計９ｎｓ、乗算ステージＭＰＹＳＴＧ２（４４ ）が９ｎｓ、乗算ステージＭＰＹＳＴＧ３Ａ（４５）が３ｎｓ、加算ステージＡＤＤＳＴＧ１Ａ（４６）が乗算ステージＭＰＹＳＴＧ３Ａ（４５）と並列に３ｎｓ、加算ステージＡＤＤＳＴＧ１Ｂ（４７）が６ｎｓ、加算ステージＡＤＤＳＴＧ２（４８）が９ｎｓ、加算ステージＡＤＤＳＴＧ３Ａ（４９）が３ｎｓ、加算ステージＡＤＤＳＴＧ３Ｂ（５０）が３ｎｓ、というレイテンシタイムの配分となっている。
【００７１】
なお、最終段ステージＡＤＤＳＴＧ３Ａ（４９）、ＡＤＤＳＴＧ３Ｂ（５０）は、合計６ｎｓとなっているが、次段の演算器に送るために約３ｎｓの余裕（伝送路の遅延マージン）を持たせているためである。なお、ＩＥＥＥの形式に圧縮してデータの入出力を行う必要があるのは、外部からの汎用データ入力形式と整合性をとる目的もあるが、以下のａ）及びｂ）の理由等からでもある。
ａ）加算器と乗算器とで有効な内部形式がそれぞれ異なる。
ｂ）内部形式のビット幅はＩＥＥＥ形式よりも広く、ゲート数、スイッチングパワー、演算器間の結線量のいずれも内部形式の方が不利である。
【００７２】
以上から、本発明によるＭＡＣ演算器は、５段のパイプラインで構成可能となっており、単純に汎用乗算器を組み合わせた場合より、パイプライン段数で１〜２段、トータルゲート数で１５〜２０％程度削減できている。
【００７３】
次に、上記（ｃ）に示した外部との入出力に関わる同期化の問題についての解決策について述べる。
ここで、外部とは、主としてマスタプロセッサとのやり取りを示す。
【００７４】
まず、関数処理部に与えるパラメータ（図３、図５の実数パラメータａ０〜ａ９に相当する）を保持するレジスタ部ｂ（１５）へのデータセット方法について、本発明では以下のレジスタ構成と手法を採る。
【００７５】
（イ）マスタプロセッサを動作させるクロック信号と、ビーム走査制御部の基準クロック信号（周波数ｆ＝１００ＭＨｚ以上）とは、非同期と考えるべきであり、マスタプロセッサ側から、ビーム走査制御部内のレジスタに対し、自在にアクセスするためには、マスタプロセッサからのアクセス判断信号と、前記基準クロックとの間で同期化を図る必要がある。
【００７６】
これは、図８に示すように、マスタプロセッサからのライトコマンド（／ＣＰＵＷＴ）を、クロック信号ＣＬＫ（周波数ｆ＝１００ＭＨｚ以上）を用いて、２段以上のフリップフロップ回路でシフトすることにより、ライト信号／ＷＴａを生成する非同期信号の同期化処理を施す。
【００７７】
さらに、ライト信号／ＷＴａを１段分以上シフトして、ライト信号／ＷＴｂを生成すれば、ライト信号／ＷＴａ＝Ｈｉかつライト信号／ＷＴｂ＝Ｌｏの期間を取り出し、クロック信号ＣＬＫに同期したライト信号ＷＴＥが生成可能である。例えば、図７に示すラッチレジスタＡ（５１）に、ライト信号ＷＴＥ（５３）に応答してマスタプロセッサからのデータをラッチすれば、ラッチされたデータＬＤＡＴＡ−Ａ（８０）はクロック信号ＣＬＫに同期して出力できる。
【００７８】
（ロ）事前に変更しておいたパラメータのみをあるタイミング（例えばサンプリング周期の初め）で、一斉に変更して関数演算部１２に与えたいケースがある。これは、図７に示すように、もう１つのラッチレジスタＢ（５２）をラッチレジスタＡ（５１）の後段に設け、一斉に変更すべきタイミングを示す信号（ＲＥＰＴＲＧ）に応答してラッチレジスタＡ（５１）の内容をラッチレジスタＢにコピーする方法を採る。
【００７９】
ＲＥＰＴＲＧ信号に対応するレジスタ群のラッチレジスタＢ（５２）に共通して接続すれば、そのレジスタ群の内容を適切なタイミングで同時に変更可能である。その場合の出力としてはＬＤＡＴＡ−Ｂを用いる。
【００８０】
なお、ＲＥＰＴＲＧ信号は、マスタプロセッサ部１６からのアクセス制御信号（／ＣＰＵＷＴ，／ＣＰＵＲＤ）に応答して、ライト信号ＷＴＥの生成と同様の非同期信号の同期化手法を用いてクロック信号ＣＬＫに同期化させて生成するのが一般的であるが、外部からのリプレースコマンドをクロック信号ＣＬＫに同期化して用いて生成しても良い。
【００８１】
（ハ）図７に示すレジスタの構成の中で、ラッチレジスタＡ（５１）、ラッチレジスタＢ（５２）は、ゲートラッチ回路を用いて構成する。ゲートラッチとはこの場合、Ｇ入力に与える信号（ここではライト信号ＷＴＥ５３、ＲＥＰＴＲＧ５４）がＨｉレベルのとき、Ｄ入力のデータを透過してＱ出力（ＬＤＡＴＡ−Ａ（８０）、ＬＤＡＴＡ−Ｂ（８１））に出力し、Ｇ入力に与える信号がＬｏレベルに遷移するタイミングでＤ入力のデータをラッチし保持する機能を有している。ゲートラッチ回路を用いれば、フリップフロップ回路を用いる場合の約１／２のゲート数で構成可能であり、消費電力的にも有利である。
【００８２】
次に、関数演算部を含むビーム走査制御部内のクロック信号ＣＬＫ（周波数ｆ＝１００ＭＨ以上）に同期したデータ群を、マスタプロセッサ側に読み出す際の同期化手段について述べる。
【００８３】
イ）図８に示すように、マスタプロセッサ部１６側から生成されるリードコマンド（／ＣＰＵＲＤ）を、ライト信号／ＷＴａ生成時と同様の同期化手段にてクロック信号ＣＬＫに同期化し、リード信号／ＲＤａ信号を生成する。
【００８４】
ロ）図９に示す内部レジスタをラッチするためのラッチレジスタ５５を設け、生成したリード信号／ＲＤａ信号５６の立ち上がりタイミングに応答してマルチプレクサＭＵＸ５７を介して選択信号ＳＥＬ５９により選択されたクロック信号ＣＬＫに同期した内部データ５８をラッチレジスタ５５にラッチする。
【００８５】
これにより、マスタプロセッサ部１６に対しては、リード信号／ＲＤａが立ち下がる約１ＣＬＫ程度以上前のタイミングから、／ＣＰＵＲＤが立ち上がる（終了する）少なくとも１ＣＬＫ以上先のタイミングまでの期間、所望の内部データを正しく表示することができる。マスタプロセッサはこの表示データを読み込めば良い。
【００８６】
なお、マルチプレクサＭＵＸ５７を切り換え、所望の内部データをラッチレジスタ５５に対して与えるための選択信号ＳＥＬ５９には、一般的にマスタプロセッサ部１６からのアドレス信号か、それに応答してモディファイされた信号を用いれば良い。
【００８７】
次に、関数演算部１２からの結果を高精度なアナログ情報に変換して１００ＭＨｚ以上のレートで出力する制御情報出力部１３について述べる。
【００８８】
図１０に、周波数ｆ＝１００ＭＨｚ以上の周波数で高精度なアナログ情報に変更する手段を示す。
図１０において、ＦＩ６０は、浮動小数点データ（実数）を整数値（３２ｂｉｔ）に変換する演算器、ＭＵＸＨ６１、 ＭＵＸＬ６２及びＭＵＸＡ６３は、それぞれ選択信号ＳＥＬＨ６４、ＳＥＬＬ６５及びＳＥＬＡ６６に対応して、演算器ＦＩ６０から出力される３２ビットデータのうち上位２０ビットから１６ビット分を選択するマルチプレクサである。
【００８９】
マルチプレクサＭＵＸＨ６１、ＭＵＸＬ６２の出力は、フリップフロップ回路ＦＦで構成されるパイプラインレジスタ６７、６８を介して、ＤＡＣ（デジタルアナログ変換器）の入力フォーマット（ストレートバイナリ、オフセットバイナリ、コンプリメンタリ等）に変換するロジックＦＭ回路（ＭＳＢとその他のビットを反転させる回路）６９、７０を経由し、さらにパイプラインレジスタ７１、７２を介して、それぞれ１００ＭＨｚ以上のサンプリング周波数性能を有するＤ／Ａ変換器であるＤＡＣＨ７３、ＤＡＣＬ７４に入力される。
【００９０】
一方、ＭＵＸＡ６３の出力は、パイプラインレジスタ７５を介して、メモリユニット７６のアドレス入力に与えられ、メモリユニット７６からは対応するデータが出力される。そして、このメモリユニット７６からの出力データは、パイプラインレジスタ７７を介した後、１００ＭＨｚ以上のサンプリング周波数性能を有するＤＡＣＡＤＪ７８（補正用ＤＡＣ）に入力される。
【００９１】
上述した例では、ＤＡＣＨ７３とＤＡＣＬ７４とからのアナログ出力をアナログ的に加算することにより、最大３２ビット分解能レベルのアナログ出力が得られる。しかし、ＤＡＣの非線形性や、基準オフセット誤差等を補正しないと十分な精度が得られないため、精度的にネックとなるＤＡＣＨ部の補正を主眼として、ＤＡＣＡＤＪ７８により補正加算値を出力する。
【００９２】
補正加算値は、ＤＡＣＨ７３とＤＡＣＬ７４の加算値を高精度電圧測定器で事前に測定しておき、誤差の補正分を加算値として、メモリ書き込み手段７９によって予めメモリユニット７６に保持させておけば良い。また、補正加算値は、アンプ部の動的な歪の逆関数に対応する数値をメモリユニットに保持させることで、アナログ歪も補正可能となる。従って、ＤＡＣＨ、ＤＡＣＬ、ＤＡＣＡＤＪの各アナログ出力をアナログ的に加算して用いれば、高精度なアナログ情報を出力することができる。
【００９３】
【発明の効果】
本発明は、以上説明したように構成されているため、次のような効果がある。デジタル演算処理装置において、パイプライン化した実数乗算器と実数加算器とを融合手段により１つに結合して構成したＭＡＣ演算器を用い、実数乗算器の出力段である最終段のパイプラインレジスタと実数加算器の入力段である初段のパイプラインレジスタとを同レベルにそろえ、実数乗算器の最終ステージの処理と、実数加算器の初段ステージの１部とを並列に動作させるように構成される。
【００９４】
これにより、実数乗算器の出力段と、実数加算器の入力段とのレベルが同レベルであるので、これらの信号を並列に処理可能であり、実数乗算器の最終段の次段で、ＩＥＥＥ形式に変換するステージを設ける必要が無く、内部形式のまま、次段の実数加算器にデータを引き渡すことができる。
【００９５】
従って、実数加算器の初段で,乗算器からの結果に対してＩＥＥＥ形式からの変換ステージを実行する必要もなくなる。これにより、パイプライン段数とトランジスタ数の削減が可能となり、回路構成の大規模化及び複雑化と発熱を伴うことなく高集積化が実現でき、高速で高精度なデジタル演算処理が可能となる。
【００９６】
また、第１の周期で高速に変化する情報を処理する演算処理装置に、第２の周期で低速に変化する情報を処理するプロセッサを設けることにより、低速で制御する部分と、高速で制御する部分とを分割して、制御の適切化が可能になるが、本構成により、上記２種類の周期で動作する部分のスムーズな情報のやり取りが実現できる。これにより、情報のやり取りの同期が問題とならずに、高速なデジタル演算処理可能な演算手段を用いることができ、高速で高精度なデータ処理が可能なデジタル演算処理装置を実現することができる。
【００９７】
また、デジタルデータを連続的なビット列で構成された出力データに分割する手段と、その上位側の出力データに対応した補正データを記憶するメモリ手段と、２つの出力データと補正データとに対応したアナログデータを出力する３つのデジタルアナログ変換器と、少なくとも２つの出力データを、対応するデジタルアナログ変換器に与えるデータフォーマットに変換する手段と、２つの出力データと補正データとの出力タイミングを合わせる手段とを備え、３つのデジタルアナログ変換器のアナログデータを加算し、高精度なアナログ出力を生成する。
【００９８】
これにより、高速で演算処理されたデジタル信号を、適切に高精度かつ高速にアナログ信号に変換可能なデジタル演算処理を実現することができる。
【００９９】
また、上記デジタル演算処理装置は、ビーム走査型の画像情報取り込み装置に適用することができ、高速で高精度な画像取り込み処理が可能なビーム走査型の画像情報取り込み装置を実現することができる。
【０１００】
さらに、高速デジタル演算処理装置において、１００ＭＨｚ以上のクロック周波数に同期して、外部からの情報やマスタプロセッサからの情報を取り込み、１０ｎｓ以下の周期でデジタル処理をパイプライン的に進め、１０ｎｓ以下の周期での結果外部出力が達成できる効果がある。
【０１０１】
また、演算処理部の論理回路量やパイプラインレジスタの削減可能となり、それによりトランジスタのスイッチングパワーを小さくでき発熱を押さえる効果と、演算処理のレイテンシタイムを小さくする効果とが同時に得られる。
【０１０２】
また、マスタプロセッサと高速デジタル演算処理装置との間で高速クロックに同期してスムーズに情報のやり取りが可能となる効果がある。
【０１０３】
また、デジタルアナログ変換器に対して、そのデジタルアナログ変換器の誤差成分も補正した形で演算処理結果を高精度なデジタルデータとして１０ｎｓ以下のクロック周期で出力できる効果がある。
【図面の簡単な説明】
【図１】本発明の数値演算システムを必要とする装置であるビーム走査型の画像情報取り込み装置の概略構成図である。
【図２】図１の例におけるビーム走査制御部の基本システム構成を示した図である。
【図３】基本演算器としてＭＡＣ演算器で構成した演算器の例を示した図である。
【図４】５段のパイプライン構造を有するＭＡＣ演算器を説明した図である。
【図５】図３の構成に対し、図４のパイプライン化されたＭＡＣ演算器を適用した場合のパイプライン段数の削減を説明した図である。
【図６】図４に示したパイプライン構造のＭＡＣ演算器の演算分割配分を示した図である。
【図７】ライト時の同期化手段であるライトデータ用レジスタの構成を説明した図である。
【図８】マスタプロセッサからのアクセス信号と、基準クロック信号との同期化を説明した図である。
【図９】リード時の同期化手段であるリードデータ用レジスタの構成を説明した図である。
【図１０】デジタルデータを１００ＭＨｚ以上の周期で高精度なアナログ情報に変更する手段を説明する図である。
【符号の説明】
１ ビーム光源
２ ビーム走査部
３ レンズ部
４ 被検出試料
５ ステージ部
６ 検出部
７ 画像処理部
８ ビーム走査制御部
１０ 外部情報入力部
１１ 制御情報演算部
１２ 関数演算部
１３ 制御情報出力部
１４ レジスタ部ａ
１５ レジスタ部ｂ
１６ マスタプロセッサ部
１７ ステージ制御部
１８ ビーム走査部
１９ 画像処理部
２０ 被検出試料
２１ ビーム走査制御部
３０ 演算器
３１〜３９、４０ ＭＡＣ演算器
４１ レジスタ
４２ ＭＰＹＳＴＧ１Ａ
４３ ＭＰＹＳＴＧ１Ｂ
４４ ＭＰＹＳＴＧ２
４５ ＭＰＹＳＴＧ３Ａ
４６ ＡＤＤＳＴＧ１Ａ
４７ ＡＤＤＳＴＧ１Ｂ
４８ ＡＤＤＳＴＧ２
４９ ＡＤＤＳＴＧ３Ａ
５０ ＡＤＤＳＴＧ３Ｂ
５１ ラッチレジスタＡ
５２ ラッチレジスタＢ
５３ ＷＴＥ
５４ ＲＥＰＴＲＧ
８０ ＬＤＡＴＡ−Ａ
８１ ＬＤＡＴＡ−Ｂ
５５ ラッチレジスタ
５６ ／ＲＤａ信号
５７ ＭＵＸ
５８ 内部データ
５９ ＳＥＬ
６０ ＦＩ
６１ ＭＵＸＨ
６２ ＭＵＸＬ
６３ ＭＵＸＡ
６４ ＳＥＬＨ
６５ ＳＥＬＬ
６６ ＳＥＬＡ
６７、６８、７１ パイプラインレジスタ
７２、７５、７７ パイプラインレジスタ
６９、７０ ＦＭ
７３ ＤＡＣＨ
７４ ＤＡＣＬ
７６ メモリユニット
７８ ＤＡＣＡＤＪ
７９ メモリ書き込み手段
８０〜８７ パイプラインレジスタ
Claims (4)
- 高速なクロック信号周期に同期してデジタル演算処理を行うデジタル演算処理装置において、
入力データを内部形式に変換する初段、変換した入力データの乗算を実施する段、及び乗算結果を内部形式から出力形式に変換して出力するパイプレジスタからなる最終段を有する実数乗算器と、
入力データを内部形式に変換するパイプレジスタからなる初段、変換した入力データの加算を実施する段、及び加算結果を内部形式から出力形式に変換して出力する最終段を有する実数加算器と、をパイプライン化し、
演算処理の基本単位となる演算を、上記パイプライン化した上記実数乗算器と実数加算器とを１つに結合して、乗算と加算とを順次実施して行なうＭＡＣ演算器を備え、
上記実数乗算器の最終段であるパイプラインレジスタと実数加算器の初段であるパイプラインレジスタとの演算器における段数を、同レベルにそろえ、実数乗算器の最終段の処理と、実数加算器の初段の処理の１部とを並列に動作させることを特徴とするデジタル演算処理装置。 - 第１の高速クロック信号に同期し、デジタル処理を行うデジタル演算処理装置において、
上記第１の高速クロック信号と非同期の第２のクロック信号に同期して動作するプロセッサと、
上記プロセッサからのデータを第１のゲート信号に応答してラッチする機能を有する１段目のラッチレジスタと、
上記１段目のラッチレジスタからのデータを第２のゲート信号に応答してラッチする機能を有する２段目のラッチレジスタと、を備え、
上記第１のゲート信号は、上記プロセッサからのライトアクセス信号を基に生成され、第２のゲート信号は、上記第１の高速クロック信号に同期化した信号を基に生成され、上記１段目のラッチレジスタに書き込まれた上記プロセッサからの複数のデータが上記第２のゲート信号により上記２段目のラッチレジスタに一斉に引き渡されることを特徴とするデジタル演算処理装置。 - 高速なクロック信号周期に同期してデジタルデータをアナログデータとして出力するデジタル演算処理装置において、
デジタルデータを連続的なビット列で構成された少なくとも２つの出力データに分割する手段と、
その上位側の出力データに対応した補正データを記憶するメモリ手段と、
上記少なくとも２つの出力データと補正データとに対応したアナログデータを出力する少なくとも３つのデジタルアナログ変換器と、
上記少なくとも２つの出力データを、対応するデジタルアナログ変換器に与えるデータフォーマットに変換する手段と、
上記少なくとも２つの出力データと補正データとの出力タイミングを合わせる手段と、を備え、上記少なくとも３つのデジタルアナログ変換器のアナログデータを加算することを特徴とするデジタル演算処理装置。 - ビーム光源からのビームを、ビーム走査制御部により走査して、被検出物に照射し、画像処理部により被検出物の画像情報を得るビーム走査型の画像情報取り込み装置において、
上記ビーム走査制御部は、
入力データを内部形式に変換する初段、変換した入力データの乗算を実施する段、及び乗算結果を内部形式から出力形式に変換して出力する最終段を有する実数乗算器と、入力 データを内部形式に変換する初段、変換した入力データの加算を実施する段、及び加算結果を内部形式から出力形式に変換して出力する最終段を有する実数加算器と、をパイプライン化し、パイプライン化した実数乗算器及び実数加算器を１つに融合し、上記実数乗算器の最終段であるパイプラインレジスタと上記実数加算器の初段であるパイプラインレジスタとの演算器における段数を、同レベルにそろえ、上記実数乗算器の最終段の処理と、上記実数加算器の初段の処理の１部とを並列に動作させて、乗算と加算とを順次実施するＭＡＣ演算器を有し、ビーム走査位置の誤差から生じる画像の歪の補正演算を行ない、ビーム制御デジタルデータを出力するデジタル演算処理手段と、
上記デジタル演算手段の第１の高速クロック信号と非同期の第２のクロック信号に同期して上記補正演算の係数データを設定するプロセッサと、
上記プロセッサからのデータを、上記プロセッサからのライトアクセス信号を基に生成される第１のゲート信号に応答してラッチする機能を有する１段目のラッチレジスタと、
上記１段目のラッチレジスタに書き込まれた上記プロセッサからの複数のデータを、上記プロセッサから出力される第２のゲート信号により一斉にラッチし、上記デジタル演算処理手段に与える機能を有する２段目のラッチレジスタと、
上記ビーム制御デジタルデータをアナログビーム走査制御信号に変換するために、上記デジタル演算処理手段からのデジタルデータを連続的なビット列で構成された少なくとも２つの出力データに分割する手段と、
その上位側の出力データに対応した補正データを記憶するメモリ手段と、
上記少なくとも２つの出力データと補正データとに対応したアナログデータを出力する少なくとも３つのデジタルアナログ変換器と、
上記少なくとも２つの出力データを、対応するデジタルアナログ変換器に与えるデータフォーマットに変換する手段と、
上記少なくとも２つの出力データと補正データとの出力タイミングを合わせる手段と、
上記少なくとも３つのデジタルアナログ変換器のアナログデータを加算する手段と、
を備え、デジタル演算により正確なビーム走査位置を制御することを特徴とするビーム走査型の画像情報取り込み装置。
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