JPH0310380A - 画像変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、画像の平行移動、回転、拡大、縮小等のアフ
ィン変換機能に加えて、非線形な幾何学的（座標）変換
機能を有する画像変換回路に関する。

〈従来の技術〉 画像の平行移動、回転、拡大、縮小等の線形な幾何学的
変換は、一般にアフィン変換と呼ばれ、画像処理装置の
重要な機能の一つである。

画像処理装置上でアフィン変換を行う場合、般に、アフ
ィン変換処理後の画像データを蓄積するための出力（書
き込み）画像メモリに対してラスク走査を行い、出力画
像メモリのアドレスに対応する入力（読み出し）画像メ
モリのアドレスを求め、入力画像メモリから読み出した
画像データを出力画像メモリに書き込む。ここで、入力
画像メモリに対してでなく、出力画像メモリに対してラ
スク走査を行うのは、アフィン変換にともなう出力画像
メモリ上での画素の抜けを防ぐためである。

画像メモリのアドレスは、２次元座標」二の格子されな
いことを示す特殊な値（例えば０）を出力画像メモリに
書き込むのが一般的である。

さて、上記のアフィン変換アドレス計算を高速に行うた
めの回路として、例えば、特公昭５８６９７７号公報に
示されるアドレス指定回路等が知られている。

〈発明が解決しようとする課題〉 しかし、従来技術のアフィン変換アドレス演算回路では
（１）式に示される線形なアドレス計算しか考慮されて
いないため、画像の非線形な幾何学的変換を行うことは
不可能であった。

一方、アフィン変換と画像の非線形な幾何学的変換を行
うアドレス演算回路をルックアップテーブル回路だけで
構成しようとすると、非常に膨大な容量のルックアップ
テーブル用メモリが必要となり、実現が困難であった。

（例えば、画像ザイズカ月０２４　ｘ　１０２４画素の
画像を対象とする場合、２０Ｍビットのメモリ容量が必
要となる。）そこで、本発明の目的は、僅かな容量のメ
モリを用いて、アフィン変換に加わえて、非線形の幾点
として２つの整数の組で表すことができる。出力画像メ
モリのアドレスを（ｘ、ｙ）とすると、入力画像メモリ
のアドレス（ｕ、ｖ）は次式により計算される。

ここで、ａ、　ｂ、　ｃＳｄ、　ｅ、　ｆは定数である
。

（１）式において、ｕＳｖは必ずしも整数とはならない
ため、実際の処理では、出力画像メモリへ書き込むデー
タとして、入力画像メモリにおける（ＵＶ）の最近傍点
の値（画像データ）や、複数の近傍点から内挿によって
求めた値（画像データ）が用いられる。また、処理の対
象となる人力画像メモリのアドレス値には上限および下
限が存在し、それぞれを’：ｕｍａｘ　、ＶｍａＸ　）
および（Ｕｍｉｎ　、Ｖｍｉｎ　）とすると次式を満足
する必要がある。

（２）式の条件が成り立たない場合、入力画像メモリの
画像データが定義されないので、値が定義何字的変換が
できる画像変換回路を提供することにある。

〈課題を解決するだめの手段〉 上記目的を達成するため、本発明の画像変換回路は、処
理対象となる原画像データを蓄積する入力画像メモリと
、変換処理後の画像データを蓄積する出力画像メモリと
、前記出力画像メモリのラスタアドレスにアフィン変換
を施して前記入力画像メモリのアドレスを演算するアフ
ィン変換アドレス演算回路と、前記アフィン変換アドレ
ス演算回路から出力されるアドレスを表わす組をなす２
つの整数の各々がそれぞれ入力され、あらかじめ設定さ
れた変換特性にしたがってデータ変換を行う２つのルッ
クアップテーブル回路を備えて、前記２つのルックアッ
プテーブル回路からの出力をアトＬノスとして、前記入
力画像メモリのデータを読みだし、この読み出したデー
タあるいは読み出したデータに対して処理を施した結果
を前記出力画像メモリに書き込むようにしたことを特徴
としている。

また、本発明の画像変換回路は、処理対象上なる原画像
データを蓄積する入力画像メモリと、変換処理後の画像
データを蓄積する出力画像メモリと、前記出力画像メモ
リのラスタアドレスを表わす組をなす２つの整数の各々
がそれぞれ入力され、あらかじめ設定された変換特性に
したがってデータ変換を行う２つのルックアップテーブ
ル回路と、前記２つのルックアップテーブル回路からの
出力にアフィン変換を施して、前記入力画像メモリのア
ドレスを演算するアフィン変換アドレス演算回路を備え
て、前記アフィン変換アドレス演算回路からの出力をア
ドレスとして、前記入力画像メモリのデータを読みだし
、この読み出したデータあるいは読み出したデータに対
する処理を施した結果を前記出力画像メモリに書き込む
にうにしたことを特徴としている。

〈作用〉 アフィン変換アドレス演算回路に縦続される２つのルッ
クアップテーブル回路では、あらかじめ設定された任意
の変換特性にしたがってデータ変レス（２次元座標上の
格子点として２つの整数の組で表示されるアドレス）を
発生ずるラスタアドレス発生回路、２はラスタアドレス
発生回路１から出力される２つの整数の組（ｘ、ｙ）を
入力とし、その入力（ｘ　、　ｙ）にアフィン変換を施
したアドレスの計算を行うアフィン変換アドレス演算回
路、３および４はアフィン変換アドレス演算回路２から
出力されるアドレスを表わす組をなす２つの整数ｕ、ｖ
の各々をそれぞれ入力としてあらかじめ設定された変換
特性にしたがってアドレス変換を行うルックアップテー
ブル回路である。前記ルックアップテーブル回路３およ
び４から出力される２つの整数の組（ｉ　、　ｊ）は、
入力画像メモリ１０をアクセスするために用いられるが
、ルックアップテーブルとして設定された変換特性によ
り、局所的な画像の拡大、縮小など、非線形な幾何学的
変換が可能となる。なお、前記ルックアップテーブル回
路３．４には、必要に応じて、ホストコンピュータ（図
示しない）から変換特性を設定するためのインタフェー
スとして、スリーステートバッファ９が換が行われるの
で、非線形な変換特性が設定されていれば非線形なアド
レス変換が可能となる。これにより、本発明の画像変換
回路では、アフィン変換だけでなく画像の非線形な幾何
学的変換が行える。また、ルックアップテーブル回路は
２つに分割されているので、単一のルックアップテーブ
ル回路を用いる場合に比べて、必要なルックアップテー
ブル用メモリ容量は大幅に軽減される。このように、ル
ックアップテーブル回路をたとえばＸ軸アドレス用、Ｙ
軸アドレス用の二つに分けて、変換データ量を少なくし
ても、前段または後段のアフィン変換アドレス演算回路
で、回転、拡大、縮小等のアフィン変換が施せるので、
同等問題はない。

〈実施例〉 以下、本発明の実施例について図面を用いて説明する。

第１図は本発明の一実施例に係る画像変換回路のブロッ
ク図である。第１図において、１は出力画像メモリ１１
をアクセスするだめの２次元アト接続されている。

前記マルチプレクサ５は、ラスタアドレス発生回路ｌお
よびルックアップテーブル回路３．４からそれぞれ出力
される２次元アドレスを入力し、そのうちの一方を選択
して出力するためのものである。入力画像メモリ１０が
アクセスされる場合はルックアップテーブル回路３．４
の出力が、出力画像メモリ１】がアクセスされる場合は
ラスタアドレス発生回路１の出力が選択される。アドレ
ス変換回路６は、マルチプレクサ５からの２次元アドレ
スに適当なオフセットアドレスを加えて１次元アドレス
に変換し、バス１２を介して１次元的なアドレスで配置
される入力画像メモリ１０および出力画像メモリ１１を
アクセスできるようにするものである。タイミング制御
回路７は、ラスタアドレス発生回路１へのタイミング信
号、マルチプレクサ５への選択信号（ＳＥＬ）、アドレ
ス変換回路６への選択信号（ＳＷ）、入力画像メモリ１
０および出力画像メモリＩｆへのリード／ライト信号（
ＲＤ／ＷＲ）などの制御を行う。第２図に夕ィミング制
御回路７から出力される制御信号の例を示している。タ
イミング制御回路７の制御により、出力画像メモリ１１
のアドレスに対応する人力画像メモリ１０のメモリの内
容がデータバス上に読み出されてラッチ８に取り込まれ
、続いてラッチ８の内容がデータバス上に出力されて出
力画像メモリ１１に書き込まれる。なお、ラッチ８の内
容をそのままデータバス上に出力するのではなく、何ら
かの変換処理をくわえて出力することも可能である。

第１図に示すラスタアドレス発生回路１は、２つの整数
のアドレスの組（ｘ　、　ｙ）によりラスク走査を行う
もので、例えば（ｘ、ｙ）−（０、０）から出発し、Ｘ
が１ずつ増加して最大の取りうる値となった時Ｘを０に
戻してｙを１だ（）増加させるというアドレス発生を行
う。したがって２つのカウンタを用いた従来技術で容易
に実現できる。また、アフィン変換アドレス演算回路２
は、（１）式にしたがうアフィン変換アドレス演算を行
うが、例えば第３図に示す回路を用いることができる。

第１図のルックアップテーブル回路３および４は、高速
のスタティックＲＡＭを用いて容易に実現できる。例え
ば、処理対象画像の大きさが１０２４Ｘｌ　０２４画素
である場合、ＩＯＫビット（１に×１０ビット構成）の
スタティックＲＡＭ２個を用いて、それぞれＵおよびＶ
をアドレス入力、１およびｊをデータ出力とすればよい
。ルックアップテーブル回路として他のメモリを用いて
もよく、例えば変換特性が限定されている場合、必要な
変換特性が書き込まれたＦＲＯＭを用いることができる
。

第１図のアドレス変換回路６では２次元アドレスを１次
元アドレスに変換するため次式の演算が行われる。

ここで、Ａ１およびＡ２はそれぞれ入力画像メモリおよ
び出力画像メモリをアクセスするためのオフセットアド
レス値、Ｈ，およびＨ２はそれぞれ入力画像メモリおよ
び出力画像メモリの水平方向の第３図はＵアドレスを演
算する回路であり、■アドレスも全く同様の回路が使用
できる。第３図において、マルチプレクサ３２にはラス
タアドレス発生回路ＩからのアドレスＸＳＹおよびデー
タ１が入力され、マルチプレクサ３３にはそれぞれレジ
スタ３４．３５および３６から出力される定数ａｂおよ
びＣが入力される。マルチプレクサ３２および３３にお
いてそれぞれの入力信号は逐字切り替えられて出力され
、乗算累積器３１によって（１）式にしたがう演算が行
われる。３７は丸め処理回路である。

なお、以」二述べた第１図のラスタアドレス発生回路１
およびアフィン変換アドレス演算回路２として他のアフ
ィン変換回路を用いることは勿論可能であり、例えば、
アドレス指定回路（例えば特公昭５Ｅ１６９７７号公報
）を用いることもできる。また、必要に応じて、アフィ
ン変換演算後のアドレス値が入力画像メモリの存在範囲
にあるか否かの判定回路をイ」加するが、この判定回路
はコンパレータを用いた従来技術が使用できる。

画像ザイズである。Ｉ−Ｉ　、およびＨ２は２の累乗で
表されることが多く、例えばアドレス変換回路６は第４
図に示すような回路で構成することができる。

第４図において、４１および４２は水平方向の画像サイ
ズを補正するためのビットソフト回路、４３および４４
はオフセットアドレス値を与えるためのレジスタ、４５
および４６は２人力のうちの一方を選択して出力するマ
ルチプレクサ、４７および４８は（３）式の計算を行う
ための加算器である。水平方向の画像サイズが２の累乗
で表されない場合、ビットシフト回路の代わりに乗算器
を用いる必要がある。

第１図の実施例では入力画像メモリと出力画像メモリが
同一のバスに接続される場合について述べたが、勿論、
それぞれが独立した２つのバスに接続されていてもよい
。この場合、第１図におけるマルチプレクサ５は不要で
あるが、アドレス変換回路６は２つ必要となる。また、
２つのバスの使用を多重化し、変換処理のパイプライン
化を図ることににって、（Ｊぼ倍近い変換処理速度を得
ることが可能となる。

なお、第１図において、アフィン変換アドレス演算回路
２からの出力とルックアップテーブル回路３．４からの
出力をそれぞれ人力とし、いずれか一方を出力するデー
タセレクタ回路をマルチプレクサ５の前段に設けること
により、ルックアップテーブル回路３および４の内容を
書き換えなくても、アフィン変換機能と画像の非線形な
幾何学的変換機能を容易に切り替えて使用することがで
きる。第１図において、マルチプレクサ５の入力ヂャネ
ルを増やし、アフィン変換アドレス演算回路２からの出
力も入力できるようにしておくことで、同等の機能が実
現できる。

第５図は請求項（２）に記載の画像変換回路の一実施例
を示すブロック図であり、第１図と同一構成部は第１図
と同一符号をイゴシて説明を省略し、異なる部分のみを
以下に説明する。第５図の画像変換回路においては、ア
フィン変換アドレス演算回路５２とルックアップテーブ
ル回路５３．５４の位置関係を第１図におけるアフィン
変換アドレク図である。

Claims (2)

【特許請求の範囲】
1. （１）処理対象となる原画像データを蓄積する入力画像
   メモリと、 変換処理後の画像データを蓄積する出力画像メモリと、 前記出力画像メモリのラスタアドレスにアフィン変換を
   施して前記入力画像メモリのアドレスを演算するアフィ
   ン変換アドレス演算回路と、前記アフィン変換アドレス
   演算回路から出力されるアドレスを表わす組をなす２つ
   の整数の各々がそれぞれ入力され、あらかじめ設定され
   た変換特性にしたがってデータ変換を行う２つのルック
   アップテーブル回路を備えて、 前記２つのルックアップテーブル回路からの出力をアド
   レスとして、前記入力画像メモリのデータを読みだし、
   この読み出したデータあるいは読み出したデータに対し
   て処理を施した結果を前記出力画像メモリに書き込むよ
   うにしたことを特徴とする画像変換回路。
2. （２）処理対象となる原画像データを蓄積する入力画像
   メモリと、 変換処理後の画像データを蓄積する出力画像メモリと、 前記出力画像メモリのラスタアドレスを表わす組をなす
   ２つの整数の各々がそれぞれ入力され、あらかじめ設定
   された変換特性にしたがってデータ変換を行う２つのル
   ックアップテーブル回路と、前記２つのルックアップテ
   ーブル回路からの出力にアフィン変換を施して、前記入
   力画像メモリのアドレスを演算するアフィン変換アドレ
   ス演算回路を備えて、前記アフィン変換アドレス演算回
   路からの出力をアドレスとして、前記入力画像メモリの
   データを読みだし、この読み出したデータあるいは読み
   出したデータに対する処理を施した結果を前記出力画像
   メモリに書き込むようにしたことを特徴とする画像変換
   回路。