JPH11161633A - デジタル演算処理装置 - Google Patents
デジタル演算処理装置Info
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- JPH11161633A JPH11161633A JP33010997A JP33010997A JPH11161633A JP H11161633 A JPH11161633 A JP H11161633A JP 33010997 A JP33010997 A JP 33010997A JP 33010997 A JP33010997 A JP 33010997A JP H11161633 A JPH11161633 A JP H11161633A
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Abstract
く、制御出力周期を100MHz以上で行うことを可能
とする高速デジタル演算処理制御装置を実現する。 【解決手段】MAC演算器31〜39はそれぞれ5段の
パイプライン構造を有し、演算器31には(Yb,a
7,a5)が入力され、演算器32には(Yb,a6,
a3)が入力され、演算器33には(Yb,a8,a
4)が入力される。演算器34には(Xb,a9)、演
算器31からの出力が入力され、演算器35には(Y
b,a2)、演算器32からの出力が入力される。演算
器36には(Yb,a1)、演算器33からの出力が入
力され、演算器37にはXb、演算器34及35からの
出力が入力され、演算器38には(Yb,a0)、演算
器36からの出力が入力される。演算器39にはXb、
演算器37及び38からの出力が入力される。そして、
演算器39からSx又はSyが出力される。
Description
装置に係わり、特に、高速な演算速度が要求されるデジ
タル演算装置に関する。
ある。 (1)特開平5−258703号公報に示されている公
知例では、高速制御出力演算をデジタル演算器で行わ
ず、アナログ回路を用いて制御出力を行って高速制御に
対応している。
されている電子線描画装置では、演算器としてのDSP
を組み合わせて演算処理部を構成し、DSP間は2ポー
トメモリを用いてデータの転送を行っている。また、各
演算DSPの制御は、マスタとなるDSPが管理する構
成となっている。さらに、デジタルデータをアナログ出
力に変換するD/A変換器には、プロセッサがデータを
出力するため、2面のレジスタを交互に切り替える構成
となっている。
置等の制御装置においては、その処理速度の向上化が望
まれている。処理速度を向上するためには、上記特開平
5−258703号公報のように、高速制御出力演算を
デジタル演算器で行わず、アナログ回路を用いることが
考えられる。ところが、アナログ回路を用いた場合に
は、処理速度は向上するが、高精度な制御処理は望めな
い。
御装置において、精度の向上や処理時間短縮のために、
高速演算が可能なデジタル演算処理装置が望まれている
が、その実現化には、以下のような問題点があった。
は、実数演算処理を並列パイプライン的に実行する必要
があるが、非常に多くのトランジスタを必要とする。さ
らに、リアルタイムで動作する制御部と連動するため、
レイテンシタイムを小さく保つ必要があり、配線短縮の
点からもコンパクトに構成する必要性が生ずる。このた
め、非常に高集積なLSI又は電子基板を実現しなけれ
ばならず、高度な論理設計技術やトランジスタ数の削減
技術が要求される。
トランジスタが小さなエリアで大量にスイッチング動作
を行うようにしなければならず、それに伴って大量の発
熱が生ずる恐れがある。このため、発熱を押さえる回路
設計上の工夫が必要となる。しかしながら、これでは、
回路構成の大規模化及び複雑化を伴い、高価格となって
しまう。
算処理装置との間で高速クロックに同期してスムーズな
情報のやり取りが必要となる。従来は、2ポートメモリ
を用いた手段が用いられることが多いが、メモリ等のデ
バイスのアクセススピードの制限やアクセス競合の問題
があり、高速化が困難であった。
精度な高速制御出力演算データをアナログ信号に変換す
る変換する必要がある。
して、高速高精度のデジタルアナログ変換器には制限が
あり、誤差成分も補正した形で演算処理結果を高精度な
デジタルデータとして、例えば、12bit精度以上で
10ns以下のクロック周期で出力するのは困難であ
り、それ以上の演算速度の高速化ができなかった。
複雑化を伴うこと無く、制御出力周期を100MHz以
上で行うことを可能とする高速デジタル演算処理制御装
置を実現することである。
に、本発明は、次のように構成される。 (1)すなわち、高速なクロック信号周期に同期してデ
ジタル演算処理を行うデジタル演算処理装置において、
その演算処理の基本単位となる演算を、パイプライン化
した実数乗算器と実数加算器とを融合手段により1つに
結合して構成したMAC演算器を用いて行い、上記融合
手段は、実数乗算器の出力段である最終段のパイプライ
ンレジスタと実数加算器の入力段である初段のパイプラ
インレジスタとを同レベルにそろえ、実数乗算器の最終
ステージの処理と、実数加算器の初段ステージの1部と
を並列に動作させる。
実数加算器の入力段とのレベルが同レベルであるので、
これらの信号を並列に処理可能であり、実数乗算器の最
終段の次段で、IEEE形式に変換するステージを設け
る必要が無く、内部形式のまま、次段の実数加算器にデ
ータを引き渡すことができる。
の結果に対してIEEE形式からの変換ステージを実行
する必要もなくなる。これにより、パイプライン段数と
トランジスタ数の削減が可能となり、回路構成の大規模
化及び複雑化と発熱を伴うことなく高集積化が実現で
き、高速で高精度なデジタル演算処理が可能となる。
期し、デジタル処理を行うデジタル演算処理装置におい
て、上記第1の高速クロック信号と非同期とみなせる第
2のクロック信号に同期して動作するプロセッサと、上
記プロセッサからのデータを第1のゲート信号に応答し
てラッチする機能を有する1段目のラッチレジスタと、
上記1段目のラッチレジスタからのデータを第2のゲー
ト信号に応答してラッチして、デジタル演算処理装置に
与える機能を有する2段目のラッチレジスタと、を備
え、上記第1のゲート信号は、上記プロセッサからのラ
イトアクセス信号を基に生成し、第2のゲート信号は、
上記デジタル演算処理装置にデータを与えるタイミング
を規定するプロセッサからのトリガ信号を上記第1の高
速クロック信号に同期化した信号を基に生成する。
る演算処理装置に、第2の周期で低速に変化する情報を
処理するプロセッサを設けることにより、低速で制御す
る部分と、高速で制御する部分とを分割して、制御の適
切化が可能になるが、本構成により、上記2種類の周期
で動作する部分のスムーズな情報のやり取りが実現でき
る。これにより、情報のやり取りの同期が問題とならず
に、高速なデジタル演算処理可能な演算手段を用いるこ
とができ、高速で高精度なデータ処理が可能なデジタル
演算処理装置を実現することができる。
期してデジタルデータをアナログデータとして出力する
デジタル演算処理装置において、デジタルデータを連続
的なビット列で構成された少なくとも2つの出力データ
に分割する手段と、その上位側の出力データに対応した
補正データを記憶するメモリ手段と、上記少なくとも2
つの出力データと補正データとに対応したアナログデー
タを出力する少なくとも3つのデジタルアナログ変換器
と、上記少なくとも2つの出力データを、対応するデジ
タルアナログ変換器に与えるデータフォーマットに変換
する手段と、上記少なくとも2つの出力データと補正デ
ータとの出力タイミングを合わせる手段と、を備え、上
記少なくとも3つのデジタルアナログ変換器のアナログ
データを加算することにより、高精度なアナログ出力を
生成する。
タル信号を、適切に高精度かつ高速にアナログ信号に変
換可能なデジタル演算処理を実現することができる。
ビーム走査制御部により走査して、被検出物に照射し、
画像処理部により被検出物の画像情報を得るビーム走査
型の画像情報取り込み装置において、上記ビーム走査制
御部は、パイプライン化した実数乗算器と、実数加算器
と、これら実数乗算器及び実数加算器を1つに融合し、
上記実数乗算器の出力段である最終段のパイプラインレ
ジスタと上記実数加算器の入力段である初段のパイプラ
インレジスタとを同レベルにそろえ、上記実数乗算器の
最終ステージの処理、上記実数加算器の初段ステージの
1部とを並列に動作させる融合手段により構成されたM
AC演算器を有するデジタル演算処理手段と、上記デジ
タル演算手段の第1の高速クロック信号と非同期とみな
せる第2のクロック信号に同期して動作するプロセッサ
と、上記プロセッサからのデータを、上記プロセッサか
らのライトアクセス信号を基に生成される第1のゲート
信号に応答してラッチする機能を有する1段目のラッチ
レジスタと、上記デジタル演算処理手段にデータを与え
るタイミングを規定するプロセッサからのトリガ信号を
上記第1の高速クロック信号に同期化した信号を基に生
成する第2のゲート信号に応答して、上記1段目のラッ
チレジスタからのデータをラッチして、デジタル演算処
理手段に与える機能を有する2段目のラッチレジスタ
と、上記デジタル演算処理手段からのデジタルデータを
連続的なビット列で構成された少なくとも2つの出力デ
ータに分割する手段と、その上位側の出力データに対応
した補正データを記憶するメモリ手段と、上記少なくと
も2つの出力データと補正データとに対応したアナログ
データを出力する少なくとも3つのデジタルアナログ変
換器と、上記少なくとも2つの出力データを、対応する
デジタルアナログ変換器に与えるデータフォーマットに
変換する手段と、上記少なくとも2つの出力データと補
正データとの出力タイミングを合わせる手段と、を備え
る。
なビーム走査型の画像情報取り込み装置を実現すること
ができる。
期で高速に変化する情報と、第2の周期で低速に変化す
る情報との組み合わせ演算を行い、第1の周期毎に高速
で結果を出力するデジタル演算処理装置を実現する。下
記に示すように、上記第1の周波数とは100MHz〜
200MHz、第2の周波数とは100KHz〜200
KHzオーダである。
装置が適用される装置の例としては、図1に示すビーム
走査型の画像情報取り込み装置が挙げられる。この画像
情報取り込み装置は、ビーム光源1と、ビーム走査部2
と、レンズ部3と、被検出物(観察物)である試料4
と、ステージ部5と、検出部6と、画像処理部7と、ビ
ーム走査制御部8とから構成される。
み装置においては、ビーム光源1から生成されるビーム
をビーム走査部2で適切な角度に振り、レンズ部3で、
そのビームをフォーカスして試料4上を適切な拡大率を
もって、ある方向、例えばX方向に走査させ、検出部6
及び画像処理部7に得られたX方向の線画像を、ステー
ジ部5にて、例えばY方向にずらしながら連続的にY方
向に連結してX−Yの面画像を得るものである。
画像を得る時間を第1の周波数f1とし、f1=100
MHz〜200MHz程度とする。そして、X方向に1
ライン走査する時間を第2の周波数f2とし、f2=1
00KHz〜200KHz程度を設定している。
2の値は、例えば、被検出試料4が半導体のウェハ上の
LSIチップであり、そのLSIチップ上のパターン画
像を得て、それが正しいか否かを検査する装置として、
上記画像情報取り込み装置を用いる場合の画像処理分解
能及びタクトタイム等から計算した、現実的に必要とさ
れるスペックの1つである。
ジタル演算処理装置を必要とする重要部分は、ビーム走
査制御部8である。ビーム走査制御部8では、主に、具
体的に次に示す2つの誤差対象に対して補正制御演算を
行う必要がある。
差であり、連続的な誤差関数により事前定義可能なもの
である誤差対象。これらは、変換関数を用いた座標変換
等の数値計算や事前の形状計測情報、又は両者の組み合
わせ等によって補正処理を行い、制御出力に反映する。
ビーム経路中、検出物4の位置に依存し、上記計測情報
を用いた補正もこれに含まれる。
れ、速度むら等の機械的変動、温度変動等の環境変化に
呼応した変動や経時変化による誤差に対する補正であ
り、ステージ部5からのセンシング情報及び随時行う計
測情報を用いて補正処理を行い、制御出力に反映する。
御するためのビーム走査部2に対する指令に相当する。
図2にビーム走査制御部8の基本システム構成を示す。
図2において、関数演算部12が上記(1)の動作に相
当する処理部であり、制御情報演算部11が上記(2)
の動作に相当する処理部である。
に上記第2の周期で変化する情報g(PCD0…)を保
持しており、レジスタ部b15は、関数演算部12に上
記第1の周期に同期化され、第2の周期で変化する情報
h(FCD0…)を保持している。これらのレジスタ部
14、15は、いずれもマスタプロセッサ部16によっ
てその情報が変更され、各演算部の処理に変数又は定数
として用いられる。
7の測長部から得る位置情報等のステージ部5の状態を
監視するための情報aを得て、計算処理可能なように情
報bを生成する前処理を行う。ここでの入力情報は、ス
テージ部5を駆動する制御情報のフィードバック情報で
も良いし、ステージ部5に装備されるセンサからのフィ
ードフォワード情報を使用しても良い。制御情報演算部
11は、外部情報入力部10からの前処理済情報を得
て、関数演算部12に与えるための情報cを第1の周期
にて生成する。
てビームを走査する際の位置(X,Y)の関数として、
例として、次式(1)に示すような3次式で表される座
標変換式で表現される、光学系の歪みを補正して平面等
方化するための投影処理を行い、ビーム制御のための基
本情報dを生成する。図には示していないが、a、bの
係数は、事前計測情報により得られるもので、ビームの
目標位置上の試料20の高さ等の情報から、マスタプロ
セッサ16からレジスタ部b15を通して与えられる。
9での1ラインあたりの画素数n個分を走査する時間が
Y方向の変化する最小の周期となる。Xの変化周期は1
画素分の走査時間に相当し、従って、Yの変化周期は、
およそ(Xの変化周期)×n+αとできる。
μsで、X方向1ライン当たりの画素数を、およそ10
00と仮定すると、Xの変化周期は、およそ10μs/
1000=10ns(f=100MHz)となり、Yの
変化周期は10μs+αとなる。情報dは、Xの変化周
期に応答するため、10nsの周期の高速な変化情報と
なる。これを上記第1の周波数における周期と定義し、
10μs+αを上記第2の周波数における周期と定義す
る。
て、ビーム走査部18に与える指令情報f(アナログ制
御情報)を生成するための元となるデジタル制御情報e
を生成する。これについては後に詳しく述べる。
部11、関数演算部12、画像処理部19、ステージ制
御部17等からの情報を集約して、総合的な判断処理、
管理処理、レジスタ部a14、b15上のパラメータ変
更処理等を、上記第2の周波数における周期を基本周期
として行う。すなわち、マスタプロセッサ部16は、ビ
ーム走査制御部21の総合制御/管理部と位置づける事
ができる。
う上で重要かつ実現困難なビーム走査制御部21の第1
の構成要素は、上記式(1)にて示した関数処理を、周
波数f=100MHz以上のスループットにて動作しな
ければならない関数演算部12である。
6個の加算、乗算が必要であり、正規化する事等も含め
ると40演算以上のオペレーションが要求される。ま
た、これらの演算は、高精度の観点から実数演算が要求
されており、式(1)と同様の汎用的な記述に基づいて
実行するとなると、浮動小数点型の実数演算処理を1秒
間に4G回(4GFLOPS)処理する能力が要求され
る。その他、前処理演算及び補正演算を組み合わせて実
行する必要が生ずる場合もあり、総合すると、10G回
/s(10GFLOPS)程度の処理能力が必要となる
ケースも予想される。
る事項を以下にまとめておく。 (a)上述のような高速演算を行うためには、実数演算
処理を並列パイプライン的に実行する必要があるが、非
常に多くのトランジスタを必要とする。さらに、リアル
タイムで動作する制御部と連動するため、レイテンシタ
イムを小さく保つ必要があり、配線短縮の点からもコン
パクトに構成する必要性が生ずる。すなわち、非常に高
集積なLSI又は電子基板を実現しなければならず高度
な論理設計技術やトランジスタ数削減技術が要求され
る。
と、多くのトランジスタが小さなエリアで大量にスイッ
チング動作を行うため、それに伴って大量の発熱が生ず
る恐れがある。したがって、発熱を押さえる回路設計上
の工夫が必要となる。
期で変化する情報をスムーズに高速処理の中に取り込ん
だり、処理情報をリアルタイムでマスタプロセッサへ読
みだしたりする必要がある。すなわち、回路動作上の高
度な同期化処理技術が要求される。
DAC部22を除いては、LSIで構成するのが良い。
図2に示した例では、ゲート量とピン数との制約から、
外部情報入力部10と、制御情報演算部11と、レジス
タ部a14とを1チップとし、関数演算部12と、制御
情報出力部13と、レジスタ部b15とを他の1チップ
として実現し、かつ1種類のLSI上でセレクト信号に
より切り替えられるようになっている。
上記式(1)の演算を、乗算器と加算器を積和型に一体
化したMAC演算器(乗算加算積和型演算器)を基本演
算器として構成し、それを組み合わせて最も効率良く並
列に実行する方式を図3に示す。
数値範囲で結果が得られるように、例えばIEEE規格
の実数フォーマットに準拠した汎用の実数演算器として
構成する。
b,a7,a5)が入力され、MAC演算器32には
(Yb,a6,a3)が入力される。また、MAC演算
器33には(Yb,a8,a4)が入力される。
9)が入力されるとともに、MAC演算器31からの出
力が入力され、MAC演算器35には(Yb,a2)が
入力されるとともに、MAC演算器32からの出力が入
力される。また、MAC演算器36には(Yb,a1)
が入力されるとともに、MAC演算器33からの出力が
入力される。
れるとともに、MAC演算器34及びMAC演算器35
からの出力が入力され、MAC演算器38には(Yb,
a0)が入力されるとともに、MAC演算器36からの
出力が入力される。また、MAC演算器39にはXbが
入力されるとともに、MAC演算器37及びMAC演算
器38からの出力が入力される。そして、MAC演算器
39からSx又はSyが出力される。
は、2つの制御方向(X,Y)のうちの1方向のみの演
算について構成したものである。式(1)を実現するた
めには、図3に示した構成の演算器を2つ並列に動作さ
せれば良い。
利点を以下に示す。
ため、乗算器を加算器に単純に接続する場合より省ゲー
ト化が可能である(少なくとも1000ゲート以上の省
ゲート化が可能)。
つことができる。 3)後述するパイプライン化の際、上記1)、2)等の
効果と相俟って、演算レイテンシタイムの短縮が図れる
ため、パイプライン段数を少なくできる。この事も省ゲ
ート化、省電力化に大きく貢献する。
イプのスカラ演算器で構成した場合、CMOSプロセス
のLSIとして設計すると、MAC演算1段当たりのレ
イテンシタイムは、50ns程度必要である。すべての
演算を処理するためのレイテンシタイムは、このような
最適な並列処理構造を採用したとても、200ns程度
かかることになり、10ns(周波数f=100MH
z)以下の計算周期を得ることは不可能である。
プライン並列型の演算器構造を採用する必要がある。し
かし、単純にパイプライン化しても、中間データを保持
するためのパイプラインレジスタが増大し、上記(b)
に示したパイプラインレジスタでのスイッチングに伴う
発熱が発生するとともに、トランジスタ数(ゲート数)
が増加してしまう。
造を有するMAC演算器40を提案する。詳細は図6に
示し、後で述べる。図4及び図6において、パラメータ
a及びbは、それぞれレジスタ80及び81、ステージ
42及び43を介して、共にレジスタ82、ステージ4
4に供給される。そして、ステージ44からの出力は、
レジスタ83、ステージ45を介してステージ47に供
給される。
テージ46に直接供給されるとともに、直列に接続され
た2つのレジスタ41、87を介して、レジスタ84、
ステージ46に供給される。そして、ステージ46から
の出力は、ステージ47に供給される。ステージ47か
らの出力は、レジスタ85、ステージ48に供給され、
このステージ48から、レジスタ86、ステージ40、
50を通して出力Sが出力される。
ジ42、43、もしくはレジスタ41で1段、レジスタ
82、ステージ44、もしくはレジスタ87で2段、レ
ジスタ83、84、ステージ45、46、47で3段、
レジスタ85、ステージ48で4段、レジスタ86とス
テージ49、50で5段となる。
イプライン化したときに、演算ステージを合わせるため
に必要となっていたパイプラインレジスタ41、87で
あり、これを削減すれば、トランジスタ換算でMAC演
算器1つ当たり約1600トランジスタ分の省ゲート化
とスイッチングパワーの除去が可能である。
パラメータcの入力タイミングがパラメータa、bと異
なるため、演算ステージ段数が合わなくなってしまう可
能性がある。しかし、図5に示す様に、周波数f=10
0MHz以上で変化する入力変換(Xb,Yb)の整合
用パイプラインパスのみを調整すれば全体の処理を矛盾
なく実行させることが可能である。
4のパイプライン化されたMAC演算器を適用して、全
体的にパイプライン化を図ったものである。各モジュー
ルの下及び上に示したXX段→YY段は、その出力段ま
でのトータルパイプライン段数を示し、XXが図4の点
線部分を含む場合、YYが本方式の省ゲートタイプMA
C演算器を用いた場合である。
用のパイプライン段数も減らせることがわかる。結局、
トータルレイテンシタイムとして20段から18段に短
縮され、パイプラインレジスタの本数も総合で24段も
省略できたことになる。単純に、乗算器と加算器を組み
合わせると、MAC処理当たり6段のパイプライン段数
となり、結果的に本方式よりも57段ものパイプライン
レジスタが余分に必要となる。
MAC演算器40の演算分割配分を示す。図6におい
て、入力パラメータa、bは、パイプラインレジスタ8
0、81、乗算ステージMPYSTG1A(42)、M
PYSTG1B(43)、パイプラインレジスタ82、
乗算ステージMPYSTG2(44)、パイプラインレ
ジスタ83、乗算ステージMPYSTG3A(45)を
介して、加算ステージADDSTG1B(47)に供給
される。一方、入力パラメータcは、パイプラインレジ
スタ84、加算ステージADDSTG1A(46)を介
してADDSTG1B(47)に供給される。
出力は、パイプラインレジスタ85、加算ステージAD
DSTG2(48)、パイプラインレジスタ86、加算
ステージADDSTG3A(49)を介して、加算ステ
ージADDSTG3B(50)に供給される。この加算
ステージADDSTG3B(50)から出力S(S=a
xb+c)が出力される。
期(周波数f=100MHz)で動作できる。すなわ
ち、入力パラメータa、b、cは、10ns周期でクロ
ック信号に同期して投入可能であり、パイプライン的に
処理(S=a×b+c)された結果、出力Sは、10n
s周期で出力される。
2)及びADDSTG1A(46)では、IEEE規格
で入力されたデータ(a,b,c)を、演算処理を施し
易い内部形式(2進形式)に変更する必要がある。
算器と加算器とを融合した本発明によるMAC演算器で
は、乗算の最終ステージMPYSTG3A(45)と、
パラメータcの加算の入力部の内部形式への変化ステー
ジADDSTG1A(46)とを並列に処理可能であ
る。
数加算器とを、実数乗算器の出力段である最終段のパイ
プラインレジスタと実数加算器の入力段である初段のパ
イプラインレジスタとを同レベルにそろえ、実数乗算器
の最終ステージの処理と、実数加算器の初段ステージの
1部とを並列に動作させるという、融合手段が開示さ
れ、この融合手段により、乗算の最終ステージMPYS
TG3A(45)と、パラメータcの加算の入力部の内
部形式への変化ステージADDSTG1A(46)とを
並列に処理可能である。
3A(45)の次段で、 IEEE形式に変換するステ
ージ(MPYSTG3Bに相当する)を設ける必要が無
く、内部形式のまま加算器のステージADDSTG1B
(47)にデータを引き渡すことができる。
らの結果に対してIEEE形式からの変換ステージ(A
DDSTG1Aに相当する)を実行する必要もなくな
る。次の演算器へIEEE形式に変換(丸め処理も行
う)して出力する出力段ステージ(ADDSTG3Bに
相当する)についても、加算器の最終段にのみ設けるだ
けで良い。
るMAC演算器の構成は、乗算ステージMPYSTG1
A(42)、MPYSTG1B(43 )が合計9n
s、乗算ステージMPYSTG2(44 )が9ns、
乗算ステージMPYSTG3A(45)が3ns、加算
ステージADDSTG1A(46)が乗算ステージMP
YSTG3A(45)と並列に3ns、加算ステージA
DDSTG1B(47)が6ns、加算ステージADD
STG2(48)が9ns、加算ステージADDSTG
3A(49)が3ns、加算ステージADDSTG3B
(50)が3ns、というレイテンシタイムの配分とな
っている。
(49)、ADDSTG3B(50)は、合計6nsと
なっているが、次段の演算器に送るために約3nsの余
裕(伝送路の遅延マージン)を持たせているためであ
る。なお、IEEEの形式に圧縮してデータの入出力を
行う必要があるのは、外部からの汎用データ入力形式と
整合性をとる目的もあるが、以下のa)及びb)の理由
等からでもある。 a)加算器と乗算器とで有効な内部形式がそれぞれ異な
る。 b)内部形式のビット幅はIEEE形式よりも広く、ゲ
ート数、スイッチングパワー、演算器間の結線量のいず
れも内部形式の方が不利である。
5段のパイプラインで構成可能となっており、単純に汎
用乗算器を組み合わせた場合より、パイプライン段数で
1〜2段、トータルゲート数で15〜20%程度削減で
きている。
に関わる同期化の問題についての解決策について述べ
る。ここで、外部とは、主としてマスタプロセッサとの
やり取りを示す。
3、図5の実数パラメータa0〜a9に相当する)を保
持するレジスタ部b(15)へのデータセット方法につ
いて、本発明では以下のレジスタ構成と手法を採る。
ック信号と、ビーム走査制御部の基準クロック信号(周
波数f=100MHz以上)とは、非同期と考えるべき
であり、マスタプロセッサ側から、ビーム走査制御部内
のレジスタに対し、自在にアクセスするためには、マス
タプロセッサからのアクセス判断信号と、前記基準クロ
ックとの間で同期化を図る必要がある。
ッサからのライトコマンド(/CPUWT)を、クロッ
ク信号CLK(周波数f=100MHz以上)を用い
て、2段以上のフリップフロップ回路でシフトすること
により、ライト信号/WTaを生成する非同期信号の同
期化処理を施す。
シフトして、ライト信号/WTbを生成すれば、ライト
信号/WTa=Hiかつライト信号/WTb=Loの期
間を取り出し、クロック信号CLKに同期したライト信
号WTEが生成可能である。例えば、図7に示すラッチ
レジスタA(51)に、ライト信号WTE(53)に応
答してマスタプロセッサからのデータをラッチすれば、
ラッチされたデータLDATA−A(80)はクロック
信号CLKに同期して出力できる。
みをあるタイミング(例えばサンプリング周期の初め)
で、一斉に変更して関数演算部12に与えたいケースが
ある。これは、図7に示すように、もう1つのラッチレ
ジスタB(52)をラッチレジスタA(51)の後段に
設け、一斉に変更すべきタイミングを示す信号(REP
TRG)に応答してラッチレジスタA(51)の内容を
ラッチレジスタBにコピーする方法を採る。
ラッチレジスタB(52)に共通して接続すれば、その
レジスタ群の内容を適切なタイミングで同時に変更可能
である。その場合の出力としてはLDATA−Bを用い
る。
ッサ部16からのアクセス制御信号(/CPUWT,/
CPURD)に応答して、ライト信号WTEの生成と同
様の非同期信号の同期化手法を用いてクロック信号CL
Kに同期化させて生成するのが一般的であるが、外部か
らのリプレースコマンドをクロック信号CLKに同期化
して用いて生成しても良い。
ラッチレジスタA(51)、ラッチレジスタB(52)
は、ゲートラッチ回路を用いて構成する。ゲートラッチ
とはこの場合、G入力に与える信号(ここではライト信
号WTE53、REPTRG54)がHiレベルのと
き、D入力のデータを透過してQ出力(LDATA−A
(80)、LDATA−B(81))に出力し、G入力
に与える信号がLoレベルに遷移するタイミングでD入
力のデータをラッチし保持する機能を有している。ゲー
トラッチ回路を用いれば、フリップフロップ回路を用い
る場合の約1/2のゲート数で構成可能であり、消費電
力的にも有利である。
内のクロック信号CLK(周波数f=100MH以上)
に同期したデータ群を、マスタプロセッサ側に読み出す
際の同期化手段について述べる。
部16側から生成されるリードコマンド(/CPUR
D)を、ライト信号/WTa生成時と同様の同期化手段
にてクロック信号CLKに同期化し、リード信号/RD
a信号を生成する。
ためのラッチレジスタ55を設け、生成したリード信号
/RDa信号56の立ち上がりタイミングに応答してマ
ルチプレクサMUX57を介して選択信号SEL59に
より選択されたクロック信号CLKに同期した内部デー
タ58をラッチレジスタ55にラッチする。
しては、リード信号/RDaが立ち下がる約1CLK程
度以上前のタイミングから、/CPURDが立ち上がる
(終了する)少なくとも1CLK以上先のタイミングま
での期間、所望の内部データを正しく表示することがで
きる。マスタプロセッサはこの表示データを読み込めば
良い。
え、所望の内部データをラッチレジスタ55に対して与
えるための選択信号SEL59には、一般的にマスタプ
ロセッサ部16からのアドレス信号か、それに応答して
モディファイされた信号を用いれば良い。
なアナログ情報に変換して100MHz以上のレートで
出力する制御情報出力部13について述べる。
周波数で高精度なアナログ情報に変更する手段を示す。
図10において、FI60は、浮動小数点データ(実
数)を整数値(32bit)に変換する演算器、MUX
H61、 MUXL62及びMUXA63は、それぞれ
選択信号SELH64、SELL65及びSELA66
に対応して、演算器FI60から出力される32ビット
データのうち上位20ビットから16ビット分を選択す
るマルチプレクサである。
2の出力は、フリップフロップ回路FFで構成されるパ
イプラインレジスタ67、68を介して、DAC(デジ
タルアナログ変換器)の入力フォーマット(ストレート
バイナリ、オフセットバイナリ、コンプリメンタリ等)
に変換するロジックFM回路(MSBとその他のビット
を反転させる回路)69、70を経由し、さらにパイプ
ラインレジスタ71、72を介して、それぞれ100M
Hz以上のサンプリング周波数性能を有するD/A変換
器であるDACH73、DACL74に入力される。
ンレジスタ75を介して、メモリユニット76のアドレ
ス入力に与えられ、メモリユニット76からは対応する
データが出力される。そして、このメモリユニット76
からの出力データは、パイプラインレジスタ77を介し
た後、100MHz以上のサンプリング周波数性能を有
するDACADJ78(補正用DAC)に入力される。
74とからのアナログ出力をアナログ的に加算すること
により、最大32ビット分解能レベルのアナログ出力が
得られる。しかし、DACの非線形性や、基準オフセッ
ト誤差等を補正しないと十分な精度が得られないため、
精度的にネックとなるDACH部の補正を主眼として、
DACADJ78により補正加算値を出力する。
4の加算値を高精度電圧測定器で事前に測定しておき、
誤差の補正分を加算値として、メモリ書き込み手段79
によって予めメモリユニット76に保持させておけば良
い。また、補正加算値は、アンプ部の動的な歪の逆関数
に対応する数値をメモリユニットに保持させることで、
アナログ歪も補正可能となる。従って、DACH、DA
CL、DACADJの各アナログ出力をアナログ的に加
算して用いれば、高精度なアナログ情報を出力すること
ができる。
ているため、次のような効果がある。デジタル演算処理
装置において、パイプライン化した実数乗算器と実数加
算器とを融合手段により1つに結合して構成したMAC
演算器を用い、実数乗算器の出力段である最終段のパイ
プラインレジスタと実数加算器の入力段である初段のパ
イプラインレジスタとを同レベルにそろえ、実数乗算器
の最終ステージの処理と、実数加算器の初段ステージの
1部とを並列に動作させるように構成される。
加算器の入力段とのレベルが同レベルであるので、これ
らの信号を並列に処理可能であり、実数乗算器の最終段
の次段で、IEEE形式に変換するステージを設ける必
要が無く、内部形式のまま、次段の実数加算器にデータ
を引き渡すことができる。
の結果に対してIEEE形式からの変換ステージを実行
する必要もなくなる。これにより、パイプライン段数と
トランジスタ数の削減が可能となり、回路構成の大規模
化及び複雑化と発熱を伴うことなく高集積化が実現で
き、高速で高精度なデジタル演算処理が可能となる。
処理する演算処理装置に、第2の周期で低速に変化する
情報を処理するプロセッサを設けることにより、低速で
制御する部分と、高速で制御する部分とを分割して、制
御の適切化が可能になるが、本構成により、上記2種類
の周期で動作する部分のスムーズな情報のやり取りが実
現できる。これにより、情報のやり取りの同期が問題と
ならずに、高速なデジタル演算処理可能な演算手段を用
いることができ、高速で高精度なデータ処理が可能なデ
ジタル演算処理装置を実現することができる。
で構成された出力データに分割する手段と、その上位側
の出力データに対応した補正データを記憶するメモリ手
段と、2つの出力データと補正データとに対応したアナ
ログデータを出力する3つのデジタルアナログ変換器
と、少なくとも2つの出力データを、対応するデジタル
アナログ変換器に与えるデータフォーマットに変換する
手段と、2つの出力データと補正データとの出力タイミ
ングを合わせる手段とを備え、3つのデジタルアナログ
変換器のアナログデータを加算し、高精度なアナログ出
力を生成する。
ル信号を、適切に高精度かつ高速にアナログ信号に変換
可能なデジタル演算処理を実現することができる。
ム走査型の画像情報取り込み装置に適用することがで
き、高速で高精度な画像取り込み処理が可能なビーム走
査型の画像情報取り込み装置を実現することができる。
て、100MHz以上のクロック周波数に同期して、外
部からの情報やマスタプロセッサからの情報を取り込
み、10ns以下の周期でデジタル処理をパイプライン
的に進め、10ns以下の周期での結果外部出力が達成
できる効果がある。
インレジスタの削減可能となり、それによりトランジス
タのスイッチングパワーを小さくでき発熱を押さえる効
果と、演算処理のレイテンシタイムを小さくする効果と
が同時に得られる。
算処理装置との間で高速クロックに同期してスムーズに
情報のやり取りが可能となる効果がある。
そのデジタルアナログ変換器の誤差成分も補正した形で
演算処理結果を高精度なデジタルデータとして10ns
以下のクロック周期で出力できる効果がある。
あるビーム走査型の画像情報取り込み装置の概略構成図
である。
テム構成を示した図である。
器の例を示した図である。
を説明した図である。
たMAC演算器を適用した場合のパイプライン段数の削
減を説明した図である。
の演算分割配分を示した図である。
ジスタの構成を説明した図である。
クロック信号との同期化を説明した図である。
ジスタの構成を説明した図である。
高精度なアナログ情報に変更する手段を説明する図であ
る。
Claims (4)
- 【請求項1】高速なクロック信号周期に同期してデジタ
ル演算処理を行うデジタル演算処理装置において、 その演算処理の基本単位となる演算を、パイプライン化
した実数乗算器と実数加算器とを融合手段により1つに
結合して構成したMAC演算器を用いて行い、上記融合
手段は、実数乗算器の出力段である最終段のパイプライ
ンレジスタと実数加算器の入力段である初段のパイプラ
インレジスタとを同レベルにそろえ、実数乗算器の最終
ステージの処理と、実数加算器の初段ステージの1部と
を並列に動作させることを特徴とするデジタル演算処理
装置。 - 【請求項2】第1の高速クロック信号に同期し、デジタ
ル処理を行うデジタル演算処理装置において、 上記第1の高速クロック信号と非同期とみなせる第2の
クロック信号に同期して動作するプロセッサと、 上記プロセッサからのデータを第1のゲート信号に応答
してラッチする機能を有する1段目のラッチレジスタ
と、 上記1段目のラッチレジスタからのデータを第2のゲー
ト信号に応答してラッチして、デジタル演算処理装置に
与える機能を有する2段目のラッチレジスタと、を備
え、上記第1のゲート信号は、上記プロセッサからのラ
イトアクセス信号を基に生成し、第2のゲート信号は、
上記デジタル演算処理装置にデータを与えるタイミング
を規定するプロセッサからのトリガ信号を上記第1の高
速クロック信号に同期化した信号を基に生成することを
特徴とするデジタル演算処理装置。 - 【請求項3】高速なクロック信号周期に同期してデジタ
ルデータをアナログデータとして出力するデジタル演算
処理装置において、 デジタルデータを連続的なビット列で構成された少なく
とも2つの出力データに分割する手段と、 その上位側の出力データに対応した補正データを記憶す
るメモリ手段と、上記少なくとも2つの出力データと補
正データとに対応したアナログデータを出力する少なく
とも3つのデジタルアナログ変換器と、 上記少なくとも2つの出力データを、対応するデジタル
アナログ変換器に与えるデータフォーマットに変換する
手段と、 上記少なくとも2つの出力データと補正データとの出力
タイミングを合わせる手段と、を備え、上記少なくとも
3つのデジタルアナログ変換器のアナログデータを加算
することにより、高精度なアナログ出力を生成すること
を特徴とするデジタル演算処理装置。 - 【請求項4】ビーム光源からのビームを、ビーム走査制
御部により走査して、被検出物に照射し、画像処理部に
より被検出物の画像情報を得るビーム走査型の画像情報
取り込み装置において、 上記ビーム走査制御部は、 パイプライン化した実数乗算器と、実数加算器と、これ
ら実数乗算器及び実数加算器を1つに融合し、上記実数
乗算器の出力段である最終段のパイプラインレジスタと
上記実数加算器の入力段である初段のパイプラインレジ
スタとを同レベルにそろえ、上記実数乗算器の最終ステ
ージの処理と、上記実数加算器の初段ステージの1部と
を並列に動作させる融合手段とにより構成されたMAC
演算器を有するデジタル演算処理手段と、 上記デジタル演算手段の第1の高速クロック信号と非同
期とみなせる第2のクロック信号に同期して動作するプ
ロセッサと、 上記プロセッサからのデータを、上記プロセッサからの
ライトアクセス信号を基に生成される第1のゲート信号
に応答してラッチする機能を有する1段目のラッチレジ
スタと、 上記デジタル演算処理手段にデータを与えるタイミング
を規定するプロセッサからのトリガ信号を上記第1の高
速クロック信号に同期化した信号を基に生成する第2の
ゲート信号に応答して、上記1段目のラッチレジスタか
らのデータをラッチして、デジタル演算処理手段に与え
る機能を有する2段目のラッチレジスタと、 上記デジタル演算処理手段からのデジタルデータを連続
的なビット列で構成された少なくとも2つの出力データ
に分割する手段と、 その上位側の出力データに対応した補正データを記憶す
るメモリ手段と、 上記少なくとも2つの出力データと補正データとに対応
したアナログデータを出力する少なくとも3つのデジタ
ルアナログ変換器と、上記少なくとも2つの出力データ
を、対応するデジタルアナログ変換器に与えるデータフ
ォーマットに変換する手段と、 上記少なくとも2つの出力データと補正データとの出力
タイミングを合わせる手段と、を備えることを特徴とす
るビーム走査型の画像情報取り込み装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33010997A JP3720178B2 (ja) | 1997-12-01 | 1997-12-01 | デジタル演算処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33010997A JP3720178B2 (ja) | 1997-12-01 | 1997-12-01 | デジタル演算処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11161633A true JPH11161633A (ja) | 1999-06-18 |
JP3720178B2 JP3720178B2 (ja) | 2005-11-24 |
Family
ID=18228905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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JP (1) | JP3720178B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009506466A (ja) * | 2005-09-28 | 2009-02-12 | インテル・コーポレーション | 拡張関数を持つ混合モード浮動小数点パイプライン |
US8653458B2 (en) | 2010-07-28 | 2014-02-18 | Hitachi High-Technologies Corporation | Charged particle beam device |
-
1997
- 1997-12-01 JP JP33010997A patent/JP3720178B2/ja not_active Expired - Fee Related
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JP2009506466A (ja) * | 2005-09-28 | 2009-02-12 | インテル・コーポレーション | 拡張関数を持つ混合モード浮動小数点パイプライン |
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