JPH11161633A - デジタル演算処理装置 - Google Patents

Abstract

(57)【要約】 【課題】回路構成の大規模化及び複雑化を伴うこと無
く、制御出力周期を１００ＭＨｚ以上で行うことを可能
とする高速デジタル演算処理制御装置を実現する。 【解決手段】ＭＡＣ演算器３１〜３９はそれぞれ５段の
パイプライン構造を有し、演算器３１には（Ｙｂ，ａ
７，ａ５）が入力され、演算器３２には（Ｙｂ，ａ６，
ａ３）が入力され、演算器３３には（Ｙｂ，ａ８，ａ
４）が入力される。演算器３４には（Ｘｂ，ａ９）、演
算器３１からの出力が入力され、演算器３５には（Ｙ
ｂ，ａ２）、演算器３２からの出力が入力される。演算
器３６には（Ｙｂ，ａ１）、演算器３３からの出力が入
力され、演算器３７にはＸｂ、演算器３４及３５からの
出力が入力され、演算器３８には（Ｙｂ，ａ０）、演算
器３６からの出力が入力される。演算器３９にはＸｂ、
演算器３７及び３８からの出力が入力される。そして、
演算器３９からＳｘ又はＳｙが出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル演算処理
装置に係わり、特に、高速な演算速度が要求されるデジ
タル演算装置に関する。

【０００２】

【従来の技術】従来、高速演算制御装置には以下の例が
ある。 （１）特開平５−２５８７０３号公報に示されている公
知例では、高速制御出力演算をデジタル演算器で行わ
ず、アナログ回路を用いて制御出力を行って高速制御に
対応している。

【０００３】（２）特開平５−２２６２３４号公報に示
されている電子線描画装置では、演算器としてのＤＳＰ
を組み合わせて演算処理部を構成し、ＤＳＰ間は２ポー
トメモリを用いてデータの転送を行っている。また、各
演算ＤＳＰの制御は、マスタとなるＤＳＰが管理する構
成となっている。さらに、デジタルデータをアナログ出
力に変換するＤ／Ａ変換器には、プロセッサがデータを
出力するため、２面のレジスタを交互に切り替える構成
となっている。

【０００４】

【発明が解決しようとする課題】例えば、電子線描画装
置等の制御装置においては、その処理速度の向上化が望
まれている。処理速度を向上するためには、上記特開平
５−２５８７０３号公報のように、高速制御出力演算を
デジタル演算器で行わず、アナログ回路を用いることが
考えられる。ところが、アナログ回路を用いた場合に
は、処理速度は向上するが、高精度な制御処理は望めな
い。

【０００５】このため、電子線描画装置等の高速演算制
御装置において、精度の向上や処理時間短縮のために、
高速演算が可能なデジタル演算処理装置が望まれている
が、その実現化には、以下のような問題点があった。

【０００６】（１）高精度かつ高速演算を行うために
は、実数演算処理を並列パイプライン的に実行する必要
があるが、非常に多くのトランジスタを必要とする。さ
らに、リアルタイムで動作する制御部と連動するため、
レイテンシタイムを小さく保つ必要があり、配線短縮の
点からもコンパクトに構成する必要性が生ずる。このた
め、非常に高集積なＬＳＩ又は電子基板を実現しなけれ
ばならず、高度な論理設計技術やトランジスタ数の削減
技術が要求される。

【０００７】上記要求を満足させようとすると、多くの
トランジスタが小さなエリアで大量にスイッチング動作
を行うようにしなければならず、それに伴って大量の発
熱が生ずる恐れがある。このため、発熱を押さえる回路
設計上の工夫が必要となる。しかしながら、これでは、
回路構成の大規模化及び複雑化を伴い、高価格となって
しまう。

【０００８】（２）マスタプロセッサと高速デジタル演
算処理装置との間で高速クロックに同期してスムーズな
情報のやり取りが必要となる。従来は、２ポートメモリ
を用いた手段が用いられることが多いが、メモリ等のデ
バイスのアクセススピードの制限やアクセス競合の問題
があり、高速化が困難であった。

【０００９】（３）制御対象に指令値を与えるため、高
精度な高速制御出力演算データをアナログ信号に変換す
る変換する必要がある。

【００１０】しかしながら、デジタルアナログ変換に際
して、高速高精度のデジタルアナログ変換器には制限が
あり、誤差成分も補正した形で演算処理結果を高精度な
デジタルデータとして、例えば、１２ｂｉｔ精度以上で
１０ｎｓ以下のクロック周期で出力するのは困難であ
り、それ以上の演算速度の高速化ができなかった。

【００１１】本発明の目的は、回路構成の大規模化及び
複雑化を伴うこと無く、制御出力周期を１００ＭＨｚ以
上で行うことを可能とする高速デジタル演算処理制御装
置を実現することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、次のように構成される。 （１）すなわち、高速なクロック信号周期に同期してデ
ジタル演算処理を行うデジタル演算処理装置において、
その演算処理の基本単位となる演算を、パイプライン化
した実数乗算器と実数加算器とを融合手段により１つに
結合して構成したＭＡＣ演算器を用いて行い、上記融合
手段は、実数乗算器の出力段である最終段のパイプライ
ンレジスタと実数加算器の入力段である初段のパイプラ
インレジスタとを同レベルにそろえ、実数乗算器の最終
ステージの処理と、実数加算器の初段ステージの１部と
を並列に動作させる。

【００１３】本構成において、実数乗算器の出力段と、
実数加算器の入力段とのレベルが同レベルであるので、
これらの信号を並列に処理可能であり、実数乗算器の最
終段の次段で、ＩＥＥＥ形式に変換するステージを設け
る必要が無く、内部形式のまま、次段の実数加算器にデ
ータを引き渡すことができる。

【００１４】従って、実数加算器の初段で、乗算器から
の結果に対してＩＥＥＥ形式からの変換ステージを実行
する必要もなくなる。これにより、パイプライン段数と
トランジスタ数の削減が可能となり、回路構成の大規模
化及び複雑化と発熱を伴うことなく高集積化が実現で
き、高速で高精度なデジタル演算処理が可能となる。

【００１５】（２）また、第１の高速クロック信号に同
期し、デジタル処理を行うデジタル演算処理装置におい
て、上記第１の高速クロック信号と非同期とみなせる第
２のクロック信号に同期して動作するプロセッサと、上
記プロセッサからのデータを第１のゲート信号に応答し
てラッチする機能を有する１段目のラッチレジスタと、
上記１段目のラッチレジスタからのデータを第２のゲー
ト信号に応答してラッチして、デジタル演算処理装置に
与える機能を有する２段目のラッチレジスタと、を備
え、上記第１のゲート信号は、上記プロセッサからのラ
イトアクセス信号を基に生成し、第２のゲート信号は、
上記デジタル演算処理装置にデータを与えるタイミング
を規定するプロセッサからのトリガ信号を上記第１の高
速クロック信号に同期化した信号を基に生成する。

【００１６】第１の周期で高速に変化する情報を処理す
る演算処理装置に、第２の周期で低速に変化する情報を
処理するプロセッサを設けることにより、低速で制御す
る部分と、高速で制御する部分とを分割して、制御の適
切化が可能になるが、本構成により、上記２種類の周期
で動作する部分のスムーズな情報のやり取りが実現でき
る。これにより、情報のやり取りの同期が問題とならず
に、高速なデジタル演算処理可能な演算手段を用いるこ
とができ、高速で高精度なデータ処理が可能なデジタル
演算処理装置を実現することができる。

【００１７】（３）また、高速なクロック信号周期に同
期してデジタルデータをアナログデータとして出力する
デジタル演算処理装置において、デジタルデータを連続
的なビット列で構成された少なくとも２つの出力データ
に分割する手段と、その上位側の出力データに対応した
補正データを記憶するメモリ手段と、上記少なくとも２
つの出力データと補正データとに対応したアナログデー
タを出力する少なくとも３つのデジタルアナログ変換器
と、上記少なくとも２つの出力データを、対応するデジ
タルアナログ変換器に与えるデータフォーマットに変換
する手段と、上記少なくとも２つの出力データと補正デ
ータとの出力タイミングを合わせる手段と、を備え、上
記少なくとも３つのデジタルアナログ変換器のアナログ
データを加算することにより、高精度なアナログ出力を
生成する。

【００１８】本構成により、高速で演算処理されたデジ
タル信号を、適切に高精度かつ高速にアナログ信号に変
換可能なデジタル演算処理を実現することができる。

【００１９】（４）また、ビーム光源からのビームを、
ビーム走査制御部により走査して、被検出物に照射し、
画像処理部により被検出物の画像情報を得るビーム走査
型の画像情報取り込み装置において、上記ビーム走査制
御部は、パイプライン化した実数乗算器と、実数加算器
と、これら実数乗算器及び実数加算器を１つに融合し、
上記実数乗算器の出力段である最終段のパイプラインレ
ジスタと上記実数加算器の入力段である初段のパイプラ
インレジスタとを同レベルにそろえ、上記実数乗算器の
最終ステージの処理、上記実数加算器の初段ステージの
１部とを並列に動作させる融合手段により構成されたＭ
ＡＣ演算器を有するデジタル演算処理手段と、上記デジ
タル演算手段の第１の高速クロック信号と非同期とみな
せる第２のクロック信号に同期して動作するプロセッサ
と、上記プロセッサからのデータを、上記プロセッサか
らのライトアクセス信号を基に生成される第１のゲート
信号に応答してラッチする機能を有する１段目のラッチ
レジスタと、上記デジタル演算処理手段にデータを与え
るタイミングを規定するプロセッサからのトリガ信号を
上記第１の高速クロック信号に同期化した信号を基に生
成する第２のゲート信号に応答して、上記１段目のラッ
チレジスタからのデータをラッチして、デジタル演算処
理手段に与える機能を有する２段目のラッチレジスタ
と、上記デジタル演算処理手段からのデジタルデータを
連続的なビット列で構成された少なくとも２つの出力デ
ータに分割する手段と、その上位側の出力データに対応
した補正データを記憶するメモリ手段と、上記少なくと
も２つの出力データと補正データとに対応したアナログ
データを出力する少なくとも３つのデジタルアナログ変
換器と、上記少なくとも２つの出力データを、対応する
デジタルアナログ変換器に与えるデータフォーマットに
変換する手段と、上記少なくとも２つの出力データと補
正データとの出力タイミングを合わせる手段と、を備え
る。

【００２０】本構成により、高速で高精度な処理が可能
なビーム走査型の画像情報取り込み装置を実現すること
ができる。

【００２１】

【発明の実施の形態】本発明の一実施形態は、第１の周
期で高速に変化する情報と、第２の周期で低速に変化す
る情報との組み合わせ演算を行い、第１の周期毎に高速
で結果を出力するデジタル演算処理装置を実現する。下
記に示すように、上記第１の周波数とは１００ＭＨｚ〜
２００ＭＨｚ、第２の周波数とは１００ＫＨｚ〜２００
ＫＨｚオーダである。

【００２２】本発明の実施形態であるデジタル演算処理
装置が適用される装置の例としては、図１に示すビーム
走査型の画像情報取り込み装置が挙げられる。この画像
情報取り込み装置は、ビーム光源１と、ビーム走査部２
と、レンズ部３と、被検出物（観察物）である試料４
と、ステージ部５と、検出部６と、画像処理部７と、ビ
ーム走査制御部８とから構成される。

【００２３】図１に示すビーム走査型の画像情報取り込
み装置においては、ビーム光源１から生成されるビーム
をビーム走査部２で適切な角度に振り、レンズ部３で、
そのビームをフォーカスして試料４上を適切な拡大率を
もって、ある方向、例えばＸ方向に走査させ、検出部６
及び画像処理部７に得られたＸ方向の線画像を、ステー
ジ部５にて、例えばＹ方向にずらしながら連続的にＹ方
向に連結してＸ−Ｙの面画像を得るものである。

【００２４】現状、上記Ｘ方向の１ピクセルに相当する
画像を得る時間を第１の周波数ｆ１とし、ｆ１＝１００
ＭＨｚ〜２００ＭＨｚ程度とする。そして、Ｘ方向に１
ライン走査する時間を第２の周波数ｆ２とし、ｆ２＝１
００ＫＨｚ〜２００ＫＨｚ程度を設定している。

【００２５】上記第１の周波数ｆ１及び第２の周波数ｆ
２の値は、例えば、被検出試料４が半導体のウェハ上の
ＬＳＩチップであり、そのＬＳＩチップ上のパターン画
像を得て、それが正しいか否かを検査する装置として、
上記画像情報取り込み装置を用いる場合の画像処理分解
能及びタクトタイム等から計算した、現実的に必要とさ
れるスペックの１つである。

【００２６】図１の装置において、本発明が提案するデ
ジタル演算処理装置を必要とする重要部分は、ビーム走
査制御部８である。ビーム走査制御部８では、主に、具
体的に次に示す２つの誤差対象に対して補正制御演算を
行う必要がある。

【００２７】（１）光学的歪みに代表される半固定的誤
差であり、連続的な誤差関数により事前定義可能なもの
である誤差対象。これらは、変換関数を用いた座標変換
等の数値計算や事前の形状計測情報、又は両者の組み合
わせ等によって補正処理を行い、制御出力に反映する。
ビーム経路中、検出物４の位置に依存し、上記計測情報
を用いた補正もこれに含まれる。

【００２８】（２）ステージ部５の移動に伴う位置ず
れ、速度むら等の機械的変動、温度変動等の環境変化に
呼応した変動や経時変化による誤差に対する補正であ
り、ステージ部５からのセンシング情報及び随時行う計
測情報を用いて補正処理を行い、制御出力に反映する。

【００２９】ここで、制御出力とは、ビームを正しく制
御するためのビーム走査部２に対する指令に相当する。
図２にビーム走査制御部８の基本システム構成を示す。
図２において、関数演算部１２が上記（１）の動作に相
当する処理部であり、制御情報演算部１１が上記（２）
の動作に相当する処理部である。

【００３０】レジスタ部ａ１４は、制御情報演算部１１
に上記第２の周期で変化する情報ｇ（ＰＣＤ０…）を保
持しており、レジスタ部ｂ１５は、関数演算部１２に上
記第１の周期に同期化され、第２の周期で変化する情報
ｈ（ＦＣＤ０…）を保持している。これらのレジスタ部
１４、１５は、いずれもマスタプロセッサ部１６によっ
てその情報が変更され、各演算部の処理に変数又は定数
として用いられる。

【００３１】外部情報入力部１０は、ステージ制御部１
７の測長部から得る位置情報等のステージ部５の状態を
監視するための情報ａを得て、計算処理可能なように情
報ｂを生成する前処理を行う。ここでの入力情報は、ス
テージ部５を駆動する制御情報のフィードバック情報で
も良いし、ステージ部５に装備されるセンサからのフィ
ードフォワード情報を使用しても良い。制御情報演算部
１１は、外部情報入力部１０からの前処理済情報を得
て、関数演算部１２に与えるための情報ｃを第１の周期
にて生成する。

【００３２】関数演算部１２は、例えば試料２０に対し
てビームを走査する際の位置（Ｘ，Ｙ）の関数として、
例として、次式（１）に示すような３次式で表される座
標変換式で表現される、光学系の歪みを補正して平面等
方化するための投影処理を行い、ビーム制御のための基
本情報ｄを生成する。図には示していないが、ａ、ｂの
係数は、事前計測情報により得られるもので、ビームの
目標位置上の試料２０の高さ等の情報から、マスタプロ
セッサ１６からレジスタ部ｂ１５を通して与えられる。

【００３３】

【数１】

【００３４】Ｘがライン方向だとすると、画像処理部１
９での１ラインあたりの画素数ｎ個分を走査する時間が
Ｙ方向の変化する最小の周期となる。Ｘの変化周期は１
画素分の走査時間に相当し、従って、Ｙの変化周期は、
およそ（Ｘの変化周期）×ｎ＋αとできる。

【００３５】１ラインあたりの走査時間を、およそ１０
μsで、Ｘ方向１ライン当たりの画素数を、およそ１０
００と仮定すると、Ｘの変化周期は、およそ１０μs／
１０００＝１０ｎｓ（ｆ＝１００ＭＨｚ）となり、Ｙの
変化周期は１０μs＋αとなる。情報ｄは、Ｘの変化周
期に応答するため、１０ｎsの周期の高速な変化情報と
なる。これを上記第１の周波数における周期と定義し、
１０μs＋αを上記第２の周波数における周期と定義す
る。

【００３６】制御情報出力部１３は、ＤＡＣ部２２に
て、ビーム走査部１８に与える指令情報ｆ（アナログ制
御情報）を生成するための元となるデジタル制御情報ｅ
を生成する。これについては後に詳しく述べる。

【００３７】マスタプロセッサ部１６は、制御情報演算
部１１、関数演算部１２、画像処理部１９、ステージ制
御部１７等からの情報を集約して、総合的な判断処理、
管理処理、レジスタ部ａ１４、ｂ１５上のパラメータ変
更処理等を、上記第２の周波数における周期を基本周期
として行う。すなわち、マスタプロセッサ部１６は、ビ
ーム走査制御部２１の総合制御／管理部と位置づける事
ができる。

【００３８】さて、この例において、デジタル処理を行
う上で重要かつ実現困難なビーム走査制御部２１の第１
の構成要素は、上記式（１）にて示した関数処理を、周
波数ｆ＝１００ＭＨｚ以上のスループットにて動作しな
ければならない関数演算部１２である。

【００３９】単純に、上記式（１）を実行するだけで３
６個の加算、乗算が必要であり、正規化する事等も含め
ると４０演算以上のオペレーションが要求される。ま
た、これらの演算は、高精度の観点から実数演算が要求
されており、式（１）と同様の汎用的な記述に基づいて
実行するとなると、浮動小数点型の実数演算処理を１秒
間に４Ｇ回（４ＧＦＬＯＰＳ）処理する能力が要求され
る。その他、前処理演算及び補正演算を組み合わせて実
行する必要が生ずる場合もあり、総合すると、１０Ｇ回
／ｓ（１０ＧＦＬＯＰＳ）程度の処理能力が必要となる
ケースも予想される。

【００４０】関数演算部１２を構成する上で、問題とな
る事項を以下にまとめておく。 （ａ）上述のような高速演算を行うためには、実数演算
処理を並列パイプライン的に実行する必要があるが、非
常に多くのトランジスタを必要とする。さらに、リアル
タイムで動作する制御部と連動するため、レイテンシタ
イムを小さく保つ必要があり、配線短縮の点からもコン
パクトに構成する必要性が生ずる。すなわち、非常に高
集積なＬＳＩ又は電子基板を実現しなければならず高度
な論理設計技術やトランジスタ数削減技術が要求され
る。

【００４１】（ｂ）上記（ａ）の点を実現しようとする
と、多くのトランジスタが小さなエリアで大量にスイッ
チング動作を行うため、それに伴って大量の発熱が生ず
る恐れがある。したがって、発熱を押さえる回路設計上
の工夫が必要となる。

【００４２】（ｃ）レジスタ部からの情報等、異なる周
期で変化する情報をスムーズに高速処理の中に取り込ん
だり、処理情報をリアルタイムでマスタプロセッサへ読
みだしたりする必要がある。すなわち、回路動作上の高
度な同期化処理技術が要求される。

【００４３】上記の理由からビーム走査制御部２１は、
ＤＡＣ部２２を除いては、ＬＳＩで構成するのが良い。
図２に示した例では、ゲート量とピン数との制約から、
外部情報入力部１０と、制御情報演算部１１と、レジス
タ部ａ１４とを１チップとし、関数演算部１２と、制御
情報出力部１３と、レジスタ部ｂ１５とを他の１チップ
として実現し、かつ１種類のＬＳＩ上でセレクト信号に
より切り替えられるようになっている。

【００４４】上記問題（ａ）の解決方法の一例として、
上記式（１）の演算を、乗算器と加算器を積和型に一体
化したＭＡＣ演算器（乗算加算積和型演算器）を基本演
算器として構成し、それを組み合わせて最も効率良く並
列に実行する方式を図３に示す。

【００４５】ＭＡＣ演算器は、実数入力に対して所望の
数値範囲で結果が得られるように、例えばＩＥＥＥ規格
の実数フォーマットに準拠した汎用の実数演算器として
構成する。

【００４６】図３において、ＭＡＣ演算器３１には（Ｙ
ｂ，ａ７，ａ５）が入力され、ＭＡＣ演算器３２には
（Ｙｂ，ａ６，ａ３）が入力される。また、ＭＡＣ演算
器３３には（Ｙｂ，ａ８，ａ４）が入力される。

【００４７】また、ＭＡＣ演算器３４には（Ｘｂ，ａ
９）が入力されるとともに、ＭＡＣ演算器３１からの出
力が入力され、ＭＡＣ演算器３５には（Ｙｂ，ａ２）が
入力されるとともに、ＭＡＣ演算器３２からの出力が入
力される。また、ＭＡＣ演算器３６には（Ｙｂ，ａ１）
が入力されるとともに、ＭＡＣ演算器３３からの出力が
入力される。

【００４８】また、ＭＡＣ演算器３７にはＸｂが入力さ
れるとともに、ＭＡＣ演算器３４及びＭＡＣ演算器３５
からの出力が入力され、ＭＡＣ演算器３８には（Ｙｂ，
ａ０）が入力されるとともに、ＭＡＣ演算器３６からの
出力が入力される。また、ＭＡＣ演算器３９にはＸｂが
入力されるとともに、ＭＡＣ演算器３７及びＭＡＣ演算
器３８からの出力が入力される。そして、ＭＡＣ演算器
３９からＳｘ又はＳｙが出力される。

【００４９】上記図３に示した式（１）の演算器３０
は、２つの制御方向（Ｘ，Ｙ）のうちの１方向のみの演
算について構成したものである。式（１）を実現するた
めには、図３に示した構成の演算器を２つ並列に動作さ
せれば良い。

【００５０】ＭＡＣ演算器３１〜３９を構成した場合の
利点を以下に示す。

【００５１】１）中間フォーマットを自由に設定できる
ため、乗算器を加算器に単純に接続する場合より省ゲー
ト化が可能である（少なくとも１０００ゲート以上の省
ゲート化が可能）。

【００５２】２）丸め処理が少なくなり、精度を高く保
つことができる。 ３）後述するパイプライン化の際、上記１）、２）等の
効果と相俟って、演算レイテンシタイムの短縮が図れる
ため、パイプライン段数を少なくできる。この事も省ゲ
ート化、省電力化に大きく貢献する。

【００５３】ところで、図３に示した例の構成を透過タ
イプのスカラ演算器で構成した場合、ＣＭＯＳプロセス
のＬＳＩとして設計すると、ＭＡＣ演算１段当たりのレ
イテンシタイムは、５０ｎｓ程度必要である。すべての
演算を処理するためのレイテンシタイムは、このような
最適な並列処理構造を採用したとても、２００ｎｓ程度
かかることになり、１０ｎｓ（周波数ｆ＝１００ＭＨ
ｚ）以下の計算周期を得ることは不可能である。

【００５４】そこで、上記（ａ）で述べたように、パイ
プライン並列型の演算器構造を採用する必要がある。し
かし、単純にパイプライン化しても、中間データを保持
するためのパイプラインレジスタが増大し、上記（ｂ）
に示したパイプラインレジスタでのスイッチングに伴う
発熱が発生するとともに、トランジスタ数（ゲート数）
が増加してしまう。

【００５５】そこで、図４に示す５段のパイプライン構
造を有するＭＡＣ演算器４０を提案する。詳細は図６に
示し、後で述べる。図４及び図６において、パラメータ
ａ及びｂは、それぞれレジスタ８０及び８１、ステージ
４２及び４３を介して、共にレジスタ８２、ステージ４
４に供給される。そして、ステージ４４からの出力は、
レジスタ８３、ステージ４５を介してステージ４７に供
給される。

【００５６】一方、パラメータｃは、レジスタ８４、ス
テージ４６に直接供給されるとともに、直列に接続され
た２つのレジスタ４１、８７を介して、レジスタ８４、
ステージ４６に供給される。そして、ステージ４６から
の出力は、ステージ４７に供給される。ステージ４７か
らの出力は、レジスタ８５、ステージ４８に供給され、
このステージ４８から、レジスタ８６、ステージ４０、
５０を通して出力Ｓが出力される。

【００５７】つまり、レジスタ８０及び８１と、ステー
ジ４２、４３、もしくはレジスタ４１で１段、レジスタ
８２、ステージ４４、もしくはレジスタ８７で２段、レ
ジスタ８３、８４、ステージ４５、４６、４７で３段、
レジスタ８５、ステージ４８で４段、レジスタ８６とス
テージ４９、５０で５段となる。

【００５８】図４で示した点線で示した部分が単純にパ
イプライン化したときに、演算ステージを合わせるため
に必要となっていたパイプラインレジスタ４１、８７で
あり、これを削減すれば、トランジスタ換算でＭＡＣ演
算器１つ当たり約１６００トランジスタ分の省ゲート化
とスイッチングパワーの除去が可能である。

【００５９】ところで、ＭＡＣ演算器に入力される数値
パラメータｃの入力タイミングがパラメータａ、ｂと異
なるため、演算ステージ段数が合わなくなってしまう可
能性がある。しかし、図５に示す様に、周波数ｆ＝１０
０ＭＨｚ以上で変化する入力変換（Ｘｂ，Ｙｂ）の整合
用パイプラインパスのみを調整すれば全体の処理を矛盾
なく実行させることが可能である。

【００６０】図５に示した例は、図３の構成に対し、図
４のパイプライン化されたＭＡＣ演算器を適用して、全
体的にパイプライン化を図ったものである。各モジュー
ルの下及び上に示したＸＸ段→ＹＹ段は、その出力段ま
でのトータルパイプライン段数を示し、ＸＸが図４の点
線部分を含む場合、ＹＹが本方式の省ゲートタイプＭＡ
Ｃ演算器を用いた場合である。

【００６１】トータルレイテンシタイムはもちろん整合
用のパイプライン段数も減らせることがわかる。結局、
トータルレイテンシタイムとして２０段から１８段に短
縮され、パイプラインレジスタの本数も総合で２４段も
省略できたことになる。単純に、乗算器と加算器を組み
合わせると、ＭＡＣ処理当たり６段のパイプライン段数
となり、結果的に本方式よりも５７段ものパイプライン
レジスタが余分に必要となる。

【００６２】図６に、図４に示したパイプライン構造の
ＭＡＣ演算器４０の演算分割配分を示す。図６におい
て、入力パラメータａ、ｂは、パイプラインレジスタ８
０、８１、乗算ステージＭＰＹＳＴＧ１Ａ（４２）、Ｍ
ＰＹＳＴＧ１Ｂ（４３）、パイプラインレジスタ８２、
乗算ステージＭＰＹＳＴＧ２（４４）、パイプラインレ
ジスタ８３、乗算ステージＭＰＹＳＴＧ３Ａ（４５）を
介して、加算ステージＡＤＤＳＴＧ１Ｂ（４７）に供給
される。一方、入力パラメータｃは、パイプラインレジ
スタ８４、加算ステージＡＤＤＳＴＧ１Ａ（４６）を介
してＡＤＤＳＴＧ１Ｂ（４７）に供給される。

【００６３】そして、ＡＤＤＳＴＧ１Ｂ（４７）からの
出力は、パイプラインレジスタ８５、加算ステージＡＤ
ＤＳＴＧ２（４８）、パイプラインレジスタ８６、加算
ステージＡＤＤＳＴＧ３Ａ（４９）を介して、加算ステ
ージＡＤＤＳＴＧ３Ｂ（５０）に供給される。この加算
ステージＡＤＤＳＴＧ３Ｂ（５０）から出力Ｓ（Ｓ＝ａ
ｘｂ＋ｃ）が出力される。

【００６４】上記ＭＡＣ演算器４０は、約１０ｎｓの周
期（周波数ｆ＝１００ＭＨｚ）で動作できる。すなわ
ち、入力パラメータａ、ｂ、ｃは、１０ｎｓ周期でクロ
ック信号に同期して投入可能であり、パイプライン的に
処理（Ｓ＝ａ×ｂ＋ｃ）された結果、出力Ｓは、１０ｎ
ｓ周期で出力される。

【００６５】入力段のステージＭＰＹＳＴＧ１Ａ（４
２）及びＡＤＤＳＴＧ１Ａ（４６）では、ＩＥＥＥ規格
で入力されたデータ（ａ，ｂ，ｃ）を、演算処理を施し
易い内部形式（２進形式）に変更する必要がある。

【００６６】この処理に約１．５〜３ｎｓかかるが、乗
算器と加算器とを融合した本発明によるＭＡＣ演算器で
は、乗算の最終ステージＭＰＹＳＴＧ３Ａ（４５）と、
パラメータｃの加算の入力部の内部形式への変化ステー
ジＡＤＤＳＴＧ１Ａ（４６）とを並列に処理可能であ
る。

【００６７】つまり、本発明によれば、実数乗算器と実
数加算器とを、実数乗算器の出力段である最終段のパイ
プラインレジスタと実数加算器の入力段である初段のパ
イプラインレジスタとを同レベルにそろえ、実数乗算器
の最終ステージの処理と、実数加算器の初段ステージの
１部とを並列に動作させるという、融合手段が開示さ
れ、この融合手段により、乗算の最終ステージＭＰＹＳ
ＴＧ３Ａ（４５）と、パラメータｃの加算の入力部の内
部形式への変化ステージＡＤＤＳＴＧ１Ａ（４６）とを
並列に処理可能である。

【００６８】また、乗算ステージの最終段ＭＰＹＳＴＧ
３Ａ（４５）の次段で、 ＩＥＥＥ形式に変換するステ
ージ（ＭＰＹＳＴＧ３Ｂに相当する）を設ける必要が無
く、内部形式のまま加算器のステージＡＤＤＳＴＧ１Ｂ
（４７）にデータを引き渡すことができる。

【００６９】従って、加算ステージの初段で,乗算器か
らの結果に対してＩＥＥＥ形式からの変換ステージ（Ａ
ＤＤＳＴＧ１Ａに相当する）を実行する必要もなくな
る。次の演算器へＩＥＥＥ形式に変換（丸め処理も行
う）して出力する出力段ステージ（ＡＤＤＳＴＧ３Ｂに
相当する）についても、加算器の最終段にのみ設けるだ
けで良い。

【００７０】以上から、関数演算部１２の基本単位とな
るＭＡＣ演算器の構成は、乗算ステージＭＰＹＳＴＧ１
Ａ（４２）、ＭＰＹＳＴＧ１Ｂ（４３ ）が合計９ｎ
ｓ、乗算ステージＭＰＹＳＴＧ２（４４ ）が９ｎｓ、
乗算ステージＭＰＹＳＴＧ３Ａ（４５）が３ｎｓ、加算
ステージＡＤＤＳＴＧ１Ａ（４６）が乗算ステージＭＰ
ＹＳＴＧ３Ａ（４５）と並列に３ｎｓ、加算ステージＡ
ＤＤＳＴＧ１Ｂ（４７）が６ｎｓ、加算ステージＡＤＤ
ＳＴＧ２（４８）が９ｎｓ、加算ステージＡＤＤＳＴＧ
３Ａ（４９）が３ｎｓ、加算ステージＡＤＤＳＴＧ３Ｂ
（５０）が３ｎｓ、というレイテンシタイムの配分とな
っている。

【００７１】なお、最終段ステージＡＤＤＳＴＧ３Ａ
（４９）、ＡＤＤＳＴＧ３Ｂ（５０）は、合計６ｎｓと
なっているが、次段の演算器に送るために約３ｎｓの余
裕（伝送路の遅延マージン）を持たせているためであ
る。なお、ＩＥＥＥの形式に圧縮してデータの入出力を
行う必要があるのは、外部からの汎用データ入力形式と
整合性をとる目的もあるが、以下のａ）及びｂ）の理由
等からでもある。 ａ）加算器と乗算器とで有効な内部形式がそれぞれ異な
る。 ｂ）内部形式のビット幅はＩＥＥＥ形式よりも広く、ゲ
ート数、スイッチングパワー、演算器間の結線量のいず
れも内部形式の方が不利である。

【００７２】以上から、本発明によるＭＡＣ演算器は、
５段のパイプラインで構成可能となっており、単純に汎
用乗算器を組み合わせた場合より、パイプライン段数で
１〜２段、トータルゲート数で１５〜２０％程度削減で
きている。

【００７３】次に、上記（ｃ）に示した外部との入出力
に関わる同期化の問題についての解決策について述べ
る。ここで、外部とは、主としてマスタプロセッサとの
やり取りを示す。

【００７４】まず、関数処理部に与えるパラメータ（図
３、図５の実数パラメータａ０〜ａ９に相当する）を保
持するレジスタ部ｂ（１５）へのデータセット方法につ
いて、本発明では以下のレジスタ構成と手法を採る。

【００７５】（イ）マスタプロセッサを動作させるクロ
ック信号と、ビーム走査制御部の基準クロック信号（周
波数ｆ＝１００ＭＨｚ以上）とは、非同期と考えるべき
であり、マスタプロセッサ側から、ビーム走査制御部内
のレジスタに対し、自在にアクセスするためには、マス
タプロセッサからのアクセス判断信号と、前記基準クロ
ックとの間で同期化を図る必要がある。

【００７６】これは、図８に示すように、マスタプロセ
ッサからのライトコマンド（／ＣＰＵＷＴ）を、クロッ
ク信号ＣＬＫ（周波数ｆ＝１００ＭＨｚ以上）を用い
て、２段以上のフリップフロップ回路でシフトすること
により、ライト信号／ＷＴａを生成する非同期信号の同
期化処理を施す。

【００７７】さらに、ライト信号／ＷＴａを１段分以上
シフトして、ライト信号／ＷＴｂを生成すれば、ライト
信号／ＷＴａ＝Ｈｉかつライト信号／ＷＴｂ＝Ｌｏの期
間を取り出し、クロック信号ＣＬＫに同期したライト信
号ＷＴＥが生成可能である。例えば、図７に示すラッチ
レジスタＡ（５１）に、ライト信号ＷＴＥ（５３）に応
答してマスタプロセッサからのデータをラッチすれば、
ラッチされたデータＬＤＡＴＡ−Ａ（８０）はクロック
信号ＣＬＫに同期して出力できる。

【００７８】（ロ）事前に変更しておいたパラメータの
みをあるタイミング（例えばサンプリング周期の初め）
で、一斉に変更して関数演算部１２に与えたいケースが
ある。これは、図７に示すように、もう１つのラッチレ
ジスタＢ（５２）をラッチレジスタＡ（５１）の後段に
設け、一斉に変更すべきタイミングを示す信号（ＲＥＰ
ＴＲＧ）に応答してラッチレジスタＡ（５１）の内容を
ラッチレジスタＢにコピーする方法を採る。

【００７９】ＲＥＰＴＲＧ信号に対応するレジスタ群の
ラッチレジスタＢ（５２）に共通して接続すれば、その
レジスタ群の内容を適切なタイミングで同時に変更可能
である。その場合の出力としてはＬＤＡＴＡ−Ｂを用い
る。

【００８０】なお、ＲＥＰＴＲＧ信号は、マスタプロセ
ッサ部１６からのアクセス制御信号（／ＣＰＵＷＴ，／
ＣＰＵＲＤ）に応答して、ライト信号ＷＴＥの生成と同
様の非同期信号の同期化手法を用いてクロック信号ＣＬ
Ｋに同期化させて生成するのが一般的であるが、外部か
らのリプレースコマンドをクロック信号ＣＬＫに同期化
して用いて生成しても良い。

【００８１】（ハ）図７に示すレジスタの構成の中で、
ラッチレジスタＡ（５１）、ラッチレジスタＢ（５２）
は、ゲートラッチ回路を用いて構成する。ゲートラッチ
とはこの場合、Ｇ入力に与える信号（ここではライト信
号ＷＴＥ５３、ＲＥＰＴＲＧ５４）がＨｉレベルのと
き、Ｄ入力のデータを透過してＱ出力（ＬＤＡＴＡ−Ａ
（８０）、ＬＤＡＴＡ−Ｂ（８１））に出力し、Ｇ入力
に与える信号がＬｏレベルに遷移するタイミングでＤ入
力のデータをラッチし保持する機能を有している。ゲー
トラッチ回路を用いれば、フリップフロップ回路を用い
る場合の約１／２のゲート数で構成可能であり、消費電
力的にも有利である。

【００８２】次に、関数演算部を含むビーム走査制御部
内のクロック信号ＣＬＫ（周波数ｆ＝１００ＭＨ以上）
に同期したデータ群を、マスタプロセッサ側に読み出す
際の同期化手段について述べる。

【００８３】イ）図８に示すように、マスタプロセッサ
部１６側から生成されるリードコマンド（／ＣＰＵＲ
Ｄ）を、ライト信号／ＷＴａ生成時と同様の同期化手段
にてクロック信号ＣＬＫに同期化し、リード信号／ＲＤ
ａ信号を生成する。

【００８４】ロ）図９に示す内部レジスタをラッチする
ためのラッチレジスタ５５を設け、生成したリード信号
／ＲＤａ信号５６の立ち上がりタイミングに応答してマ
ルチプレクサＭＵＸ５７を介して選択信号ＳＥＬ５９に
より選択されたクロック信号ＣＬＫに同期した内部デー
タ５８をラッチレジスタ５５にラッチする。

【００８５】これにより、マスタプロセッサ部１６に対
しては、リード信号／ＲＤａが立ち下がる約１ＣＬＫ程
度以上前のタイミングから、／ＣＰＵＲＤが立ち上がる
（終了する）少なくとも１ＣＬＫ以上先のタイミングま
での期間、所望の内部データを正しく表示することがで
きる。マスタプロセッサはこの表示データを読み込めば
良い。

【００８６】なお、マルチプレクサＭＵＸ５７を切り換
え、所望の内部データをラッチレジスタ５５に対して与
えるための選択信号ＳＥＬ５９には、一般的にマスタプ
ロセッサ部１６からのアドレス信号か、それに応答して
モディファイされた信号を用いれば良い。

【００８７】次に、関数演算部１２からの結果を高精度
なアナログ情報に変換して１００ＭＨｚ以上のレートで
出力する制御情報出力部１３について述べる。

【００８８】図１０に、周波数ｆ＝１００ＭＨｚ以上の
周波数で高精度なアナログ情報に変更する手段を示す。
図１０において、ＦＩ６０は、浮動小数点データ（実
数）を整数値（３２ｂｉｔ）に変換する演算器、ＭＵＸ
Ｈ６１、 ＭＵＸＬ６２及びＭＵＸＡ６３は、それぞれ
選択信号ＳＥＬＨ６４、ＳＥＬＬ６５及びＳＥＬＡ６６
に対応して、演算器ＦＩ６０から出力される３２ビット
データのうち上位２０ビットから１６ビット分を選択す
るマルチプレクサである。

【００８９】マルチプレクサＭＵＸＨ６１、ＭＵＸＬ６
２の出力は、フリップフロップ回路ＦＦで構成されるパ
イプラインレジスタ６７、６８を介して、ＤＡＣ（デジ
タルアナログ変換器）の入力フォーマット（ストレート
バイナリ、オフセットバイナリ、コンプリメンタリ等）
に変換するロジックＦＭ回路（ＭＳＢとその他のビット
を反転させる回路）６９、７０を経由し、さらにパイプ
ラインレジスタ７１、７２を介して、それぞれ１００Ｍ
Ｈｚ以上のサンプリング周波数性能を有するＤ／Ａ変換
器であるＤＡＣＨ７３、ＤＡＣＬ７４に入力される。

【００９０】一方、ＭＵＸＡ６３の出力は、パイプライ
ンレジスタ７５を介して、メモリユニット７６のアドレ
ス入力に与えられ、メモリユニット７６からは対応する
データが出力される。そして、このメモリユニット７６
からの出力データは、パイプラインレジスタ７７を介し
た後、１００ＭＨｚ以上のサンプリング周波数性能を有
するＤＡＣＡＤＪ７８（補正用ＤＡＣ）に入力される。

【００９１】上述した例では、ＤＡＣＨ７３とＤＡＣＬ
７４とからのアナログ出力をアナログ的に加算すること
により、最大３２ビット分解能レベルのアナログ出力が
得られる。しかし、ＤＡＣの非線形性や、基準オフセッ
ト誤差等を補正しないと十分な精度が得られないため、
精度的にネックとなるＤＡＣＨ部の補正を主眼として、
ＤＡＣＡＤＪ７８により補正加算値を出力する。

【００９２】補正加算値は、ＤＡＣＨ７３とＤＡＣＬ７
４の加算値を高精度電圧測定器で事前に測定しておき、
誤差の補正分を加算値として、メモリ書き込み手段７９
によって予めメモリユニット７６に保持させておけば良
い。また、補正加算値は、アンプ部の動的な歪の逆関数
に対応する数値をメモリユニットに保持させることで、
アナログ歪も補正可能となる。従って、ＤＡＣＨ、ＤＡ
ＣＬ、ＤＡＣＡＤＪの各アナログ出力をアナログ的に加
算して用いれば、高精度なアナログ情報を出力すること
ができる。

【００９３】

【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。デジタル演算処理
装置において、パイプライン化した実数乗算器と実数加
算器とを融合手段により１つに結合して構成したＭＡＣ
演算器を用い、実数乗算器の出力段である最終段のパイ
プラインレジスタと実数加算器の入力段である初段のパ
イプラインレジスタとを同レベルにそろえ、実数乗算器
の最終ステージの処理と、実数加算器の初段ステージの
１部とを並列に動作させるように構成される。

【００９４】これにより、実数乗算器の出力段と、実数
加算器の入力段とのレベルが同レベルであるので、これ
らの信号を並列に処理可能であり、実数乗算器の最終段
の次段で、ＩＥＥＥ形式に変換するステージを設ける必
要が無く、内部形式のまま、次段の実数加算器にデータ
を引き渡すことができる。

【００９５】従って、実数加算器の初段で,乗算器から
の結果に対してＩＥＥＥ形式からの変換ステージを実行
する必要もなくなる。これにより、パイプライン段数と
トランジスタ数の削減が可能となり、回路構成の大規模
化及び複雑化と発熱を伴うことなく高集積化が実現で
き、高速で高精度なデジタル演算処理が可能となる。

【００９６】また、第１の周期で高速に変化する情報を
処理する演算処理装置に、第２の周期で低速に変化する
情報を処理するプロセッサを設けることにより、低速で
制御する部分と、高速で制御する部分とを分割して、制
御の適切化が可能になるが、本構成により、上記２種類
の周期で動作する部分のスムーズな情報のやり取りが実
現できる。これにより、情報のやり取りの同期が問題と
ならずに、高速なデジタル演算処理可能な演算手段を用
いることができ、高速で高精度なデータ処理が可能なデ
ジタル演算処理装置を実現することができる。

【００９７】また、デジタルデータを連続的なビット列
で構成された出力データに分割する手段と、その上位側
の出力データに対応した補正データを記憶するメモリ手
段と、２つの出力データと補正データとに対応したアナ
ログデータを出力する３つのデジタルアナログ変換器
と、少なくとも２つの出力データを、対応するデジタル
アナログ変換器に与えるデータフォーマットに変換する
手段と、２つの出力データと補正データとの出力タイミ
ングを合わせる手段とを備え、３つのデジタルアナログ
変換器のアナログデータを加算し、高精度なアナログ出
力を生成する。

【００９８】これにより、高速で演算処理されたデジタ
ル信号を、適切に高精度かつ高速にアナログ信号に変換
可能なデジタル演算処理を実現することができる。

【００９９】また、上記デジタル演算処理装置は、ビー
ム走査型の画像情報取り込み装置に適用することがで
き、高速で高精度な画像取り込み処理が可能なビーム走
査型の画像情報取り込み装置を実現することができる。

【０１００】さらに、高速デジタル演算処理装置におい
て、１００ＭＨｚ以上のクロック周波数に同期して、外
部からの情報やマスタプロセッサからの情報を取り込
み、１０ｎｓ以下の周期でデジタル処理をパイプライン
的に進め、１０ｎｓ以下の周期での結果外部出力が達成
できる効果がある。

【０１０１】また、演算処理部の論理回路量やパイプラ
インレジスタの削減可能となり、それによりトランジス
タのスイッチングパワーを小さくでき発熱を押さえる効
果と、演算処理のレイテンシタイムを小さくする効果と
が同時に得られる。

【０１０２】また、マスタプロセッサと高速デジタル演
算処理装置との間で高速クロックに同期してスムーズに
情報のやり取りが可能となる効果がある。

【０１０３】また、デジタルアナログ変換器に対して、
そのデジタルアナログ変換器の誤差成分も補正した形で
演算処理結果を高精度なデジタルデータとして１０ｎｓ
以下のクロック周期で出力できる効果がある。

【図面の簡単な説明】

【図１】本発明の数値演算システムを必要とする装置で
あるビーム走査型の画像情報取り込み装置の概略構成図
である。

【図２】図１の例におけるビーム走査制御部の基本シス
テム構成を示した図である。

【図３】基本演算器としてＭＡＣ演算器で構成した演算
器の例を示した図である。

【図４】５段のパイプライン構造を有するＭＡＣ演算器
を説明した図である。

【図５】図３の構成に対し、図４のパイプライン化され
たＭＡＣ演算器を適用した場合のパイプライン段数の削
減を説明した図である。

【図６】図４に示したパイプライン構造のＭＡＣ演算器
の演算分割配分を示した図である。

【図７】ライト時の同期化手段であるライトデータ用レ
ジスタの構成を説明した図である。

【図８】マスタプロセッサからのアクセス信号と、基準
クロック信号との同期化を説明した図である。

【図９】リード時の同期化手段であるリードデータ用レ
ジスタの構成を説明した図である。

【図１０】デジタルデータを１００ＭＨｚ以上の周期で
高精度なアナログ情報に変更する手段を説明する図であ
る。

【符号の説明】

１ ビーム光源 ２ ビーム走査部 ３ レンズ部 ４ 被検出試料 ５ ステージ部 ６ 検出部 ７ 画像処理部 ８ ビーム走査制御部 １０ 外部情報入力部 １１ 制御情報演算部 １２ 関数演算部 １３ 制御情報出力部 １４ レジスタ部ａ １５ レジスタ部ｂ １６ マスタプロセッサ部 １７ ステージ制御部 １８ ビーム走査部 １９ 画像処理部 ２０ 被検出試料 ２１ ビーム走査制御部 ３０ 演算器 ３１〜３９、４０ ＭＡＣ演算器 ４１ レジスタ ４２ ＭＰＹＳＴＧ１Ａ ４３ ＭＰＹＳＴＧ１Ｂ ４４ ＭＰＹＳＴＧ２ ４５ ＭＰＹＳＴＧ３Ａ ４６ ＡＤＤＳＴＧ１Ａ ４７ ＡＤＤＳＴＧ１Ｂ ４８ ＡＤＤＳＴＧ２ ４９ ＡＤＤＳＴＧ３Ａ ５０ ＡＤＤＳＴＧ３Ｂ ５１ ラッチレジスタＡ ５２ ラッチレジスタＢ ５３ ＷＴＥ ５４ ＲＥＰＴＲＧ ８０ ＬＤＡＴＡ−Ａ ８１ ＬＤＡＴＡ−Ｂ ５５ ラッチレジスタ ５６ ／ＲＤａ信号 ５７ ＭＵＸ ５８ 内部データ ５９ ＳＥＬ ６０ ＦＩ ６１ ＭＵＸＨ ６２ ＭＵＸＬ ６３ ＭＵＸＡ ６４ ＳＥＬＨ ６５ ＳＥＬＬ ６６ ＳＥＬＡ ６７、６８、７１ パイプラインレジスタ ７２、７５、７７ パイプラインレジスタ ６９、７０ ＦＭ ７３ ＤＡＣＨ ７４ ＤＡＣＬ ７６ メモリユニット ７８ ＤＡＣＡＤＪ ７９ メモリ書き込み手段 ８０〜８７ パイプラインレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 品田 博之 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山田 理 茨城県ひたちなか市市毛882番地 株式会 社日立製作所計測器事業部内 (72)発明者 宇佐見 康継 茨城県ひたちなか市市毛882番地 株式会 社日立製作所計測器事業部内

Claims (4)

【特許請求の範囲】
1. 【請求項１】高速なクロック信号周期に同期してデジタ
   ル演算処理を行うデジタル演算処理装置において、 その演算処理の基本単位となる演算を、パイプライン化
   した実数乗算器と実数加算器とを融合手段により１つに
   結合して構成したＭＡＣ演算器を用いて行い、上記融合
   手段は、実数乗算器の出力段である最終段のパイプライ
   ンレジスタと実数加算器の入力段である初段のパイプラ
   インレジスタとを同レベルにそろえ、実数乗算器の最終
   ステージの処理と、実数加算器の初段ステージの１部と
   を並列に動作させることを特徴とするデジタル演算処理
   装置。
2. 【請求項２】第１の高速クロック信号に同期し、デジタ
   ル処理を行うデジタル演算処理装置において、 上記第１の高速クロック信号と非同期とみなせる第２の
   クロック信号に同期して動作するプロセッサと、 上記プロセッサからのデータを第１のゲート信号に応答
   してラッチする機能を有する１段目のラッチレジスタ
   と、 上記１段目のラッチレジスタからのデータを第２のゲー
   ト信号に応答してラッチして、デジタル演算処理装置に
   与える機能を有する２段目のラッチレジスタと、を備
   え、上記第１のゲート信号は、上記プロセッサからのラ
   イトアクセス信号を基に生成し、第２のゲート信号は、
   上記デジタル演算処理装置にデータを与えるタイミング
   を規定するプロセッサからのトリガ信号を上記第１の高
   速クロック信号に同期化した信号を基に生成することを
   特徴とするデジタル演算処理装置。
3. 【請求項３】高速なクロック信号周期に同期してデジタ
   ルデータをアナログデータとして出力するデジタル演算
   処理装置において、 デジタルデータを連続的なビット列で構成された少なく
   とも２つの出力データに分割する手段と、 その上位側の出力データに対応した補正データを記憶す
   るメモリ手段と、上記少なくとも２つの出力データと補
   正データとに対応したアナログデータを出力する少なく
   とも３つのデジタルアナログ変換器と、 上記少なくとも２つの出力データを、対応するデジタル
   アナログ変換器に与えるデータフォーマットに変換する
   手段と、 上記少なくとも２つの出力データと補正データとの出力
   タイミングを合わせる手段と、を備え、上記少なくとも
   ３つのデジタルアナログ変換器のアナログデータを加算
   することにより、高精度なアナログ出力を生成すること
   を特徴とするデジタル演算処理装置。
4. 【請求項４】ビーム光源からのビームを、ビーム走査制
   御部により走査して、被検出物に照射し、画像処理部に
   より被検出物の画像情報を得るビーム走査型の画像情報
   取り込み装置において、 上記ビーム走査制御部は、 パイプライン化した実数乗算器と、実数加算器と、これ
   ら実数乗算器及び実数加算器を１つに融合し、上記実数
   乗算器の出力段である最終段のパイプラインレジスタと
   上記実数加算器の入力段である初段のパイプラインレジ
   スタとを同レベルにそろえ、上記実数乗算器の最終ステ
   ージの処理と、上記実数加算器の初段ステージの１部と
   を並列に動作させる融合手段とにより構成されたＭＡＣ
   演算器を有するデジタル演算処理手段と、 上記デジタル演算手段の第１の高速クロック信号と非同
   期とみなせる第２のクロック信号に同期して動作するプ
   ロセッサと、 上記プロセッサからのデータを、上記プロセッサからの
   ライトアクセス信号を基に生成される第１のゲート信号
   に応答してラッチする機能を有する１段目のラッチレジ
   スタと、 上記デジタル演算処理手段にデータを与えるタイミング
   を規定するプロセッサからのトリガ信号を上記第１の高
   速クロック信号に同期化した信号を基に生成する第２の
   ゲート信号に応答して、上記１段目のラッチレジスタか
   らのデータをラッチして、デジタル演算処理手段に与え
   る機能を有する２段目のラッチレジスタと、 上記デジタル演算処理手段からのデジタルデータを連続
   的なビット列で構成された少なくとも２つの出力データ
   に分割する手段と、 その上位側の出力データに対応した補正データを記憶す
   るメモリ手段と、 上記少なくとも２つの出力データと補正データとに対応
   したアナログデータを出力する少なくとも３つのデジタ
   ルアナログ変換器と、上記少なくとも２つの出力データ
   を、対応するデジタルアナログ変換器に与えるデータフ
   ォーマットに変換する手段と、 上記少なくとも２つの出力データと補正データとの出力
   タイミングを合わせる手段と、を備えることを特徴とす
   るビーム走査型の画像情報取り込み装置。