JP3077018B2 - 補正波形発生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＲＴディスプレ
イ装置の偏向歪の補正・ダイナミックフォーカス等に使
用される補正波形発生装置に関するものである。

【０００２】

【従来の技術】ＣＲＴディスプレイ装置では、偏向歪の
補正・ダイナミックフォーカスによる画面均質化等のた
めに、垂直・水平周期の補正波形を発生させ、補正を行
っている。従来の技術ではこれらの補正波形の発生は主
にアナログ回路を用い、鋸歯状波・パラボラ波などを組
み合わせて行っていた。しかし近年、ＣＲＴディスプレ
イ装置の大画面化・高精細度化がますます進展し、画像
品質に対する要求の高まりにより、従来からのアナログ
回路を用いた補正回路では十分な補償ができなくなりつ
つある。そこでこれらの要求を満たすために、補正波形
を記憶したメモリとディジタル回路、Ｄ／Ａコンバータ
とを組み合わせたディジタル方式の補正波形発生装置が
使用されることが多くなってきている。

【０００３】以下、図11を用い、従来の補正波形発生装
置について説明する。

【０００４】図11は従来の補正波形発生装置の構成を示
すブロック図である。図11において、11は補正波形を記
憶したメモリ、12はタイミング発生回路で、コンピュー
タ等の外部装置(図示せず)より与えられる垂直・水平同
期信号ｖ，ｈに同期してクロック信号ｃおよびアドレス
信号ａを発生する。13はレジスタ、14はＤ／Ａコンバー
タである。

【０００５】次に動作を説明すると、タイミング発生回
路12は、画面上の走査線の位置に対応したアドレス信号
ａをメモリ11に出力する。メモリ11はそれぞれのアドレ
ス信号ａに対して予め書き込まれた補正波形のデータｄ
を出力する。レジスタ13はメモリ11から入力されたデー
タｄをクロック信号ｃのタイミングで取り込み、Ｄ／Ａ
コンバータ14に出力する。Ｄ／Ａコンバータ14は入力さ
れたディジタル値をアナログ量に変換し、ＣＲＴ駆動回
路(図示せず)に出力する。この方式を採用したものとし
ては、例えば256ワードの記憶容量を有するメモリを使
用し、ＣＲＴの垂直方向のピンクッション補正波形を出
力するＬＳＩ(ＳＧＳトムソン社の製品ＳＴ7271型ＬＳ
Ｉなど)が市販されている。

【０００６】

【発明が解決しようとする課題】しかしながら上記の構
成では、メモリから出力されるデータを直接、補正波形
の値として使用している。ところが最近のＣＲＴディス
プレイ装置の走査線数は500〜2000本程度あり、したが
って、例えば256ワードの記憶容量を有するメモリを使
用した場合には、２〜４本の走査線ごとに更新される階
段状の補正波形しか発生することができない。そこで補
正品質の向上のために補正波形の更新回数を増加しよう
とすると、より多くのデータを記憶し、補正波形データ
の読み出し回数を増加する必要がある。したがって、メ
モリの容量が増加し、回路コストが増大するという問題
点を有していた。

【０００７】また実際のＣＲＴディスプレイ装置では、
垂直偏向波形の直線性補正(いわゆるＳ字補正)、水平偏
向回路のピンクッション補正、ダイナミックフォーカス
波形など複数の波形を必要とするが、上記の構成では、
メモリを含めて同一の構成の回路を並列に駆動させる必
要がある。例えば、走査線数1200本のＣＲＴディスプレ
イ装置に対し、各走査線ごとに変化する６種類の補正波
形を発生させようとすると、メモリ容量は7200ワード必
要になり、回路コストがさらに増大するという問題点が
あった。

【０００８】本発明は上記従来の問題点を解決するもの
で、メモリの容量を大幅に削減しながら、走査線１本ご
とのきめ細かな補正波形を複数種類同時に発生すること
ができ、高品質のＣＲＴディスプレイ装置を低コストで
実現する補正波形発生装置を提供することを目的とする
ものである。

【０００９】

【課題を解決するための手段】この目的を達成するため
本発明の補正波形発生装置は、ある走査線から、一定本
数Ｋ進んだ走査線までを単位ブロックとし、その単位ブ
ロックの補正データの変化量を、その間の走査線数Ｋの
倍数部分とＫ未満の部分とに区分し、前記Ｋの倍数部分
については１クロックごとに一定の数を補正値に加算
し、前記Ｋ未満の部分についてはディジタル差分解析に
よる直線発生の手法を用い、値の誤差が常に±１／２以
下となるような値に、補正値に１を加算するか、しない
かを制御し、走査線数Ｋより補正データの変化分の方が
大きい波形をも処理するようにしたものであり、ＣＲＴ
ディスプレイ装置の各種画像補正に必要な、走査線ごと
に変化する複数の滑らかな補正波形を、従来より極めて
少ないメモリ容量と各補正波形に共用化された回路構成
で発生させることができるので、回路コストを低減し、
高品質のＣＲＴディスプレイ装置を安価に提供すること
ができる。

【００１０】

【発明の実施の形態】本発明の補正波形発生装置は、Ｍ
種類の補正波形データを記憶し、少なくとも３ビットの
並列出力を有するメモリと、Ｍ個のレジスタが並列に接
続され、レジスタ選択信号により任意の１個のレジスタ
を読み書きする第１のレジスタ群と、前記メモリの出力
のうち少なくとも１ビットを接続した第１の入力Ａと、
前記第１のレジスタ群の出力を接続した第２の入力Ｗ
と、定数値Ｋを接続した第３の入力Ｋと、第１の出力Ｕ
および第２に出力Ｂとを有し、前記第１の入力Ａの値が
第２の入力Ｗの値より大きいかまたは等しいとき、前記
第１の出力Ｕに値Ａ−Ｗ、前記第２の出力Ｂに値０を出
力し、前記第１の入力Ａの値が前記第２の入力Ｗの値よ
り小さいとき、前記第１の出力Ｕに値Ａ−Ｗ＋Ｋ、前記
第２の出力Ｂに値１を出力する論理回路にて構成された
第１の演算回路と、Ｍ個のレジスタが並列に接続され、
レジスタ選択信号により任意の１個のレジスタを読み書
きする第２のレジスタ群と、前記メモリの出力のうち少
なくとも１ビットを接続した第１の入力Ｅと、前記メモ
リ出力のうち１ビットを接続した第２の入力Ｓと、前記
第２のレジスタ群の出力を接続した第３の入力Ｖと、前
記第１の演算回路の第２の出力Ｂを接続した第４の入力
Ｃと、出力Ｙとを有し、前記第２の入力Ｓの値が０であ
るとき、出力Ｙに値Ｖ＋Ｅ＋Ｃを出力し、前記第２の入
力Ｓの値が１であるとき、出力ＹにＶ−Ｅ−Ｃを出力す
る論理回路にて構成された第２の演算回路と第１の選択
信号が有効であるときに前記定数値Ｋ以下の任意の定数
値を選択し、第１の選択信号が無効であるときに前記第
１の演算回路の第１の出力Ｕを選択して前記第１のレジ
スタ群に出力する第１のセレクタと、第２の選択信号が
有効であるときに前記メモリの全出力を選択し、第２の
選択信号が無効であるときに前記第２の演算回路の出力
Ｙを選択して前記第２のレジスタ群に出力する第２のセ
レクタと、前記メモリに対するアドレス信号と、前記第
１のレジスタ群および第２のレジスタ群に対する共通の
レジスタ選択信号および共通のクロック信号と、前記第
１のセレクタへの第１の選択信号と、第２のセレクタへ
の第２の選択信号とを発生するタイミング発生回路とか
らなる構成を有している。

【００１１】この構成によって、Ｍ種類の原補正波形
を、クロック信号を時間基準として波形の開始点よりＫ
クロック信号ごとに各々標本化した、第０ブロックない
し第Ｎブロックの一連のＭ組の補正値に対し、それぞれ
の波形のデータ間を第１の演算回路と第２の演算回路に
よる補間計算によって滑らかな補正波形を発生させるこ
とができるために、メモリの記憶容量を削減することが
でき、かつ、複数の補正波形を同一の演算回路で処理す
ることから回路規模の削減も実現され、高品質のＣＲＴ
ディスプレイ装置を安価に提供することができるもので
ある。

【００１２】(実施の形態)以下、図１ないし図10を用
い、本発明の補正波形発生装置の実施形態について説明
する。

【００１３】図１は、本発明の実施形態における補正波
形発生装置の構成を示すブロック図である。図１におい
て、１はメモリ、２は第１のレジスタ群、３は入力Ｋ，
Ｗ，Ａと出力Ｕ，Ｂをもつ第１の演算回路であって、Ａ
≧ＷのときＵ＝Ａ−ＷかつＢ＝０，Ａ＜ＷのときＵ＝Ａ
−Ｗ＋ＫかつＢ＝１なる演算を行うものである。４は第
１のセレクタ、５は第２のレジスタ群、６は入力Ｃ，
Ｓ，Ｅ，Ｖと出力Ｙをもつ第２の演算回路であって、Ｓ
＝０のときＹ＝Ｖ＋Ｅ＋Ｃ、Ｓ＝１のときＹ＝Ｖ−Ｅ−
Ｃなる演算を行うものである。７は第２のセレクタ、８
はタイミング発生回路であって、水平同期信号ｈ、垂直
同期信号ｖおよびクロック信号ｃに同期して第１の選択
信号Ｓ1、第２の選択信号Ｓ2、共通のレジスタ選択信号
Ｓ3およびアドレス信号ａを発生させるものである。９
はＤ／Ａコンバータ群である。なお、第１の演算回路３
への定数値Ｋ、第１のセレクタ４への定数値１／２Ｋは
図示せざる外部回路、例えばレジスタにより与えられ
る。

【００１４】以下、補正波形が３種類で、図１の第１，
第２のレジスタ群２，５が各々３個のレジスタで構成さ
れている場合を例として説明する。

【００１５】図２は図１における第１の演算回路３の具
体例の構成を示すブロック図である。図２において、各
符号Ａ，Ｂ，Ｋ，Ｕ，Ｗは図１と同符号であり、その説
明を省略する。ここで、31は減算器であり、図１のメモ
リ１からの被減数入力Ａと第１のレジスタ群２の減数入
力Ｗとの間で減算を行い、Ａ−Ｗを減算出力に、また、
Ａ≧Ｗのときは繰り下げ出力Ｂに０を、Ａ＜Ｗのときは
繰り下げ出力Ｂに１を、各々出力するものである。32は
第１の加算器であり、後述するゲート回路33からの入力
(1)(定数値Ｋ)と前記減算器31からの入力(2)(減算出力)
を加算し、加算出力Ｕとして図１の第１のセレクタ４へ
出力するものである。前出のゲート回路33は減算器31か
らの繰り下げ出力Ｂが１のときに入力された定数値Ｋを
通過させて前記第１の加算器32へ入力(1)として出力す
るものである。

【００１６】以上の構成により、第１の加算器32の加算
出力Ｕは、Ａ≧Ｗ(Ｂ＝０)のときはＵ＝Ａ−Ｗに、Ａ＜
Ｗ(Ｂ＝１)のときはＵ＝Ａ−Ｗ＋Ｋとなる。なお、図２
の第１の演算回路３はこれと同等の演算機能を有する別
の論理回路で実現できるものであり、例えば、ゲートア
レイやメモリによって演算機能を実現できる。

【００１７】図３は図１における第２の演算回路６の具
体例の構成を示すブロック図である。図３において、各
符号Ｃ，Ｅ，Ｓ，Ｖ，Ｙは図１と同符号であり、その説
明を省略する。ここで、61は第２の加算器であり、図１
のメモリ１から入力Ｅを入力(1)とし、図２の第１の演
算回路３からの出力Ｂ、つまり入力Ｃを入力(2)として
加算出力するものである。62は２の補数器であり、前記
第２の加算器61の加算出力を入力とし、補数出力を後述
する第３のセレクタ63へ出力するものである。前出の第
３のセレクタ63は、前記第２の加算器61の加算出力を入
力(1)とし、前記２の補数器62の補数出力を入力(2)とし
て、図１のメモリ１から入力Ｓ(Ｓ＝０または１)の選択
制御により、第２の加算器61の加算出力と前記２の補数
器62の出力を選択するものである。64は第３の加算器で
あり、前記第３のセレクタ63の出力を入力(1)とし、図
１の第２のレジスタ群５からの入力Ｖを入力(2)とし
て、両入力を加算出力Ｙとして図１の第２のセレクタ７
へ出力するものである。

【００１８】以上の構成により、第３のセレクタ63の出
力は、メモリ１からの入力Ｓが０の場合には、Ｅ＋Ｃ、
入力Ｓが１の場合には−Ｅ−Ｃとなる。そして第３の加
算器64は、前記第３のセレクタ63の出力(入力(1))と第
２のレジスタ群５からの入力Ｖ(入力(2))との加算値を
加算出力Ｙとして出力する。すなわちＳ＝０のときは、
Ｙ＝Ｖ＋Ｅ＋Ｃを、Ｓ＝１のときは、Ｙ＝Ｖ−Ｅ−Ｃを
それぞれ出力する。なお、図２と同じく第２の演算回路
６は、これと同等の演算機能を有する別の論理回路で実
現できるものであり、例えば、ゲートアレイやメモリに
よって演算機能を実現できる。

【００１９】図４は、図１における第１のレジスタ群２
の具体例の構成を示すブロック図である。図４におい
て、各符号ｃ，Ｓ3，Ｗは図１と同符号であり、その説
明を省略する。ここで、20，21，22はレジスタＲ10，Ｒ
11，Ｒ12、23は第１のデコーダであり、レジスタ選択信
号Ｓ3に基づき、クロック信号ｃをレジスタ20，21，22
のいずれか１つに出力する。24は第４のセレクタであ
り、レジスタ選択信号Ｓ3に基づき、レジスタ20，21，2
2のいずれかの出力、つまり第１のセレクタ４からの入
力を選択し出力Ｗする。当然のことながら、第１のデコ
ーダ23にて選択されるレジスタと第４のセレクタ24が選
択するレジスタとは常に一致している。そして第４のセ
レクタ24の出力は図１の第１の演算回路３の入力Ｗとな
る。

【００２０】図５は、図１における第２のレジスタ群５
の具体例の構成を示すブロック図である。図５の構成は
図４の構成と基本的に同一であり、各符号ｃ，Ｓ3，Ｖ
は図１と同符号であり、その説明を省略する。ここで、
50，51，52はレジスタＲ20，Ｒ21，Ｒ22、53は第２のデ
コーダ、54は第５のセレクタである。なお、Ｄ／Ａコン
バータ群９への出力を並列に有している点のみが異なる
ものである。また図４，図５ともに、説明の都合上、レ
ジスタの個数を３個としている。

【００２１】図６は、図１におけるメモリ１の記憶フォ
ーマット例を示す図である。図６の例では、ビット欄の
第１段の第０ブロックのデータは８ビット全部を使用し
て初期値を記憶し、第２段のその他のブロック(第１の
ブロック以降)のデータは、８ビット(１ワード)を分割
し、補正値の増減を示すＳ(１ビット)、定数値Ｋを倍数
とする絶対値部分Ｅ(４ビット)、残りの絶対値部分Ａ
(３ビット)として記憶している。なお本実施形態の説明
では定数値Ｋを６としている。なお、ビット数の割り当
ては、Ａに割り当てるビット数を(a)とするとき、２の
(a)乗が定数値Ｋより大きければ良く、定数値Ｋが６の
場合は３ビットで十分である。

【００２２】図７は、図１におけるメモリ１の記憶例を
示す図である。なお説明の都合上、補正波形は３種類と
している。

【００２３】図７の左端に示すメモリアドレスは各ブロ
ックのうち１つを示すブロック番号，レジスタ選択信号
の値であるレジスタ番号から一意的に定められる。メモ
リ１の第０ブロックには、それぞれの波形の初期値がデ
ータとして記憶されている。例えば図７では第０ブロッ
クのレジスタ番号０の値は10進数で11であり、メモリ内
には２進数００００１０１１として記憶されている。

【００２４】第１ブロック以降の補正値は、直前のブロ
ックのそれぞれの補正値に対する変化量Ｄの増減を示す
Ｓ(０は正、１は負を表す)、定数値Ｋに対する倍数の成
分Ｅ(０または正の数)、定数値Ｋ未満の成分Ａ(０また
は正の数)が記憶されている。

【００２５】ここで、１または−１の値をとる変数ｐを
用いれば、変化量Ｄは、Ｄ＝ｐ(ＥＫ＋Ａ)なる式で表現
できる。Ｓは、変数ｐが１のときに値０、変数ｐが−１
のときに値１をとる。例えば図７では第１ブロックのレ
ジスタ番号０の値は10進数で43であり、第０ブロックの
値11に対する変化量Ｄ＝＋32である。したがって、これ
をＫ＝６として上記の式に当てはめれば、ｐ＝＋１，Ｅ
＝５，Ａ＝２となりメモリ内には２進数００１０１０１
０として記憶する。

【００２６】図８，図９，図10は、本実施形態の動作時
における図１の各箇所の値の変化の例を示す図である。
なお、以上３つの図８から図10は時系列的に連続したも
のであり、図８は時間−１から５まで、図９は時間６か
ら11まで、図10は時間12から17…までを示し、これらは
横１行が１クロックの動作に相当するものである。また
時間とは、１走査線単位の時間を示すものである。以下
図８ないし図10を用いて図１の動作を説明する。

【００２７】図８の時間(−１)においては、図１のタイ
ミング発生回路８により第１の選択信号Ｓ1を有効と
し、定数値１／２Ｋ、すなわち10進数で３が第１のセレ
クタ４を経由して直接第１のレジスタ群２に入力される
経路が形成される。同様にタイミング発生回路８により
第２の選択信号Ｓ2も有効とし、メモリ１の出力が第２
のセレクタ７を経由して直接第２のレジスタ群５に入力
される経路が形成される。このときにアドレスはレジス
タ選択信号Ｓ3に連動してメモリ１の第０ブロックを順
次示し、第１のレジスタ群２には定数値１／２Ｋすなわ
ち10進数で３が、第２のレジスタ群５には補正波形の初
期値(10進数でそれぞれ11，250，５)がクロック信号ｃ
により順次設定される。

【００２８】次に図８の時間(0)以降時間(5)までは、第
１の選択信号Ｓ1、第２の選択信号Ｓ2ともに無効とし、
それぞれ第１のレジスタ群２の出力とメモリ１からの出
力とを第１の演算回路３を経由して第１のレジスタ群２
に帰還する経路、第２のレジスタ群５の出力とメモリ１
からの出力とを第２の演算回路６を経由して第２のレジ
スタ群５に帰還する経路が形成される。なお、第２の選
択信号Ｓ2に関しては以降一連の動作が終了するまで無
効のままである。

【００２９】次に時間(0)においては、第１のレジスタ
群２にはそれぞれ定数値１／２Ｋ、すなわち10進数で３
が記憶されており、これが第１の演算回路３の入力Ｗに
３が入力されている。ここでアドレスはレジスタ選択信
号Ｓ3に連動してメモリ１の第１ブロックを順次示し、
第１ブロックの補正値の第０ブロックに対する差分が図
６のフォーマットにて出力されている。以下簡単のため
にレジスタ番号０についてのみ説明すると、メモリ１か
ら第１の演算回路３の入力Ａへは10進数で２が入力され
る。したがって第１の演算回路３の出力Ｕは10進数で３
−２＝１を、出力Ｂは０を出力する。第１のレジスタ群
２はクロック信号ｃにより新しい値１に更新される。

【００３０】一方、第２のレジスタ群５には10進数で11
(初期値)が記憶されており、これが第２の演算回路６の
入力Ｖに11が入力されている。メモリ１から第２の演算
回路６の入力Ｓには０が、入力Ｅには10進数で５が入力
される。また第１の演算回路３から第２の演算回路６の
入力Ｃには０が入力されている。したがって第２の演算
回路６の出力Ｙは10進数で11＋５＝16を出力する。した
がって第２のレジスタ群５はクロック信号ｃにより５増
加した新しい値16に更新される。

【００３１】時間(1)においての動作も同様であるが、
第１の演算回路３の入力Ｗが新しい値１に変化している
ため、第１の演算演算回路３の出力Ｕは１−２＋６＝
５、出力Ｂは１となる。

【００３２】また第２の演算回路６の入力Ｖも新しい値
16に変化しているほか、入力Ｃが１となるため、第２の
レジスタ群５はクロック信号ｃにより５＋１増加した新
しい値22に更新される。

【００３３】以降時間(5)まで同様の動作を繰り返す。
図８、図９、図10で明らかなようにこの間に第２のレジ
スタ群５に対してはメモリ１の第１ブロックの値Ｅ、す
なわち10進数で５を定数値Ｋと同じ回数の６回加算し、
かつ値１をメモリ１の第１ブロックの値Ａ、すなわち２
と同じ回数だけ加算したことになり、結果としてレジス
タ番号０については補正値である10進数の11(初期値)か
ら43(第１ブロックの最終値)までを滑らかに直線補間し
た値が得られる。なおブロックの最後の時間(5)におい
て、第１の選択信号Ｓ1により第１のレジスタ群２に対
して再初期化を行っている。

【００３４】次に図９の時間(6)から時間(11)まで、ア
ドレスはメモリ１の第２ブロックを順次示す。第１の選
択信号Ｓ1はこのブロックの最初の時間(6)のみ有効とな
る。したがってメモリ１から出力されるデータがそれぞ
れ変化するが基本的動作は同じである。ただしメモリ１
から第２の演算回路６の入力Ｓへは１が入力されるた
め、図８、図９、図10で明らかなようにこの間に第２の
レジスタ群５に対してはメモリ１の第２ブロックの値
Ｅ、すなわち１を定数値Ｋと同じ回数の６回減算し、か
つ値１をメモリ１の第２ブロックの値Ａ、すなわち１と
同じ回数だけ減算したことになり、結果として例えばレ
ジスタ番号０については補正値である10進数で43(第１
ブロックの最終値)から36(第２ブロックの最終値)まで
滑らかに直線補間した値が得られている。

【００３５】次に図10の時間(12)から時間(17)までもア
ドレスが第３ブロックを順次示す以外は全く同様の動作
であって、以降の時間に関しても全く同様の動作を繰り
返す。なお補正波形１、補正波形２に関しても基本的動
作は全く同様であることはいうまでもない。

【００３６】以上述べてきたように回路を構成し、メモ
リの内容を設定することにより、複数の補正波形それぞ
れについて、補正点と補正点との間を直線補間した出力
を行うことができるから、従来の補正波形発生装置のよ
うに、多くの補正点の値をメモリに記憶させなくても、
走査線ごとに変化する補正波形を発生することが可能
で、メモリの容量を大幅に削減することができる。

【００３７】実際のＣＲＴディスプレイ装置において、
例えば画面の高さが30cm程度のものでは、垂直方向の補
正データの個数を40点とすると、画面上での１ブロック
の幅は約7.5mm程度であり、視覚上十分に実用になる。
ＣＲＴの物理的性質から、補正波形の形状は曲率の変化
も含めて連続的であり、部分的に極端な変化があること
はありえないので、これ以上細かい補正データをメモリ
に記憶させてもほとんど精度の向上はない。

【００３８】本発明を適用した場合、１種類当たりわず
か40ワード、６種類の補正波形を発生させる補正波形発
生装置であっても、従来の技術の30分の１、わずか240
ワードのメモリで同等の精度を有するＣＲＴディスプレ
イ装置を提供することができるものである。

【００３９】なお、本発明の実施形態の図１に示した第
１の演算回路３およびメモリ１の値Ｅの符号に関しては
相対的なもので、例えばＥの値を負の数で表現すれば、
図２に示した第１の演算回路３の具体例における減算器
31を加算器として、繰り下げ出力の代わりに繰り上げ出
力を利用することも可能である。また、回路の動作上、
各ブロック期間の最後における第１のレジスタ群の再初
期化を省略しても誤計算の可能性がなければ、図１にお
ける第１の選択信号Ｓ1は、第２の選択信号Ｓ2で代用
し、タイミング発生回路８を簡略化することもできる。

【００４０】

【発明の効果】以上説明したように本発明の補正波形発
生装置は、Ｍ種類の走査線ごとに変化する滑らかな補正
波形を従来の30分の１のメモリ記憶容量と複数の波形に
共用化された回路構成で発生させることができるため
に、回路コストの低減化が実現でき、高品質のＣＲＴデ
ィスプレイ装置を安価に提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態における補正波形発生装置の
構成を示すブロック図である。

【図２】図１における第１の演算回路３の具体例の構成
を示すブロック図である。

【図３】図１における第２の演算回路６の具体例の構成
を示すブロック図である。

【図４】図１における第１のレジスタ群２の具体例の構
成を示すブロック図である。

【図５】図１における第２のレジスタ群５の具体例の構
成を示すブロック図である。

【図６】図１におけるメモリ１の記憶フォーマット例を
示す図である。

【図７】図１におけるメモリ１の記憶例を示す図であ
る。

【図８】本実施形態の動作時における図１の各箇所の値
の変化の例を示す図である。

【図９】本実施形態の動作時における図１の各箇所の値
の変化の例を示す図である。

【図１０】本実施形態の動作時における図１の各箇所の
値の変化の例を示す図である。

【図１１】従来の補正波形発生装置の構成を示すブロッ
ク図である。

【符号の説明】

１…メモリ、 ２…第１のレジスタ群、 ３…第１の演
算回路、 ４…第１のセレクタ、 ５…第２のレジスタ
群、 ６…第２の演算回路、 ７…第２のセレクタ、
８…タイミング発生回路、 ９…Ｄ／Ａコンバータ群、
、20〜22，50〜52…レジスタ、 23…第１のデコー
ダ、 24…第４のセレクタ、 31…減算器、32…第１の
加算器、 33…ゲート回路、 53…第２のデコーダ、
54…第５のセレクタ、 61…第２の加算器、 62…２の
補数器、 63…第３のセレクタ、64…第３の加算器。

フロントページの続き (56)参考文献 特開 平７−283960（ＪＰ，Ａ) 特開 平７−240853（ＪＰ，Ａ) 特開 平６−90374（ＪＰ，Ａ) 特開 平４−70692（ＪＰ，Ａ) 特開 平６−311383（ＪＰ，Ａ) 特開 平５−191667（ＪＰ，Ａ) 特開 平５−199427（ＪＰ，Ａ) 特開 平６−38067（ＪＰ，Ａ) 特開 昭62−196917（ＪＰ，Ａ) 特開 平７−162700（ＪＰ，Ａ) 特開 昭61−184054（ＪＰ，Ａ) 特開 昭60−134584（ＪＰ，Ａ) 特開 昭63−158668（ＪＰ，Ａ) 特公 昭52−20298（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 3/23 H04N 3/26 G06T 11/20 H03K 4/00

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ある走査線から、一定本数Ｋ進んだ走査
   線までを単位ブロックとし、その単位ブロックの補正デ
   ータの変化量を、その間の走査線数Ｋの倍数部分とＫ未
   満の部分とに区分し、前記Ｋの倍数部分については１ク
   ロックごとに一定の数を補正値に加算し、前記Ｋ未満の
   部分についてはディジタル差分解析による直線発生の手
   法を用い、値の誤差が常に±１／２以下となるような値
   に、補正値に１を加算するか、しないかを制御し、走査
   線数Ｋより補正データの変化分の方が大きい波形をも処
   理することを特徴とする補正波形発生装置。
2. 【請求項２】 Ｍ種類の補正波形データを記憶し、少な
   くとも３ビットの並列出力を有するメモリと、Ｍ個のレ
   ジスタが並列に接続され、レジスタ選択信号により任意
   の１個のレジスタを読み書きする第１のレジスタ群と前
   記メモリの出力のうち少なくとも１ビットを接続した第
   １の入力Ａと、前記第１のレジスタ群の出力を接続した
   第２の入力Ｗと、定数値Ｋを接続した第３の入力Ｋと、
   第１の出力Ｕおよび第２の出力Ｂとを有し、前記第１の
   入力Ａの値が前記第２の入力Ｗの値より大きいかまたは
   等しいとき、前記第１の出力Ｕに値Ａ−Ｗ、前記第２の
   出力Ｂに値０を出力し、前記第１の入力Ａの値が前記第
   ２の入力Ｗの値より小さいとき、前記第１の出力Ｕに値
   Ａ−Ｗ＋Ｋ、前記第２の出力Ｂに値１を出力する論理回
   路にて構成された第１の演算回路と、Ｍ個のレジスタが
   並列に接続され、レジスタ選択信号により任意の１個の
   レジスタを読み書きする第２のレジスタ群と、前記メモ
   リの出力のうち少なくとも１ビットを接続した第１の入
   力Ｅと、前記メモリ出力のうち１ビットを接続した第２
   の入力Ｓと、前記第２のレジスタ群の出力を接続した第
   ３の入力Ｖと、前記第１の演算回路の第２の出力Ｂを接
   続した第４の入力Ｃと、出力Ｙとを有し、前記第２の入
   力Ｓの値が０であるとき、出力Ｙに値Ｖ＋Ｅ＋Ｃを出力
   し、前記第２の入力Ｓの値が１であるとき、出力Ｙに値
   Ｖ−Ｅ−Ｃを出力する論理回路にて構成された第２の演
   算回路と第１の選択信号が有効であるときに前記定数値
   Ｋ以下の任意の定数値を選択し、第１の選択信号が無効
   であるときに前記第１の演算回路の第１の出力Ｕを選択
   して前記第１のレジスタ群に出力する第１のセレクタ
   と、第２の選択信号が有効であるときに前記メモリの全
   出力を選択し、第２の選択信号が無効であるときに前記
   第２の演算回路の出力Ｙを選択して前記第２のレジスタ
   群に出力する第２のセレクタと、前記メモリに対するア
   ドレス信号と、前記第１のレジスタ群および第２のレジ
   スタ群に対する共通のレジスタ選択信号および共通のク
   ロック信号と、前記第１のセレクタへの第１の選択信号
   と、第２のセレクタへの第２の選択信号とを発生するタ
   イミング発生回路とを有することを特徴とする補正波形
   発生装置。
3. 【請求項３】 ０または正の整数値をとるＭ種類の原補
   正波形を、クロック信号を時間基準として波形の開始点
   よりＫクロック信号ごとに各々標本化した第０ブロック
   ないし第Ｎブロックの一連のＭ組の補正値に対し、前記
   第０ブロックの補正値は、それぞれの値を１ワードのデ
   ータとしてＭ組の補正値をそのままメモリに記憶し、第
   １ブロックないし第Ｎブロックの補正値は、直前のブロ
   ックの補正値のそれぞれに対する変化量Ｄを、定数値
   Ｋ、１また−１の値をとる変数ｐ、整数値をとる変数
   Ｅ、および整数値をとる変数Ａにより、Ｄ＝ｐ(ＥＫ＋
   Ａ)なる式で表現し、変数ｐの符号を示す１ビットの変
   数Ｓ、および前記変数Ｅおよび前記変数Ａの３変数をＭ
   組それぞれに１ワードのデータに結合し、Ｍ組×Ｎブロ
   ックの補正値として前記メモリに記憶することを特徴と
   する請求項２記載の補正波形発生装置。
4. 【請求項４】 前記第１の演算回路は、被減数入力およ
   び減数入力、減算出力、繰り下げ出力とを有する減算器
   と、第１および第２の入力、加算出力とを有する第１の
   加算器と、入力および出力と、制御入力を有するゲート
   回路とからなり、前記減算器の被減数入力を第１の演算
   回路の第１の入力Ａとし、減算器の減数入力を第１の演
   算回路の第２の入力Ｗとし、前記ゲート回路の入力を第
   １の演算回路の第３の入力Ｋとし、第１の加算器の出力
   を第１の演算回路の第１の出力Ｕとし、前記減算器の繰
   り下げ出力を第１の演算回路の第２の出力Ｂとし、前記
   ゲート回路の出力を前記第１の加算器の第１の入力と
   し、前記減算器の減算出力を第１の加算器の第２の入力
   とし、減算器の繰り下げ出力を前記ゲート回路の制御入
   力とし、前記第２の演算回路の第２の入力Ｃとなるよう
   に接続したことを特徴とする請求項２記載の補正波形発
   生装置。
5. 【請求項５】 第２の演算回路は、第１の入力および第
   ２の入力と、加算出力とを有する第２の加算器と、入力
   および出力とを有する２の補数器と、第１の入力および
   第２の入力，出力，制御入力を有する第３のセレクタ
   と、第１の入力および第２の入力、加算出力とを有する
   第３の加算器とからなり、前記第２の加算器の第１の入
   力を第２の演算回路の第１の入力Ｅとし、前記第２の加
   算器の第２の入力を第２の演算回路の第２の入力Ｃと
   し、前記第３のセレクタの制御入力を第２の演算回路の
   第２の入力Ｓとし、前記第３の加算器の第２の入力を第
   ２の演算回路の第３の入力Ｖとし、前記第３の加算器の
   加算出力を第２の演算回路の出力Ｙとし、前記第２の加
   算器の加算出力を前記２の補数器の入力および前記第３
   のセレクタの第１の入力とし、第３のセレクタの出力を
   前記第３の加算器の第１の入力とし、前記２の補数器の
   出力を前記第３のセレクタの第２の入力となるように接
   続したことを特徴とする請求項２記載の補正波形発生装
   置。