JP3077018B2 - 補正波形発生装置 - Google Patents
補正波形発生装置Info
- Publication number
- JP3077018B2 JP3077018B2 JP28989995A JP28989995A JP3077018B2 JP 3077018 B2 JP3077018 B2 JP 3077018B2 JP 28989995 A JP28989995 A JP 28989995A JP 28989995 A JP28989995 A JP 28989995A JP 3077018 B2 JP3077018 B2 JP 3077018B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- value
- arithmetic circuit
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Details Of Television Scanning (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、CRTディスプレ
イ装置の偏向歪の補正・ダイナミックフォーカス等に使
用される補正波形発生装置に関するものである。
イ装置の偏向歪の補正・ダイナミックフォーカス等に使
用される補正波形発生装置に関するものである。
【0002】
【従来の技術】CRTディスプレイ装置では、偏向歪の
補正・ダイナミックフォーカスによる画面均質化等のた
めに、垂直・水平周期の補正波形を発生させ、補正を行
っている。従来の技術ではこれらの補正波形の発生は主
にアナログ回路を用い、鋸歯状波・パラボラ波などを組
み合わせて行っていた。しかし近年、CRTディスプレ
イ装置の大画面化・高精細度化がますます進展し、画像
品質に対する要求の高まりにより、従来からのアナログ
回路を用いた補正回路では十分な補償ができなくなりつ
つある。そこでこれらの要求を満たすために、補正波形
を記憶したメモリとディジタル回路、D/Aコンバータ
とを組み合わせたディジタル方式の補正波形発生装置が
使用されることが多くなってきている。
補正・ダイナミックフォーカスによる画面均質化等のた
めに、垂直・水平周期の補正波形を発生させ、補正を行
っている。従来の技術ではこれらの補正波形の発生は主
にアナログ回路を用い、鋸歯状波・パラボラ波などを組
み合わせて行っていた。しかし近年、CRTディスプレ
イ装置の大画面化・高精細度化がますます進展し、画像
品質に対する要求の高まりにより、従来からのアナログ
回路を用いた補正回路では十分な補償ができなくなりつ
つある。そこでこれらの要求を満たすために、補正波形
を記憶したメモリとディジタル回路、D/Aコンバータ
とを組み合わせたディジタル方式の補正波形発生装置が
使用されることが多くなってきている。
【0003】以下、図11を用い、従来の補正波形発生装
置について説明する。
置について説明する。
【0004】図11は従来の補正波形発生装置の構成を示
すブロック図である。図11において、11は補正波形を記
憶したメモリ、12はタイミング発生回路で、コンピュー
タ等の外部装置(図示せず)より与えられる垂直・水平同
期信号v,hに同期してクロック信号cおよびアドレス
信号aを発生する。13はレジスタ、14はD/Aコンバー
タである。
すブロック図である。図11において、11は補正波形を記
憶したメモリ、12はタイミング発生回路で、コンピュー
タ等の外部装置(図示せず)より与えられる垂直・水平同
期信号v,hに同期してクロック信号cおよびアドレス
信号aを発生する。13はレジスタ、14はD/Aコンバー
タである。
【0005】次に動作を説明すると、タイミング発生回
路12は、画面上の走査線の位置に対応したアドレス信号
aをメモリ11に出力する。メモリ11はそれぞれのアドレ
ス信号aに対して予め書き込まれた補正波形のデータd
を出力する。レジスタ13はメモリ11から入力されたデー
タdをクロック信号cのタイミングで取り込み、D/A
コンバータ14に出力する。D/Aコンバータ14は入力さ
れたディジタル値をアナログ量に変換し、CRT駆動回
路(図示せず)に出力する。この方式を採用したものとし
ては、例えば256ワードの記憶容量を有するメモリを使
用し、CRTの垂直方向のピンクッション補正波形を出
力するLSI(SGSトムソン社の製品ST7271型LS
Iなど)が市販されている。
路12は、画面上の走査線の位置に対応したアドレス信号
aをメモリ11に出力する。メモリ11はそれぞれのアドレ
ス信号aに対して予め書き込まれた補正波形のデータd
を出力する。レジスタ13はメモリ11から入力されたデー
タdをクロック信号cのタイミングで取り込み、D/A
コンバータ14に出力する。D/Aコンバータ14は入力さ
れたディジタル値をアナログ量に変換し、CRT駆動回
路(図示せず)に出力する。この方式を採用したものとし
ては、例えば256ワードの記憶容量を有するメモリを使
用し、CRTの垂直方向のピンクッション補正波形を出
力するLSI(SGSトムソン社の製品ST7271型LS
Iなど)が市販されている。
【0006】
【発明が解決しようとする課題】しかしながら上記の構
成では、メモリから出力されるデータを直接、補正波形
の値として使用している。ところが最近のCRTディス
プレイ装置の走査線数は500〜2000本程度あり、したが
って、例えば256ワードの記憶容量を有するメモリを使
用した場合には、2〜4本の走査線ごとに更新される階
段状の補正波形しか発生することができない。そこで補
正品質の向上のために補正波形の更新回数を増加しよう
とすると、より多くのデータを記憶し、補正波形データ
の読み出し回数を増加する必要がある。したがって、メ
モリの容量が増加し、回路コストが増大するという問題
点を有していた。
成では、メモリから出力されるデータを直接、補正波形
の値として使用している。ところが最近のCRTディス
プレイ装置の走査線数は500〜2000本程度あり、したが
って、例えば256ワードの記憶容量を有するメモリを使
用した場合には、2〜4本の走査線ごとに更新される階
段状の補正波形しか発生することができない。そこで補
正品質の向上のために補正波形の更新回数を増加しよう
とすると、より多くのデータを記憶し、補正波形データ
の読み出し回数を増加する必要がある。したがって、メ
モリの容量が増加し、回路コストが増大するという問題
点を有していた。
【0007】また実際のCRTディスプレイ装置では、
垂直偏向波形の直線性補正(いわゆるS字補正)、水平偏
向回路のピンクッション補正、ダイナミックフォーカス
波形など複数の波形を必要とするが、上記の構成では、
メモリを含めて同一の構成の回路を並列に駆動させる必
要がある。例えば、走査線数1200本のCRTディスプレ
イ装置に対し、各走査線ごとに変化する6種類の補正波
形を発生させようとすると、メモリ容量は7200ワード必
要になり、回路コストがさらに増大するという問題点が
あった。
垂直偏向波形の直線性補正(いわゆるS字補正)、水平偏
向回路のピンクッション補正、ダイナミックフォーカス
波形など複数の波形を必要とするが、上記の構成では、
メモリを含めて同一の構成の回路を並列に駆動させる必
要がある。例えば、走査線数1200本のCRTディスプレ
イ装置に対し、各走査線ごとに変化する6種類の補正波
形を発生させようとすると、メモリ容量は7200ワード必
要になり、回路コストがさらに増大するという問題点が
あった。
【0008】本発明は上記従来の問題点を解決するもの
で、メモリの容量を大幅に削減しながら、走査線1本ご
とのきめ細かな補正波形を複数種類同時に発生すること
ができ、高品質のCRTディスプレイ装置を低コストで
実現する補正波形発生装置を提供することを目的とする
ものである。
で、メモリの容量を大幅に削減しながら、走査線1本ご
とのきめ細かな補正波形を複数種類同時に発生すること
ができ、高品質のCRTディスプレイ装置を低コストで
実現する補正波形発生装置を提供することを目的とする
ものである。
【0009】
【課題を解決するための手段】この目的を達成するため
本発明の補正波形発生装置は、ある走査線から、一定本
数K進んだ走査線までを単位ブロックとし、その単位ブ
ロックの補正データの変化量を、その間の走査線数Kの
倍数部分とK未満の部分とに区分し、前記Kの倍数部分
については1クロックごとに一定の数を補正値に加算
し、前記K未満の部分についてはディジタル差分解析に
よる直線発生の手法を用い、値の誤差が常に±1/2以
下となるような値に、補正値に1を加算するか、しない
かを制御し、走査線数Kより補正データの変化分の方が
大きい波形をも処理するようにしたものであり、CRT
ディスプレイ装置の各種画像補正に必要な、走査線ごと
に変化する複数の滑らかな補正波形を、従来より極めて
少ないメモリ容量と各補正波形に共用化された回路構成
で発生させることができるので、回路コストを低減し、
高品質のCRTディスプレイ装置を安価に提供すること
ができる。
本発明の補正波形発生装置は、ある走査線から、一定本
数K進んだ走査線までを単位ブロックとし、その単位ブ
ロックの補正データの変化量を、その間の走査線数Kの
倍数部分とK未満の部分とに区分し、前記Kの倍数部分
については1クロックごとに一定の数を補正値に加算
し、前記K未満の部分についてはディジタル差分解析に
よる直線発生の手法を用い、値の誤差が常に±1/2以
下となるような値に、補正値に1を加算するか、しない
かを制御し、走査線数Kより補正データの変化分の方が
大きい波形をも処理するようにしたものであり、CRT
ディスプレイ装置の各種画像補正に必要な、走査線ごと
に変化する複数の滑らかな補正波形を、従来より極めて
少ないメモリ容量と各補正波形に共用化された回路構成
で発生させることができるので、回路コストを低減し、
高品質のCRTディスプレイ装置を安価に提供すること
ができる。
【0010】
【発明の実施の形態】本発明の補正波形発生装置は、M
種類の補正波形データを記憶し、少なくとも3ビットの
並列出力を有するメモリと、M個のレジスタが並列に接
続され、レジスタ選択信号により任意の1個のレジスタ
を読み書きする第1のレジスタ群と、前記メモリの出力
のうち少なくとも1ビットを接続した第1の入力Aと、
前記第1のレジスタ群の出力を接続した第2の入力W
と、定数値Kを接続した第3の入力Kと、第1の出力U
および第2に出力Bとを有し、前記第1の入力Aの値が
第2の入力Wの値より大きいかまたは等しいとき、前記
第1の出力Uに値A−W、前記第2の出力Bに値0を出
力し、前記第1の入力Aの値が前記第2の入力Wの値よ
り小さいとき、前記第1の出力Uに値A−W+K、前記
第2の出力Bに値1を出力する論理回路にて構成された
第1の演算回路と、M個のレジスタが並列に接続され、
レジスタ選択信号により任意の1個のレジスタを読み書
きする第2のレジスタ群と、前記メモリの出力のうち少
なくとも1ビットを接続した第1の入力Eと、前記メモ
リ出力のうち1ビットを接続した第2の入力Sと、前記
第2のレジスタ群の出力を接続した第3の入力Vと、前
記第1の演算回路の第2の出力Bを接続した第4の入力
Cと、出力Yとを有し、前記第2の入力Sの値が0であ
るとき、出力Yに値V+E+Cを出力し、前記第2の入
力Sの値が1であるとき、出力YにV−E−Cを出力す
る論理回路にて構成された第2の演算回路と第1の選択
信号が有効であるときに前記定数値K以下の任意の定数
値を選択し、第1の選択信号が無効であるときに前記第
1の演算回路の第1の出力Uを選択して前記第1のレジ
スタ群に出力する第1のセレクタと、第2の選択信号が
有効であるときに前記メモリの全出力を選択し、第2の
選択信号が無効であるときに前記第2の演算回路の出力
Yを選択して前記第2のレジスタ群に出力する第2のセ
レクタと、前記メモリに対するアドレス信号と、前記第
1のレジスタ群および第2のレジスタ群に対する共通の
レジスタ選択信号および共通のクロック信号と、前記第
1のセレクタへの第1の選択信号と、第2のセレクタへ
の第2の選択信号とを発生するタイミング発生回路とか
らなる構成を有している。
種類の補正波形データを記憶し、少なくとも3ビットの
並列出力を有するメモリと、M個のレジスタが並列に接
続され、レジスタ選択信号により任意の1個のレジスタ
を読み書きする第1のレジスタ群と、前記メモリの出力
のうち少なくとも1ビットを接続した第1の入力Aと、
前記第1のレジスタ群の出力を接続した第2の入力W
と、定数値Kを接続した第3の入力Kと、第1の出力U
および第2に出力Bとを有し、前記第1の入力Aの値が
第2の入力Wの値より大きいかまたは等しいとき、前記
第1の出力Uに値A−W、前記第2の出力Bに値0を出
力し、前記第1の入力Aの値が前記第2の入力Wの値よ
り小さいとき、前記第1の出力Uに値A−W+K、前記
第2の出力Bに値1を出力する論理回路にて構成された
第1の演算回路と、M個のレジスタが並列に接続され、
レジスタ選択信号により任意の1個のレジスタを読み書
きする第2のレジスタ群と、前記メモリの出力のうち少
なくとも1ビットを接続した第1の入力Eと、前記メモ
リ出力のうち1ビットを接続した第2の入力Sと、前記
第2のレジスタ群の出力を接続した第3の入力Vと、前
記第1の演算回路の第2の出力Bを接続した第4の入力
Cと、出力Yとを有し、前記第2の入力Sの値が0であ
るとき、出力Yに値V+E+Cを出力し、前記第2の入
力Sの値が1であるとき、出力YにV−E−Cを出力す
る論理回路にて構成された第2の演算回路と第1の選択
信号が有効であるときに前記定数値K以下の任意の定数
値を選択し、第1の選択信号が無効であるときに前記第
1の演算回路の第1の出力Uを選択して前記第1のレジ
スタ群に出力する第1のセレクタと、第2の選択信号が
有効であるときに前記メモリの全出力を選択し、第2の
選択信号が無効であるときに前記第2の演算回路の出力
Yを選択して前記第2のレジスタ群に出力する第2のセ
レクタと、前記メモリに対するアドレス信号と、前記第
1のレジスタ群および第2のレジスタ群に対する共通の
レジスタ選択信号および共通のクロック信号と、前記第
1のセレクタへの第1の選択信号と、第2のセレクタへ
の第2の選択信号とを発生するタイミング発生回路とか
らなる構成を有している。
【0011】この構成によって、M種類の原補正波形
を、クロック信号を時間基準として波形の開始点よりK
クロック信号ごとに各々標本化した、第0ブロックない
し第Nブロックの一連のM組の補正値に対し、それぞれ
の波形のデータ間を第1の演算回路と第2の演算回路に
よる補間計算によって滑らかな補正波形を発生させるこ
とができるために、メモリの記憶容量を削減することが
でき、かつ、複数の補正波形を同一の演算回路で処理す
ることから回路規模の削減も実現され、高品質のCRT
ディスプレイ装置を安価に提供することができるもので
ある。
を、クロック信号を時間基準として波形の開始点よりK
クロック信号ごとに各々標本化した、第0ブロックない
し第Nブロックの一連のM組の補正値に対し、それぞれ
の波形のデータ間を第1の演算回路と第2の演算回路に
よる補間計算によって滑らかな補正波形を発生させるこ
とができるために、メモリの記憶容量を削減することが
でき、かつ、複数の補正波形を同一の演算回路で処理す
ることから回路規模の削減も実現され、高品質のCRT
ディスプレイ装置を安価に提供することができるもので
ある。
【0012】(実施の形態)以下、図1ないし図10を用
い、本発明の補正波形発生装置の実施形態について説明
する。
い、本発明の補正波形発生装置の実施形態について説明
する。
【0013】図1は、本発明の実施形態における補正波
形発生装置の構成を示すブロック図である。図1におい
て、1はメモリ、2は第1のレジスタ群、3は入力K,
W,Aと出力U,Bをもつ第1の演算回路であって、A
≧WのときU=A−WかつB=0,A<WのときU=A
−W+KかつB=1なる演算を行うものである。4は第
1のセレクタ、5は第2のレジスタ群、6は入力C,
S,E,Vと出力Yをもつ第2の演算回路であって、S
=0のときY=V+E+C、S=1のときY=V−E−
Cなる演算を行うものである。7は第2のセレクタ、8
はタイミング発生回路であって、水平同期信号h、垂直
同期信号vおよびクロック信号cに同期して第1の選択
信号S1、第2の選択信号S2、共通のレジスタ選択信号
S3およびアドレス信号aを発生させるものである。9
はD/Aコンバータ群である。なお、第1の演算回路3
への定数値K、第1のセレクタ4への定数値1/2Kは
図示せざる外部回路、例えばレジスタにより与えられ
る。
形発生装置の構成を示すブロック図である。図1におい
て、1はメモリ、2は第1のレジスタ群、3は入力K,
W,Aと出力U,Bをもつ第1の演算回路であって、A
≧WのときU=A−WかつB=0,A<WのときU=A
−W+KかつB=1なる演算を行うものである。4は第
1のセレクタ、5は第2のレジスタ群、6は入力C,
S,E,Vと出力Yをもつ第2の演算回路であって、S
=0のときY=V+E+C、S=1のときY=V−E−
Cなる演算を行うものである。7は第2のセレクタ、8
はタイミング発生回路であって、水平同期信号h、垂直
同期信号vおよびクロック信号cに同期して第1の選択
信号S1、第2の選択信号S2、共通のレジスタ選択信号
S3およびアドレス信号aを発生させるものである。9
はD/Aコンバータ群である。なお、第1の演算回路3
への定数値K、第1のセレクタ4への定数値1/2Kは
図示せざる外部回路、例えばレジスタにより与えられ
る。
【0014】以下、補正波形が3種類で、図1の第1,
第2のレジスタ群2,5が各々3個のレジスタで構成さ
れている場合を例として説明する。
第2のレジスタ群2,5が各々3個のレジスタで構成さ
れている場合を例として説明する。
【0015】図2は図1における第1の演算回路3の具
体例の構成を示すブロック図である。図2において、各
符号A,B,K,U,Wは図1と同符号であり、その説
明を省略する。ここで、31は減算器であり、図1のメモ
リ1からの被減数入力Aと第1のレジスタ群2の減数入
力Wとの間で減算を行い、A−Wを減算出力に、また、
A≧Wのときは繰り下げ出力Bに0を、A<Wのときは
繰り下げ出力Bに1を、各々出力するものである。32は
第1の加算器であり、後述するゲート回路33からの入力
(1)(定数値K)と前記減算器31からの入力(2)(減算出力)
を加算し、加算出力Uとして図1の第1のセレクタ4へ
出力するものである。前出のゲート回路33は減算器31か
らの繰り下げ出力Bが1のときに入力された定数値Kを
通過させて前記第1の加算器32へ入力(1)として出力す
るものである。
体例の構成を示すブロック図である。図2において、各
符号A,B,K,U,Wは図1と同符号であり、その説
明を省略する。ここで、31は減算器であり、図1のメモ
リ1からの被減数入力Aと第1のレジスタ群2の減数入
力Wとの間で減算を行い、A−Wを減算出力に、また、
A≧Wのときは繰り下げ出力Bに0を、A<Wのときは
繰り下げ出力Bに1を、各々出力するものである。32は
第1の加算器であり、後述するゲート回路33からの入力
(1)(定数値K)と前記減算器31からの入力(2)(減算出力)
を加算し、加算出力Uとして図1の第1のセレクタ4へ
出力するものである。前出のゲート回路33は減算器31か
らの繰り下げ出力Bが1のときに入力された定数値Kを
通過させて前記第1の加算器32へ入力(1)として出力す
るものである。
【0016】以上の構成により、第1の加算器32の加算
出力Uは、A≧W(B=0)のときはU=A−Wに、A<
W(B=1)のときはU=A−W+Kとなる。なお、図2
の第1の演算回路3はこれと同等の演算機能を有する別
の論理回路で実現できるものであり、例えば、ゲートア
レイやメモリによって演算機能を実現できる。
出力Uは、A≧W(B=0)のときはU=A−Wに、A<
W(B=1)のときはU=A−W+Kとなる。なお、図2
の第1の演算回路3はこれと同等の演算機能を有する別
の論理回路で実現できるものであり、例えば、ゲートア
レイやメモリによって演算機能を実現できる。
【0017】図3は図1における第2の演算回路6の具
体例の構成を示すブロック図である。図3において、各
符号C,E,S,V,Yは図1と同符号であり、その説
明を省略する。ここで、61は第2の加算器であり、図1
のメモリ1から入力Eを入力(1)とし、図2の第1の演
算回路3からの出力B、つまり入力Cを入力(2)として
加算出力するものである。62は2の補数器であり、前記
第2の加算器61の加算出力を入力とし、補数出力を後述
する第3のセレクタ63へ出力するものである。前出の第
3のセレクタ63は、前記第2の加算器61の加算出力を入
力(1)とし、前記2の補数器62の補数出力を入力(2)とし
て、図1のメモリ1から入力S(S=0または1)の選択
制御により、第2の加算器61の加算出力と前記2の補数
器62の出力を選択するものである。64は第3の加算器で
あり、前記第3のセレクタ63の出力を入力(1)とし、図
1の第2のレジスタ群5からの入力Vを入力(2)とし
て、両入力を加算出力Yとして図1の第2のセレクタ7
へ出力するものである。
体例の構成を示すブロック図である。図3において、各
符号C,E,S,V,Yは図1と同符号であり、その説
明を省略する。ここで、61は第2の加算器であり、図1
のメモリ1から入力Eを入力(1)とし、図2の第1の演
算回路3からの出力B、つまり入力Cを入力(2)として
加算出力するものである。62は2の補数器であり、前記
第2の加算器61の加算出力を入力とし、補数出力を後述
する第3のセレクタ63へ出力するものである。前出の第
3のセレクタ63は、前記第2の加算器61の加算出力を入
力(1)とし、前記2の補数器62の補数出力を入力(2)とし
て、図1のメモリ1から入力S(S=0または1)の選択
制御により、第2の加算器61の加算出力と前記2の補数
器62の出力を選択するものである。64は第3の加算器で
あり、前記第3のセレクタ63の出力を入力(1)とし、図
1の第2のレジスタ群5からの入力Vを入力(2)とし
て、両入力を加算出力Yとして図1の第2のセレクタ7
へ出力するものである。
【0018】以上の構成により、第3のセレクタ63の出
力は、メモリ1からの入力Sが0の場合には、E+C、
入力Sが1の場合には−E−Cとなる。そして第3の加
算器64は、前記第3のセレクタ63の出力(入力(1))と第
2のレジスタ群5からの入力V(入力(2))との加算値を
加算出力Yとして出力する。すなわちS=0のときは、
Y=V+E+Cを、S=1のときは、Y=V−E−Cを
それぞれ出力する。なお、図2と同じく第2の演算回路
6は、これと同等の演算機能を有する別の論理回路で実
現できるものであり、例えば、ゲートアレイやメモリに
よって演算機能を実現できる。
力は、メモリ1からの入力Sが0の場合には、E+C、
入力Sが1の場合には−E−Cとなる。そして第3の加
算器64は、前記第3のセレクタ63の出力(入力(1))と第
2のレジスタ群5からの入力V(入力(2))との加算値を
加算出力Yとして出力する。すなわちS=0のときは、
Y=V+E+Cを、S=1のときは、Y=V−E−Cを
それぞれ出力する。なお、図2と同じく第2の演算回路
6は、これと同等の演算機能を有する別の論理回路で実
現できるものであり、例えば、ゲートアレイやメモリに
よって演算機能を実現できる。
【0019】図4は、図1における第1のレジスタ群2
の具体例の構成を示すブロック図である。図4におい
て、各符号c,S3,Wは図1と同符号であり、その説
明を省略する。ここで、20,21,22はレジスタR10,R
11,R12、23は第1のデコーダであり、レジスタ選択信
号S3に基づき、クロック信号cをレジスタ20,21,22
のいずれか1つに出力する。24は第4のセレクタであ
り、レジスタ選択信号S3に基づき、レジスタ20,21,2
2のいずれかの出力、つまり第1のセレクタ4からの入
力を選択し出力Wする。当然のことながら、第1のデコ
ーダ23にて選択されるレジスタと第4のセレクタ24が選
択するレジスタとは常に一致している。そして第4のセ
レクタ24の出力は図1の第1の演算回路3の入力Wとな
る。
の具体例の構成を示すブロック図である。図4におい
て、各符号c,S3,Wは図1と同符号であり、その説
明を省略する。ここで、20,21,22はレジスタR10,R
11,R12、23は第1のデコーダであり、レジスタ選択信
号S3に基づき、クロック信号cをレジスタ20,21,22
のいずれか1つに出力する。24は第4のセレクタであ
り、レジスタ選択信号S3に基づき、レジスタ20,21,2
2のいずれかの出力、つまり第1のセレクタ4からの入
力を選択し出力Wする。当然のことながら、第1のデコ
ーダ23にて選択されるレジスタと第4のセレクタ24が選
択するレジスタとは常に一致している。そして第4のセ
レクタ24の出力は図1の第1の演算回路3の入力Wとな
る。
【0020】図5は、図1における第2のレジスタ群5
の具体例の構成を示すブロック図である。図5の構成は
図4の構成と基本的に同一であり、各符号c,S3,V
は図1と同符号であり、その説明を省略する。ここで、
50,51,52はレジスタR20,R21,R22、53は第2のデ
コーダ、54は第5のセレクタである。なお、D/Aコン
バータ群9への出力を並列に有している点のみが異なる
ものである。また図4,図5ともに、説明の都合上、レ
ジスタの個数を3個としている。
の具体例の構成を示すブロック図である。図5の構成は
図4の構成と基本的に同一であり、各符号c,S3,V
は図1と同符号であり、その説明を省略する。ここで、
50,51,52はレジスタR20,R21,R22、53は第2のデ
コーダ、54は第5のセレクタである。なお、D/Aコン
バータ群9への出力を並列に有している点のみが異なる
ものである。また図4,図5ともに、説明の都合上、レ
ジスタの個数を3個としている。
【0021】図6は、図1におけるメモリ1の記憶フォ
ーマット例を示す図である。図6の例では、ビット欄の
第1段の第0ブロックのデータは8ビット全部を使用し
て初期値を記憶し、第2段のその他のブロック(第1の
ブロック以降)のデータは、8ビット(1ワード)を分割
し、補正値の増減を示すS(1ビット)、定数値Kを倍数
とする絶対値部分E(4ビット)、残りの絶対値部分A
(3ビット)として記憶している。なお本実施形態の説明
では定数値Kを6としている。なお、ビット数の割り当
ては、Aに割り当てるビット数を(a)とするとき、2の
(a)乗が定数値Kより大きければ良く、定数値Kが6の
場合は3ビットで十分である。
ーマット例を示す図である。図6の例では、ビット欄の
第1段の第0ブロックのデータは8ビット全部を使用し
て初期値を記憶し、第2段のその他のブロック(第1の
ブロック以降)のデータは、8ビット(1ワード)を分割
し、補正値の増減を示すS(1ビット)、定数値Kを倍数
とする絶対値部分E(4ビット)、残りの絶対値部分A
(3ビット)として記憶している。なお本実施形態の説明
では定数値Kを6としている。なお、ビット数の割り当
ては、Aに割り当てるビット数を(a)とするとき、2の
(a)乗が定数値Kより大きければ良く、定数値Kが6の
場合は3ビットで十分である。
【0022】図7は、図1におけるメモリ1の記憶例を
示す図である。なお説明の都合上、補正波形は3種類と
している。
示す図である。なお説明の都合上、補正波形は3種類と
している。
【0023】図7の左端に示すメモリアドレスは各ブロ
ックのうち1つを示すブロック番号,レジスタ選択信号
の値であるレジスタ番号から一意的に定められる。メモ
リ1の第0ブロックには、それぞれの波形の初期値がデ
ータとして記憶されている。例えば図7では第0ブロッ
クのレジスタ番号0の値は10進数で11であり、メモリ内
には2進数00001011として記憶されている。
ックのうち1つを示すブロック番号,レジスタ選択信号
の値であるレジスタ番号から一意的に定められる。メモ
リ1の第0ブロックには、それぞれの波形の初期値がデ
ータとして記憶されている。例えば図7では第0ブロッ
クのレジスタ番号0の値は10進数で11であり、メモリ内
には2進数00001011として記憶されている。
【0024】第1ブロック以降の補正値は、直前のブロ
ックのそれぞれの補正値に対する変化量Dの増減を示す
S(0は正、1は負を表す)、定数値Kに対する倍数の成
分E(0または正の数)、定数値K未満の成分A(0また
は正の数)が記憶されている。
ックのそれぞれの補正値に対する変化量Dの増減を示す
S(0は正、1は負を表す)、定数値Kに対する倍数の成
分E(0または正の数)、定数値K未満の成分A(0また
は正の数)が記憶されている。
【0025】ここで、1または−1の値をとる変数pを
用いれば、変化量Dは、D=p(EK+A)なる式で表現
できる。Sは、変数pが1のときに値0、変数pが−1
のときに値1をとる。例えば図7では第1ブロックのレ
ジスタ番号0の値は10進数で43であり、第0ブロックの
値11に対する変化量D=+32である。したがって、これ
をK=6として上記の式に当てはめれば、p=+1,E
=5,A=2となりメモリ内には2進数0010101
0として記憶する。
用いれば、変化量Dは、D=p(EK+A)なる式で表現
できる。Sは、変数pが1のときに値0、変数pが−1
のときに値1をとる。例えば図7では第1ブロックのレ
ジスタ番号0の値は10進数で43であり、第0ブロックの
値11に対する変化量D=+32である。したがって、これ
をK=6として上記の式に当てはめれば、p=+1,E
=5,A=2となりメモリ内には2進数0010101
0として記憶する。
【0026】図8,図9,図10は、本実施形態の動作時
における図1の各箇所の値の変化の例を示す図である。
なお、以上3つの図8から図10は時系列的に連続したも
のであり、図8は時間−1から5まで、図9は時間6か
ら11まで、図10は時間12から17…までを示し、これらは
横1行が1クロックの動作に相当するものである。また
時間とは、1走査線単位の時間を示すものである。以下
図8ないし図10を用いて図1の動作を説明する。
における図1の各箇所の値の変化の例を示す図である。
なお、以上3つの図8から図10は時系列的に連続したも
のであり、図8は時間−1から5まで、図9は時間6か
ら11まで、図10は時間12から17…までを示し、これらは
横1行が1クロックの動作に相当するものである。また
時間とは、1走査線単位の時間を示すものである。以下
図8ないし図10を用いて図1の動作を説明する。
【0027】図8の時間(−1)においては、図1のタイ
ミング発生回路8により第1の選択信号S1を有効と
し、定数値1/2K、すなわち10進数で3が第1のセレ
クタ4を経由して直接第1のレジスタ群2に入力される
経路が形成される。同様にタイミング発生回路8により
第2の選択信号S2も有効とし、メモリ1の出力が第2
のセレクタ7を経由して直接第2のレジスタ群5に入力
される経路が形成される。このときにアドレスはレジス
タ選択信号S3に連動してメモリ1の第0ブロックを順
次示し、第1のレジスタ群2には定数値1/2Kすなわ
ち10進数で3が、第2のレジスタ群5には補正波形の初
期値(10進数でそれぞれ11,250,5)がクロック信号c
により順次設定される。
ミング発生回路8により第1の選択信号S1を有効と
し、定数値1/2K、すなわち10進数で3が第1のセレ
クタ4を経由して直接第1のレジスタ群2に入力される
経路が形成される。同様にタイミング発生回路8により
第2の選択信号S2も有効とし、メモリ1の出力が第2
のセレクタ7を経由して直接第2のレジスタ群5に入力
される経路が形成される。このときにアドレスはレジス
タ選択信号S3に連動してメモリ1の第0ブロックを順
次示し、第1のレジスタ群2には定数値1/2Kすなわ
ち10進数で3が、第2のレジスタ群5には補正波形の初
期値(10進数でそれぞれ11,250,5)がクロック信号c
により順次設定される。
【0028】次に図8の時間(0)以降時間(5)までは、第
1の選択信号S1、第2の選択信号S2ともに無効とし、
それぞれ第1のレジスタ群2の出力とメモリ1からの出
力とを第1の演算回路3を経由して第1のレジスタ群2
に帰還する経路、第2のレジスタ群5の出力とメモリ1
からの出力とを第2の演算回路6を経由して第2のレジ
スタ群5に帰還する経路が形成される。なお、第2の選
択信号S2に関しては以降一連の動作が終了するまで無
効のままである。
1の選択信号S1、第2の選択信号S2ともに無効とし、
それぞれ第1のレジスタ群2の出力とメモリ1からの出
力とを第1の演算回路3を経由して第1のレジスタ群2
に帰還する経路、第2のレジスタ群5の出力とメモリ1
からの出力とを第2の演算回路6を経由して第2のレジ
スタ群5に帰還する経路が形成される。なお、第2の選
択信号S2に関しては以降一連の動作が終了するまで無
効のままである。
【0029】次に時間(0)においては、第1のレジスタ
群2にはそれぞれ定数値1/2K、すなわち10進数で3
が記憶されており、これが第1の演算回路3の入力Wに
3が入力されている。ここでアドレスはレジスタ選択信
号S3に連動してメモリ1の第1ブロックを順次示し、
第1ブロックの補正値の第0ブロックに対する差分が図
6のフォーマットにて出力されている。以下簡単のため
にレジスタ番号0についてのみ説明すると、メモリ1か
ら第1の演算回路3の入力Aへは10進数で2が入力され
る。したがって第1の演算回路3の出力Uは10進数で3
−2=1を、出力Bは0を出力する。第1のレジスタ群
2はクロック信号cにより新しい値1に更新される。
群2にはそれぞれ定数値1/2K、すなわち10進数で3
が記憶されており、これが第1の演算回路3の入力Wに
3が入力されている。ここでアドレスはレジスタ選択信
号S3に連動してメモリ1の第1ブロックを順次示し、
第1ブロックの補正値の第0ブロックに対する差分が図
6のフォーマットにて出力されている。以下簡単のため
にレジスタ番号0についてのみ説明すると、メモリ1か
ら第1の演算回路3の入力Aへは10進数で2が入力され
る。したがって第1の演算回路3の出力Uは10進数で3
−2=1を、出力Bは0を出力する。第1のレジスタ群
2はクロック信号cにより新しい値1に更新される。
【0030】一方、第2のレジスタ群5には10進数で11
(初期値)が記憶されており、これが第2の演算回路6の
入力Vに11が入力されている。メモリ1から第2の演算
回路6の入力Sには0が、入力Eには10進数で5が入力
される。また第1の演算回路3から第2の演算回路6の
入力Cには0が入力されている。したがって第2の演算
回路6の出力Yは10進数で11+5=16を出力する。した
がって第2のレジスタ群5はクロック信号cにより5増
加した新しい値16に更新される。
(初期値)が記憶されており、これが第2の演算回路6の
入力Vに11が入力されている。メモリ1から第2の演算
回路6の入力Sには0が、入力Eには10進数で5が入力
される。また第1の演算回路3から第2の演算回路6の
入力Cには0が入力されている。したがって第2の演算
回路6の出力Yは10進数で11+5=16を出力する。した
がって第2のレジスタ群5はクロック信号cにより5増
加した新しい値16に更新される。
【0031】時間(1)においての動作も同様であるが、
第1の演算回路3の入力Wが新しい値1に変化している
ため、第1の演算演算回路3の出力Uは1−2+6=
5、出力Bは1となる。
第1の演算回路3の入力Wが新しい値1に変化している
ため、第1の演算演算回路3の出力Uは1−2+6=
5、出力Bは1となる。
【0032】また第2の演算回路6の入力Vも新しい値
16に変化しているほか、入力Cが1となるため、第2の
レジスタ群5はクロック信号cにより5+1増加した新
しい値22に更新される。
16に変化しているほか、入力Cが1となるため、第2の
レジスタ群5はクロック信号cにより5+1増加した新
しい値22に更新される。
【0033】以降時間(5)まで同様の動作を繰り返す。
図8、図9、図10で明らかなようにこの間に第2のレジ
スタ群5に対してはメモリ1の第1ブロックの値E、す
なわち10進数で5を定数値Kと同じ回数の6回加算し、
かつ値1をメモリ1の第1ブロックの値A、すなわち2
と同じ回数だけ加算したことになり、結果としてレジス
タ番号0については補正値である10進数の11(初期値)か
ら43(第1ブロックの最終値)までを滑らかに直線補間し
た値が得られる。なおブロックの最後の時間(5)におい
て、第1の選択信号S1により第1のレジスタ群2に対
して再初期化を行っている。
図8、図9、図10で明らかなようにこの間に第2のレジ
スタ群5に対してはメモリ1の第1ブロックの値E、す
なわち10進数で5を定数値Kと同じ回数の6回加算し、
かつ値1をメモリ1の第1ブロックの値A、すなわち2
と同じ回数だけ加算したことになり、結果としてレジス
タ番号0については補正値である10進数の11(初期値)か
ら43(第1ブロックの最終値)までを滑らかに直線補間し
た値が得られる。なおブロックの最後の時間(5)におい
て、第1の選択信号S1により第1のレジスタ群2に対
して再初期化を行っている。
【0034】次に図9の時間(6)から時間(11)まで、ア
ドレスはメモリ1の第2ブロックを順次示す。第1の選
択信号S1はこのブロックの最初の時間(6)のみ有効とな
る。したがってメモリ1から出力されるデータがそれぞ
れ変化するが基本的動作は同じである。ただしメモリ1
から第2の演算回路6の入力Sへは1が入力されるた
め、図8、図9、図10で明らかなようにこの間に第2の
レジスタ群5に対してはメモリ1の第2ブロックの値
E、すなわち1を定数値Kと同じ回数の6回減算し、か
つ値1をメモリ1の第2ブロックの値A、すなわち1と
同じ回数だけ減算したことになり、結果として例えばレ
ジスタ番号0については補正値である10進数で43(第1
ブロックの最終値)から36(第2ブロックの最終値)まで
滑らかに直線補間した値が得られている。
ドレスはメモリ1の第2ブロックを順次示す。第1の選
択信号S1はこのブロックの最初の時間(6)のみ有効とな
る。したがってメモリ1から出力されるデータがそれぞ
れ変化するが基本的動作は同じである。ただしメモリ1
から第2の演算回路6の入力Sへは1が入力されるた
め、図8、図9、図10で明らかなようにこの間に第2の
レジスタ群5に対してはメモリ1の第2ブロックの値
E、すなわち1を定数値Kと同じ回数の6回減算し、か
つ値1をメモリ1の第2ブロックの値A、すなわち1と
同じ回数だけ減算したことになり、結果として例えばレ
ジスタ番号0については補正値である10進数で43(第1
ブロックの最終値)から36(第2ブロックの最終値)まで
滑らかに直線補間した値が得られている。
【0035】次に図10の時間(12)から時間(17)までもア
ドレスが第3ブロックを順次示す以外は全く同様の動作
であって、以降の時間に関しても全く同様の動作を繰り
返す。なお補正波形1、補正波形2に関しても基本的動
作は全く同様であることはいうまでもない。
ドレスが第3ブロックを順次示す以外は全く同様の動作
であって、以降の時間に関しても全く同様の動作を繰り
返す。なお補正波形1、補正波形2に関しても基本的動
作は全く同様であることはいうまでもない。
【0036】以上述べてきたように回路を構成し、メモ
リの内容を設定することにより、複数の補正波形それぞ
れについて、補正点と補正点との間を直線補間した出力
を行うことができるから、従来の補正波形発生装置のよ
うに、多くの補正点の値をメモリに記憶させなくても、
走査線ごとに変化する補正波形を発生することが可能
で、メモリの容量を大幅に削減することができる。
リの内容を設定することにより、複数の補正波形それぞ
れについて、補正点と補正点との間を直線補間した出力
を行うことができるから、従来の補正波形発生装置のよ
うに、多くの補正点の値をメモリに記憶させなくても、
走査線ごとに変化する補正波形を発生することが可能
で、メモリの容量を大幅に削減することができる。
【0037】実際のCRTディスプレイ装置において、
例えば画面の高さが30cm程度のものでは、垂直方向の補
正データの個数を40点とすると、画面上での1ブロック
の幅は約7.5mm程度であり、視覚上十分に実用になる。
CRTの物理的性質から、補正波形の形状は曲率の変化
も含めて連続的であり、部分的に極端な変化があること
はありえないので、これ以上細かい補正データをメモリ
に記憶させてもほとんど精度の向上はない。
例えば画面の高さが30cm程度のものでは、垂直方向の補
正データの個数を40点とすると、画面上での1ブロック
の幅は約7.5mm程度であり、視覚上十分に実用になる。
CRTの物理的性質から、補正波形の形状は曲率の変化
も含めて連続的であり、部分的に極端な変化があること
はありえないので、これ以上細かい補正データをメモリ
に記憶させてもほとんど精度の向上はない。
【0038】本発明を適用した場合、1種類当たりわず
か40ワード、6種類の補正波形を発生させる補正波形発
生装置であっても、従来の技術の30分の1、わずか240
ワードのメモリで同等の精度を有するCRTディスプレ
イ装置を提供することができるものである。
か40ワード、6種類の補正波形を発生させる補正波形発
生装置であっても、従来の技術の30分の1、わずか240
ワードのメモリで同等の精度を有するCRTディスプレ
イ装置を提供することができるものである。
【0039】なお、本発明の実施形態の図1に示した第
1の演算回路3およびメモリ1の値Eの符号に関しては
相対的なもので、例えばEの値を負の数で表現すれば、
図2に示した第1の演算回路3の具体例における減算器
31を加算器として、繰り下げ出力の代わりに繰り上げ出
力を利用することも可能である。また、回路の動作上、
各ブロック期間の最後における第1のレジスタ群の再初
期化を省略しても誤計算の可能性がなければ、図1にお
ける第1の選択信号S1は、第2の選択信号S2で代用
し、タイミング発生回路8を簡略化することもできる。
1の演算回路3およびメモリ1の値Eの符号に関しては
相対的なもので、例えばEの値を負の数で表現すれば、
図2に示した第1の演算回路3の具体例における減算器
31を加算器として、繰り下げ出力の代わりに繰り上げ出
力を利用することも可能である。また、回路の動作上、
各ブロック期間の最後における第1のレジスタ群の再初
期化を省略しても誤計算の可能性がなければ、図1にお
ける第1の選択信号S1は、第2の選択信号S2で代用
し、タイミング発生回路8を簡略化することもできる。
【0040】
【発明の効果】以上説明したように本発明の補正波形発
生装置は、M種類の走査線ごとに変化する滑らかな補正
波形を従来の30分の1のメモリ記憶容量と複数の波形に
共用化された回路構成で発生させることができるため
に、回路コストの低減化が実現でき、高品質のCRTデ
ィスプレイ装置を安価に提供することができる。
生装置は、M種類の走査線ごとに変化する滑らかな補正
波形を従来の30分の1のメモリ記憶容量と複数の波形に
共用化された回路構成で発生させることができるため
に、回路コストの低減化が実現でき、高品質のCRTデ
ィスプレイ装置を安価に提供することができる。
【図1】本発明の実施形態における補正波形発生装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図2】図1における第1の演算回路3の具体例の構成
を示すブロック図である。
を示すブロック図である。
【図3】図1における第2の演算回路6の具体例の構成
を示すブロック図である。
を示すブロック図である。
【図4】図1における第1のレジスタ群2の具体例の構
成を示すブロック図である。
成を示すブロック図である。
【図5】図1における第2のレジスタ群5の具体例の構
成を示すブロック図である。
成を示すブロック図である。
【図6】図1におけるメモリ1の記憶フォーマット例を
示す図である。
示す図である。
【図7】図1におけるメモリ1の記憶例を示す図であ
る。
る。
【図8】本実施形態の動作時における図1の各箇所の値
の変化の例を示す図である。
の変化の例を示す図である。
【図9】本実施形態の動作時における図1の各箇所の値
の変化の例を示す図である。
の変化の例を示す図である。
【図10】本実施形態の動作時における図1の各箇所の
値の変化の例を示す図である。
値の変化の例を示す図である。
【図11】従来の補正波形発生装置の構成を示すブロッ
ク図である。
ク図である。
1…メモリ、 2…第1のレジスタ群、 3…第1の演
算回路、 4…第1のセレクタ、 5…第2のレジスタ
群、 6…第2の演算回路、 7…第2のセレクタ、
8…タイミング発生回路、 9…D/Aコンバータ群、
、20〜22,50〜52…レジスタ、 23…第1のデコー
ダ、 24…第4のセレクタ、 31…減算器、32…第1の
加算器、 33…ゲート回路、 53…第2のデコーダ、
54…第5のセレクタ、 61…第2の加算器、 62…2の
補数器、 63…第3のセレクタ、64…第3の加算器。
算回路、 4…第1のセレクタ、 5…第2のレジスタ
群、 6…第2の演算回路、 7…第2のセレクタ、
8…タイミング発生回路、 9…D/Aコンバータ群、
、20〜22,50〜52…レジスタ、 23…第1のデコー
ダ、 24…第4のセレクタ、 31…減算器、32…第1の
加算器、 33…ゲート回路、 53…第2のデコーダ、
54…第5のセレクタ、 61…第2の加算器、 62…2の
補数器、 63…第3のセレクタ、64…第3の加算器。
フロントページの続き (56)参考文献 特開 平7−283960(JP,A) 特開 平7−240853(JP,A) 特開 平6−90374(JP,A) 特開 平4−70692(JP,A) 特開 平6−311383(JP,A) 特開 平5−191667(JP,A) 特開 平5−199427(JP,A) 特開 平6−38067(JP,A) 特開 昭62−196917(JP,A) 特開 平7−162700(JP,A) 特開 昭61−184054(JP,A) 特開 昭60−134584(JP,A) 特開 昭63−158668(JP,A) 特公 昭52−20298(JP,B2) (58)調査した分野(Int.Cl.7,DB名) H04N 3/23 H04N 3/26 G06T 11/20 H03K 4/00
Claims (5)
- 【請求項1】 ある走査線から、一定本数K進んだ走査
線までを単位ブロックとし、その単位ブロックの補正デ
ータの変化量を、その間の走査線数Kの倍数部分とK未
満の部分とに区分し、前記Kの倍数部分については1ク
ロックごとに一定の数を補正値に加算し、前記K未満の
部分についてはディジタル差分解析による直線発生の手
法を用い、値の誤差が常に±1/2以下となるような値
に、補正値に1を加算するか、しないかを制御し、走査
線数Kより補正データの変化分の方が大きい波形をも処
理することを特徴とする補正波形発生装置。 - 【請求項2】 M種類の補正波形データを記憶し、少な
くとも3ビットの並列出力を有するメモリと、M個のレ
ジスタが並列に接続され、レジスタ選択信号により任意
の1個のレジスタを読み書きする第1のレジスタ群と前
記メモリの出力のうち少なくとも1ビットを接続した第
1の入力Aと、前記第1のレジスタ群の出力を接続した
第2の入力Wと、定数値Kを接続した第3の入力Kと、
第1の出力Uおよび第2の出力Bとを有し、前記第1の
入力Aの値が前記第2の入力Wの値より大きいかまたは
等しいとき、前記第1の出力Uに値A−W、前記第2の
出力Bに値0を出力し、前記第1の入力Aの値が前記第
2の入力Wの値より小さいとき、前記第1の出力Uに値
A−W+K、前記第2の出力Bに値1を出力する論理回
路にて構成された第1の演算回路と、M個のレジスタが
並列に接続され、レジスタ選択信号により任意の1個の
レジスタを読み書きする第2のレジスタ群と、前記メモ
リの出力のうち少なくとも1ビットを接続した第1の入
力Eと、前記メモリ出力のうち1ビットを接続した第2
の入力Sと、前記第2のレジスタ群の出力を接続した第
3の入力Vと、前記第1の演算回路の第2の出力Bを接
続した第4の入力Cと、出力Yとを有し、前記第2の入
力Sの値が0であるとき、出力Yに値V+E+Cを出力
し、前記第2の入力Sの値が1であるとき、出力Yに値
V−E−Cを出力する論理回路にて構成された第2の演
算回路と第1の選択信号が有効であるときに前記定数値
K以下の任意の定数値を選択し、第1の選択信号が無効
であるときに前記第1の演算回路の第1の出力Uを選択
して前記第1のレジスタ群に出力する第1のセレクタ
と、第2の選択信号が有効であるときに前記メモリの全
出力を選択し、第2の選択信号が無効であるときに前記
第2の演算回路の出力Yを選択して前記第2のレジスタ
群に出力する第2のセレクタと、前記メモリに対するア
ドレス信号と、前記第1のレジスタ群および第2のレジ
スタ群に対する共通のレジスタ選択信号および共通のク
ロック信号と、前記第1のセレクタへの第1の選択信号
と、第2のセレクタへの第2の選択信号とを発生するタ
イミング発生回路とを有することを特徴とする補正波形
発生装置。 - 【請求項3】 0または正の整数値をとるM種類の原補
正波形を、クロック信号を時間基準として波形の開始点
よりKクロック信号ごとに各々標本化した第0ブロック
ないし第Nブロックの一連のM組の補正値に対し、前記
第0ブロックの補正値は、それぞれの値を1ワードのデ
ータとしてM組の補正値をそのままメモリに記憶し、第
1ブロックないし第Nブロックの補正値は、直前のブロ
ックの補正値のそれぞれに対する変化量Dを、定数値
K、1また−1の値をとる変数p、整数値をとる変数
E、および整数値をとる変数Aにより、D=p(EK+
A)なる式で表現し、変数pの符号を示す1ビットの変
数S、および前記変数Eおよび前記変数Aの3変数をM
組それぞれに1ワードのデータに結合し、M組×Nブロ
ックの補正値として前記メモリに記憶することを特徴と
する請求項2記載の補正波形発生装置。 - 【請求項4】 前記第1の演算回路は、被減数入力およ
び減数入力、減算出力、繰り下げ出力とを有する減算器
と、第1および第2の入力、加算出力とを有する第1の
加算器と、入力および出力と、制御入力を有するゲート
回路とからなり、前記減算器の被減数入力を第1の演算
回路の第1の入力Aとし、減算器の減数入力を第1の演
算回路の第2の入力Wとし、前記ゲート回路の入力を第
1の演算回路の第3の入力Kとし、第1の加算器の出力
を第1の演算回路の第1の出力Uとし、前記減算器の繰
り下げ出力を第1の演算回路の第2の出力Bとし、前記
ゲート回路の出力を前記第1の加算器の第1の入力と
し、前記減算器の減算出力を第1の加算器の第2の入力
とし、減算器の繰り下げ出力を前記ゲート回路の制御入
力とし、前記第2の演算回路の第2の入力Cとなるよう
に接続したことを特徴とする請求項2記載の補正波形発
生装置。 - 【請求項5】 第2の演算回路は、第1の入力および第
2の入力と、加算出力とを有する第2の加算器と、入力
および出力とを有する2の補数器と、第1の入力および
第2の入力,出力,制御入力を有する第3のセレクタ
と、第1の入力および第2の入力、加算出力とを有する
第3の加算器とからなり、前記第2の加算器の第1の入
力を第2の演算回路の第1の入力Eとし、前記第2の加
算器の第2の入力を第2の演算回路の第2の入力Cと
し、前記第3のセレクタの制御入力を第2の演算回路の
第2の入力Sとし、前記第3の加算器の第2の入力を第
2の演算回路の第3の入力Vとし、前記第3の加算器の
加算出力を第2の演算回路の出力Yとし、前記第2の加
算器の加算出力を前記2の補数器の入力および前記第3
のセレクタの第1の入力とし、第3のセレクタの出力を
前記第3の加算器の第1の入力とし、前記2の補数器の
出力を前記第3のセレクタの第2の入力となるように接
続したことを特徴とする請求項2記載の補正波形発生装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28989995A JP3077018B2 (ja) | 1995-11-08 | 1995-11-08 | 補正波形発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28989995A JP3077018B2 (ja) | 1995-11-08 | 1995-11-08 | 補正波形発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09135364A JPH09135364A (ja) | 1997-05-20 |
JP3077018B2 true JP3077018B2 (ja) | 2000-08-14 |
Family
ID=17749218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28989995A Expired - Fee Related JP3077018B2 (ja) | 1995-11-08 | 1995-11-08 | 補正波形発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3077018B2 (ja) |
-
1995
- 1995-11-08 JP JP28989995A patent/JP3077018B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09135364A (ja) | 1997-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1067507B1 (en) | Image display | |
US6509931B1 (en) | Resolution conversion unit and apparatus having resolution conversion unit | |
CN111131740B (zh) | 一种实现任意比例缩放的vesa时序实时转换方法 | |
KR940027550A (ko) | 투사 텔레비젼에서 레지스트레이션 조정을 향상하는 보간 방법 및 장치 | |
JP3747523B2 (ja) | 画像処理装置および処理方法 | |
US5973707A (en) | Scan converting method and apparatus for raster to block and block to raster using a shared block buffer and two input/output buffers, one being raster, the other scan | |
US5307167A (en) | Digital zooming system utilizing image buffers and employing an approximated bilinear interpolation method | |
JP3077018B2 (ja) | 補正波形発生装置 | |
EP0996088B1 (en) | Method and apparatus for storage and retrieval of digital image data | |
JP3805303B2 (ja) | 画素数変換方法及び画素数変換装置 | |
JPH03284054A (ja) | 画素密度変換装置 | |
JP3091563B2 (ja) | 非線形変換装置 | |
JP2002101426A (ja) | 画像処理装置および方法、並びに記録媒体 | |
JPH04354068A (ja) | 画像データ補間方法及び装置 | |
JP4465570B2 (ja) | 画像処理装置および方法、並びに記録媒体 | |
JP2790911B2 (ja) | 直交変換演算装置 | |
JP2001109442A (ja) | 映像信号処理回路 | |
JPH06230768A (ja) | 画像メモリ装置 | |
JP3104122B2 (ja) | 補正波形発生回路 | |
JP3937418B2 (ja) | 記憶装置および記憶読み出し制御方法 | |
JPH07264395A (ja) | 画像縮小装置 | |
JP3763394B2 (ja) | 画像縮小方法およびその装置 | |
JP2820068B2 (ja) | 画像データ合成表示装置 | |
JPH0734225B2 (ja) | 画像処理装置 | |
JP3130948B2 (ja) | レジストレーション補正装置およびビデオカメラ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |