JP3676197B2 - 半導体装置および混成集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置および混成集積回路装置に関し、特に薄く軽量な半導体装置を実装基板に実装することにより、実装基板を小さくした混成集積回路装置に関するものである。
【0002】
【従来の技術】
従来、電子機器にセットされる混成集積回路装置は、例えばプリント基板、セラミック基板または金属基板の上に導電パターンが形成され、この上には、LSIまたはディスクリートTR等の能動素子、チップコンデンサ、チップ抵抗またはコイル等の受動素子が実装されて構成される。そして、前記導電パターンと前記素子が電気的に接続されて所定の機能の回路が実現されている。
【0003】
回路の一例として、図19を示した。この回路は、オーディオ回路であり、これらに示す素子は、図20の様に実装されている。
【0004】
図20に於いて、一番外側の矩形ラインは、少なくとも表面が絶縁処理された実装基板1である。そしてこの上には、Cuから成る導電パターン2が貼着されている。この導電パターン2は、外部取り出し用電極2A、配線2B、ダイパッド2C、ボンディングパッド2D、受動素子3を固着する電極4等で構成されている。
【0005】
ダイパッド2Cには、TR、ダイオード、複合素子またはLSI等がベアチップ状で、半田を介して固着されている。そしてこの固着されたチップ上の電極と前記ボンディングパッド2Dが金属細線5A、5B、5Cを介して電気的に接続されている。この金属細線は、一般に、小信号と大信号用に分類され、小信号部は約40μmφから成るAu線5Aが採用され、大信号部は約100〜300μmφのAu線またはAl線が採用されている。特に大信号は、線径が大きいため、コストの点が考慮され、150μmφのAl線5B、300μmφのAl線5Cが選択されている。
【0006】
また大電流を流すパワーTR6は、チップの温度上昇を防止するために、ダイパッド2C上のヒートシンク7に固着されている。
【0007】
そして前記外部取り出し用電極2A、ダイパッド2C、ボンディングパッド2D、電極4を回路とするため配線2Bが色々な所に延在される。また、チップの位置、配線の延在の仕方の都合で、配線同士が交差をする場合は、ジャンピング線8A、8Bが採用されている。
【0008】
【発明が解決しようとする課題】
最近では、チップのサイズが0.45×0.5mm厚さが0.25mmと非常に小さく、単価の安いものが販売されるようになってきた。しかしこのチップを半田で固着しようとすると、チップの側面に半田がすい上がり、ショートするため、混成集積回路基板に採用することができない問題があった。
【0009】
またリードフレームに半導体素子を固着したパッケージを混成集積回路基板に実装すると、このパッケージのサイズが非常に大きいため、混成集積回路基板のサイズが大きくなってしまう問題があった。
【0010】
更に、混成集積回路基板に複雑な回路を形成する場合、多層の混成集積回路基板が必要となるが、コストの面から採用が難しい問題もあった。
【0011】
以上述べたように、混成集積回路基板を採用しコストを下げようとしても、非常に小さいチップを実装できない点、組立工程が長くなる点、多層基板を採用する点等からコストの上昇を招いてしまう問題があった。
【0012】
【課題を解決するための手段】
本発明は、前述した課題に鑑みて成され、第1に、分離溝で電気的に分離された複数の導電路と、前記導電路上に固着された半導体チップと、該半導体チップを被覆し且つ前記導電路間の前記分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備え、
前記導電路の裏面の一部が露出するように前記導電路の裏面に絶縁被膜が設けられることで解決するものである。
【0013】
第2に、分離溝で電気的に分離された複数の導電路と、前記導電路上に固着された半導体チップと、該半導体チップを被覆し且つ前記導電路間の前記分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備え、
前記絶縁性樹脂の裏面よりも前記導電路の裏面の方が凹んで設けられていることを特徴とした半導体装置。
【0014】
第3に、分離溝で電気的に分離された複数の導電路と、前記導電路上に固着された半導体チップと、該半導体チップを被覆し且つ前記導電路間の前記分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備え、
前記絶縁性樹脂の裏面よりも前記導電路の裏面の方が突出して設けられることで解決するものである。
【0015】
第4に、前記導電路の裏面の一部が露出するように前記導電路の裏面に絶縁被膜が設けられることで解決するものである。
【0016】
第5に、前記導電路の側面は、湾曲構造で成ることで解決するものである。
【0017】
第6に、前記導電路上には導電被膜が設けられることで解決するものである。
【0018】
第7に、前記半導体チップは、少なくとも一つ実装されることで解決するものである。
【0019】
第8に、前記半導体チップの他に能動素子および/または受動素子が、前記導電路と電気的に接続されて内蔵され、前記能動素子および/または前記受動素子も含めて回路が形成されることで解決するものである。
【0020】
第9に、前記導電路はCu、Al、Fe−Ni合金、Cu−Alの積層体、Al−Cu−Alの積層体から成ることで解決するものである。
【0021】
第10に、前記導電被膜は、Ni、Au、AgまたはPdで成り、ひさしが形成されることで解決するものである。
【0022】
第11に、前記導電路の導電被膜と前記半導体チップ上の電極はボンディング細線または半田で接続されることで解決するものである。
【0023】
第12に、少なくとも表面が絶縁処理され、複数の電極および配線を有する実装基板と、
分離溝で電気的に分離された複数の導電路と、前記導電路上に固着された半導体チップと、該半導体チップを被覆し且つ前記導電路間の前記分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂と、前記導電路の裏面の一部が露出するように前記導電路の裏面に絶縁被膜が設けられた半導体装置とを有し、
前記導電路の裏面と前記電極とが接続手段を介して固着され、前記絶縁被膜の下層には、前記配線が延在されることで解決するものである。
【0024】
第13に、少なくとも表面が絶縁処理され、複数の電極および配線を有する実装基板と、
分離溝で電気的に分離された複数の導電路と、前記導電路上に固着された半導体チップと、該半導体チップを被覆し且つ前記導電路間の前記分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂と、前記絶縁性樹脂の裏面よりも前記導電路の裏面の方が凹んで設けられた半導体装置とを有し、
前記導電路の裏面と前記電極とが接続手段を介して固着され、前記半導体装置の裏面に前記配線が延在されることで解決するものである。
【0025】
第14に、少なくとも表面が絶縁処理され、複数の電極および配線を有する実装基板と、
分離溝で電気的に分離された複数の導電路と、前記導電路上に固着された半導体チップと、該半導体チップを被覆し且つ前記導電路間の前記分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂と、前記絶縁性樹脂の裏面よりも前記導電路の裏面の方が突出して設けられた半導体装置とを有し、
前記導電路の裏面と前記電極とが接続手段を介して固着され、前記半導体装置の裏面に前記配線が延在されることで解決するものである。
【0026】
第15に、前記導電路の裏面の一部が露出するように前記導電路の裏面に絶縁被膜が設けられることで解決するものである。
【0027】
第16に、前記導電路の側面は、湾曲構造で成ることで解決するものである。
【0028】
第17に、前記導電路上には導電被膜が設けられることで解決するものである。
【0029】
第18に、前記半導体チップの他に能動素子および/または受動素子が、前記導電路と電気的に接続されて内蔵され、前記能動素子および/または前記受動素子も含めて回路が形成されることで解決するものである。
【0030】
第19に、前記導電路はCu、Al、Fe−Ni合金、Cu−Alの積層体、Al−Cu−Alの積層体から成ることで解決するものである。
【0031】
第20に、前記導電被膜は、Ni、Au、AgまたはPdで成り、ひさしが形成されることで解決するものである。
【0032】
第21に、前記導電路の導電被膜と前記半導体チップ上の電極はボンディング細線または半田で接続されることで解決するものである。
【0033】
第22に、前記接続手段は、ロウ材、導電ボール、導電ペーストまたは異方性導電性樹脂から成ることで解決するものである。
【0034】
【0035】
【発明の実施の形態】
本発明は、半導体素子、導電路、接続手段および封止用の絶縁性樹脂の必要最小限から構成された薄型の半導体装置に関するものであり、またこの薄型の半導体装置を実装基板に採用することにより、実装基板のサイズの縮小、混成集積回路装置の製造工程の短縮、多層基板の層数の減少が実現できる混成集積回路装置に関するものである。まず半導体装置について以下に述べる。
【0036】
図1は、実装基板10に固着された薄型の半導体装置53を示すものである。また図2は、この薄型半導体装置53の実装構造について、3タイプを説明するものである。また図3は、この薄型半導体装置53や回路素子を実装基板10に実装し、混成集積回路装置13としたものを説明するものである。更には、図4〜図9は、この半導体装置の製造方法を説明するものであり、図10〜図18は、右側の回路に基づき形成された半導体装置を説明するものであり、図19は、実装基板10に構成された回路を説明するものである。
半導体装置53Aを説明する第1の実施の形態
まず第1の半導体装置53Aの具体的な構造を図9Aを参照しながら説明する。この半導体装置53Aは、絶縁性樹脂50に埋め込まれた導電路51A〜51Cを有し、前記導電路51A上には半導体チップ52Aが固着され、また必要によっては導電路51B、51C上に受動素子52Bが固着される。そして、前記絶縁性樹脂50で導電路51A〜51Cを支持して構成されている。
【0037】
本構造は、半導体チップ52A、受動素子および/または能動素子から成る回路素子52B、複数の導電路51A、51B、51Cと、この導電路51A、51B、51Cを埋め込む絶縁性樹脂50の3つの材料で構成され、導電路51間には、この絶縁性樹脂50で充填された分離溝54が設けられる。そして絶縁性樹脂50により前記導電路51A〜51Cが支持されている。
【0038】
絶縁性樹脂としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。また導電路51としては、Cuを主材料とした導電箔、Alを主材料とした導電箔、またはFe−Ni等の合金から成る導電箔、Al−Cuの積層板、またはAl−Cu−Alの積層板等を用いることができる。特にAl−Cu−Alは、反りに対して強い構造である。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発する導電材、または分離溝54をプレスで形成できる比較的軟らかい物質が好ましい。
【0039】
また半導体素子52A、回路素子52Bの接続手段は、金属細線55A、ロウ材から成る導電ボール、扁平する導電ボール、半田等のロウ材55B、Agペースト等の導電ペースト55C、導電被膜または異方性導電性樹脂等である。これら接続手段は、半導体素子や回路素子52の種類、実装形態で選択される。例えば、ベアの半導体チップであれば、表面の電極と導電路51Bとの接続は、金属細線55Aが選択され、CSP、SMDであれば半田ボールや半田バンプが選択される。またチップ抵抗、チップコンデンサは、半田55Bが選択される。CSPの様にフェイスダウンで実装されると、金属細線の上方向、横方向の飛び出しが無くなり、実質チップサイズのパッケージが可能となる。
【0040】
また半導体素子52Aと導電路51Aとの固着は、導電被膜が採用される。ここでこの導電被膜は、少なくとも一層あればよい。
【0041】
この導電被膜として考えられる材料は、Ag、Au、Pt、Pdまたはロウ材等であり、蒸着、スパッタリング、CVD等の低真空、または高真空下の被着、メッキ、焼結または塗布等により被覆される。
【0042】
例えばAgは、Auと接着するし、ロウ材とも接着する。よってチップ裏面にAu被膜が被覆されていれば、そのままAg被膜、Au被膜、半田被膜を導電路51Aに被覆することによって半導体チップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。ここで、前記導電被膜は複数層に積層された導電被膜の最上層に形成されても良い。例えば、Cuの導電路51Aの上には、Ni被膜、Au被膜の二層が順に被着されたもの、Ni被膜、Cu被膜、半田被膜の三層が順に被着されたもの、Ag被膜、Ni被膜の二層が順に被覆されたものが形成できる。尚、これら導電被膜の種類、積層構造は、これ以外にも多数あるが、ここでは省略をする。
【0043】
本半導体装置53Aは、導電路51を封止樹脂である絶縁性樹脂50で支持しているため、導電路を貼り合わせ支持する支持基板が不要となり、導電路51、素子52および絶縁性樹脂50で構成される。この構成は、本発明の特徴である。従来の回路装置の導電路は、支持基板(プリント基板、セラミック基板またはフレキシブルシート)で支持されて貼り合わされていたり、リードフレームで支持されているため、本来不要である構成が付加されている。しかし、本半導体装置は、必要最小限の要素で構成され、支持基板を不要とでき、その分、薄型で安価となる特徴を有する。
【0044】
また前記構成の他に、回路素子52を被覆し且つ前記導電路51間の前記分離溝54に充填されて一体に支持する絶縁性樹脂50を有している。
【0045】
この導電路51間は、分離溝54となり、ここに絶縁性樹脂50が充填されることで、お互いの絶縁がはかれるメリットを有する。
【0046】
また、素子52を被覆し且つ導電路51間の分離溝54に充填され導電路51の裏面を露出して一体に支持する絶縁性樹脂50を有している。
【0047】
この導電路の裏面を露出する点は、本発明の特徴の一つである。導電路の裏面が外部との接続に供することができ、支持基板を採用したプリント基板に於いて採用されているスルーホールを不要にできる特徴を有する。
【0048】
しかも半導体素子52Aがロウ材、Au、Ag等の導電被膜を介して直接固着されている場合、導電路51の裏面が露出されてため、半導体素子52Aから発生する熱を導電路51Aを介して実装基板に伝えることができる。特に放熱により、駆動電流の上昇等の特性改善が可能となる半導体チップに有効である。これは、本半導体装置53Aのポイントであり、これについては、後述する。
【0049】
また本半導体装置53Aは、分離溝54と導電路51の裏面は、実質一致している構造となっている。本構造は、本発明の特徴であり、導電路51の裏面には段差が設けられないため、半導体装置53をそのまま水平に移動できる特徴を有する。
【0050】
また本発明は、実装基板と多層構造を実現するために、半田レジスト等の絶縁被膜RFを塗布している。そして、導電路51の一部を露出させることにより、半導体装置53Aの裏面に実装基板10の配線を延在させている。本半導体装置が、実装基板10に固着されることで、導電路51、金属細線55Aが従来のジャンピングワイヤへとして働き、多層構造を実現している。これについては後述する。
半導体装置53Bを説明する第2の実施の形態
図9Bに示す半導体装置53Bは、導電路51の裏面構造が、図9Aに示す半導体装置51Aと異なり、それ以外は、実質同一である。ここでは、この異なる部分を説明する。
【0051】
図からも判るように、導電路51の裏面は、絶縁性樹脂50の裏面(分離溝54に充填された絶縁性樹脂50の裏面)よりも凹んでいる。この構造にすることにより、多層配線が可能となる。詳細は、後述する。
半導体装置53Cを説明する第3の実施の形態
図9Cに示す半導体装置53Cは、導電路51の裏面構造が、図9A、図9Bに示す半導体装置51A、51Bと異なり、それ以外は、実質同一である。ここでは、この異なる部分を説明する。
【0052】
図からも判るように、導電路51の裏面は、絶縁性樹脂50の裏面(分離溝54に充填された絶縁性樹脂50の裏面)よりも突出している。この構造にすることにより、多層配線が可能となる。詳細は、後述する。
半導体装置53A〜53Cの製造方法を説明する第4の実施の形態
次に図4〜図9を使って半導体装置53の製造方法について説明する。
【0053】
まず図4の如く、シート状の導電箔60を用意する。この導電箔60は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Niの合金から成る導電箔、Al−Cuの積層体、Al−Cu−Alの積層体等が採用される。
【0054】
導電箔の厚さは、後のエッチングを考慮すると35μm〜300μm程度が好ましく、ここでは70μm(2オンス)の銅箔を採用した。しかし300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔60の厚みよりも浅い分離溝61が形成できればよい。
【0055】
尚、シート状の導電箔60は、所定の幅でロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた導電箔が用意され、後述する各工程に搬送されても良い。(以上図4を参照)
続いて、少なくとも導電路51となる領域を除いた導電箔60を、導電箔60の厚みよりも薄く除去する工程がある。
【0056】
まず、Cu箔60の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電路51となる領域を除いた導電箔60が露出するようにホトレジストPRをパターニングする(以上図5を参照)。そして、前記ホトレジストPRを介してエッチングすればよい(以上図6を参照)。
【0057】
エッチングにより形成された分離溝61の深さは、例えば50μmであり、その側面は、粗面となるため絶縁性樹脂50との接着性が向上される。
【0058】
またこの分離溝61の側壁は、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。またプレスで形成しても良い。ウェットエッチングの場合エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は、図6Bに示すように湾曲構造になる。
【0059】
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Cuを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
【0060】
またレーザでは、直接レーザ光を当てて分離溝を形成でき、この場合は、どちらかといえば分離溝61の側面はストレートに形成される。
【0061】
またダイシングでは、曲折した複雑なパターンを形成することは不可能であるが、格子状の分離溝を形成することは可能である。
【0062】
尚、図6に於いて、ホトレジストPRの代わりにエッチング液に対して耐食性のある導電被膜を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ni、Ag、Au、PtまたはPd等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
【0063】
例えばAg被膜は、Auと接着するし、ロウ材とも接着する。よってチップ裏面にAu被膜が被覆されていれば、そのまま導電路51上のAg被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。またAgの導電被膜にはAu細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。(以上図6を参照)
続いて、図7の如く、分離溝61が形成された導電箔60に回路素子52を電気的に接続して実装する工程がある。
【0064】
回路素子52としては、トランジスタ、ダイオード、ICチップ等の半導体素子52A、チップコンデンサ、チップ抵抗等の受動素子52Bである。また厚みが厚くはなるが、CSP、BGA、SMD等のフェイスダウン型の半導体素子も実装できる。
【0065】
ここでは、ベアの半導体チップとしてトランジスタチップ52Aが導電路51Aにダイボンディングされ、エミッタ電極と導電路51B、ベース電極と導電路51Bが、熱圧着によるボールボンディングあるいは超音波によるウェッヂボンディング等で固着された金属細線55Aを介して接続される。また52Bは、チップコンデンサ等の受動素子および/または能動素子であり、ここではチップコンデンサを採用し、半田等のロウ材または導電ペースト55Bで固着される。(以上図7を参照)
更に、図8に示すように、前記導電箔60および分離溝61に絶縁性樹脂50を付着する工程がある。これは、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0066】
本実施の形態では、導電箔60表面に被覆された絶縁性樹脂の厚さは、回路素子の最頂部から約100μm程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
【0067】
本工程の特徴は、絶縁性樹脂50を被覆するまでは、導電路51となる導電箔60が支持基板となることである。例えばプリント基板やフレキシブルシートを採用したCSPでは、本来必要としない支持基板(プリント基板やフレキシブルシート)を採用して導電路を形成しているが、本発明では、支持基板となる導電箔60は、導電路として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【0068】
また分離溝61は、導電箔の厚みよりも浅く形成されているため、導電箔60が導電路51として個々に分離されていない。従ってシート状の導電箔60として一体で、回路素子の実装からダイシングまで取り扱え、特に絶縁性樹脂をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。更には、シート状のCu箔にモールドされるため、樹脂バリが発生しないメリットも有する。(以上図8を参照)
続いて、導電箔60の裏面を化学的および/または物理的に除き、導電路51として分離する工程がある。ここでこの除く工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【0069】
実験では研磨装置または研削装置により全面を30μm程度削り、分離溝61から絶縁性樹脂50を露出させている。この露出される面を図8では点線で示す。また、実装基板上の配線を延在させるために、半導体素子53Aの裏面に、絶縁被膜RFを形成しているものが図9Aである。その結果、約40μmの厚さの導電路51として分離される。
【0070】
また図9Bの様に、絶縁性樹脂50が露出し、導電路51の裏面が絶縁性樹脂50の裏面よりも凹む構造を採用する場合、導電箔60を全面エッチングしても良い。
【0071】
更には、図9Cの場合、導電路の一部が露出するように、耐エッチングマスクを導電路の裏面に形成し、エッチングしても良い。この場合、導電路51は、絶縁性樹脂50の裏面よりも突出される。
【0072】
どちらの構造であっても、絶縁性樹脂50から導電路51の裏面が露出する構造となる。そして分離溝61が削られ、分離溝54となる。(以上図9参照)
最後に、必要によって露出した導電路51に半田等の導電材を被着し、更には実装基板の多層構造が考慮されて、必要により半導体装置53の裏面に絶縁性樹脂が被覆され、半導体装置として完成する。
【0073】
尚、導電路51の裏面に導電被膜を被着する場合、図4の導電箔の裏面に、前もって導電被膜を形成しても良い。この場合、導電路に対応する部分を選択的に被着すれば良い。被着方法は、例えばメッキである。またこの導電被膜は、エッチングに対して耐性がある材料がよい。またこの導電被膜またはホトレジストを採用した場合、研磨をせずにエッチングだけで導電路51として分離でき、図9Cの構造を実現できる。
【0074】
尚、本製造方法では、導電箔60に半導体チップとチップコンデンサが実装されているだけであるが、これを1単位としてマトリックス状に配置しても良い。
【0075】
また能動素子(半導体チップ)としてトランジスタ、ダイオード、ICまたはLSIを1つ実装しディスクリート型として形成しても良い。(図13〜図14を参照)
また前記能動素子を複数個実装し、複合型の半導体装置としても良い。(図11、図12、図14を参照)
更には、能動素子(半導体チップ)としてトランジスタ、ダイオード、ICまたはLSI、受動素子としてチップ抵抗、チップコンデンサを実装し、導電路として配線も形成することでハイブリッドIC型として構成しても良い。(図10、図12、図16、図17、図18を参照)
そしてマトリックス状に配置した場合、導電路が分離された後に、ダイシング装置で個々に分離される。
【0076】
以上の製造方法によって、絶縁性樹脂50に導電路51が埋め込まれ、絶縁性樹脂50の裏面と導電路51の裏面が実質一致する平坦な半導体装置53が実現できる。
【0077】
本製造方法は、絶縁性樹脂50を支持基板として活用し導電路51の分離作業ができる特徴を有する。絶縁性樹脂50は、導電路51を埋め込む材料として必要な材料であり、不要な支持基板を必要としない。従って、最小限の材料で製造でき、コストの低減が実現できる特徴を有する。またダイシングラインの所は、導電箔が無いため、ブレードの目詰まりを防止することができる。更には、セラミック基板を採用したパッケージをモールドしダイシングするとブレードの破壊、摩耗が激しいが、本発明では、樹脂のみをダイシングするため、ブレードの寿命を長くできるメリットを有する。
【0078】
尚、導電路51表面から上に形成される絶縁性樹脂の厚さは、絶縁性樹脂の付着の時に調整できる。従って実装される回路素子により違ってくるが、半導体素子53としての厚さは、厚くも薄くもできる特徴を有する。ここでは、400μm厚の絶縁性樹脂50に40μmの導電路51と半導体素子が埋め込まれた半導体装置になる。
混成集積回路装置の構造を説明する第5の実施の形態
続いて本発明の混成集積回路装置について図1および図2を参照しながら説明する。図1は混成集積回路装置の平面図であり、図1のA−A線における断面図が図2である。尚、図9Aの半導体装置53A、図9Bの半導体装置53Bおよび図9Cの半導体装置53Cを実装基板10に固着した構造を、図2A、図2Bおよび図2Cに示す。
【0079】
まず実装基板10について説明する。前述した半導体装置53を実装する実装基板10としては、プリント基板、セラミック基板、フレキシブルシート基板または金属基板が考えられる。この実装基板10は、表面に導電パターン21が形成されるため、電気的絶縁が考慮されて、少なくとも基板の表面が絶縁処理されている。プリント基板、セラミック基板、フレキシブルシート基板は、基板自身が絶縁材料で構成されているため、そのまま表面に導電パターン21を形成すれば良い。しかし金属基板の場合は、少なくとも表面に絶縁材料が被着され、この上に導電パターン21が被着されている。尚、本実施の形態では、実装基板10に形成された導電パターンを導電パターン21とし、半導体装置53の絶縁性樹脂50で支持された導電パターンを導電路51として区別して説明している。
【0080】
図3からも判るように、導電パターン21の中には、ダイパッド21A、配線21B、ボンディングパッド21C、チップ抵抗23、チップコンデンサ24を固着する電極21D、本半導体装置53を固着する電極21E(尚図3では判別しにくい為、図1、図2に示す。)、更には必要により設けられる外部接続電極21Fが設けられる。尚、本半導体装置53を固着する電極21E、これと一体の配線21Bは、図1に於いて、太い実線で示した。
【0081】
一方、半導体装置53に於いて、絶縁性樹脂50で支持される導電路51の中には、半導体チップ52Aを固着した導電路51A、ボンディングパッドと成る導電路51B、導電路51A、51Bと一体で設けられた配線となる導電路51Eがある。
【0082】
また図1の楕円形の部分は、半導体装置53の裏面に於いて、実装基板10上の電極21Eと電気的に接続されるコンタクト部24を示すものである。そしてこのコンタクト部24と図2A〜図2Cに示す裏面構造により、半導体装置53裏面に、実装基板10の配線21Bが延在できるように成っている。
【0083】
尚、半導体装置53の構造は、第1の実施の形態〜第4の実施の形態で説明しているので、詳しい説明は省略する。
図2Aに示す半導体装置53Aの裏面構造
本半導体装置53Aの裏面には、絶縁被膜RFが設けられ、この絶縁被膜RFを介して前記コンタクト部24が露出されているものである。本半導体装置53は、図8からも判るように、本来全ての導電路が裏面から露出する構造であるが、絶縁被膜RFを採用することにより、導電路51をカバーすることができる。
【0084】
よって、実装基板10に形成された配線21Bを半導体装置53の裏面に延在させることができる特徴を有する。
【0085】
本発明の第1の特徴は、半導体装置53として絶縁性樹脂50に封止され、半導体チップ52Aが固着された導電路51Aが、実装基板10上の導電路21と固着されることにある。
【0086】
図2の断面図からも明らかなように、半導体チップ52Aに発生した熱は、導電路51Aを介して実装基板10上の導電路21Eに放熱される。導電路21Eは、導電材で熱伝導に優れるために、半導体チップ52Aの熱を実装基板10側に伝えることができる。また金属細線55Aに伝わる熱も直方体の比較的サイズの大きい導電路51Bを介して導電路に伝えることができる。これら導電路21は、配線21Bと一体でなり、熱は配線21Bを介して外部雰囲気に放出される。従って、半導体チップ10の温度上昇を防止することができ、半導体チップの温度上昇を抑制できる分、駆動電流の増大を可能とする。
【0087】
特に実装基板10が金属基板で構成されると、導電路21を介して半導体チップ52Aの熱を金属基板に伝えることができる。この金属基板は、大きなヒートシンクとして、また放熱板として働き、前述した他の実装基板よりも更に半導体チップの温度上昇を防止することができる。
【0088】
金属基板の場合、導電路間の短絡が考慮されて表面に絶縁材料が施され、材料としては、無機物、有機物が考えられる。ここでは、エポキシ樹脂、ポリイミド樹脂等が採用される。この材料は、30〜300μmと薄く形成されるため、比較的熱抵抗を小さくできるが、更に、絶縁性樹脂の中にシリカ、アルミナ等のフィラーを混ぜ合わせることで更に熱抵抗を小さくすることができる。
【0089】
第2の特徴は、絶縁被膜RFにある。前述したコンタクト部24が露出するように絶縁被膜RFを被覆することにより、半導体装置53Aの下に配線21Bを延在させることができる。よって半導体装置53Aの導電路51、金属細線55Aも利用することにより、多層配線構造が実現でき、実装基板10上の配線を簡略化できる。図20に示す従来のハイブリッドICと図3に示すハイブリッドICは、その基板サイズが同じで設計されている。それぞれのパターンを比較すると、本発明のハイブリッドICの方が配線パターンの間隔が粗となり、細かなパターンが少なくなっている。これは、半導体装置53側の導電路51が、絶縁被膜RFの開口部を介して実装基板10上の導電パターン21と接続され、それ以外は絶縁被膜RFで覆われているからである。この導電路は、配線としても形成できるため、クロスオーバーが可能となり、金属細線と一緒に多層構造を実現している。よって実装基板に素子を実装する工程に於いて、前もって半導体装置を用意すれば、実装基板上で採用されるクロスオーバー用のボンディング回数も減少できる特徴を有する。更に実装基板上で、交差を回避するための複雑な配線パターンも減らせる特徴を有する。
【0090】
更に第3の特徴は、金属細線にあり、ボンデイング工程を減らせる特徴を有する。図20のハイブリッドICでは、小信号を扱う半導体素子、大信号を扱う半導体素子に分け、金属細線の線径を使い分けている。つまり小信号を扱う半導体素子用の金属細線は、細い実線で示され、40μmのAu線を採用している。そしてこのAu細線は、ボールボンデイングされている。また大信号を扱う半導体素子用の金属細線は、太線で示され、100μm〜300μmのAl線を採用している。ここでは、パワーMOSのゲート電極用、ジャンピング線として150μmのAl線を採用し、パワーMOSのソース電極、パワートランジスタのベース、エミッタ電極およびジャンピング線として300μmのAl線が採用されている。そしてこれらAl線は、スティッチボンドされている。尚、Al線の代わりAu線を採用しても良い。
【0091】
本発明は、Au線が接続された半導体素子、Au線が接続されるボンディングパッド、ボンディングパッドと一体で延在される配線51E、およびダイパッドを絶縁性樹脂50で一体で封止してなる半導体装置に特徴を有する。
【0092】
このAuの金属細線を採用した半導体素子は、全て半導体装置53として用意しておくことにより、実装基板10上でのAuのボンデイングは不要となり、ボンディング工程を削減することができるメリットを有する。更にはこの半導体素子を含めた回路素子の実装回数も大幅に減らすことができる。また従来では前記3種類の金属細線を採用することにより、3種類のボンダーを用意し、それぞれのボンダーでボンディングする必要があったが、本発明では、Au線のボンダーを省略できるメリットを有する。よって、設備の簡略化も図れ、しかも実装基板は、2種類のボンダーに載せるだけですみ、工程の簡略化が図れる。
【0093】
特に、半導体装置は、ディスクリート素子としても、複合素子としても、更にはハイブリッドICとしても形成可能であり、理論的には、全ての回路素子を半導体装置として組み込むことができ、実装基板上への素子固着数を大幅に減らすことができる。
【0094】
第5の特徴は、0.45×0.5厚み0.25mm等の小さな半導体素子を採用することができ、コストの低減が可能となる。
【0095】
従来例でも説明したように、値段の安い小さいチップを採用しようとしても、従来では、0.45×0.5mm、厚さ0.25mmの様な小さいチップでは、チップの側面に半田が吹上がりショートする問題があった。
【0096】
しかし本発明では、半導体チップ52A裏面にAu被膜(例えばバンプ)を被着し、このバンプを介して導電路51と半導体チップ52Aを固着し、半導体装置53として完成してから実装基板10に固着している。従って半田を使用して本半導体装置53を固着しても、半導体チップ52Aの側面は絶縁性樹脂50で被覆されているため、前述したショートの問題が無くなり、サイズの小さい半導体チップを採用できるようになった。
図2Bに示す半導体装置53Bの裏面構造
本半導体装置53Bは、図2Aの半導体素子53Aと実質同一であり、異なる点は、半導体装置53Bの裏面に露出する導電路51が絶縁性樹脂50よりも凹んでいることである。
【0097】
本発明の特徴は、前記導電路51の凹みにある。この凹みのために、半導体装置53Bの導電路51と前記実装基板10側の導電パターン21は、所望の間隔を持つことことができる。従って半導体装置53Aと同様に、半導体装置53Bの下に配線21Bを延在させることができる。よって半導体装置53Bの導電路51、金属細線55Aも利用することにより、多層配線構造が実現でき、実装基板10上の配線を簡略化できる。
【0098】
尚、半導体装置53Aと同様に裏面に絶縁被膜RFを被覆しても良い。
図2Cに示す半導体装置53Cの裏面構造
本半導体装置53Cは、図2A、図2Bの半導体素子53A、53Bと実質同一であり、異なる点は、半導体装置53Bの裏面に露出する導電路51が絶縁性樹脂50よりも突出している点である。
【0099】
本発明の特徴は、前記導電路51の突出にある。この突出構造は、半導体装置53Cの導電路51と前記実装基板10側の導電パターン21に、所望の間隔を設けることができる。従って半導体装置53A、53Bと同様に、半導体装置53Cの下に配線21Bを延在させることができる。よって半導体装置53Cの導電路51、金属細線55Aも利用することにより、多層配線構造が実現でき、実装基板10上の配線を簡略化できる。
【0100】
尚、半導体装置53Aと同様に裏面に絶縁被膜RFを被覆しても良い。
続いて、図19を採用しながら本混成集積回路装置に採用した回路、およびこの回路の中で半導体装置として構成された部分について図10〜図18を参照して説明する。
【0101】
図19は、オーディオ回路であり、左からAudio Amp 1ch回路部、Audio Amp 2ch回路部、切り替え電源回路を太い一点鎖線で囲んで示す。
【0102】
またそれぞれの回路部には、実線で囲まれた回路が半導体装置として形成されている。 まずAudio Amp 1ch回路部では、3種類の半導体装置と、2ch回路部と一体となった2つの半導体装置が用意されている。
【0103】
第1の半導体装置30Aは、図19に示すように、TR1、TR2で成るカレントミラー回路とTR3、TR4から成る差動回路が一体となって構成されている。この半導体装置30Aは、図10に示されている。ここでは、0.55×0.55×0.24mmのトランジスタチップを4つ採用し、Au細線でボンデイングしている。尚、半導体装置30Aのサイズは、2.9×2.9×0.5mmである。
【0104】
また点線で示す、コンタクト部は、0.3mmφである。尚図に示す数字は、端子番号であり、B、Eは、ベース、エミッタを示す。これらは、図11以降も同様である。
【0105】
第2の半導体装置31Aは、図19のTR6、D2でプリドライバー回路の一部を構成して成る。プリドライバー回路は、TR6、D2、R3、R8で構成され、出力段のTR9、TR10を駆動させるものである。この半導体装置31Aは、図11に示され、ダイオードD2は、2つのTRが1チップで構成された半導体チップを採用しベース・エミッタ間のPN接合を利用して形成している。ここでD2は、0.75×0.75×0.145mm、TR6は、0.55×0.55×0.24mmのチップサイズであり、半導体装置31Aの外形は、2.1×2.5×0.5mmである。
【0106】
第3の半導体装置32Aは、電源電圧の変動に対して、差動回路に安定した電流を流すための差動定電流回路を構成し、図19のTR5、TR15、D1で構成されている。尚、D1は、差動回路およびプリドライバー回路の定電流バイアスダイオードである。この半導体装置32Aは、図12に示され、TR5、TR15は、0.55×0.55×0.24mm、D1は、0.75×0.75×0.145mmのサイズであり、半導体装置32Aの外形は、2.1×3.9×0.5mmである。
【0107】
第4の半導体装置33Aは、図19に示す温度補償トランジスタTR8であり、実装基板の温度変動に対して、アイドリング電流を補償するものである。このTR8は、図13に示した1チップ半導体素子(0.75×0.75×0.145)で構成される。これを半導体装置33Aとして形成すると、外形は、2.3×1.6×0.5mmである。
【0108】
第5の半導体装置34Aは、図19のTR7、R6、R7で構成されるプリドライバー定電流回路のTR7と、Audio Amp 2ch回路部のプリドライバー定電流回路を構成するTR17の2チップが1パッケージになったものである。この半導体装置34Aは、図14に示すように、単品のトランジスタ(0.55×0.55×0.24mm)が2連となったもので、外形は、2.3×3.4×0.5mmである。
【0109】
尚、2連の半導体装置34Aは、個別に構成されても良い。この場合、図15に示す1チップだけが封止された半導体装置35を採用する。この半導体装置35の外形は2.3×1.6×0.5mmである。
【0110】
また図19に示す30B、31B、33Bは、30A、31A、33Aと同一回路であるため説明は省略する。
【0111】
尚TR9、TR10は、出力段パワートランジスタで、R1、C1およびC2は、異常発振防止用の素子である。
一方、図19の右側に示す切り替え電源回路部は、TR41、TR51、R41、R43、R51、R53で構成される電源電圧切り替え回路、TR43、TR53、R40、R42、R50、R52で構成される電源電圧切り替え用コンパレータ、ダイオードD45、D55、C43、C53で構成される高周波補正回路、ダイオードD42、D43、D52、D53で構成される整流用ダイオード等で構成される。
【0112】
第6の半導体装置36は、図19の電源回路に於いて、ダイオードD42、D43およびツェナーダイオードD45が1パッケージに成ったものである。半導体装置として実装される半導体チップは、TRチップで構成され、ベース−コレクタ間のPN接合でダイオードD42、D43を構成している。また図16に於いて、点線で囲まれたTRとツェナーダイオードが1チップで実装され、D45は、この素子のツェナーダイオードを利用している。また、ツェナーダイオードの温度上昇による電圧低下を補償するために、一緒に内蔵されたTRのベース−エミッタ間ダイオードを利用している。
尚、ツェナー付きのTRの外形は、0.6×0.6×0.24、他のTRの外形は、0.35×0.35×0.24である。そしてこれらが封止されたパッケージの外形は、1.9×4.4×0.5mmである。
【0113】
第7の半導体装置37は、図19の電源回路に於いて、ダイオードD52、D53およびツェナーダイオードD55が1パッケージに成ったものである。半導体装置として実装される半導体チップは、D53とD52に対応するトランジスタがPNP型であり、若干構造が異なるものの、実装形態は実質同じである。
図18の第8の半導体装置38は、図16、図17の回路と、TR43、TR53が1パッケージに成ったものである。尚、これらが封止されたパッケージの外形は、4×5.7×0.5mmである。そしてこの半導体装置38が、図1の半導体装置53として実装されている。
以上説明したように、本半導体装置は、TRを1つ実装したディスクリート型、またはTRを複数実装して所望の回路を構成したハイブリッドIC型で構成できる。ここでは、TRのみで構成したが、IC、LSI、システムLSI、受動素子も含めて複数の素子が実装されても良い。実験では、5×5.7×0.5mmが最大であるが、これよりも大きいサイズでも良い。またこの半導体装置は、あたかも半導体素子が埋め込まれた半導体装置として活用でき、裏面に素子を実装することも可能である。
これらの半導体装置を実装基板10に実装したものが、図3に示され、配線パターンがて簡略化されている。
【0114】
図21は、本発明の半導体装置を採用することにより、どのくらいサイズが小さくなるか説明するものである。図に示す写真は、同倍率であり、左からリードフレームを採用した単品SMD、リードフレームを採用した複合SMD更に本発明の半導体装置を示すものである。単品SMDは、1個のTRが、複合TRは、2つのTRがモールドされている。本発明の半導体装置は、図10に示す半導体装置30Aであり、4個のTRが封止されている。図からも明らかなように、複合SMDの二倍の素子が封止されているにもかかわらず、本半導体装置のサイズは、リードフレームも含めた複合SMDよりもやや大きいだけである。尚1個のTRが封止された図15の半導体装置35を一番右側に示した。これからも判るように、本発明によって小型・薄型の半導体装置が実現でき、携帯用の電子機器に最適である。
【0115】
【発明の効果】
以上の説明から明らかなように、本発明では、半導体装置の裏面に絶縁性樹脂を被覆したり、裏面の導電路を凹ましたり、更には突出させることで、半導体装置の裏面に実装基板に設けられた配線を延在させることができる。よって、半導体装置の導電路、金属細線および実装基板上の配線で多層構造を実現することができる。よって、実装基板として高価な多層基板を採用することなく、電子回路を構成することができる。また従来では、2、3、4層…の多層基板を採用することもあるが、この半導体装置を採用することにより、層数を減らすことができる。
【0116】
また半導体素子、導電路および絶縁性樹脂の必要最小限で構成された薄型・軽量の回路装置を採用し、しかも前記半導体素子裏面が固着された導電路が絶縁性樹脂から露出しているために、実装基板側の導電路と固着できる混成集積回路装置を提供できる。
【0117】
そのため、内蔵の回路素子の熱を実装基板側に放熱させることができ、しかも薄くてより軽量の混成集積回路装置を提供できる。、
また導電路の側面が湾曲構造であるため、回路装置全体が発熱しても導電路の抜け、反りを抑止することができる。しかも混成集積回路装置として優れた放熱構造を有しているため、回路装置自身の温度上昇を抑制でき、更に導電路の抜け、反りを防止することができる。従って薄型・軽量の回路装置が実装された混成集積回路装置全体の信頼性を向上させることができる。
【0118】
更には、実装基板として金属基板を採用すれば、実装される回路装置の発熱を抑止でき、より駆動電流を流せる混成集積回路装置を提供できる。
【図面の簡単な説明】
【図1】本発明の半導体装置を説明する図である。
【図2】本発明の半導体装置を説明する断面図である。
【図3】本半導体装置を実装した混成集積回路装置を説明する図である。
【図4】本発明の半導体装置の製造方法を説明する図である。
【図5】本発明の半導体装置の製造方法を説明する図である。
【図6】本発明の半導体装置の製造方法を説明する図である。
【図7】本発明の半導体装置の製造方法を説明する図である。
【図8】本発明の半導体装置の製造方法を説明する図である。
【図9】本発明の半導体装置の製造方法を説明する図である。
【図10】本発明の半導体装置を説明する図である。
【図11】本発明の半導体装置を説明する図である。
【図12】本発明の半導体装置を説明する図である。
【図13】本発明の半導体装置を説明する図である。
【図14】本発明の半導体装置を説明する図である。
【図15】本発明の半導体装置を説明する図である。
【図16】本発明の半導体装置を説明する図である。
【図17】本発明の半導体装置を説明する図である。
【図18】本発明の半導体装置を説明する図である。
【図19】本混成集積回路装置に実装される回路の一例を説明する図である。
【図20】従来の混成集積回路装置を説明する図である。
【図21】従来の半導体装置と本発明の半導体装置を比較した図である。
【符号の説明】
10 実装基板
21 導電パターン
21B 配線
53 半導体装置
Claims (9)
- 表面に複数の電極および配線を有する実装基板上に半導体装置が載置され、前記実装基板の前記電極と前記半導体装置の裏面から露出する導電路とが接続手段を介して電気的に接続された混成集積回路装置において、
前記半導体装置は、複数の導電路と、前記導電路と電気的に接続された半導体チップと、前記半導体チップおよび前記導電路を被覆し、前記導電路の裏面を露出して一体に支持する絶縁性樹脂と、前記導電路の裏面および前記絶縁性樹脂の裏面を選択的に被覆する絶縁被膜とを具備し、
前記導電路の裏面は前記絶縁性樹脂の裏面よりも内側に形成され、前記配線が前記絶縁被膜に被覆された前記導電路と前記実装基板との間に形成された空間を延在し、前記配線と前記導電路とが交差することを特徴とする混成集積回路装置。 - 前記導電路の側面は、湾曲構造で成ることを特徴する請求項1記載の混成集積回路装置。
- 前記導電路上には導電被膜が設けられることを特徴とする請求項1記載の混成集積回路装置。
- 前記半導体チップの他に能動素子および/または受動素子が、前記導電路と電気的に接続されて内蔵され、前記能動素子および/または前記受動素子も含めて回路が形成されることを特徴する請求項1記載の混成集積回路装置。
- 前記導電路はCu、Al、Fe−Ni合金、Cu−Alの積層体、Al−Cu−Alの積層体から成ることを特徴とする請求項1記載の混成集積回路装置。
- 前記導電被膜は、Ni、Au、AgまたはPdで成り、ひさしが形成されることを特徴とする請求項3記載の混成集積回路装置。
- 前記導電路の導電被膜と前記半導体チップはボンディング細線で接続されることを特徴とする請求項3記載の混成集積回路装置。
- 前記接続手段は、ロウ材、導電ボール、導電ペーストまたは異方性導電性樹脂から成ることを特徴とする請求項1記載の混成集積回路装置。
- 前記導電路は、前記半導体装置側に形成される配線として形成され、前記混成集積回路装置側に設けられた配線とクロスオーバーされることを特徴とする請求項1記載の混成集積回路装置。
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