JP2001274312A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2001274312A
JP2001274312A JP2000088829A JP2000088829A JP2001274312A JP 2001274312 A JP2001274312 A JP 2001274312A JP 2000088829 A JP2000088829 A JP 2000088829A JP 2000088829 A JP2000088829 A JP 2000088829A JP 2001274312 A JP2001274312 A JP 2001274312A
Authority
JP
Japan
Prior art keywords
conductive
conductive path
semiconductor element
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000088829A
Other languages
English (en)
Other versions
JP3609684B2 (ja
Inventor
Noriaki Sakamoto
則明 坂本
Yoshiyuki Kobayashi
義幸 小林
Junji Sakamoto
純次 阪本
Shigeaki Mashita
茂明 真下
Katsumi Okawa
克実 大川
Eiju Maehara
栄寿 前原
Yukitsugu Takahashi
幸嗣 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2000088829A priority Critical patent/JP3609684B2/ja
Publication of JP2001274312A publication Critical patent/JP2001274312A/ja
Application granted granted Critical
Publication of JP3609684B2 publication Critical patent/JP3609684B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 プリント基板、セラミック基板、フレキシブ
ルシート等が支持基板として半導体素子が実装された半
導体装置がある。しかしこれらの支持基板は、本来必要
でなく余分な材料である。しかも支持基板の厚みが、半
導体装置を大型化にする問題もあった。 【解決手段】 第１の導電路５１Ａは、半導体素子５２
Ａが低く配置できるように溝５４Ａが形成され、導電路
５１、半導体素子５２が絶縁性樹脂５０に支持されて半
導体装置が実現されている。従って金属細線５５Ａの頂
部を低くでき、半導体装置５３の厚みを薄くすることが
でき、更には溝の周囲に側壁を形成することにより半導
体素子に到達する湿気のパスも長くできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に薄型の半導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】従来、電子機器にセットされる半導体装
置は、携帯電話、携帯用のコンピューター等に採用され
るため、小型化、薄型化、軽量化が求められている。
【０００３】例えば、一般的な半導体装置として、従来
通常のトランスファーモールドで封止されたパッケージ
型半導体装置がある。この半導体装置１は、図２４のよ
うに、プリント基板ＰＳに実装される。
【０００４】またこのパッケージ型半導体装置１は、半
導体チップ２の周囲を樹脂層３で被覆し、この樹脂層３
の側部から外部接続用のリード端子４が導出されたもの
である。
【０００５】しかしこのパッケージ型半導体装置１は、
リード端子４が樹脂層３から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
【０００６】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はＣＳＰ（チップサイズパッケージ）と呼ばれる、チッ
プのサイズと同等のウェハスケールＣＳＰ、またはチッ
プサイズよりも若干大きいサイズのＣＳＰが開発されて
いる。
【０００７】図２５は、支持基板としてガラスエポキシ
基板５を採用した、チップサイズよりも若干大きいＣＳ
Ｐ６を示すものである。ここではガラスエポキシ基板５
にトランジスタチップＴが実装されたものとして説明し
ていく。
【０００８】このガラスエポキシ基板５の表面には、第
１の電極７、第２の電極８およびダイパッド９が形成さ
れ、裏面には第１の裏面電極１０と第２の裏面電極１１
が形成されている。そしてスルーホールＴＨを介して、
前記第１の電極７と第１の裏面電極１０が、第２の電極
８と第２の裏面電極１１が電気的に接続されている。ま
たダイパッド９には前記ベアのトランジスタチップＴが
固着され、トランジスタのエミッタ電極と第１の電極７
が金属細線１２を介して接続され、トランジスタのベー
ス電極と第２の電極８が金属細線１２を介して接続され
ている。更にトランジスタチップＴを覆うようにガラス
エポキシ基板５に樹脂層１３が設けられている。
【０００９】前記ＣＳＰ６は、ガラスエポキシ基板５を
採用するが、ウェハスケールＣＳＰと違い、チップＴか
ら外部接続用の裏面電極１０、１１までの延在構造が簡
単であり、安価に製造できるメリットを有する。
【００１０】また前記ＣＳＰ６は、図２４のように、プ
リント基板ＰＳに実装される。プリント基板ＰＳには、
電気回路を構成する電極、配線が設けられ、前記ＣＳＰ
６、パッケージ型半導体装置１、チップ抵抗ＣＲまたは
チップコンデンサＣＣ等が電気的に接続されて固着され
る。
【００１１】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。
【００１２】つぎに、このＣＳＰの製造方法を図２６お
よび図２７を参照しながら説明する。尚、図２７では、
中央のガラエポ／フレキ基板と題するフロー図を参照す
る。
【００１３】まず基材（支持基板）としてガラスエポキ
シ基板５を用意し、この両面に絶縁性接着剤を介してＣ
ｕ箔２０、２１を圧着する。（以上図２６Ａを参照） 続いて、第１の電極７，第２の電極８、ダイパッド９、
第１の裏面電極１０および第２の裏面電極１１対応する
Ｃｕ箔２０、２１に耐エッチング性のレジスト２２を被
覆し、Ｃｕ箔２０、２１をパターニングする。尚、パタ
ーニングは、表と裏で別々にしても良い（以上図２６Ｂ
を参照） 続いて、ドリルやレーザを利用してスルーホールＴＨの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールＴＨを形成する。このスル
ーホールＴＨにより第１の電極７と第１の裏面電極１
０、第２の電極８と第２の裏面電極１０が電気的に接続
される。（以上図２６Ｃを参照） 更に、図面では省略をしたが、ボンデイングポストと成
る第１の電極７，第２の電極８にＮｉメッキを施すと共
に、ダイボンディングポストとなるダイパッド９にＡｕ
メッキを施し、トランジスタチップＴをダイボンディン
グする。
【００１４】最後に、トランジスタチップＴのエミッタ
電極と第１の電極７、トランジスタチップＴのベース電
極と第２の電極８を金属細線１２を介して接続し、樹脂
層１３で被覆している。（以上図２６Ｄを参照） そして必要により、ダイシングして個々の電気素子とし
て分離している。図２６では、ガラスエポキシ基板５
に、トランジスタチップＴが一つしか設けられていない
が、実際は、トランジスタチップＴがマトリックス状に
多数個設けられている。そのため、最後にダイシング装
置により個別に分離されている。
【００１５】以上の製造方法により、支持基板５を採用
したＣＳＰ型の電気素子が完成する。この製造方法は、
支持基板としてフレキシブルシートを採用しても同様で
ある。
【００１６】一方、セラミック基板を採用した製造方法
を図２７左側のフローに示す。支持基板であるセラミッ
ク基板（グリーンシート）を用意した後、スルーホール
を形成し、その後、導電ペーストを使い、表と裏の電極
を印刷し、焼結している。その後、前製造方法の樹脂層
を被覆するまでは図２６の製造方法と同じであるが、セ
ラミック基板は、非常にもろく、フレキシブルシートや
ガラスエポキシ基板と異なり、直ぐに欠けてしまうため
金型を用いたモールドができない問題がある。そのた
め、封止樹脂をポッティングし、硬化した後、封止樹脂
を平らにする研磨を施し、最後にダイシング装置を使っ
て個別分離している。
【００１７】
【発明が解決しようとする課題】図２５に於いて、トラ
ンジスタチップＴ、接続手段７〜１２および樹脂層１３
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する電気回路素子を提供す
るのは難しかった。
【００１８】また、支持基板となるガラスエポキシ基板
５は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板５を無くすことが
できなかった。しかも樹脂層とガラス基板の界面は、湿
気等が浸入しやすく耐湿性も悪い問題があった。
【００１９】また、このガラスエポキシ基板５を採用す
ることによって、コストが上昇し、更にはガラスエポキ
シ基板５が厚いために、半導体装置として厚くなり、小
型化、薄型化、軽量化に限界があった。
【００２０】更に、接続手段である金属細線１２の頂部
は、トランジスタチップＴよりも高くなり、その分半導
体装置６として厚くなってしまう問題もあった。
【００２１】またガラスエポキシ基板やセラミック基板
では必ず両面の電極を接続するスルーホール形成工程が
不可欠であり、製造工程も長くなる問題もあった。
【００２２】図２８は、ガラスエポキシ基板、セラミッ
ク基板または金属基板等に形成されたパターン図を示す
ものである。このパターンは、一般にＩＣ回路が形成さ
れており、トランジスタチップ２１、ＩＣチップ２２、
チップコンデンサ２３および／またはチップ抵抗２４が
実装されている。このトランジスタチップ２１やＩＣチ
ップ２２の周囲には、配線２５と一体となったボンディ
ングパッド２６が形成され、金属細線２８を介してチッ
プ２１、２２とボンディングパッド２６が電気的に接続
されている。また配線２９は、外部リードパッド３０と
一体となり形成されている。これらの配線２５、２９
は、基板の中を曲折しながら延在され、必要によっては
ＩＣチップの中で一番細く形成されている。従って、こ
れらの細い配線は、基板との接着面積が非常に狭く、配
線が剥がれたり、反ったりする問題があった。またボン
ディングパッド２６は、パワー用のボンディングパッド
と小信号用のボンディングパッドがあり、特に小信号用
のボンディングパッドは、接着面積が小さく、膜剥がれ
の原因となっていた。
【００２３】更には、外部リードパッド３０には、外部
リードが固着されるが、外部リードに加えられる外力に
より、外部リードパッド３０が剥がれる問題もあった。
【００２４】
【課題を解決するための手段】本発明は、前述した多く
の課題に鑑みて成され、分離溝で電気的に分離された複
数の導電路と、第１の導電路に裏面が固着された半導体
素子と、前記半導体素子の電極が金属細線を介して接続
された第２の導電路と、前記半導体素子を被覆し且つ前
記導電路間の前記分離溝に充填され前記導電路の裏面を
露出して一体に支持する絶縁性樹脂とを備え、前記第１
の導電路には、溝が形成され、その溝に前記半導体素子
が固着される事で解決するものである。
【００２５】第２に、分離溝で電気的に分離された複数
の導電路と、第１の導電路に裏面が固着された半導体素
子と、前記半導体素子の電極が金属細線を介して接続さ
れた第２の導電路と、前記半導体素子を被覆し且つ前記
導電路間の前記分離溝に充填され前記導電路の裏面を露
出して一体に支持する絶縁性樹脂とを備え、前記半導体
素子の裏面が前記第２の導電路の表面よりも低くなるよ
うに固着され、前記半導体素子を囲み且つ前記第１の導
電路と一体で成る側壁が設けられる事で解決するもので
ある。
【００２６】更には導電箔を用意し、形成予定の導電路
の間に対応する導電箔に前記導電箔の厚みよりも浅い分
離溝を形成し、半導体素子が配置される前記形成予定の
導電路に前記半導体素子が配置できる溝を前記導電箔の
厚みよりも浅く形成し、半導体素子が配置される前記溝
に前記半導体素子を固着し、前記半導体素子の電極と所
望の前記導電路とを金属細線により電気的に接続し、前
記半導体素子および前記金属細線を被覆し、前記形成予
定の導電路の間および前記半導体素子と前記溝の間に充
填されるように絶縁性樹脂を充填し、前記形成予定の導
電路を分離することで解決するものである。本構造によ
り、構成要素を最小限にし、また金属細線の頂部を低く
設定できるので、軽薄短小の半導体装置が実現でき、し
かも側壁を有する溝によって中に埋設された半導体素子
の耐湿性も向上させることができる。
【００２７】また本製造方法により、スルーホールを不
要にできると同時に、導電箔を支持基板且つ導電路とな
るように活用し、構成要素を最小限にし、且つ導電路が
前記絶縁性樹脂から抜けない構造としている。しかも溝
を形成することにより金属細線の頂部を低く設定できる
ため、半導体装置としての厚みを薄くすることができる
と同時に耐湿性も向上させることができる。
【００２８】
【発明の実施の形態】半導体装置を説明する第１の実施
の形態まず本発明の半導体装置について図１を参照しな
がらその構造について説明する。
【００２９】図１には、絶縁性樹脂５０に埋め込まれた
第１の導電路５１Ａ、第２の導電路５１Ｂ、第３の導電
路５１Ｃを有し、前記第１の導電路５１Ａには溝５４Ａ
が形成され、この溝５４Ａには半導体素子５２が固着さ
れて成る半導体装置５３が示されている。
【００３０】本構造は、半導体素子５２Ａ、回路素子５
２Ｂ、複数の導電路５１Ａ、５１Ｂ、５１Ｃと、この導
電路５１Ａ、５１Ｂ、５１Ｃを埋め込んだりする絶縁性
樹脂５０の３つの材料で構成され、導電路５１間には、
この絶縁性樹脂５０で充填された分離溝５４Ｂが設けら
れる。
【００３１】絶縁性樹脂としては、エポキシ樹脂等の熱
硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファ
イド等の熱可塑性樹脂を用いることができる。また絶縁
性樹脂は、金型を用いて固める樹脂、ディップ、塗布を
して被覆できる樹脂であれば、全ての樹脂が採用でき
る。また導電路５１としては、Ｃｕを主材料とした導電
箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の
合金から成る導電箔等を用いることができる。もちろ
ん、他の導電材料でも可能であり、特にエッチングでき
る導電材、レーザで蒸発する導電材が好ましい。
【００３２】また半導体素子５２Ａの接続手段は、金属
細線５５Ａ、半田等のロウ材またはＡｇペーストや導電
材料等の導電被膜５５Ｃである。またチップ抵抗、チッ
プコンデンサ等の回路素子５２Ｂは、半田５５Ｂが選択
される。
【００３３】また半導体素子５２Ａと第１の導電路５１
Ａとの固着は、電気的接続が不要であれば、絶縁性接着
剤が選択され、また電気的接続が必要な場合は、導電材
料５５Ｃが採用される。ここでこの導電材料は、少なく
とも一層あればよい。
【００３４】この導電材料５５Ｃとして考えられる材料
は、Ａｇ、Ａｕ、ＰｔまたはＰｄ等であり、蒸着、スパ
ッタリング、ＣＶＤ等の低真空、または高真空下の被
着、メッキまたは導電ペーストの焼結等により被覆され
る。
【００３５】例えばＡｇは、Ａｕと接着するし、ロウ材
とも接着する。よってチップ裏面にＡｕ被膜が被覆され
ていれば、そのままＡｇ被膜、Ａｕ被膜、半田被膜を導
電路５１Ａに被覆することによってチップを熱圧着で
き、また半田等のロウ材を介してチップを固着できる。
ここで、前記導電被膜は複数層に積層された導電被膜の
最上層に形成されても良い。例えば、Ｃｕの導電路５１
Ａの上には、Ｎｉ被膜、Ａｕ被膜の二層が順に被着され
たもの、Ｎｉ被膜、Ｃｕ被膜、半田被膜の三層が順に被
着されたもの、Ａｇ被膜、Ｎｉ被膜の二層が順に被覆さ
れたものが形成できる。尚、これら導電被膜の種類、積
層構造は、これ以外にも多数あるが、ここでは省略をす
る。
【００３６】本半導体装置は、導電路５１を封止樹脂で
ある絶縁性樹脂５０で支持しているため、支持基板が不
要となり、導電路５１、半導体素子５２、回路素子５２
Ｂおよび絶縁性樹脂５０で構成される。この構成は、本
発明の特徴である。従来の技術の欄でも説明したよう
に、従来の半導体装置の導電路は、支持基板で支持され
ていたり、リードフレームで支持されているため、本来
不要にしても良い構成が付加されている。しかし、本半
導体装置は、必要最小限の構成要素で構成され、支持基
板を不要としているため、薄型で安価となる特徴を有す
る。
【００３７】また前記構成の他に、半導体素子５２Ａ、
回路素子５２Ｂを被覆し且つ前記導電路５２間の前記分
離溝５４Ｂに充填されて一体に支持する絶縁性樹脂５０
を有している。
【００３８】この導電路５１間は、分離溝５４Ｂとな
り、ここに絶縁性樹脂５０が充填されることで、お互い
の絶縁がはかれるメリットを有する。
【００３９】また、半導体素子５２Ａ、回路素子５２Ｂ
を被覆し且つ導電路５１間の分離溝５４Ｂ、半導体素子
５２Ａと前記溝５４Ａとの間に充填され導電路５１の裏
面を露出して一体に支持する絶縁性樹脂５０を有してい
る。
【００４０】この導電路の裏面を露出する点は、本発明
の特徴の一つである。導電路の裏面が外部との接続に供
することができ、図２４の如き従来構造のスルーホール
ＴＨを不要にできる特徴を有する。しかも半導体素子が
ロウ材、Ａｕ、Ａｇ等の導電被膜を介して直接第１の導
電路５１Ａに固着されている場合、第１の導電路５１Ａ
の裏面が露出されてため、半導体素子５２Ａから発生す
る熱を第１の導電路５１Ａを介して実装基板に伝えるこ
とができる。特に放熱により、駆動電流の上昇等の特性
改善が可能となる半導体チップに有効である。
【００４１】また半導体素子５２Ａの裏面は、溝５４Ａ
の形成により、第２の導電路５１Ｂ、第３の導電路５１
Ｃの表面よりも低く設定されている。こうすることによ
り半導体素子５２Ａの表面を低くでき、半導体素子５２
Ａと第２の導電路５１Ｂとを接続する金属細線５５Ａの
頂部を低く設定できる。そのため、絶縁性樹脂５０の厚
みを薄くすることができる。また回路素子５２Ｂの厚み
を薄くしても、金属細線５５Ａの頂部が回路素子５２Ｂ
よりも高い場合、絶縁性樹脂５０の厚みは金属細線５５
Ａで決定される。従ってこの場合、金属細線５５Ａの頂
部が低くなる分、半導体装置５３の厚みを薄くすること
もできる。
【００４２】更には、半導体素子５２Ａの周辺には、溝
５４Ａを形成することにより側壁が設けられる。この構
造に依れば、絶縁性樹脂５０と第１の導電路５１Ａの界
面から成る湿気のパスが長くなるため、その分半導体素
子５２Ａの耐湿性の向上が実現できる。半導体装置を説
明する第２の実施の形態次に図２に示された半導体装置
５３を説明する。
【００４３】本構造は、導電路５１として配線Ｌ１〜Ｌ
３が形成されており、それ以外は、図１の構造と実質同
一である。よってこの配線Ｌ１〜Ｌ３について説明す
る。
【００４４】ＩＣ回路には、小規模の回路から大規模な
回路まである。しかしここでは、図面の都合もあり、小
規模な回路を図２Ａに示す。この回路は、オーディオの
増幅回路に多用され、差動増幅回路とカレントミラー回
路が接続されたものである。前記差動増幅回路は、図２
Ａの如く、ＴＲ１とＴＲ２で構成され、前記カレントミ
ラー回路は、ＴＲ３とＴＲ４で主に構成されている。
【００４５】図２Ｂは、図２Ａの回路を本半導体装置と
して実現した時の平面図であり、図２Ｃは、図２ＢのＡ
−Ａ線に於ける断面図、図２Ｄは、Ｂ−Ｂ線に於ける断
面図である。図２Ｂの左側には、ＴＲ１とＴＲ３が実装
されるダイパッド５１Ａが設けられ、右側にはＴＲ２と
ＴＲ４が実装されるダイパッド５１Ｄが設けられてい
る。このダイパッド５１Ａ、５１Ｄの上側には、外部接
続用の電極５１Ｂ、５１Ｅ〜５１Ｇが設けられ、下側に
は、５１Ｃ、５１Ｈ〜５１Ｊが設けられている。尚、
Ｂ、Ｅは、ベース電極、エミッタ電極を示すものであ
る。そしてＴＲ１のエミッタとＴＲ２のエミッタが共通
接続されているため、配線Ｌ２が電極５１Ｅ、５１Ｇと
一体となって形成されている。またＴＲ３のベースとＴ
Ｒ４のベース、ＴＲ３のエミッタとＴＲ４のエミッタが
共通接続されているため、配線Ｌ１が電極５１Ｃ、５５
Ｊと一体となって設けられ、配線Ｌ３が電極５５Ｈ、５
５Ｉと一体となって設けられている。
【００４６】この配線Ｌ１〜Ｌ３は、特徴を有し、図２
８で説明すれば、配線２５、配線２９がこれに該当する
ものである。この配線は、本回路装置の集積度により異
なるが、幅は、２５μｍ〜と非常に狭いものである。
尚、この２５μｍの幅は、ウェットエッチングを採用し
た場合の数値であり、ドライエッチングを採用すれば、
この幅は更に狭くできる。
【００４７】図２Ｄからも明らかなように、配線Ｌ１を
構成する導電路５１Ｋは、絶縁性樹脂５０に埋め込まれ
ているため、図２４〜図２６の様に、たんに支持基板に
配線が貼り合わされているのとは異なり、配線５１Ｋの
抜け、反りを防止することが可能となる。特に、後述す
る製造方法から明らかな様に、配線５１Ｋの側面が粗面
で成る事、表面にひさしが形成されている事、湾曲の側
面を有する事等により、アンカー効果が発生し、絶縁性
樹脂から前記導電路が抜けない構造となる。尚ひさしを
有する構造は、図８に於いて説明する。
【００４８】また外部接続用の電極５１Ｂ、５１Ｃ、５
５１Ｅ〜５１Ｊは、前述したとおり絶縁性樹脂で埋め込
まれているため、固着される外部リードから外力が加わ
っても、剥がれずらい構造となる。ここで抵抗Ｒ１とコ
ンデンサＣ１は、省略されているが、導電路に実装して
も良い。また後の実装構造の実施の形態（図２３Ｂ）に
於いて説明するが、本回路装置の裏面に実装しても良い
し、実装基板側に外付けとして実装しても良い。半導体
装置を説明する第３の実施の形態次に図８に示された半
導体装置５６を説明する。
【００４９】本構造は、第１の導電路５１Ａ表面、第２
の導電路５１Ｂ、第３の導電路５１Ｃの表面に導電被膜
５７が形成されており、それ以外は、図１の構造と実質
同一である。よってこの導電被膜５７について説明す
る。
【００５０】第１の特徴は、導電路や半導体装置の反り
を防止するするために導電被膜５７を設ける点である。
【００５１】一般に、絶縁性樹脂と導電路材料（以下第
１の材料と呼ぶ。）の熱膨張係数の差により、半導体装
置自身が反ったり、また導電路が湾曲したり剥がれたり
する。また導電路５１の熱伝導率が絶縁性樹脂の熱伝導
率よりも優れているため、導電路５１の方が先に温度上
昇して膨張する。そのため、第１の材料よりも熱膨張係
数の小さい第２の材料を被覆することにより、導電路の
反り、剥がれ、半導体装置の反りを防止することができ
る。特に第１の材料としてＣｕを採用した場合、第２の
材料としてはＡｕ、ＮｉまたはＰｔ等が良い。Ｃｕの膨
張率は、１６．７×１０−６（１０のマイナス６乗）
で、Ａｕは、１４×１０−６、Ｎｉは、１２．８×１０
−６、Ｐｔは、８．９×１０−６である。
【００５２】第２の特徴は、第２の材料によりアンカー
効果を持たせている点である。第２の材料によりひさし
５８が形成され、しかも導電路５１と被着したひさし５
８が絶縁性樹脂５０に埋め込まれているため、アンカー
効果を発生し、導電路５１Ａ、５１Ｂ、５１Ｃの抜けを
防止できる構造となる。
【００５３】以上、半導体装置としてトランジスタチッ
プ５２Ａと回路素子である受動素子５２Ｂが実装された
半導体装置で説明してきたが、本発明は、一つの半導体
チップが封止されて構成された半導体装置、図２１の如
く、ＣＳＰ等のフェイスダウン型の素子が実装された半
導体装置、または図２２の如くチップ抵抗、チップコン
デンサ等の受動素子が封止された半導体装置でも実施で
きる。更には、２つの導電路間に金属細線を接続し、こ
れが封止されたものでも良い。これはフューズとして活
用できる。半導体装置の製造方法を説明する第１の実施
の形態次に図３〜図７および図１を使って半導体装置５
３の製造方法について説明する。
【００５４】まず図３の如く、シート状の導電箔６０を
用意する。この導電箔６０は、ロウ材の付着性、ボンデ
ィング性、メッキ性が考慮されてその材料が選択され、
材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材
料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電
箔等が採用される。
【００５５】導電箔の厚さは、後のエッチングを考慮す
ると１０μｍ〜３００μｍ程度が好ましく、ここでは７
０μｍ（２オンス）の銅箔を採用した。しかし３００μ
ｍ以上でも１０μｍ以下の導電箔を採用しても良い。後
述するように、導電箔６０の厚みよりも浅い分離溝６１
が形成できればよい。
【００５６】尚、シート状の導電箔６０は、所定の幅で
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、これが後述する各工程に搬送されても良
い。続いて、第１の導電路５１Ａに於いて半導体素子５
２Ａが実装される領域ＲＧ、この領域ＲＧ以外で第２の
導電路５１Ｂ、第３の導電路５１Ｃとなる領域を除いた
導電箔６０を、導電箔６０の厚みよりも薄く除去する工
程がある。そして前記領域ＲＧに半導体素子５２Ａを実
装し、この半導体素子５２Ａ、溝６１Ａ、分離溝６１Ｂ
および導電箔６０に絶縁性樹脂５０を被覆する工程があ
る。
【００５７】まず、Ｃｕ箔６０の上に、ホトレジスト
（耐エッチングマスク）ＰＲを形成し、領域ＲＧに対応
する導電箔６０が露出すると共に、導電路５１Ｂ、５１
Ｃとなる領域を除いた導電箔６０が露出するようにホト
レジストＰＲをパターニングする（以上図４を参照）。
そして、前記ホトレジストＰＲを介してエッチングすれ
ばよい（以上図５を参照）。
【００５８】エッチングにより形成された溝６１の深さ
は、例えば５０μｍであり、その側面は、粗面となるた
め絶縁性樹脂５０との接着性が向上される。またこの溝
６１の側壁は、模式的にストレートで図示しているが、
除去方法により異なる構造となる。この除去工程は、ウ
ェットエッチング、ドライエッチング、レーザによる蒸
発、ダイシングが採用できる。ウェットエッチングの場
合、エッチャントは、塩化第二鉄または塩化第二銅が主
に採用され、前記導電箔は、このエッチャントの中にデ
ィッピングされるか、このエッチャントでシャワーリン
グされる。ここでウェットエッチングは、一般に非異方
性にエッチングされるため、側面は湾曲構造になる。こ
の湾曲構造によってもアンカー効果を発生させることが
できる。
【００５９】またドライエッチングの場合は、異方性、
非異方性でエッチングが可能である。現在では、Ｃｕを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。
【００６０】またレーザでは、直接レーザ光を当てて分
離溝を形成でき、この場合は、どちらかといえば分離溝
６１の側面はストレートに形成される。
【００６１】またダイシングでは、曲折した複雑なパタ
ーンを形成することは不可能であるが、格子状の分離溝
を形成することは可能である。
【００６２】尚、図４に於いて、ホトレジストの代わり
にエッチング液に対して耐食性のある導電被膜を選択的
に被覆しても良い。導電路と成る部分に選択的に被着す
れば、この導電被膜がエッチング保護膜となり、レジス
トを採用することなく分離溝をエッチングできる。この
導電被膜として考えられる材料は、Ｎｉ、Ａｇ、Ａｕ、
ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被
膜は、ダイパッド、ボンディングパッドとしてそのまま
活用できる特徴を有する。
【００６３】例えばＡｇ被膜は、Ａｕと接着するし、ロ
ウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆
されていれば、そのまま導電路５１上のＡｇ被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。またＡｇの導電被膜にはＡｕ細線が接着で
きるため、ワイヤーボンディングも可能となる。従って
これらの導電被膜をそのままダイパッド、ボンディング
パッドとして活用できるメリットを有する。
【００６４】続いて、図６の如く、分離溝６１が形成さ
れた導電箔６０に半導体素子５２Ａ、回路素子５２Ｂを
電気的に接続して実装する工程がある。
【００６５】半導体素子５２Ａとしては、トランジス
タ、ダイオード、ＩＣチップ等の半導体素子であり、回
路素子５２Ｂとしては、チップコンデンサ、チップ抵抗
等の受動素子である。また厚みが厚くはなるが、ＣＳ
Ｐ、ＢＧＡ等のフェイスダウンの半導体素子も実装でき
る。
【００６６】ここでは、ベアのトランジスタチップ５２
Ａが、側壁ＳＷを有する第１の導電路５１Ａにダイボン
ディングされ、エミッタ電極と第２の導電路５１Ｂ、ベ
ース電極と第２の導電路５１Ｂが、熱圧着によるボール
ボンディングあるいは超音波によるウェッヂボンディン
グ等で固着された金属細線５５Ａを介して接続される。
また符号５２Ｂは、チップコンデンサまたはチップ抵抗
等の受動素子を示し、この受動素子５２Ｂが半田等のロ
ウ材または導電ペースト５５Ｂを介して第２の導電路５
１Ｂと第３の導電路５１Ｃに固着される。
【００６７】更に、図７に示すように、前記導電箔６
０、溝６１Ａおよび分離溝６１Ｂに絶縁性樹脂５０を付
着する工程がある。これは、トランスファーモールド、
インジェクションモールド、またはディッピングにより
実現できる。樹脂材料としては、エポキシ樹脂等の熱硬
化性樹脂がトランスファーモールドで実現でき、ポリイ
ミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹
脂はインジェクションモールドで実現できる。
【００６８】本実施の形態では、導電箔６０表面に被覆
された絶縁性樹脂の厚さは、例えば最頂部から約約１０
０μｍ程度が被覆されるように調整されている。この厚
みは、強度を考慮して厚くすることも、薄くすることも
可能である。
【００６９】本工程の特徴は、絶縁性樹脂５０を被覆す
るまでは、導電路５１となる導電箔６０が支持基板とな
ることである。従来では、図２６の様に、本来必要とし
ない支持基板５を採用して導電路７〜１１を形成してい
るが、本発明では、支持基板となる導電箔６０は、電極
材料として必要な材料である。そのため、構成材料を極
力省いて作業できるメリットを有し、コストの低下も実
現できる。
【００７０】また溝６１Ａおよび分離溝６１Ｂは、導電
箔の厚みよりも浅く形成されているため、導電箔６０が
導電路５１として個々に分離されていない。従ってシー
ト状の導電箔６０として一体で取り扱え、絶縁性樹脂を
モールドする際、金型への搬送、金型への実装の作業が
非常に楽になる特徴を有する。
【００７１】続いて、導電箔６０の裏面を化学的および
／または物理的に除き、導電路５１として分離する工程
がある。
【００７２】図７に於いて、導電路５１Ａ〜５１Ｃに対
応する導電箔６０に耐エッチングマスクＰＲを形成し、
耐エッチングマスクＰＲから露出した導電箔をエッチン
グすると、図１Ａの如き形状となる。
【００７３】また絶縁性樹脂５０が露出する手前まで、
全面を削り、その後、前記耐エッチングマスクＰＲを介
してウェトエッチングし、絶縁性樹脂５０を露出させて
も良い。
【００７４】この結果、絶縁性樹脂５０に導電路５１の
表面が露出する構造となる。そして溝６１Ａ、分離溝６
１Ｂが、図１の溝５４Ａ、分離溝５４Ｂとなる。（以上
図７参照） 最後に、必要によって露出した導電路５１裏面に半田等
の導電材を被着し、半導体装置として完成する。
【００７５】尚、導電路５１の裏面に導電被膜を被着す
る場合、図３の導電箔の裏面に、前もって導電被膜を形
成しても良い。この場合、導電路に対応する部分を選択
的に被着すれば良い。被着方法は、例えばメッキであ
る。またこの導電被膜がエッチングに対して耐性のある
材料（Ａｇ、Ａｕ）であれば、この導電被膜をエッチン
グマスクとして活用でき、導電路５１として分離でき
る。
【００７６】尚、本製造方法では、導電箔６０に半導体
素子と受動素子が実装されているだけであるが、これを
１単位としてマトリックス状に配置しても良いし、どち
らか一方の半導体素子を１単位としてマトリックス状に
配置しても良い。この場合は、後述するようにダイシン
グ装置で個々に分離される。
【００７７】以上の製造方法によって、絶縁性樹脂５０
に導電路５１Ｂ、５１Ｃが埋め込まれ、金属細線５５Ａ
の頂部を低くし、内蔵された半導体素子５２Ａの耐湿性
を向上した半導体装置５６が実現できる。
【００７８】本製造方法の特徴は、絶縁性樹脂５０を支
持基板として活用し導電路５１の分離作業ができること
にある。絶縁性樹脂５０は、導電路５１を埋め込む材料
として必要な材料であり、図２６の従来の製造方法のよ
うに、不要な支持基板５を必要としない。従って、最小
限の材料で製造でき、コストの低減が実現できる特徴を
有する。
【００７９】尚、導電路５１表面からの絶縁性樹脂の厚
さは、前工程の絶縁性樹脂の付着の時に調整できる。従
って実装される半導体素子により違ってくるが、半導体
装置５３としての厚さは、厚くも薄くもできる特徴を有
する。ここでは、４００μｍ厚の絶縁性樹脂５０に４０
μｍの導電路５１とその高さを低くした半導体素子が埋
め込まれた半導体装置になる。（以上図１を参照） 半導体装置の製造方法を説明する第２の実施の形態 次に図９〜図１３、図８を使ってひさし５８を有する半
導体装置５６の製造方法について説明する。尚、ひさし
となる第２の材料７０が被着される以外は、第１の実施
の形態と実質同一であるため、詳細な説明は省略する。
【００８０】まず図９の如く、第１の材料から成る導電
箔６０の上にエッチングレートの小さい第２の材料７０
が被覆された導電箔６０を用意する。
【００８１】例えばＣｕ箔の上にＮｉを被着すると、塩
化第二鉄または塩化第二銅でＣｕとＮｉが一度にエッチ
ングでき、エッチングレートの差によりＮｉがひさし５
８と成って形成されるため好適である。太い実線がＮｉ
から成る導電被膜７０であり、その膜厚は１〜１０μｍ
程度が好ましい。またＮｉの膜厚が厚い程、ひさし５８
が形成されやすい。
【００８２】また第２の材料は、第１の材料と選択エッ
チングできる材料を被覆しても良い。この場合、まず第
２の材料から成る被膜を導電路５１の形成領域に被覆す
るように選択的に形成し、この被膜をマスクにして第１
の材料から成る被膜をエッチングすればひさし５８が形
成できるからである。第２の材料としては、Ａｌ、Ａ
ｇ、Ａｕ等が考えられる。尚、第２の材料としてＡｇ、
Ａｕを採用する場合、部分メッキが好ましい。一般にＡ
ｕ、Ａｇをエッチングする材料は、Ｃｕをエッチングし
てしまうからである。（以上図９を参照） 続いて、第１の導電路５１Ａに於いて半導体素子５２Ａ
が形成される領域ＲＧ、少なくとも導電路５１Ｂ、５１
Ｃとなる領域を除いた導電箔６０を、導電箔６０の厚み
よりも薄く取り除く工程がある。
【００８３】Ｎｉ７０の上に、ホトレジストＰＲを形成
し、半導体素子５２Ａが形成される領域ＲＧ、前記導電
路５１Ｂ、５１Ｃとなる領域を除いたＮｉ７０が露出す
るようにホトレジストＰＲをパターニングし、前記ホト
レジストを介してエッチングすればよい。
【００８４】前述したように塩化第二鉄、塩化第二銅の
エッチャント等を採用しエッチングすると、Ｎｉ７０の
エッチングレートがＣｕ６０のエッチングレートよりも
小さいため、エッチングが進むにつれてひさし５８がで
てくる。
【００８５】尚、前記溝６１Ａが形成された第１の導電
路５１Ａに半導体素子５２Ａを実装し、第２の導電路５
１Ｂ、第３の導電路５１Ｃに回路素子５２Ｂを実装する
工程（図１２）、前記導電箔６０、溝６１Ａおよび分離
溝６１Ｂに絶縁性樹脂５０を被覆し、導電箔６０の裏面
を化学的および／または物理的に除き、導電路５１とし
て分離する工程（図１３）、および導電路裏面に導電被
膜を形成して完成までの工程（図８）は、前製造方法と
同一であるためその説明は省略する。 半導体素子の製造方法を説明する第３の実施の形態 続いて、図２の半導体装置５３をマトリックス状に配置
し、封止後に個別分離する製造方法を図１４〜図２０を
参照しながら説明する。尚、本製造方法は、第１の実施
の形態と殆どが同じであるため、同一の部分は簡単に述
べる。
【００８６】まず図１４の如く、シート状の導電箔６０
を用意する。
【００８７】尚、シート状の導電箔６０は、所定の幅で
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、後述する各工程に搬送されても良い。
【００８８】続いて、第１の導電路路５１Ａにおいて、
半導体素子５２Ａが形成される領域ＲＧ（ここでは２つ
の半導体素子が導電路５１Ａ（５１Ｄ）上に実装される
ため、導電路５１Ａ（５１Ｄ）が形成される領域とな
る）、少なくとも導電路５１Ｂ、５１Ｃ、５１Ｅ〜５５
Ｊとなる領域を除いた導電箔６０を、導電箔６０の厚み
よりも薄く除去する工程がある。
【００８９】図１５の如く、Ｃｕ箔６０の上に、耐エッ
チングマスクＰＲを形成し、前述したように半導体素子
５２Ａが形成される領域ＲＧ、少なくとも導電路５１
Ｂ、５１Ｃ、５１Ｅ〜５５Ｊとなる領域を除いた導電箔
６０が露出するようにホトレジストＰＲをパターニング
する。そして、図１６の如く、前記ホトレジストＰＲを
介してエッチングすればよい。
【００９０】エッチングにより形成された溝６１Ａ、分
離溝６１Ｂの側面は、粗面となるため絶縁性樹脂５０と
の接着性が向上される。
【００９１】またこの溝６１Ａ、分離溝６１Ｂの側壁
は、模式的にストレートで図示しているが、除去方法に
より異なる構造となる。この除去工程は、ウェットエッ
チング、ドライエッチング、レーザによる蒸発、ダイシ
ングが採用できる。（詳細は、第１の実施の形態を参
照） 尚、図１５に於いて、ホトレジストＰＲの代わりにエッ
チング液に対して耐食性のある導電被膜を選択的に被覆
しても良い。導電路と成る部分に選択的に被着すれば、
この導電被膜がエッチング保護膜となり、レジストを採
用することなく溝、分離溝をエッチングにより形成でき
る。
【００９２】続いて、図１７の如く、前記溝６１Ａの中
に半導体素子５２Ａを固着して電気的に接続し、半導体
素子５２Ａ表面の電極と接続された金属細線５５Ａを導
電路５５Ｂに接続する工程がある。
【００９３】半導体素子５２Ａとしては、トランジス
タ、ダイオード、ＩＣチップ等の半導体素子であり、他
にチップコンデンサ、チップ抵抗等の受動素子を図１の
ように実装しても良い。
【００９４】ここでは、ベアのトランジスタチップ５２
Ａが溝６１Ａにダイボンディングされ、エミッタ電極と
導電路５１Ｂ、ベース電極と導電路５１Ｃが金属細線５
５Ａを介して接続される。
【００９５】更に、図１８に示すように、前記導電箔６
０、溝６１Ａおよび分離溝６１Ｂに絶縁性樹脂５０を付
着する工程がある。これは、トランスファーモールド、
インジェクションモールド、またはディッピングにより
実現できる。
【００９６】本工程の特徴は、絶縁性樹脂５０を被覆す
る際、導電路５１となる導電箔６０が支持基板となるこ
とである。従来では、図２６の様に、本来必要としない
支持基板５を採用して導電路７〜１１を形成している
が、本発明では、支持基板となる導電箔６０は、電極材
料として必要な材料である。そのため、構成材料を極力
省いて作業できるメリットを有し、コストの低下も実現
できる。
【００９７】また溝６１Ａ、分離溝６１Ｂは、導電箔の
厚みよりも浅く形成されているため、導電箔６０が導電
路５１として個々に分離されていない。従ってシート状
の導電箔６０として一体で取り扱え、絶縁性樹脂をモー
ルドする際、金型への搬送、金型への実装の作業が非常
に楽になる特徴を有する。
【００９８】続いて、導電箔６０の裏面を化学的および
／または物理的に除き、導電路５１として分離する工程
がある。
【００９９】ここでは絶縁性樹脂５０が露出する手前ま
で、全面を削り、その後形成された耐エッチングマスク
ＰＲを介してウェトエッチングし、絶縁性樹脂５０を露
出させても良い。
【０１００】この結果、絶縁性樹脂５０に導電路５１の
裏面が露出する構造となる。
【０１０１】更に、図１９の如く、露出した導電路５１
に半田等の導電材ＣＦを被着する。
【０１０２】最後に、図２０の如く、半導体装置毎に分
離しする工程がある。
【０１０３】分離ラインは、矢印の所であり、ダイシン
グ、カット、プレス、チョコレートブレーク等で実現で
きる。尚、チョコレートブレークを採用する場合は、絶
縁性樹脂を被覆する際に分離ラインに溝が入るように金
型に突出部を形成しておけば良い。
【０１０４】特にダイシングは、通常の半導体装置の製
造方法に於いて多用されるものであり、非常にサイズの
小さい物も分離可能であるため、好適である。
【０１０５】図２７の右側には、本発明を簡単にまとめ
たフローが示されている。Ｃｕ箔の用意、ＡｇまたはＮ
ｉ等のメッキ、ハーフエッチング、ダイボンド、ワイヤ
ーボンデイング、トランスファーモールド、裏面Ｃｕ箔
除去、導電路の裏面処理およびダイシングの９工程で半
導体装置が実現できる。しかも支持基板をメーカーから
供給することなく、全ての工程を内作する事ができる。
半導体装置の種類およびこれらの実装方法を説明する実
施の形態。
【０１０６】図２１は、フェイスダウン型の半導体素子
８０を実装した半導体装置８１を示すものである。半導
体素子８０としては、ベアの半導体チップ、表面が封止
されたＣＳＰやＢＧＡ等が該当する。また図２２は、チ
ップ抵抗やチップ抵抗等の受動素子８２が実装された半
導体装置８３を示すものである。これらは、支持基板が
不要であるため、薄型であり、しかも絶縁性樹脂で封止
されてあるため、耐環境性にも優れたものである。
【０１０７】図２３Ａは、実層構造について説明するも
のである。プリント基板や金属基板、セラミック基板等
の実装基板８４に形成された導電路８５に今まで説明し
てきた本発明の半導体装置５３、８１、８３が実装され
たものである。
【０１０８】特に、半導体チップ５２の裏面が固着され
た第１の導電路５１Ａは、実装基板８４の導電路８５と
熱的に結合されているため、前記導電路８５を介して基
板８４や配線側に放熱させることができる。また実装基
板８４として金属基板を採用すると、金属基板の放熱性
も手伝って更に半導体チップ５２の温度を低下させるこ
とができる。そのため、半導体チップの駆動能力を向上
させることができる。
【０１０９】例えばパワーＭＯＳ、ＩＧＢＴ、ＳＩＴ、
大電流駆動用のトランジスタ、大電流駆動用のＩＣ（Ｍ
ＯＳ型、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型）メモリ素子等
は、好適である。
【０１１０】また金属基板としては、Ａｌ基板、Ｃｕ基
板、Ｆｅ基板が好ましく、また導電路８５との短絡が考
慮されて、絶縁性樹脂および／または酸化膜等が形成さ
れている。
【０１１１】また図２３Ｂは、本半導体装置を実装基板
として活用したものである。あたかもプリント基板の中
に素子が実装されているようなものである。半導体装置
９０は、導電路が露出しているため、この上には素子が
実装できる。ここでは、チップコンデンサ９２、本製造
方法で形成されたディスクリート型の半導体装置９１が
実装されている。
【０１１２】
【発明の効果】以上の説明から明らかなように、本発明
では、半導体素子、導電路および絶縁性樹脂の必要最小
限で構成され、資源に無駄のない半導体装置となる。よ
って完成するまで余分な構成要素が無く、コストを大幅
に低減できる半導体装置を実現できる。また絶縁性樹脂
の被覆膜厚、導電箔の厚みを最適値にすることにより、
更には半導体素子の裏面が他の導電路の表面よりも低く
なるように設定することで、半導体装置の薄型化が可能
になり、小型化および軽量化された半導体装置を実現で
きる。更には、剥がれの現象が顕著である配線は、絶縁
性樹脂に埋め込まれて支持されるため、この問題を解決
することができる。また溝の中に半導体素子が配置さ
れ、全体が絶縁性樹脂で埋め込まれている。従って第１
の導電路の裏面から半導体素子に到達する湿気のパスを
長くできるため、耐湿性の向上も実現できる。
【０１１３】また導電路の裏面のみを絶縁性樹脂から露
出しているため、導電路の裏面が直ちに外部との接続に
供することができ、図２６の如き従来構造の裏面電極お
よびスルーホールを不要にできる利点を有する。
【０１１４】しかも半導体素子がロウ材、Ａｕ、Ａｇ等
の導電被膜を介して直接導電路に固着されていたり、半
導体素子の裏面が露出されているため、半導体素子から
発生する熱を導電路を介して直接実装基板に熱を伝える
ことができる。特にこの放熱により、パワー素子の実装
も可能となる。
【０１１５】また導電路の表面にひさしが形成できるた
め、アンカー効果を発生させることができ、導電路、特
に配線の反り、抜けを防止することができる。また本発
明の半導体装置の製造方法では、導電箔自体を支持基板
として機能させ、分離溝の形成時あるいは半導体素子の
実装、絶縁性樹脂の被着時までは導電箔で全体を支持
し、また導電箔を各導電路として分離する時は、絶縁性
樹脂を支持基板にして機能させている。従って、半導体
素子、導電箔、絶縁性樹脂の必要最小限で製造できる。
従来例で説明した如く、本来半導体装置を構成する上で
支持基板が要らなくなり、コスト的にも安価にできる。
また支持基板が不要であること、導電路が絶縁性樹脂に
埋め込まれていること、更には絶縁性樹脂と導電箔の厚
みの調整が可能であることにより、非常に薄い半導体装
置が形成できるメリットもある。
【０１１６】またスルーホールの形成工程、導体の印刷
工程（セラミック基板の場合）等を省略できるので、従
来より製造工程を大幅に短縮でき、全行程を内作できる
利点を有する。またフレーム金型も一切不要であり、極
めて短納期となる製造方法である。
【０１１７】次に導電路を個々に分離せずに取り扱える
ため、後の絶縁性樹脂の被覆工程に於いて、作業性が向
上する特徴も有する。
【０１１８】最後に本半導体装置を支持基板として活用
し、露出している導電路に半導体素子を実装できるた
め、高機能な基板モジュールが実現できる。特に本半導
体装置を支持基板とし、この上に素子として本半導体装
置を実装すれば、基板モジュールとして更に軽量で薄い
ものが実現できる。
【図面の簡単な説明】
【図１】本発明の回路装置を説明する図である。
【図２】本発明の回路装置を説明する図である。
【図３】本発明の回路装置の製造方法を説明する図であ
る。
【図４】本発明の回路装置の製造方法を説明する図であ
る。
【図５】本発明の回路装置の製造方法を説明する図であ
る。
【図６】本発明の回路装置の製造方法を説明する図であ
る。
【図７】本発明の回路装置の製造方法を説明する図であ
る。
【図８】本発明の回路装置を説明する図である。
【図９】本発明の回路装置の製造方法を説明する図であ
る。
【図１０】本発明の回路装置の製造方法を説明する図で
ある。
【図１１】本発明の回路装置の製造方法を説明する図で
ある。
【図１２】本発明の回路装置の製造方法を説明する図で
ある。
【図１３】本発明の回路装置の製造方法を説明する図で
ある。
【図１４】本発明の回路装置の製造方法を説明する図で
ある。
【図１５】本発明の回路装置の製造方法を説明する図で
ある。
【図１６】本発明の回路装置の製造方法を説明する図で
ある。
【図１７】本発明の回路装置の製造方法を説明する図で
ある。
【図１８】本発明の回路装置の製造方法を説明する図で
ある。
【図１９】本発明の回路装置の製造方法を説明する図で
ある。
【図２０】本発明の回路装置の製造方法を説明する図で
ある。
【図２１】本発明の回路装置を説明する図である。
【図２２】本発明の回路装置を説明する図である。
【図２３】本発明の回路装置の実装方法を説明する図で
ある。
【図２４】従来の回路装置の実装構造を説明する図であ
る。
【図２５】従来の回路装置を説明する図である。
【図２６】従来の回路装置の製造方法を説明する図であ
る。
【図２７】従来と本発明の回路装置の製造方法を説明す
る図である。
【図２８】従来と本発明の回路装置に適用されるＩＣ回
路のパターン図である。
【符号の説明】
５０ 絶縁性樹脂 ５１Ａ〜５１Ｃ 導電路 ５２Ａ 半導体素子 ５２Ｂ 受動素子 ５３ 半導体装置 ５４Ａ 溝 ５４Ｂ 分離溝 ５８ ひさし
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/00 Ｈ０１Ｌ 23/12 Ｌ (72)発明者 阪本 純次 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 真下 茂明 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 大川 克実 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 前原 栄寿 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 Ｆターム(参考） 4M109 AA01 BA01 CA07 CA10 CA21 DB02 EA02 EA07 EA13 GA02 5F067 AA01 AA03 AA04 AA05 AA11 AB04 BC12 BE02 BE03 CA04 DA01 DA16 DC16 DC17 DC18 EA02 EA04 EA06

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 分離溝で電気的に分離された複数の導電
    路と、第１の導電路に裏面が固着された半導体素子と、
    前記半導体素子の電極が金属細線を介して接続された第
    ２の導電路と、前記半導体素子を被覆し且つ前記導電路
    間の前記分離溝に充填され前記導電路の裏面を露出して
    一体に支持する絶縁性樹脂とを備え、 前記第１の導電路には、溝が形成され、その溝に前記半
    導体素子が固着される事を特徴とする半導体装置。
  2. 【請求項２】 分離溝で電気的に分離された複数の導電
    路と、第１の導電路に裏面が固着された半導体素子と、
    前記半導体素子の電極が金属細線を介して接続された第
    ２の導電路と、前記半導体素子を被覆し且つ前記導電路
    間の前記分離溝に充填され前記導電路の裏面を露出して
    一体に支持する絶縁性樹脂とを備え、 前記半導体素子の裏面が前記第２の導電路の表面よりも
    低くなるように固着され、前記半導体素子を囲み且つ前
    記第１の導電路と一体で成る側壁が設けられる事を特徴
    とする半導体装置。
  3. 【請求項３】 前記導電路は銅、アルミニウム、鉄−ニ
    ッケルのいずれかの導電箔で構成されることを特徴とす
    る請求項１または請求項２のいずれかに記載された半導
    体装置。
  4. 【請求項４】 前記導電路上面に前記導電路とは異なる
    金属材料より成る導電被膜を設けることを特徴とする請
    求項１または請求項２のいずれかに記載された半導体装
    置。
  5. 【請求項５】 前記導電被膜はニッケル、金あるいは銀
    で構成されることを特徴とする請求項４に記載された半
    導体装置。
  6. 【請求項６】 前記半導体素子はベアチップであり、他
    にチップ回路部品が前記導電路に実装されることを特徴
    とする請求項１から請求項５のいずれかに記載された半
    導体装置。
  7. 【請求項７】 前記導電路の内、少なくとも一つは、配
    線として形成され、この配線により前記半導体素子およ
    びチップ回路部品と一緒に回路が構成されることを特徴
    とした請求項６に記載された半導体装置。
  8. 【請求項８】 前記導電路の側面は、湾曲構造で成るこ
    とを特徴とした請求項１から請求項７のいずれかに記載
    の半導体装置。
  9. 【請求項９】 導電箔を用意し、形成予定の導電路の間
    に対応する導電箔に前記導電箔の厚みよりも浅い分離溝
    を形成し、半導体素子が配置される前記形成予定の導電
    路に前記半導体素子が配置できる溝を前記導電箔の厚み
    よりも浅く形成し、半導体素子が配置される前記溝に前
    記半導体素子を固着し、前記半導体素子の電極と所望の
    前記導電路とを金属細線により電気的に接続し、前記半
    導体素子および前記金属細線を被覆し、前記形成予定の
    導電路の間および前記半導体素子と前記溝の間に充填さ
    れるように絶縁性樹脂を充填し、前記形成予定の導電路
    を分離することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記形成予定の導電路上に、前記導電
    箔と異なる材料を形成し、前記導電路上に前記導電箔と
    異なる材料によるひさしを形成することを特徴とした請
    求項９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記分離溝および／または前記溝の側
    壁は、非異方性的にエッチングすることを特徴とした請
    求項９または請求項１０に記載の半導体装置の製造方
    法。
  12. 【請求項１２】 前記絶縁性樹脂でモールドした後、前
    記分離溝が露出するまで、前記導電箔を取り除くことを
    特徴とする請求項９から請求項１１のいずれかに記載の
    半導体装置の製造方法。
  13. 【請求項１３】 前記絶縁性樹脂を切断して個別の半導
    体装置に分離する工程を有することを特徴とした請求項
    ９から請求項１１のいずれかに記載の半導体装置の製造
    方法。
  14. 【請求項１４】 前記導電箔は銅、アルミニウム、鉄−
    ニッケルのいずれかで構成されることを特徴とする請求
    項９から請求項１３のいずれかに記載された半導体装置
    の製造方法。
  15. 【請求項１５】 前記ひさしは、ニッケル、銀または金
    により形成されることを特徴とする請求項１０に記載さ
    れた半導体装置の製造方法。
  16. 【請求項１６】 前記半導体素子の他にチップ回路部品
    が前記導電路に固着されることを特徴とする請求項９か
    ら請求項１５のいずれかに記載された半導体装置の製造
    方法。
  17. 【請求項１７】 前記導電路の少なくとも一つは、配線
    であり、前記半導体素子と前記チップ回路部品により回
    路が形成される請求項１６に記載された半導体装置の製
    造方法。
JP2000088829A 2000-03-28 2000-03-28 半導体装置およびその製造方法 Expired - Fee Related JP3609684B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000088829A JP3609684B2 (ja) 2000-03-28 2000-03-28 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000088829A JP3609684B2 (ja) 2000-03-28 2000-03-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2001274312A true JP2001274312A (ja) 2001-10-05
JP3609684B2 JP3609684B2 (ja) 2005-01-12

Family

ID=18604651

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000088829A Expired - Fee Related JP3609684B2 (ja) 2000-03-28 2000-03-28 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP3609684B2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005519485A (ja) * 2002-03-06 2005-06-30 フリースケール セミコンダクター インコーポレイテッド 多列リードフレーム
JP2006013368A (ja) * 2004-06-29 2006-01-12 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2008124116A (ja) * 2006-11-09 2008-05-29 Denso Corp 半導体装置
US8022533B2 (en) 2004-06-29 2011-09-20 Sanyo Electric Co., Ltd. Circuit apparatus provided with asperities on substrate surface
JP2013513969A (ja) * 2009-12-15 2013-04-22 シリコン ストーリッジ テクノロージー インコーポレイテッド パネルベースのリードフレームパッケージング方法及び装置
JP2015043380A (ja) * 2013-08-26 2015-03-05 富士電機株式会社 半導体装置
JP2015185619A (ja) * 2014-03-20 2015-10-22 日立マクセル株式会社 半導体装置用基板、当該基板の製造方法、半導体装置、及び半導体装置の製造方法
JP2020004991A (ja) * 2019-08-26 2020-01-09 マクセルホールディングス株式会社 半導体装置用基板及びその製造方法、半導体装置
JP7499114B2 (ja) 2020-08-21 2024-06-13 新光電気工業株式会社 半導体装置及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157500A (zh) * 2011-03-04 2011-08-17 南通富士通微电子股份有限公司 半导体封装

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005519485A (ja) * 2002-03-06 2005-06-30 フリースケール セミコンダクター インコーポレイテッド 多列リードフレーム
JP2006013368A (ja) * 2004-06-29 2006-01-12 Sanyo Electric Co Ltd 回路装置およびその製造方法
US8022533B2 (en) 2004-06-29 2011-09-20 Sanyo Electric Co., Ltd. Circuit apparatus provided with asperities on substrate surface
JP2008124116A (ja) * 2006-11-09 2008-05-29 Denso Corp 半導体装置
JP2013513969A (ja) * 2009-12-15 2013-04-22 シリコン ストーリッジ テクノロージー インコーポレイテッド パネルベースのリードフレームパッケージング方法及び装置
JP2015043380A (ja) * 2013-08-26 2015-03-05 富士電機株式会社 半導体装置
JP2015185619A (ja) * 2014-03-20 2015-10-22 日立マクセル株式会社 半導体装置用基板、当該基板の製造方法、半導体装置、及び半導体装置の製造方法
JP2020004991A (ja) * 2019-08-26 2020-01-09 マクセルホールディングス株式会社 半導体装置用基板及びその製造方法、半導体装置
JP7499114B2 (ja) 2020-08-21 2024-06-13 新光電気工業株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP3609684B2 (ja) 2005-01-12

Similar Documents

Publication Publication Date Title
KR100386520B1 (ko) 회로 장치의 제조 방법 및 회로 장치
JP3639514B2 (ja) 回路装置の製造方法
EP1122778A2 (en) Circuit device and manufacturing method of circuit device
JP3574026B2 (ja) 回路装置およびその製造方法
JP3609684B2 (ja) 半導体装置およびその製造方法
JP3561683B2 (ja) 回路装置の製造方法
JP2001257291A (ja) 回路装置
JP2001217372A (ja) 回路装置およびその製造方法
JP3574025B2 (ja) 回路装置およびその製造方法
JP3634709B2 (ja) 半導体モジュール
JP3691335B2 (ja) 回路装置の製造方法
JP3510839B2 (ja) 半導体装置およびその製造方法
JP2001250884A (ja) 回路装置の製造方法
JP3668090B2 (ja) 実装基板およびそれを用いた回路モジュール
JP4443190B2 (ja) 半導体装置の製造方法
JP2001250887A (ja) 回路装置の製造方法
JP2005175509A (ja) 回路装置
JP3869633B2 (ja) 半導体装置の製造方法
JP3691328B2 (ja) 回路装置および回路モジュール
JP4036603B2 (ja) 半導体装置およびその製造方法
JP3778783B2 (ja) 回路装置およびその製造方法
JP3639495B2 (ja) 回路装置の製造方法
JP2001250883A (ja) 回路装置の製造方法
JP2002057173A (ja) 回路装置の製造方法
JP2001274290A (ja) 回路装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20031224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040928

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041014

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071022

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081022

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081022

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091022

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101022

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101022

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111022

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111022

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121022

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees