JP3666192B2

JP3666192B2 - バーンイン試験方法

Info

Publication number: JP3666192B2
Application number: JP19685097A
Authority: JP
Inventors: 久晴清田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-07-23
Filing date: 1997-07-23
Publication date: 2005-06-29
Anticipated expiration: 2017-07-23
Also published as: JPH1140626A

Description

【０００１】
【発明が属する技術分野】
本発明は、半導体装置等の被検査試料に対するバーンイン試験方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩデバイスの高集積化に伴い、ＬＳＩ内部の構造は微細化されてきており、このため、配線の多層化や、配線層間の絶縁膜の薄膜化が進んでいる。例えば、ＡＳＩＣ等の特定用途向けデバイスでは多機能化が求められ、メモリについても、大容量のものが要求されてきている。具体的には、０．３５μｍルールでは、６４ＭＤＲＡＭが求められている。
【０００３】
このような半導体装置においては、プロセスにおいて品質を向上させるような方法が採用されているが、初期故障を無くすことによる製品の信頼性を保証するため、例えばゲート酸化膜の信頼性の保証のため、バーンイン試験と呼ばれる信頼性加速試験が行われている。このバーンイン試験とは、所定の高温や高電圧下等によるストレスを与えることにより、潜在的な不良個所の顕在化を加速させ、その後の作動試験等により不良製品を排除するという手法である。
【０００４】
このバーンイン試験は、バーンインボードと呼ばれる基板上に取り付けられたソケットに、パッケージングされた半導体装置を装着し、端子に対して所定の電圧を供給することにより行われる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のようにバーイン用プローブは、端子やパッド電極と電気的導通を図るため、常に物理的な接触を行うので機械的な消耗が激しく、またパッド電極を損傷させてしまう場合がある、という問題がある。また、プローブへの印加電圧が高いとプローブの消耗がより激しくなる。プローブの消耗が激しいと、頻繁なクリーニングや交換が必要となるため、ランニングコストの増大や装置稼働率の低下という問題も引き起こしている。
【０００６】
さらに、近年においては、デバイスの高集積化、高速化、高機能化に伴い、チップの多ピン化が避けられなくなってきており、半導体ウエハの各回路形成領域に設けられたパッド電極に対して、プローブを電気的に加圧接触させるといった、ウエハ段階でのバーンインテストも盛んに行われている。しかしながら、これは、プローブ消耗の基本的解決法にはなっていない。
【０００７】
本発明は、上記のような問題点に鑑みて成されたものであり、被検査電極および試験用プローブの損傷を抑制できるバーンイン試験方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、以下の手段を講じた。すなわち、本発明は、電極を有する被検査試料の前記電極上にバーンイン試験用プローブを配置させ、前記電極と前記プローブとの間に非接触の状態でバイアスを印加することによりバーンイン試験を行うバーンイン試験方法において、前記電極上に絶縁膜が形成されていることを特徴とするバーンイン試験方法を提供する。
【０００９】
これらの構成によれば、被検査試料の電極と、試験用プローブとが非接触の状態でバーンイン試験を行うことができるので、電極および試験用プローブの損傷を防止することができ、信頼性高く、安定してバーンイン試験を行うことができる。
【００１０】
本発明の方法においては、バイアスは、コロナ放電により行うことが好ましく、本発明の装置においては、バイアス印加手段は、コロナ放電発生手段であることが好ましい。コロナ放電は、ＳＰＶ解析等で実績があり、測定の安定化が容易となる。また、コロナ放電によれば、一定の電荷量を出すので、プローブおよび電極の一方が接地されておらず、浮遊状態であっても良い。なお、この場合でも、一方は接地されていることが好ましい。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。ここでは、バーンイン試験方法およびバーンイン試験装置を半導体ウエハへのバーンイン試験に適用した場合について説明する。
【００１２】
図１は本実施の形態に係るバーンイン試験装置を示す概略断面図である。まず図１に示すように、バーンイン試験装置１０は、被検査試料である半導体ウエハＷを収容する高温恒温槽１を有しており、その中に、半導体ウエハＷを保持し上下移動可能なステージ２と、このウエハＷをステージ２上に真空吸着するための真空吸引ライン３が設けられている。ステージ２は、図示しない加熱手段を備えており、温度制御が可能になっている。
【００１３】
なお、半導体ウエハＷには、複数の半導体素子が形成されており、個々の半導体素子には、むき出しの状態で多数のパッド電極が形成されている。このパッド電極の形状は、電荷が偏らない形状であれば良い。
【００１４】
この高温恒温槽１は、半導体ウエハＷを所定の温度に昇温・維持が可能な構成となっており、温度ストレスを与えることが可能となっている。また、真空吸引ライン３は、少なくとも複数箇所、例えば載置される半導体ウエハＷの中心部及び周辺部に対して設けられているので、熱的ストレスを与えられた後においても半導体ウエハＷの反りの発生を抑制することが可能な構成となっている。
【００１５】
さらに、半導体ウエハＷの上方には、カンチレバー４が、ウエハＷ表面から数μｍないし１０００μｍ程度浮上したところに保持されている。これにより、後述するプローブ５の浮上量を所望の値に制御可能な構成となっている。
【００１６】
また、半導体ウエハＷの上方には、プローブ５が半導体ウエハＷに対面するようにして配置されており、半導体ウエハＷに対して上下および水平方向へ移動可能に構成されている。この位置制御については、カンチレバー４からの位置情報に基づいて、所望の位置へ移動制御可能な制御手段６が設けられている。したがって、プローブ５を半導体ウエハＷ上でスキャンすることができるようになっている。
【００１７】
さらに、図２に示すように、プローブ５には、半導体素子中の、パッシベーション膜７で覆われたＡｌパッド電極８に対して高電圧、例えばコロナ放電による電圧が印加可能なように、バイアス印加手段９が設けられている。このプローブ５には、上述のように高電圧が印加されるため、ＷあるいはＷＴｉｘのようなＷ合金で構成されるのが好ましい。プローブ５の大きさは、パッド電極８と略等しい大きさであるのが好ましいが、隣接するパッド電極と電気的に干渉しない大きさ、例えば隣接する複数のパッド電極とオーバーラップしないのであればパッド電極より大きくても良い。
【００１８】
このような構成を有するバーンイン試験装置においては、まずステージ２に所定の半導体素子が形成された半導体ウエハＷを真空吸着させた状態で、所望のバーンイン試験、例えば熱的ストレス試験または電気的ストレス試験を施す。本発明においては、プローブ５にバイアス印加手段９より所望のバイアスを印加することにより、コロナ放電を生じさせ、バーンイン試験を行う。
【００１９】
この場合、まず、カンチレバー４からの位置情報に基づいて、予め定められたパッド電極８上にプローブ５を移動させる。そして、所望の高さ位置となるよう制御した後、コロナ放電をパッド電極８に対して発生させる。このように、非接触状態でバーンイン試験を行うことが出来るので、被検査試料である半導体ウエハＷを機械的な損傷を抑制することができる。また、コロナ放電を用いているため、電極上に酸化膜等の絶縁膜が形成された状態でも試験を行うことができる。
【００２０】
このように、本発明の方法は、プローブのみを変えることにより、現在生産に使用しているウエハバーンイン装置を使用することができる。また、プローブの機械的な消耗がないので、測定のランニングコストが低減し、しかも信頼性も向上する。また、本発明の方法は、従来の針プローブを用いる方法に比べて、位置精度が緩和される。したがって、多世代において両方法を共用することもできる。
【００２１】
また、図３（ａ）〜（ｃ）に示すように、プローブ５に印加されるバイアス電圧は任意の極性の直流バイアスまたは交流バイアスが選択可能な構成となっている。このような構成のため、素子構造や各種電極材質の違いに応じて最適なバイアスを印加することができる。また、バイアス印加は、電極に対して連続的に行っても良く、スキャンすることにより断続的に行っても良い。
【００２２】
さらに、プローブ５は、所望の放電ギャップに制御可能に構成されている。印加されるバイアスの種類や、試験対象の素子構造によって、最適な放電ギャップを制御手段６により位置制御可能となっている。なお、本実施形態においては最適放電位置の制御を行う際にプローブ５を位置制御して説明したが、ステージ２を位置制御して最適位置とする制御でも良い。
【００２３】
さらに、図４に示すように、ステージ２とプローブ５とを相対的に回転させるようなスキャンをおこなっても良い。このように行うことで、バイアス印加時間を実効的に短くすることができる。
【００２４】
なお、本発明は上記実施の形態に限定されることなく種々変形可能である。例えば、図５に示すように、マルチチッププローブ１１を備えたバーンイン試験装置により、複数の半導体素子に対して一括して試験を行ってもよい。この場合、例えばプローブを蜂の巣状に配置したり、プローブを印加されるパッド電極のレイアウトに併せて作製することにより、一括してバーンイン試験を行うことができ、スループットを向上することが出来る。
【００２５】
さらに、上記実施の形態では、半導体ウエハの状態でのバーンイン試験について説明したが、本発明は、樹脂封止された半導体装置のバーンイン試験に対しても適用可能である。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、被試験端子と、バーンイン試験用プローブとの間を非接触状態で電気的導通を施すことによりバーンイン試験を行うので、被試験端子および試験用プローブの機械的な損傷を抑制可能なバーンイン試験方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態としてのバーンイン試験装置の構造を示す概略断面図である。
【図２】図１に示すバーンイン試験装置の拡大断面図である。
【図３】図１に示すバーンイン試験装置の放電の状態を示す概略図である。
【図４】図１に示すバーンイン試験装置の動作を示す概略図である。
【図５】本発明の他の実施形態としてのバーンイン試験装置の構造を示す概略断面図である。
【符号の説明】
１…高温恒温槽、２…ステージ、３…真空吸引ライン、４…カンチレバー、５…プローブ、６…制御手段、７…パッシベーション膜、８…パッド電極、９…バイアス印加手段、１０…バーンイン試験装置、１１…マルチチッププローブ、Ｗ…半導体ウエハ。

Claims

電極を有する被検査試料の前記電極上にバーンイン試験用プローブを配置させ、前記電極と前記プローブとの間に非接触の状態でバイアスを印加することによりバーンイン試験を行うバーンイン試験方法において、
前記電極上に絶縁膜が形成されている
ことを特徴とするバーンイン試験方法。