JPH05340964A - ウエハ及びチップの試験装置 - Google Patents
ウエハ及びチップの試験装置Info
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- JPH05340964A JPH05340964A JP4145459A JP14545992A JPH05340964A JP H05340964 A JPH05340964 A JP H05340964A JP 4145459 A JP4145459 A JP 4145459A JP 14545992 A JP14545992 A JP 14545992A JP H05340964 A JPH05340964 A JP H05340964A
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- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/073—Multiple probes
- G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
- G01R1/07314—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】 １チップ当たりのボンディングパッド数が多
くても、ウエハ状態でバーンイン試験を可能にする。 【構成】 半導体ウエハ５上のすべてのチップ５ｂのボ
ンディングパッド５ｃに対して、バンプ１５を接触さ
せ、すべてのチップに対し一度に電圧を印加する。バン
プ１５は半透明状のポリイミド膜１０にボンディングパ
ッド５ｃに対して鏡像関係に配置され、位置合わせは光
学顕微鏡１３を用いて開口部１１ａ及びポリイミド膜１
０を介してアライメントマーク３４ａ，３４ｂを用いて
行う。半導体ウエハ５の裏面にはヒータ１４が密着さ
れ、加熱される。 【効果】 組立工程前に潜在的不良チップのスクリーニ
ングが可能で、コストダウンできる。不良解析が早く実
施でき、プロセスラインでのメンテナンスが充実し、歩
留まりやスループットを向上できる。
くても、ウエハ状態でバーンイン試験を可能にする。 【構成】 半導体ウエハ５上のすべてのチップ５ｂのボ
ンディングパッド５ｃに対して、バンプ１５を接触さ
せ、すべてのチップに対し一度に電圧を印加する。バン
プ１５は半透明状のポリイミド膜１０にボンディングパ
ッド５ｃに対して鏡像関係に配置され、位置合わせは光
学顕微鏡１３を用いて開口部１１ａ及びポリイミド膜１
０を介してアライメントマーク３４ａ，３４ｂを用いて
行う。半導体ウエハ５の裏面にはヒータ１４が密着さ
れ、加熱される。 【効果】 組立工程前に潜在的不良チップのスクリーニ
ングが可能で、コストダウンできる。不良解析が早く実
施でき、プロセスラインでのメンテナンスが充実し、歩
留まりやスループットを向上できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路のス
クリーニング方法（潜在的不良品選別方法）のひとつで
あるバーンイン試験の方法に関するものである。
クリーニング方法（潜在的不良品選別方法）のひとつで
あるバーンイン試験の方法に関するものである。
【０００２】
【従来の技術】図１０は、半導体集積回路等について、
実使用状態での経過時間と故障率との関係を示す故障率
曲線（バスタブカーブ）を記したグラフである。
実使用状態での経過時間と故障率との関係を示す故障率
曲線（バスタブカーブ）を記したグラフである。
【０００３】初期故障期間Ａは、製造時の欠陥に起因し
た、即ちスクリーニングによって除去される対象である
潜在的不良による故障が生じる期間である。偶発故障期
間Ｂは、潜在的不良がスクリーニングされた後の正常な
製品が、偶発的に起こす故障の期間であり、故障率は最
も低く安定したものとなる。磨耗期間Ｃは、正常な製品
が老朽劣化によって時間経過とともに故障率が増す期間
である。
た、即ちスクリーニングによって除去される対象である
潜在的不良による故障が生じる期間である。偶発故障期
間Ｂは、潜在的不良がスクリーニングされた後の正常な
製品が、偶発的に起こす故障の期間であり、故障率は最
も低く安定したものとなる。磨耗期間Ｃは、正常な製品
が老朽劣化によって時間経過とともに故障率が増す期間
である。
【０００４】初期故障期間Ａに対応する製造工程中に発
生した潜在的不良をもつ製品をスクリーニングによって
除去し、出荷品の信頼性を確保するために、バーンイン
試験が実施される。図１１はバーンイン試験の様子を示
すものである。
生した潜在的不良をもつ製品をスクリーニングによって
除去し、出荷品の信頼性を確保するために、バーンイン
試験が実施される。図１１はバーンイン試験の様子を示
すものである。
【０００５】組立工程の完了した後の半導体集積回路１
はソケット２にセットされており、その全体を恒温槽３
の内部に設置した状態で、電圧印加装置４に接続され
る。電圧印加装置４は、実使用条件よりも高い電源電圧
を半導体集積回路１に印加し、恒温槽３は、実使用条件
よりも高い雰囲気温度を与えて、エージングを行う。こ
のように実使用条件よりも厳しい条件下で試験を行うの
は、エージングを加速することによって、短時間で初期
故障を検出しスクリーニングするためである。また、場
合によっては、恒温槽３は実使用条件よりも低い雰囲気
温度を与えてエージングを行うこともある。
はソケット２にセットされており、その全体を恒温槽３
の内部に設置した状態で、電圧印加装置４に接続され
る。電圧印加装置４は、実使用条件よりも高い電源電圧
を半導体集積回路１に印加し、恒温槽３は、実使用条件
よりも高い雰囲気温度を与えて、エージングを行う。こ
のように実使用条件よりも厳しい条件下で試験を行うの
は、エージングを加速することによって、短時間で初期
故障を検出しスクリーニングするためである。また、場
合によっては、恒温槽３は実使用条件よりも低い雰囲気
温度を与えてエージングを行うこともある。
【０００６】
【発明が解決しようとする課題】このように、従来は半
導体集積回路のスクリーニング方法であるバーンイン試
験では、パッケージングした後の完成品の状態で、実施
されていた。
導体集積回路のスクリーニング方法であるバーンイン試
験では、パッケージングした後の完成品の状態で、実施
されていた。
【０００７】しかしながら、初期故障に係る潜在的不良
は、組立工程中に発生するというものではなく、そのほ
とんどがウエハプロセスにおいて発生しているものであ
ることが判っている。例えば、超ＬＳＩ（Large Scale
Integreted circuit）を代表とするＭＩＳ（Metal Insu
lator Semiconductor:金属酸化膜半導体）の集積回路の
絶縁膜の欠陥は、ウエハプロセスにおいて発生する。
は、組立工程中に発生するというものではなく、そのほ
とんどがウエハプロセスにおいて発生しているものであ
ることが判っている。例えば、超ＬＳＩ（Large Scale
Integreted circuit）を代表とするＭＩＳ（Metal Insu
lator Semiconductor:金属酸化膜半導体）の集積回路の
絶縁膜の欠陥は、ウエハプロセスにおいて発生する。
【０００８】ところが従来のバーンイン試験方法におい
ては、上記のように組立工程を経た後の半導体集積回路
１に対して実施していたために、ウエハプロセスのとき
既に欠陥を含んでいた潜在的不良チップであっても、次
工程である組立工程を完了した後で初めてバーンイン試
験による欠陥の発見が可能であった。
ては、上記のように組立工程を経た後の半導体集積回路
１に対して実施していたために、ウエハプロセスのとき
既に欠陥を含んでいた潜在的不良チップであっても、次
工程である組立工程を完了した後で初めてバーンイン試
験による欠陥の発見が可能であった。
【０００９】しかし、このように組立工程後に行ったバ
ーンイン試験で初めて欠陥が発見されるのであれば、ウ
エハプロセス後の組立工程自体が無駄になり、スループ
ットは悪化する。また、その組立工程に用いた各種の材
料も無駄になるため、全体としてコスト面で非常に不利
な状況にあった。
ーンイン試験で初めて欠陥が発見されるのであれば、ウ
エハプロセス後の組立工程自体が無駄になり、スループ
ットは悪化する。また、その組立工程に用いた各種の材
料も無駄になるため、全体としてコスト面で非常に不利
な状況にあった。
【００１０】さらに、不良解析やウエハプロセスへのフ
ィードバック、すなわちプロセスラインでの異常発見、
メンテナンスなどの対策がどうしても遅くなりがちとな
り、歩留まりの低下を余儀なくされるという問題点があ
った。このことはまた、新製品開発時にもその開発スピ
ードを遅くしてしまうという好ましくない影響を及ぼし
ている。
ィードバック、すなわちプロセスラインでの異常発見、
メンテナンスなどの対策がどうしても遅くなりがちとな
り、歩留まりの低下を余儀なくされるという問題点があ
った。このことはまた、新製品開発時にもその開発スピ
ードを遅くしてしまうという好ましくない影響を及ぼし
ている。
【００１１】さて、バーンイン試験ではないが、ウエハ
プロセスの完了後に行う検査として、ウエハ状態で通電
を行うウエハテスト（機能試験）が従来から知られてい
る。図１２はウエハテストの様子を示す斜視図、図１３
はその側面図である。
プロセスの完了後に行う検査として、ウエハ状態で通電
を行うウエハテスト（機能試験）が従来から知られてい
る。図１２はウエハテストの様子を示す斜視図、図１３
はその側面図である。
【００１２】半導体ウエハ５の主面５ａ上には、複数の
ボンディングパッドを有するチップ５ｂが形成されてい
る。そしてこれらのボンディングパッドのそれぞれには
金属プローバ６が接触されている。なお、ボンディング
パッドとは、周知のとおり、組立工程において半導体ウ
エハ上の回路素子と外部電極端子とを接続するためのボ
ンディングワイヤの接続領域のことをいう。
ボンディングパッドを有するチップ５ｂが形成されてい
る。そしてこれらのボンディングパッドのそれぞれには
金属プローバ６が接触されている。なお、ボンディング
パッドとは、周知のとおり、組立工程において半導体ウ
エハ上の回路素子と外部電極端子とを接続するためのボ
ンディングワイヤの接続領域のことをいう。
【００１３】ウエハテストは、ある金属プローバ６を介
して電圧または電流を印加し、別の金属プローバ６で電
圧または電流を取り出して実施される。
して電圧または電流を印加し、別の金属プローバ６で電
圧または電流を取り出して実施される。
【００１４】ところで、チップ５ｂのボンディングパッ
ドに複数の金属プローバ６を接触させるのに、各金属プ
ローバ６を斜めにした状態で接触させている。これは、
ボンディングパッドに対する金属プローバ６の接触圧を
均一化するのが容易であるからである。
ドに複数の金属プローバ６を接触させるのに、各金属プ
ローバ６を斜めにした状態で接触させている。これは、
ボンディングパッドに対する金属プローバ６の接触圧を
均一化するのが容易であるからである。
【００１５】しかし、このように金属プローバ６を斜め
にしていると、１回のウエハテストでは１つのチップ５
ｂしかテストすることができず、同時に複数のチップ５
ｂに対してテストすることは不可能であった。バーンイ
ン試験の場合、１つのチップ５ｂに対する試験時間は数
十時間の通電を要するため、チップ５ｂが数十ある１枚
の半導体ウエハ５全体のテストを一つづつ行うときわめ
て多大な時間がかかる。よってこのように、金属プロー
バ６を斜めにしてバーンイン試験を行うのは実用的でな
い。
にしていると、１回のウエハテストでは１つのチップ５
ｂしかテストすることができず、同時に複数のチップ５
ｂに対してテストすることは不可能であった。バーンイ
ン試験の場合、１つのチップ５ｂに対する試験時間は数
十時間の通電を要するため、チップ５ｂが数十ある１枚
の半導体ウエハ５全体のテストを一つづつ行うときわめ
て多大な時間がかかる。よってこのように、金属プロー
バ６を斜めにしてバーンイン試験を行うのは実用的でな
い。
【００１６】そこで、図１４に示すように、金属プロー
バ６を主面５ａに垂直にした状態でボンディングパッド
に接触させることを考えてみる。この場合には、すべて
のチップ５ｂに対して同時に電圧印加を行うことができ
そうである。
バ６を主面５ａに垂直にした状態でボンディングパッド
に接触させることを考えてみる。この場合には、すべて
のチップ５ｂに対して同時に電圧印加を行うことができ
そうである。
【００１７】しかし、近年においてはマイクロプロセッ
サやゲートアレイなどの半導体集積回路は大規模化がま
すます進められ、１つのチップにおけるボンディングパ
ッドの数が１００を越すようになっており、半導体ウエ
ハ５上のすべてのチップ５ｂにおいて、すべてのボンデ
ィングパッドに金属プローバ６を垂直にした状態で一定
圧力で精度よく接触させることは物理的に不可能であ
る。
サやゲートアレイなどの半導体集積回路は大規模化がま
すます進められ、１つのチップにおけるボンディングパ
ッドの数が１００を越すようになっており、半導体ウエ
ハ５上のすべてのチップ５ｂにおいて、すべてのボンデ
ィングパッドに金属プローバ６を垂直にした状態で一定
圧力で精度よく接触させることは物理的に不可能であ
る。
【００１８】したがって、金属プローバ６を用い、ウエ
ハテストと同様にしてウエハ状態でスクリーニングを行
おうとしても前述のように非常に長い時間を要すること
になる。
ハテストと同様にしてウエハ状態でスクリーニングを行
おうとしても前述のように非常に長い時間を要すること
になる。
【００１９】この発明は、上記のような問題点を解消す
るために創案されたものであって、１チップ当たりのボ
ンディングパッド数が多くても、ウエハ状態でバーンイ
ン試験を短時間で行うことができるようにすることを目
的とする。
るために創案されたものであって、１チップ当たりのボ
ンディングパッド数が多くても、ウエハ状態でバーンイ
ン試験を短時間で行うことができるようにすることを目
的とする。
【００２０】
【課題を解決するための手段】この発明の第１の態様に
かかるウエハ及びチップの試験装置は、半導体ウエハの
一の主面上に形成された少なくとも一つのチップを試験
する試験装置であって、（ａ）チップがそれぞれ有する
ボンディングパッドの所定のものと鏡像関係となるよう
に配置された接触電極を有し、少なくとも一部がその厚
み方向に透光性を有する試験板と、（ｂ）試験板を通し
て半導体ウエハを認識し、試験板を半導体ウエハに対し
て相対的に移動させて位置合わせを行う位置合わせ手段
と、（ｃ）接触電極をボンディングパッドに対して均一
で、かつ一定の圧力で接触させる圧着手段と、（ｄ）チ
ップに対し、接触電極から電気信号を印加する信号印加
手段と、を備える。
かかるウエハ及びチップの試験装置は、半導体ウエハの
一の主面上に形成された少なくとも一つのチップを試験
する試験装置であって、（ａ）チップがそれぞれ有する
ボンディングパッドの所定のものと鏡像関係となるよう
に配置された接触電極を有し、少なくとも一部がその厚
み方向に透光性を有する試験板と、（ｂ）試験板を通し
て半導体ウエハを認識し、試験板を半導体ウエハに対し
て相対的に移動させて位置合わせを行う位置合わせ手段
と、（ｃ）接触電極をボンディングパッドに対して均一
で、かつ一定の圧力で接触させる圧着手段と、（ｄ）チ
ップに対し、接触電極から電気信号を印加する信号印加
手段と、を備える。
【００２１】望ましくは、試験板は、(a-1) 接触電極を
その表面に有する透光性の基板を備える。
その表面に有する透光性の基板を備える。
【００２２】更に望ましくは、試験板は、(a-2) 基板を
介して接触電極と反対側に形成された上部圧着板を更に
備える。
介して接触電極と反対側に形成された上部圧着板を更に
備える。
【００２３】更に望ましくは、上部圧着板は、その一部
が開口されている。
が開口されている。
【００２４】また望ましくは、上部圧着板は、少なくと
もその一部が透光性を有する。
もその一部が透光性を有する。
【００２５】更に望ましくは、半導体ウエハの他の主面
上に有機膜が密着され、半導体ウエハの有機膜側が載置
される下部圧着板を更に備える。
上に有機膜が密着され、半導体ウエハの有機膜側が載置
される下部圧着板を更に備える。
【００２６】更に望ましくは、下部圧着板はその上主面
に温度制御手段を備える。
に温度制御手段を備える。
【００２７】また望ましくは、試験板及び半導体ウエハ
を収納する恒温槽を更に備える。
を収納する恒温槽を更に備える。
【００２８】あるいは望ましくは、接触電極は、実質的
に凸状の導電性物質からなる。
に凸状の導電性物質からなる。
【００２９】更に望ましくは、その厚さ方向に良好な導
電性を有し、厚さ方向と直角な方向には導電性を有さ
ず、接触電極とチップの間に介挿される異方性導電膜を
更に備え、接触電極は、それに対向するボンディングパ
ッドと異方性導電膜を介して圧着されて導通する。
電性を有し、厚さ方向と直角な方向には導電性を有さ
ず、接触電極とチップの間に介挿される異方性導電膜を
更に備え、接触電極は、それに対向するボンディングパ
ッドと異方性導電膜を介して圧着されて導通する。
【００３０】あるいは望ましくは、信号印加手段は、接
触電極から全てのチップに対して所定の電気信号を一斉
に印加する。
触電極から全てのチップに対して所定の電気信号を一斉
に印加する。
【００３１】この発明の第２の態様にかかるウエハ及び
チップの試験装置は、半導体ウエハの一の主面上に形成
された少なくとも一つのチップを試験する試験装置であ
って、（ａ）(a-1)(a-1-1)チップがそれぞれ有するボン
ディングパッドの所定のものと鏡像関係となるように配
置された接触電極と、 (a-1-2)接触電極近傍で貫通され
た貫通孔と、を有する基板と、(a-2) 貫通孔を介して接
触電極と接続され、接触電極が形成された面と反対側の
基板の表面に形成された配線と、を有する試験板と、
（ｂ）試験板を半導体ウエハに対して相対的に移動させ
て位置合わせを行う位置合わせ手段と、（ｃ）接触電極
をボンディングパッドに対して均一で、かつ一定の圧力
で接触させる圧着手段と、（ｄ）チップに対し、接触電
極から電気信号を印加する信号印加手段と、を備える。
チップの試験装置は、半導体ウエハの一の主面上に形成
された少なくとも一つのチップを試験する試験装置であ
って、（ａ）(a-1)(a-1-1)チップがそれぞれ有するボン
ディングパッドの所定のものと鏡像関係となるように配
置された接触電極と、 (a-1-2)接触電極近傍で貫通され
た貫通孔と、を有する基板と、(a-2) 貫通孔を介して接
触電極と接続され、接触電極が形成された面と反対側の
基板の表面に形成された配線と、を有する試験板と、
（ｂ）試験板を半導体ウエハに対して相対的に移動させ
て位置合わせを行う位置合わせ手段と、（ｃ）接触電極
をボンディングパッドに対して均一で、かつ一定の圧力
で接触させる圧着手段と、（ｄ）チップに対し、接触電
極から電気信号を印加する信号印加手段と、を備える。
【００３２】この発明の第３の態様にかかるウエハ及び
チップの試験装置は、半導体ウエハの一の主面上に形成
された少なくとも一つのチップを試験する試験装置であ
って、（ａ）チップがそれぞれ有するボンディングパッ
ドの所定のものと鏡像関係となるように配置された接触
電極を有する試験板と、（ｂ）試験板を半導体ウエハに
対して相対的に移動させて位置合わせを行う位置合わせ
手段と、（ｃ）(c-1)試験板を押す加圧手段と、(c-2)
接触電極に流れる電流を検出する検出手段と、(c-3) 検
出手段の検出結果に依って、加圧手段が試験板を押す力
を制御する制御手段と、(c-4) 半導体ウエハを載置する
下部圧着板と、を有し、接触電極をボンディングパッド
に対して均一で、かつ一定の圧力で接触させる圧着手段
と、（ｄ）チップに対し、接触電極から電気信号を印加
する信号印加手段と、を備える。
チップの試験装置は、半導体ウエハの一の主面上に形成
された少なくとも一つのチップを試験する試験装置であ
って、（ａ）チップがそれぞれ有するボンディングパッ
ドの所定のものと鏡像関係となるように配置された接触
電極を有する試験板と、（ｂ）試験板を半導体ウエハに
対して相対的に移動させて位置合わせを行う位置合わせ
手段と、（ｃ）(c-1)試験板を押す加圧手段と、(c-2)
接触電極に流れる電流を検出する検出手段と、(c-3) 検
出手段の検出結果に依って、加圧手段が試験板を押す力
を制御する制御手段と、(c-4) 半導体ウエハを載置する
下部圧着板と、を有し、接触電極をボンディングパッド
に対して均一で、かつ一定の圧力で接触させる圧着手段
と、（ｄ）チップに対し、接触電極から電気信号を印加
する信号印加手段と、を備える。
【００３３】
【作用】この発明の第１の態様において、少なくとも一
部がその厚み方向に透光性を有する試験板を通して半導
体ウエハを認識することができるので、試験板と半導体
ウエハとの位置合わせを容易に行うことができる。
部がその厚み方向に透光性を有する試験板を通して半導
体ウエハを認識することができるので、試験板と半導体
ウエハとの位置合わせを容易に行うことができる。
【００３４】この発明の第２の態様において、配線は貫
通孔を介して接触電極と接続されつつ、接触電極が形成
された面と反対側の基板の表面に形成されため、必要な
ボンディングパッド以外のボンディングパッドに接触す
ることが回避できる。
通孔を介して接触電極と接続されつつ、接触電極が形成
された面と反対側の基板の表面に形成されため、必要な
ボンディングパッド以外のボンディングパッドに接触す
ることが回避できる。
【００３５】この発明の第３の態様において、検出手段
は接触電極に流れる電流を検出し、この検出結果に依っ
て、制御手段は加圧手段が試験板を押す力を制御する。
よって、各チップのすべてのボンディングパッドに対し
ても均一な接触圧で接触電極を圧着させることができ
る。
は接触電極に流れる電流を検出し、この検出結果に依っ
て、制御手段は加圧手段が試験板を押す力を制御する。
よって、各チップのすべてのボンディングパッドに対し
ても均一な接触圧で接触電極を圧着させることができ
る。
【００３６】
第１実施例． Ａ．構成．図１は、本発明の第１実施例である、ウエハ
及びチップの試験装置１００の概略を示す構成図であ
る。
及びチップの試験装置１００の概略を示す構成図であ
る。
【００３７】下部圧着板１２はＸＹθステージ３０上に
載置され、両者は共に水平面内で直交するＸ軸、Ｙ軸及
び両軸に直交するＺ軸回りのθ方向に回転可能となって
いる。下部圧着板１２上にはヒーター１４が設けられ、
この上に載置される半導体ウエハ５を加熱する。半導体
ウエハ５の主面５ａにおいてチップ５ｂが形成されてお
り、チップ５ｂの各々には複数のボンディングパッド
（簡単のため図示しない）が形成されている。
載置され、両者は共に水平面内で直交するＸ軸、Ｙ軸及
び両軸に直交するＺ軸回りのθ方向に回転可能となって
いる。下部圧着板１２上にはヒーター１４が設けられ、
この上に載置される半導体ウエハ５を加熱する。半導体
ウエハ５の主面５ａにおいてチップ５ｂが形成されてお
り、チップ５ｂの各々には複数のボンディングパッド
（簡単のため図示しない）が形成されている。
【００３８】モータ制御ユニット３５はウエハ圧着用モ
ータ３２を駆動し、ウエハ圧着用モータ３２がウエハ圧
着用ネジ３３を回転させる。これにより上部圧着板１１
はウエハ圧着用固定板３１からＺ軸に平行に送りださ
れ、その下面に設けられたポリイミド膜１０からなる基
板を半導体ウエハ５の主面５ａへ圧着させる。正確に言
えば圧着されるのは、チップ５ｂのボンディングパッド
と、ポリイミド膜１０の下面１０ａに設けられたバンプ
１５である。
ータ３２を駆動し、ウエハ圧着用モータ３２がウエハ圧
着用ネジ３３を回転させる。これにより上部圧着板１１
はウエハ圧着用固定板３１からＺ軸に平行に送りださ
れ、その下面に設けられたポリイミド膜１０からなる基
板を半導体ウエハ５の主面５ａへ圧着させる。正確に言
えば圧着されるのは、チップ５ｂのボンディングパッド
と、ポリイミド膜１０の下面１０ａに設けられたバンプ
１５である。
【００３９】半導体ウエハ５の主面５ａにはチップ５ｂ
とは別にアライメントマーク３４ａが設けられている。
このアライメントマーク３４ａは、例えば十字型のマー
クが用いられる。
とは別にアライメントマーク３４ａが設けられている。
このアライメントマーク３４ａは、例えば十字型のマー
クが用いられる。
【００４０】このアライメントマーク３４ａに対応し
て、基板１０の表面にバンプ１５とは別にアライメント
マーク３４ｂが設けられている。このアライメントマー
ク３４ｂは、アライメントマーク３４ａとほぼ合致し、
基板１０と半導体ウエハ５の位置合わせを行う為のもの
である。
て、基板１０の表面にバンプ１５とは別にアライメント
マーク３４ｂが設けられている。このアライメントマー
ク３４ｂは、アライメントマーク３４ａとほぼ合致し、
基板１０と半導体ウエハ５の位置合わせを行う為のもの
である。
【００４１】上部圧着板１１にはアライメントマーク３
４ｂの上方に開口部１１ａが開口されており、ウエハ圧
着用固定板３１には光学顕微鏡１３及びカメラ３６が備
えられている。
４ｂの上方に開口部１１ａが開口されており、ウエハ圧
着用固定板３１には光学顕微鏡１３及びカメラ３６が備
えられている。
【００４２】ＸＹθステージ３０の移動およびカメラ３
６の動作は画像処理及びステージ制御ユニット３７によ
って制御される。
６の動作は画像処理及びステージ制御ユニット３７によ
って制御される。
【００４３】Ｚ軸方向の圧着の力の強さを制御するモー
タ制御ユニット３５は、電圧印加装置４とともにバンプ
１５と接続されている。
タ制御ユニット３５は、電圧印加装置４とともにバンプ
１５と接続されている。
【００４４】Ｂ．位置合わせ．まず、バンプ１５とチッ
プ５ｂとの、正確にいえばボンディングパッド５ｃとの
位置合わせを行わなければならない。まず、ポリイミド
膜１０の第１の面１０ａと半導体ウエハ５の主面を、所
定距離だけ離して平行に置く。ポリイミド膜１０上に形
成されたバンプ１５は、半導体ウエハ５主面上のボンデ
ィングパッド群に丁度位置対応する座標に形成されてい
る。即ちバンプ１５はボンディングパッド群と鏡像関係
を保って形成される。
プ５ｂとの、正確にいえばボンディングパッド５ｃとの
位置合わせを行わなければならない。まず、ポリイミド
膜１０の第１の面１０ａと半導体ウエハ５の主面を、所
定距離だけ離して平行に置く。ポリイミド膜１０上に形
成されたバンプ１５は、半導体ウエハ５主面上のボンデ
ィングパッド群に丁度位置対応する座標に形成されてい
る。即ちバンプ１５はボンディングパッド群と鏡像関係
を保って形成される。
【００４５】さて、ポリイミド膜１０は半透明状で光を
透過する。したがって、カメラ３６は光学顕微鏡１３及
び開口部１１ａを通してアライメントマーク３４ａ，３
４ｂのずれを認識することができる。カメラの出力信号
は画像処理及びステージ制御ユニット３７によって補正
信号に変換され、この補正信号に従って、アライメント
マーク３４ａがアライメントマーク３４ｂに合致するよ
うにＸＹθステージ３０が移動する。
透過する。したがって、カメラ３６は光学顕微鏡１３及
び開口部１１ａを通してアライメントマーク３４ａ，３
４ｂのずれを認識することができる。カメラの出力信号
は画像処理及びステージ制御ユニット３７によって補正
信号に変換され、この補正信号に従って、アライメント
マーク３４ａがアライメントマーク３４ｂに合致するよ
うにＸＹθステージ３０が移動する。
【００４６】Ｃ．均一な圧着．図２に半導体ウエハ５の
チップ５ｂ近傍の拡大断面図及び拡大平面図を示す。パ
ッシベーション膜５ｄは半導体ウエハ５の主面５ａに形
成されたチップ５ｂの各々を被覆しており、ボンディン
グパッド５ｃが形成された部分において開口している。
チップ５ｂ近傍の拡大断面図及び拡大平面図を示す。パ
ッシベーション膜５ｄは半導体ウエハ５の主面５ａに形
成されたチップ５ｂの各々を被覆しており、ボンディン
グパッド５ｃが形成された部分において開口している。
【００４７】ボンディングパッド５ｃにはバンプ１５
が、上部圧着板１１によって圧着されている。バンプ１
５はスルーホール１０ｃを介して、ポリイミド膜１０の
上面１０ｂに形成された配線１６に接続されている。し
たがって、ボンディングパッド５ｃには配線１６からス
ルーホール１０ｃ、バンプ１５を介して外部から、即ち
電圧印加装置４から電圧を印加することができる。また
逆にボンディングパッド５ｃからバンプ１５、スルーホ
ール１０ｃ、配線１６を介してボンディングパッド５ｃ
に流れる電流を検出することができる。
が、上部圧着板１１によって圧着されている。バンプ１
５はスルーホール１０ｃを介して、ポリイミド膜１０の
上面１０ｂに形成された配線１６に接続されている。し
たがって、ボンディングパッド５ｃには配線１６からス
ルーホール１０ｃ、バンプ１５を介して外部から、即ち
電圧印加装置４から電圧を印加することができる。また
逆にボンディングパッド５ｃからバンプ１５、スルーホ
ール１０ｃ、配線１６を介してボンディングパッド５ｃ
に流れる電流を検出することができる。
【００４８】モータ制御ユニット３５はこの電流を検出
し、その結果を基にしてウエハ圧着用モータ３２の駆動
を制御し、圧着の力の調整を行い、均一な接触圧でバン
プ１５をボンディングパッド５ｃに圧着させることがで
きる。
し、その結果を基にしてウエハ圧着用モータ３２の駆動
を制御し、圧着の力の調整を行い、均一な接触圧でバン
プ１５をボンディングパッド５ｃに圧着させることがで
きる。
【００４９】ウエハ圧着用モータ３２は例えば４個設け
られ、それぞれに対応する領域のチップ５ｂから電流を
フィードバックさせて圧着の力の調整を行うことができ
る。
られ、それぞれに対応する領域のチップ５ｂから電流を
フィードバックさせて圧着の力の調整を行うことができ
る。
【００５０】このようにボンディングパッド群に対する
通電体として、バンプ１５を用いることにより、従来ウ
エハテストで用いられていた金属プローバ６に比べて半
導体ウエハ主面への密着性が均一で、複数のチップ５ｂ
のボンディングパッド５ｃの全てに対して均一な接触圧
で接触させることができ、しかも集積度の増大にも対応
できる。
通電体として、バンプ１５を用いることにより、従来ウ
エハテストで用いられていた金属プローバ６に比べて半
導体ウエハ主面への密着性が均一で、複数のチップ５ｂ
のボンディングパッド５ｃの全てに対して均一な接触圧
で接触させることができ、しかも集積度の増大にも対応
できる。
【００５１】Ｄ．誤動作の防止．配線１６はポリイミド
膜１０の上面１０ｂに形成されており、バンプ１５が形
成された下面１０ａと反対側に形成されるため、必要な
ボンディングパッド５ｃ以外のボンディングパッド５ｃ
に接触することは回避できる。したがって、チップ５ｂ
の集積度が増大し、バンプ１５に要求される集積度が増
大しても、誤動作が防止され、確実な動作が期待でき
る。
膜１０の上面１０ｂに形成されており、バンプ１５が形
成された下面１０ａと反対側に形成されるため、必要な
ボンディングパッド５ｃ以外のボンディングパッド５ｃ
に接触することは回避できる。したがって、チップ５ｂ
の集積度が増大し、バンプ１５に要求される集積度が増
大しても、誤動作が防止され、確実な動作が期待でき
る。
【００５２】但し、上部圧着板１１が導電性物質から成
る場合には上面１０ｂにおいて、望ましくない導通が生
じるおそれがある。したがって、図２に示すように、特
に上部圧着板１１において開口部１１ａが開口されてい
ない領域では、絶縁及びクッションを兼ねてゴム２０を
設けることが望ましい。
る場合には上面１０ｂにおいて、望ましくない導通が生
じるおそれがある。したがって、図２に示すように、特
に上部圧着板１１において開口部１１ａが開口されてい
ない領域では、絶縁及びクッションを兼ねてゴム２０を
設けることが望ましい。
【００５３】Ｅ．バーンイン試験．位置合わせが済み、
均一な接触圧でバンプ１５をボンディングパッド５ｃに
圧着させることができた後は、チップ５ｂのバーンイン
試験を行う。
均一な接触圧でバンプ１５をボンディングパッド５ｃに
圧着させることができた後は、チップ５ｂのバーンイン
試験を行う。
【００５４】図１においてチップ５ｂはヒータ１４によ
って加熱されることができるので、加速試験を行うこと
ができる。
って加熱されることができるので、加速試験を行うこと
ができる。
【００５５】ここで、電圧印加装置４からバンプ１５を
介して、ボンディングパッド５ｃに、チップを動作させ
るために必要なパルス信号（ダイナミックバーンイン試
験）または、直流電圧（スタティックバーンイン）が印
加されバーンイン試験が実施される。
介して、ボンディングパッド５ｃに、チップを動作させ
るために必要なパルス信号（ダイナミックバーンイン試
験）または、直流電圧（スタティックバーンイン）が印
加されバーンイン試験が実施される。
【００５６】電圧印加装置は、半導体ウエハ５上の全て
のチップ５ｂに信号を与えることができるが、チップ５
ｂをいくつかのグループに分けて、グループごとに信号
を与えるようにしてもよい。
のチップ５ｂに信号を与えることができるが、チップ５
ｂをいくつかのグループに分けて、グループごとに信号
を与えるようにしてもよい。
【００５７】第２実施例．この発明の第２実施例を説明
するために、図３に半導体ウエハ５近傍の構成図を示
す。簡単のために図１に示された構成のうち、位置合わ
せ及び圧着のための機構は省いている。
するために、図３に半導体ウエハ５近傍の構成図を示
す。簡単のために図１に示された構成のうち、位置合わ
せ及び圧着のための機構は省いている。
【００５８】第２実施例ではアライメントマーク３４
ａ，３４ｂは必ずしも必要としない。光学顕微鏡１３は
開口部１１ａを介してボンディングパッド５ｃとバンプ
１５との位置ずれを検出できるからである。
ａ，３４ｂは必ずしも必要としない。光学顕微鏡１３は
開口部１１ａを介してボンディングパッド５ｃとバンプ
１５との位置ずれを検出できるからである。
【００５９】第３実施例．この発明の第３実施例を説明
するために、図４に半導体ウエハ５近傍の構成図を示
す。簡単のために図１に示された構成のうち、位置合わ
せ及び圧着のための機構は省いている。
するために、図４に半導体ウエハ５近傍の構成図を示
す。簡単のために図１に示された構成のうち、位置合わ
せ及び圧着のための機構は省いている。
【００６０】第３実施例では、半導体ウエハ５にスクラ
イブを施し、チップ５ｂを独立させた状態でも適用でき
る。ウエハプロセスを完了した半導体ウエハ５の裏面に
ビニール１８を密着させた後、チップ５ｂはビニール１
８に固定されたままでバーンイン試験が施される。
イブを施し、チップ５ｂを独立させた状態でも適用でき
る。ウエハプロセスを完了した半導体ウエハ５の裏面に
ビニール１８を密着させた後、チップ５ｂはビニール１
８に固定されたままでバーンイン試験が施される。
【００６１】あるいは、図５に示すように、チップ５ｂ
は１個でもビニール１８に固定されているため、開口部
１１ａの下に設けられたバンプ１５に適切に位置合わせ
され、圧着されることができる。
は１個でもビニール１８に固定されているため、開口部
１１ａの下に設けられたバンプ１５に適切に位置合わせ
され、圧着されることができる。
【００６２】第４実施例．この発明の第４実施例を説明
するために、図６に半導体ウエハ５近傍の構成図を示
す。簡単のために図１に示された構成のうち、位置合わ
せ及び圧着のための機構は省いている。
するために、図６に半導体ウエハ５近傍の構成図を示
す。簡単のために図１に示された構成のうち、位置合わ
せ及び圧着のための機構は省いている。
【００６３】第４実施例においては、ボンディングパッ
ド５ｃに対する機械的ダメージを小さくするために、バ
ンプ１５は異方性導電膜１７を介してボンディングパッ
ド５ｃに圧着される。この異方性導電膜１７は可撓性を
有し、その厚さ方向に良好な導電性を有し、厚さ方向と
直角な方向には導電性を有さないものである。したがっ
て、バンプ１５とボンディングパッド５ｃとは良好に導
通し、かつ異なるバンプ１５同士が好ましくない短絡を
生じさせることもない。
ド５ｃに対する機械的ダメージを小さくするために、バ
ンプ１５は異方性導電膜１７を介してボンディングパッ
ド５ｃに圧着される。この異方性導電膜１７は可撓性を
有し、その厚さ方向に良好な導電性を有し、厚さ方向と
直角な方向には導電性を有さないものである。したがっ
て、バンプ１５とボンディングパッド５ｃとは良好に導
通し、かつ異なるバンプ１５同士が好ましくない短絡を
生じさせることもない。
【００６４】異方性導電膜１７としては、図７にその断
面が示されるように、母材として絶縁材であるシリコー
ンゴム１７ａに極めて多数の導電繊維１７ｂを厚み方向
に配向した状態で埋め込んだものが知られている。
面が示されるように、母材として絶縁材であるシリコー
ンゴム１７ａに極めて多数の導電繊維１７ｂを厚み方向
に配向した状態で埋め込んだものが知られている。
【００６５】ボンディングパッド５ｃに対する機械的ダ
メージを小さくするためには、バンプ１５として有機物
質に導電性物質を含ませた材料から凸型に形成したもの
を用いてもよい。
メージを小さくするためには、バンプ１５として有機物
質に導電性物質を含ませた材料から凸型に形成したもの
を用いてもよい。
【００６６】第５実施例．この発明の第５実施例を説明
するために、図８に半導体ウエハ５近傍の構成図を示
す。簡単のために図１に示された構成のうち、位置合わ
せ及び圧着のための機構は省いている。
するために、図８に半導体ウエハ５近傍の構成図を示
す。簡単のために図１に示された構成のうち、位置合わ
せ及び圧着のための機構は省いている。
【００６７】第５実施例においては、上部圧着板１１及
びポリイミド膜１０の替わりに、スルーホール２１ａが
開口されたガラス製上部圧着板２１を用いている。バン
プ１５及び配線１６は、それぞれガラス製上部圧着板２
１の上面及び下面において形成され、両者はスルーホー
ル２１ａを介して互いに接続されている。
びポリイミド膜１０の替わりに、スルーホール２１ａが
開口されたガラス製上部圧着板２１を用いている。バン
プ１５及び配線１６は、それぞれガラス製上部圧着板２
１の上面及び下面において形成され、両者はスルーホー
ル２１ａを介して互いに接続されている。
【００６８】ガラス製上部圧着板２１は透明なため、特
に位置合わせのための開口部を設けなくてもバンプ１５
とチップ５ｂとの位置合わせを行うことができる。
に位置合わせのための開口部を設けなくてもバンプ１５
とチップ５ｂとの位置合わせを行うことができる。
【００６９】第６実施例．図９は、本発明の第６実施例
である、ウエハ及びチップの試験装置２００の概略を示
す構成図である。位置合わせ及び圧着のための機構は第
１実施例として図１に示された試験装置１００と同一で
ある。第６実施例は、加熱機構において第１実施例と異
なる。ヒーター１４は用いられず、その替わりに恒温漕
１９が設けられている。
である、ウエハ及びチップの試験装置２００の概略を示
す構成図である。位置合わせ及び圧着のための機構は第
１実施例として図１に示された試験装置１００と同一で
ある。第６実施例は、加熱機構において第１実施例と異
なる。ヒーター１４は用いられず、その替わりに恒温漕
１９が設けられている。
【００７０】恒温漕１９には上部圧着板１１、下部圧着
板１２、ステージ３０が、被測定対象たる半導体ウエハ
５とともに格納され、第１実施例バーンイン試験のため
の加熱もしくは冷却が行われる。
板１２、ステージ３０が、被測定対象たる半導体ウエハ
５とともに格納され、第１実施例バーンイン試験のため
の加熱もしくは冷却が行われる。
【００７１】
【発明の効果】以上に説明したように、この発明の第１
の態様においては試験板と半導体ウエハとの位置合わせ
を容易に行うことができる。
の態様においては試験板と半導体ウエハとの位置合わせ
を容易に行うことができる。
【００７２】またこの発明の第２の態様においては、配
線が、必要なボンディングパッド以外のボンディングパ
ッドに接触することが回避できる。
線が、必要なボンディングパッド以外のボンディングパ
ッドに接触することが回避できる。
【００７３】またこの発明の第３の態様においては、各
チップのすべてのボンディングパッドに対しても均一な
接触圧で接触電極を圧着させることができる。
チップのすべてのボンディングパッドに対しても均一な
接触圧で接触電極を圧着させることができる。
【００７４】よって、この発明にかかるウエハ及びチッ
プの試験装置によれば、組立工程よりも早い段階のウエ
ハプロセスの完了後にウエハ状態でバーンイン試験を行
うことができる。即ち組立工程の前段階で潜在的不良チ
ップを発見してそれを取り除くスクリーニングが可能で
あるから、潜在的不良チップのまま組立る場合に比べ
て、工程面および材料面でコストダウンを図ることがで
きる。また、不良解析が早くなり、ウエハプロセスへの
フィードバックも早くなるので、プロセスラインでのメ
ンテナンスが充実し、歩留まりやスループットの向上を
図ることが期待できる。さらに、新製品開発のスピード
アップにも好影響を与えることができる。
プの試験装置によれば、組立工程よりも早い段階のウエ
ハプロセスの完了後にウエハ状態でバーンイン試験を行
うことができる。即ち組立工程の前段階で潜在的不良チ
ップを発見してそれを取り除くスクリーニングが可能で
あるから、潜在的不良チップのまま組立る場合に比べ
て、工程面および材料面でコストダウンを図ることがで
きる。また、不良解析が早くなり、ウエハプロセスへの
フィードバックも早くなるので、プロセスラインでのメ
ンテナンスが充実し、歩留まりやスループットの向上を
図ることが期待できる。さらに、新製品開発のスピード
アップにも好影響を与えることができる。
【図１】本発明の第１実施例を示す構成図である。
【図２】第１実施例におけるチップ５ｂの表面近傍の拡
大断面図及び拡大平面図である。
大断面図及び拡大平面図である。
【図３】第２実施例における半導体ウエハ５近傍の構成
図である。
図である。
【図４】第３実施例における半導体ウエハ５近傍の構成
図である。
図である。
【図５】第３実施例における半導体ウエハ５近傍の構成
図である。
図である。
【図６】第４実施例における半導体ウエハ５の主面５ａ
近傍の拡大断面図である。
近傍の拡大断面図である。
【図７】異方性導電膜１７の断面図である。
【図８】第５実施例における半導体ウエハ５近傍の構成
図である。
図である。
【図９】本発明の第６実施例を示す構成図である。
【図１０】故障率曲線の特性図である。
【図１１】従来のバーンイン試験方法を示す説明図であ
る。
る。
【図１２】従来のウエハテストを示す斜視図である。
【図１３】従来のウエハテストを示す側面図である。
【図１４】問題点を指摘するための説明図である。
【符号の説明】 ４ 電圧印加装置 ５ 半導体ウエハ ５ａ 半導体ウエハの主面 ５ｂ チップ ５ｃ ボンディングパッド １０ ポリイミド膜 １０ａ ポリイミド膜の下面 １０ｂ ポリイミド膜の上面 １０ｃ スルーホール １１ 上部圧着板 １１ａ 開口部 １２ 下部圧着板 １３ 光学顕微鏡 １５ バンプ １６ 配線 １７ 異方性導電膜 １８ ビニール １９ 恒温槽
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】この発明の第２の態様において、配線は貫
通孔を介して接触電極と接続されつつ、接触電極が形成
された面と反対側の基板の表面に形成されるため、必要
なボンディングパッド以外のボンディングパッドに接触
することが回避できる。
通孔を介して接触電極と接続されつつ、接触電極が形成
された面と反対側の基板の表面に形成されるため、必要
なボンディングパッド以外のボンディングパッドに接触
することが回避できる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (13)
- 【請求項１】 半導体ウエハの一の主面上に形成された
少なくとも一つのチップを試験する試験装置であって、 （ａ）前記チップがそれぞれ有するボンディングパッド
の所定のものと鏡像関係となるように配置された接触電
極を有し、少なくとも一部がその厚み方向に透光性を有
する試験板と、 （ｂ）前記試験板を通して前記半導体ウエハを認識し、
前記試験板を前記半導体ウエハに対して相対的に移動さ
せて位置合わせを行う位置合わせ手段と、 （ｃ）前記接触電極を前記ボンディングパッドに対して
均一で、かつ一定の圧力で接触させる圧着手段と、 （ｄ）前記チップに対し、前記接触電極から電気信号を
印加する信号印加手段と、を備えるウエハ及びチップの
試験装置。 - 【請求項２】 前記試験板は、 (a-1) 前記接触電極をその表面に有する透光性の基板を
備える請求項１記載のウエハ及びチップの試験装置。 - 【請求項３】 前記試験板は、 (a-2) 前記基板を介して前記接触電極と反対側に形成さ
れた上部圧着板を更に備える請求項２記載のウエハ及び
チップの試験装置。 - 【請求項４】 前記上部圧着板は、その一部が開口され
ている請求項３記載のウエハ及びチップの試験装置。 - 【請求項５】 前記上部圧着板は、少なくともその一部
が透光性を有する請求項３記載のウエハ及びチップの試
験装置。 - 【請求項６】 前記半導体ウエハの他の主面上に有機膜
が密着され、 前記半導体ウエハの前記有機膜側が載置される下部圧着
板を更に備える、請求項５記載のウエハ及びチップの試
験装置。 - 【請求項７】 前記下部圧着板はその上主面に温度制御
手段を備えた請求項６記載のウエハ及びチップの試験装
置。 - 【請求項８】 前記試験板及び前記半導体ウエハを収納
する恒温槽を更に備えた請求項６記載のウエハ及びチッ
プの試験装置。 - 【請求項９】 前記接触電極は、実質的に凸状の導電性
物質からなる、請求項１記載のウエハ及びチップの試験
装置。 - 【請求項１０】 可撓性を有し、その厚さ方向に良好な
導電性を有し、厚さ方向と直角な方向には導電性を有さ
ず、前記接触電極と前記チップの間に介挿される異方性
導電膜を更に備え、 前記接触電極は、それに対向する前記ボンディングパッ
ドと前記異方性導電膜を介して圧着されて導通する、請
求項９記載のウエハ及びチップの試験装置。 - 【請求項１１】 前記信号印加手段は、前記接触電極か
ら全てのチップに対して所定の前記電気信号を一斉に印
加する、請求項１記載のウエハ及びチップの試験装置。 - 【請求項１２】 半導体ウエハの一の主面上に形成され
た少なくとも一つのチップを試験する試験装置であっ
て、 （ａ）(a-1)(a-1-1)前記チップがそれぞれ有するボンデ
ィングパッドの所定のものと鏡像関係となるように配置
された接触電極と、(a-1-2)前記接触電極近傍で貫通さ
れた貫通孔と、を有する基板と、(a-2) 前記貫通孔を介
して前記接触電極と接続され、前記接触電極が形成され
た面と反対側の前記基板の表面に形成された配線と、を
有する試験板と、 （ｂ）前記試験板を前記半導体ウエハに対して相対的に
移動させて位置合わせを行う位置合わせ手段と、 （ｃ）前記接触電極を前記ボンディングパッドに対して
均一で、かつ一定の圧力で接触させる圧着手段と、 （ｄ）前記チップに対し、前記接触電極から電気信号を
印加する信号印加手段と、を備えるウエハ及びチップの
試験装置。 - 【請求項１３】 半導体ウエハの一の主面上に形成され
た少なくとも一つのチップを試験する試験装置であっ
て、 （ａ）前記チップがそれぞれ有するボンディングパッド
の所定のものと鏡像関係となるように配置された接触電
極を有する試験板と、 （ｂ）前記試験板を前記半導体ウエハに対して相対的に
移動させて位置合わせを行う位置合わせ手段と、 （ｃ）(c-1) 前記試験板を押す加圧手段と、(c-2) 前記
接触電極に流れる電流を検出する検出手段と、(c-3) 前
記検出手段の検出結果に依って、前記加圧手段が前記試
験板を押す力を制御する制御手段と、(c-4) 前記半導体
ウエハを載置する下部圧着板と、を有し、前記接触電極
を前記ボンディングパッドに対して均一で、かつ一定の
圧力で接触させる圧着手段と、 （ｄ）前記チップに対し、前記接触電極から電気信号を
印加する信号印加手段と、を備えるウエハ及びチップの
試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145459A JPH05340964A (ja) | 1992-06-05 | 1992-06-05 | ウエハ及びチップの試験装置 |
| US08/062,538 US5389873A (en) | 1992-06-05 | 1993-05-18 | Pressure contact chip and wafer testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145459A JPH05340964A (ja) | 1992-06-05 | 1992-06-05 | ウエハ及びチップの試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05340964A true JPH05340964A (ja) | 1993-12-24 |
Family
ID=15385724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145459A Pending JPH05340964A (ja) | 1992-06-05 | 1992-06-05 | ウエハ及びチップの試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5389873A (ja) |
| JP (1) | JPH05340964A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140626A (ja) * | 1997-07-23 | 1999-02-12 | Sony Corp | バーンイン試験方法およびその装置 |
| KR100609709B1 (ko) * | 2004-11-25 | 2006-08-08 | 한국전자통신연구원 | 마이크로 컬럼 정렬 및 접합용 장치 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5476211A (en) | 1993-11-16 | 1995-12-19 | Form Factor, Inc. | Method of manufacturing electrical contacts, using a sacrificial member |
| US5829128A (en) * | 1993-11-16 | 1998-11-03 | Formfactor, Inc. | Method of mounting resilient contact structures to semiconductor devices |
| US20020053734A1 (en) | 1993-11-16 | 2002-05-09 | Formfactor, Inc. | Probe card assembly and kit, and methods of making same |
| JPH07333300A (ja) * | 1994-06-14 | 1995-12-22 | Mitsubishi Electric Corp | 電気特性評価用基板 |
| US5760643A (en) * | 1995-10-31 | 1998-06-02 | Texas Instruments Incorporated | Integrated circuit die with selective pad-to-pad bypass of internal circuitry |
| US5994912A (en) * | 1995-10-31 | 1999-11-30 | Texas Instruments Incorporated | Fault tolerant selection of die on wafer |
| US6046600A (en) * | 1995-10-31 | 2000-04-04 | Texas Instruments Incorporated | Process of testing integrated circuit dies on a wafer |
| US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
| JPH10111315A (ja) * | 1996-10-04 | 1998-04-28 | Mitsubishi Electric Corp | プローブカードおよびこれを用いた試験装置 |
| US6040702A (en) * | 1997-07-03 | 2000-03-21 | Micron Technology, Inc. | Carrier and system for testing bumped semiconductor components |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6278193B1 (en) | 1998-12-07 | 2001-08-21 | International Business Machines Corporation | Optical sensing method to place flip chips |
| US7058862B2 (en) * | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| US6285203B1 (en) | 1999-06-14 | 2001-09-04 | Micron Technology, Inc. | Test system having alignment member for aligning semiconductor components |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US7259581B2 (en) * | 2005-02-14 | 2007-08-21 | Micron Technology, Inc. | Method for testing semiconductor components |
| JP4301227B2 (ja) * | 2005-09-15 | 2009-07-22 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器並びにコンデンサー |
| DE202006010086U1 (de) * | 2006-06-27 | 2006-08-31 | Suss Microtec Test Systems Gmbh | Adapter zur Positionierung von Kontaktspitzen |
| US8456185B2 (en) * | 2010-08-17 | 2013-06-04 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Test adapter and method for achieving optical alignment and thermal coupling thereof with a device under test |
| US20120092020A1 (en) * | 2010-10-18 | 2012-04-19 | Xin Zhou | Acoustic apparatus and acoustic sensor apparatus including a clamp |
| CN206096201U (zh) * | 2016-07-21 | 2017-04-12 | 梁永焯 | 用于半导体晶圆测试的***、切线探针卡及其探头组件 |
| CN207114712U (zh) * | 2017-05-25 | 2018-03-16 | 东宸精密有限公司 | 弹压式芯片检测治具的取放芯片操作装置 |
| CN112684317B (zh) * | 2020-12-08 | 2022-08-05 | 清华大学 | 一种压接式半导体芯片测试平台及测试方法 |
| CN112958480A (zh) * | 2021-02-20 | 2021-06-15 | 广州智能装备研究院有限公司 | 一种芯片测试分选机用芯片压紧装置 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587451A (en) * | 1978-12-26 | 1980-07-02 | Seiko Epson Corp | Probe card |
| JPS5947737A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | 半導体装置用測定装置 |
| JPS61139038A (ja) * | 1984-12-11 | 1986-06-26 | Toshiba Corp | プロ−ビング装置 |
| JPS6313340A (ja) * | 1986-07-03 | 1988-01-20 | Sanyo Electric Co Ltd | 半導体素子の特性測定方法 |
| JPS63263738A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | プロ−ブカ−ド |
| JPS644042A (en) * | 1987-06-09 | 1989-01-09 | Tektronix Inc | Prober |
| JPH02165060A (ja) * | 1988-12-20 | 1990-06-26 | Nec Corp | プローブカード |
| JPH0365659A (ja) * | 1989-08-02 | 1991-03-20 | Takeda Sangyo Kk | プローブカード |
| JPH03171749A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | プローブカード及び半導体試験装置 |
| JPH0433353A (ja) * | 1990-05-30 | 1992-02-04 | Fujitsu Ltd | Ｉｃチップの試験装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065717A (en) * | 1970-09-15 | 1977-12-27 | Signetics Corporation | Multi-point microprobe for testing integrated circuits |
| US5065103A (en) * | 1990-03-27 | 1991-11-12 | International Business Machines Corporation | Scanning capacitance - voltage microscopy |
-
1992
- 1992-06-05 JP JP4145459A patent/JPH05340964A/ja active Pending
-
1993
- 1993-05-18 US US08/062,538 patent/US5389873A/en not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587451A (en) * | 1978-12-26 | 1980-07-02 | Seiko Epson Corp | Probe card |
| JPS5947737A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | 半導体装置用測定装置 |
| JPS61139038A (ja) * | 1984-12-11 | 1986-06-26 | Toshiba Corp | プロ−ビング装置 |
| JPS6313340A (ja) * | 1986-07-03 | 1988-01-20 | Sanyo Electric Co Ltd | 半導体素子の特性測定方法 |
| JPS63263738A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | プロ−ブカ−ド |
| JPS644042A (en) * | 1987-06-09 | 1989-01-09 | Tektronix Inc | Prober |
| JPH02165060A (ja) * | 1988-12-20 | 1990-06-26 | Nec Corp | プローブカード |
| JPH0365659A (ja) * | 1989-08-02 | 1991-03-20 | Takeda Sangyo Kk | プローブカード |
| JPH03171749A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | プローブカード及び半導体試験装置 |
| JPH0433353A (ja) * | 1990-05-30 | 1992-02-04 | Fujitsu Ltd | Ｉｃチップの試験装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140626A (ja) * | 1997-07-23 | 1999-02-12 | Sony Corp | バーンイン試験方法およびその装置 |
| KR100609709B1 (ko) * | 2004-11-25 | 2006-08-08 | 한국전자통신연구원 | 마이크로 컬럼 정렬 및 접합용 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5389873A (en) | 1995-02-14 |
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