JP3657702B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アレイ基板上に駆動回路が組込まれたいわゆる駆動回路一体型の液晶表示装置に係り、特に、その駆動回路の構成に関する。
【０００２】
【従来の技術】
図１１に、いわゆる駆動回路一体型の液晶表示装置の一般的な構成図を示す。なお、図１１では、本願発明と従来技術との差異の理解を容易にするため、アレイ基板上における電源電圧配線１７、２０、グランド電圧配線１８、２１、及び補助容量線１９、１６の配置の状態に重点を置いて示してある。
【０００３】
信号線１４と走査線１５の各交差部には、各画素のスイッチング素子として用いられる薄膜トランジスタ（以下、ＴＦＴと記す）１１が形成され、ＴＦＴ（１１）のソース電極には画素電極１２が接続される。信号線１４からＴＦＴ（１１）を介して画素電極１２に供給された映像信号は、主として、画素電極１２と対向電極（図示せず）との間の容量、及び画素電極１２と補助容量線１６との間の補助容量１３に蓄積され、入力された映像信号に応じて、画素電極１２と対向電極の間に挟まれた液晶層が駆動される。その結果、入力された映像信号に対応して各画素により表示が行われる。
【０００４】
表示領域２２の周囲、即ちアレイ基板２７の周縁部には、各辺に沿って、信号線１４あるいは走査線１５に各種信号を供給するための信号線駆動回路２３、２４、及び走査線駆動回路２５、２６が形成される。各駆動回路は、更にアレイ基板２７の外部より、インターフェース部２８を経由してタイミング制御信号、映像信号、電源電圧、グランド電圧等の供給を受ける。なお、インターフェース部２８には、通常、ＯＬＢ（Outer Lead Bonding）が用いられる。
【０００５】
上記の様に、駆動回路一体型の液晶表示装置では、表示部２２の周囲のアレイ基板２７上に画素駆動用の回路を形成するため、駆動回路を構成する各素子の形成工程は、表示領域を構成するＴＦＴ、画素電極及び各種の配線等の形成と同時に行われるのが一般的である。
【０００６】
この様に、駆動回路と表示領域とがアレイ基板上に一体的に形成されるので、低コスト化及びコンパクト化には効果がある。その一方、全体の低コスト化を実現するためには、外部駆動方式の回路においては一般的な、多層配線あるいは鍍金による配線厚膜化などの様な配線の低抵抗化の手法は、製造工程の複雑化を避ける意味から採用することができない。このため、駆動回路一体型の液晶表示装置においては、低抵抗化された配線構造を駆動回路に採用することは、これまで十分には行われてはいなかった。特に、駆動回路を正常に動作させる上で重要な要因となる電源電圧配線及びグランド電圧配線を十分に低抵抗化することができないことは、駆動回路の高速化や、駆動回路の安定動作を妨げる一因となっていた。
【０００７】
以上の問題を解決する一般的方法として、配線幅の拡大による低抵抗化が挙げられる。この方法を用いることにより、配線幅の拡大に反比例して配線抵抗を減らすことが可能となり、製造工程の簡略化に伴う配線の高抵抗化をある程度補うことができる。しかしながら、この方法を用いた場合、駆動回路内における配線面積の占める割合が増大するので、駆動回路一体型液晶表示装置の特徴の一つであった表示装置のコンパクト化の効果が損なわれる。
【０００８】
また、上記の問題を解決する他の方法として、電源電圧配線１７、２０、及びグランド電圧配線１８、２１を、アレイ基板上の駆動回路領域内において部分的にオーバーラップさせることにより、駆動回路領域内の電源電圧配線とグランド電圧配線との間にバイパスコンデンサを形成する方法が挙げられる。この方法を用いることにより、配線幅を余り増大させずに、一体型駆動回路の安定動作を可能とすることができる。しかしながら、この方法を用いた場合、安定動作に十分なバイパスコンデンサの容量を確保するためには、電源電圧配線１７、２０とグランド電圧配線１８、２１のオーバーラップ面積を拡大するか、若しくはそれらの間隔を縮める方法が必要であり、その結果、駆動回路領域の面積の増大、あるいは電源電圧配線とグランド電圧配線との短絡不良の増加を招くなどの問題が生じていた。
【０００９】
また、上記の問題を解決する他の方法として、アレイ基板外部とのインターフェース２８に近いアレイ基板２７の外部で、電源電圧配線１７、２０とグランド電圧配線１８、２１の間にバイパスコンデンサを外部素子として付加する方法が挙げられる。この方法を用いることにより、バイパスコンデンサを駆動回路領域の内部に形成する場合に問題となっていた、駆動回路領域の面積の増大あるいは配線間の短絡不良の増加を防止することが可能となる。しかしながら、この方法を用いた場合でも、インターフェース部２８から遠くなるにつれて、配線における電圧降下がおこるため、駆動回路の安定動作を維持することが困難となっていた。
【００１０】
また、上記の問題を解決する他の方法として、アレイ基板外部とのインターフェース部をアレイ基板の周囲に多数形成する方法が挙げられる。この方法を用いることにより、電源電圧配線、グランド電圧配線の高抵抗化を防ぎ、駆動回路の安定動作が可能になる。しかしながら、この方法を用いた場合、インターフェース部の増加は、表示領域の周辺部の面積の拡大を招くため、表示装置のコンパクト化が困難になるなどの欠点を持っている。
【００１１】
また、これら全般に関わる問題として、画素の高精細化に伴う駆動回路の高速化や、表示装置のコンパクト化に伴う表示領域周辺部の更なる狭額縁化に、上記の方法のみでは対応することが困難になって来ていると言う問題がある。
【００１２】
例えば、狭額縁化を実現する手法の一つとして、アレイ基板外部とのインターフェース部を一箇所にまとめ、表示領域の周辺の駆動回路を片側のみに配置して、駆動回路部を含めた周辺領域の占有面積を従来のほぼ半分にする構成があるが（いわゆる片側駆動方式）、特に、この様な構成を採用した場合に、電源電圧及びグランド電圧を安定供給し、駆動回路の高速動作を維持することは容易ではない。
【００１３】
【発明が解決しようとする課題】
本発明は、以上の様な問題を解決するために成されたもので、本発明は、アレイ基板上に駆動回路が表示領域とともに一体的に形成された駆動回路一体型液晶表示装置において、製造工程の増加を伴うことなく、駆動回路に対して電源電圧及びグランド電圧を安定して供給する事が可能な駆動回路一体型液晶表示装置を提供することを目的とする
【００１４】
【課題を解決するための手段】
本発明の液晶表示装置は、
アレイ基板上に配列された複数の信号線と；信号線に直交して配列された複数の走査線と；信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と；信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと；走査線と独立に配列され、画素電極に対して電気的に容量結合することにより補助容量を形成する補助容量線と；アレイ基板上に複数の辺に沿って配置され、走査線あるいは信号線を駆動する複数の駆動回路と；液晶層を介して画素電極に対向する対向電極が形成された対向基板と；を備えた液晶表示装置において、
前記アレイ基板上の一辺に沿って配置された第一の駆動回路の電源電圧配線と、前記アレイ基板上の他の一辺に沿って配置された第二の駆動回路の電源電圧配線とを、前記補助容量線を介して、互いに接続したことを特徴とする。
【００１５】
また、上記の構成に代って、上記の二つの駆動回路のグランド電圧配線を、前記補助容量線を介して互いに接続することもできる。
また、上記の構成に代って、上記の二つの駆動回路の電源電圧配線を補助容量線の一部（第一の補助容量線）を介して互いに接続するとともに、上記の二つのの駆動回路のグランド電圧配線を補助容量線の他の一部（第二の補助容量線）を介して互いに接続することもできる。
【００１６】
上記の様に、アレイ基板上の一辺に沿って配置された第一の駆動回路の電源電圧配線（あるいはグランド電圧配線）と、アレイ基板上の他の一辺に沿って配置された第二の駆動回路の電源電圧配線（あるいはグランド電圧配線）を、補助容量線を介して互いに接続することにより、駆動回路に電源電圧配線（あるいはグランド電圧）を安定供給する事が可能となり、アレイ基板上に表示領域ともに一体的に形成された駆動回路の安定動作が確保され、表示の高精細化、表示装置の狭額縁化などの要求に対応することが可能となる。
【００１７】
また、表示領域の周辺に、一対の信号線駆動回路及び一対の走査線駆動回路が、それぞれ配置される構成の場合、本発明の液晶表示装置は、
アレイ基板上に配列された複数の信号線と；信号線に直交して配列された複数の走査線と；信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と；信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと；各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と；アレイ基板上の互いに対向する二つの辺に沿って配置された一対の信号線駆動回路と；アレイ基板上の互いに対向する他の二つの辺に沿って配置された一対の走査線駆動回路と；液晶層を介して画素電極に対向する対向電極が形成された対向基板と；を備えた液晶表示装置において、
前記一対の走査線駆動回路の電源電圧配線を、前記補助容量線を介して、互いに接続したことを特徴とする。
【００１８】
また、上記の構成に代って、前記一対の駆動回路のグランド電圧配線を、前記補助容量線を介して互いに接続することもできる。
また、上記の構成に代って、前記一対の駆動回路の電源電圧配線を前記補助容量線の一部（第一の補助容量線）を介して互いに接続するとともに、前記一対の駆動回路のグランド電圧配線を前記補助容量線の他の一部（第二の補助容量線）を介して互いに接続することもできる。なお、この様な構成の場合、第一の補助容量線と第二の補助容量線とを交互に配置することが望ましい。
【００１９】
上記の様に、アレイ基板上の互いに対向する二辺に沿って配置された一対の駆動回路の電源電圧配線（あるいはグランド電圧配線）を、補助容量線を用いて互いに接続することによって、駆動回路に電源電圧（あるいはグランド電圧）を安定供給する事が可能となり、アレイ基板上に表示領域ともに一体的に形成された駆動回路の安定動作が確保され、表示の高精細化、表示装置の狭額縁化などの要求に対応することが可能となる。
【００２０】
更に、電源電圧配線を互いに接続する補助容量線（第一の補助容量線）と、グランド電圧配線を互いに接続する補助容量線（第二の補助容量線）とを、表示領域内において交互に配列することによって、補助容量電位の異なる画素が混在することによって生じる光透過率変化の空間周波数が高くなるため、表示ムラが視認され難くなる。その結果、補助容量電位の相違に起因する表示ムラの発生を最小限に抑える事が可能となる。
【００２１】
また、いわゆる片側駆動方式の液晶表示装置の場合には、本発明の液晶表示装置は、
アレイ基板上に配列された複数の信号線と；信号線に直交して配列された複数の走査線と；信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と；信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと；各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と；アレイ基板上の一辺に沿って配置された信号線駆動回路と；アレイ基板上の他の一辺に沿って配置された走査線駆動回路と；液晶層を介して画素電極に対向する対向電極が形成された対向基板と；を備えた液晶表示装置において、
前記信号線駆動回路の電源電圧配線と前記走査線駆動回路の電源電圧配線とを、前記補助容量線を介して、互いに接続したことを特徴とする。
【００２２】
この場合にも、先と同様に、上記の構成に代って、前記二つの駆動回路のグランド電圧配線を、前記補助容量線を介して互いに接続することもできる。また、前記二つの駆動回路の電源電圧配線を補助容量線の一部（第一の補助容量線）を介して互いに接続するとともに、前記二つの駆動回路のグランド電圧配線を補助容量線の他の一部（第二の補助容量線）を介して互いに接続することもできる。なお、この様な構成の場合にも、第一の補助容量線と第二の補助容量線とを交互に配置することが、望ましい。
【００２３】
即ち、信号線駆動回路の電源電圧配線（あるいはグランド電圧配線）と、走査線駆動回路の電源電圧配線（あるいはグランド電圧配線）とを、補助容量線を介して互いに接続することによって、それぞれの駆動回路に電源電圧（あるいはグランド電圧）を安定供給する事が可能となり、同様の効果を得ることができる。
【００２４】
更に、この様な片側駆動方式の液晶表示装置の場合には、
信号線駆動回路の電源電圧配線と走査線駆動回路の電源電圧配線とを、信号線駆動回路と走査線駆動回路が互いに隣接するアレイ基板上の角部付近で互いに接続するとともに、アレイ基板の縁に沿って、前記信号線駆動回路が配置された辺の対辺、及び前記走査線駆動回路が配置された辺の対辺を通る電源電圧配線を設けて、この電源電圧配線を介して互いに接続し、更に、信号線駆動回路のグランド電圧配線と走査線駆動回路のグランド電圧配線とを、アレイ基板上の前記角部付近で互いに接続するとともに、アレイ基板の縁に沿って、前記信号線駆動回路が配置された辺の対辺、及び前記走査線駆動回路が配置された辺の対辺を通るグランド電圧配線を設けて、このグランド電圧配線を介して互いに接続する。
【００２５】
上記の構成の場合、駆動回路が配置されていないアレイ基板の縁に沿って、電源電圧配線及びグランド電圧配線を設けることによって、それぞれの駆動回路に電源電圧及びグランド電圧を安定的に供給することができ、片側駆動方式の液晶表示装置において、表示品質を向上させる効果がある。
【００２６】
【発明の実施の形態】
本発明の実施の形態を図面に基いて詳細に説明する。
（例１）
図１は、本発明に基く駆動回路一体型の液晶表示装置の一例を示す回路構成図である。図中、２２は表示領域、２３、２４は信号線駆動回路、２５、２６は走査線駆動回路、２８はアレイ基板の外部とのインターフェース部、１７、２０ａは電源電圧配線、１８、２１ａはグランド電圧配線、１４は信号線、１５は走査線、１６は補助容量線、１１はＴＦＴ（画素ＴＦＴ）、１２は画素電極、１３は補助容量を表す。
【００２７】
図１に示す様に、アレイ基板２７の中央部には表示領域２２が形成され、表示領域２２の周囲に当るアレイ基板２７の周縁部には、上下一対の信号線駆動回路２３、２４、及び左右一対の走査線駆動回路２５、２６がそれぞれ形成される。信号線１４と走査線１５の各交差部にはＴＦＴ（１１）が形成され、ＴＦＴ（１１）のゲート電極には走査線１５が、ドレイン電極には信号線１４が、ソース電極には画素電極１２がそれぞれ接続される。また、画素電極１２と補助容量線１６との間で補助容量１３が形成されている。
【００２８】
更に、この例では、左右一対の走査線駆動回路２５、２６の電源電圧配線２０ａが、各走査線１５と平行に表示領域内に配列された補助容量線１６を介して、互いに接続されている。
【００２９】
この結果、走査線駆動回路２６は、アレイ基板２７の外部からインターフェース２８を経由して供給される経路に加えて、補助容量線１６を経由して表示領域を挟んでアレイ基板の反対側の位置する走査線駆動回路２４からも電源電圧を供給される形となる。
【００３０】
この様な構成をとることにより、駆動回路２６、２６内の電源電圧配線２０ａの幅を拡大すること無く、電源電圧をアレイ基板の外部から走査線駆動回路に安定的に供給することが可能になり、従来の構成（図１１）と比較して、走査線駆動回路の動作をより確実なものとすることができる。
【００３１】
次に、図１に示した駆動回路一体型の液晶表示装置の製造プロセスについて説明する。図２は、上記の駆動回路一体型の液晶表示装置の断面構造の概要を示す断面図である。
【００３２】
先ず、ガラス基板６１の上にプラズマＣＶＤ法、常圧ＣＶＤ法等を用いて、窒化シリコン、酸化シリコン等の絶縁性のアンダーコート膜６３を形成する。次に、プラズマＣＶＤ法により第一のアモルファスシリコン層（遮光層）６４を形成した後、加熱工程により膜中の水素を低減させる。
【００３３】
次に、窒化シリコンから成る絶縁層６５を形成し、その上に第二のアモルファスシリコン層６６をプラズマＣＶＤ法によって形成し、更に脱水素化の工程を経た後、エキシマレーザを用いてアニールして、第二のアモルファスシリコン層６６をポリシリコン化する。以上の工程で形成されたポリシリコン膜は、フォトエッチングプロセスを経ることによりパターニングされ、駆動回路領域の能動素子（回路ＴＦＴ）９２、９３のチャネル層７１ｂ、７４、表示領域内の画素のスイッチング素子９１（画素ＴＦＴ）のチャネル層７１、及び各画素の補助容量電極の下部電極７２などが形成される。
【００３４】
次に、常圧ＣＶＤ法により、ゲート絶縁膜６７、並びに補助容量の絶縁膜６７ｂとなる酸化シリコン層が形成される。この酸化シリコン層は高温加熱工程を経ることにより、欠陥の少ない緻密な膜となる。
【００３５】
次に、スパッタ法により、第一のＭｏＷ薄膜（モリブデン・タングステン薄膜）６８が形成される。このＭｏＷ薄膜６８は、フォトエッチングプロセスを経てパターニングされ、ｎ型ＴＦＴ（９１、９２）、及び補助容量の下部電極７２を形成するためのイオンドーピングによる不純物注入のマスクとなる。更に、同じくスパッタ法により、第二のＭｏＷ薄膜６９が形成され、パターニングされた後、駆動回路領域のｐ型ＴＦＴ（９３）を形成するための不純物注入のマスクとなる。上記の工程の後、第一のＭｏＷ薄膜６８及び第二のＭｏＷ薄膜６９は、再度パターニングされ、各ＴＦＴのゲート電極、駆動回路内の各種配線、補助容量電極の上部電極７０及び補助容量線（１６；図１）を形成する。その後、更にｎ型ＬＤＤ（Lightly Doped Drain)７３を形成するための不純物注入を行い、更に、基板を高温工程にてアニールすることにより注入不純物を活性化する。
【００３６】
次に、常圧ＣＶＤ法によって第一の層間絶縁膜となる酸化シリコン層７５を形成し、コンタクトホールを加工した後、スパッタ法によりアルミ薄膜を形成する。アルミ薄膜はフォトエッチングプロセスを経てパターニングされ、ＴＦＴのソース電極７７、ドレイン電極７６、信号線（１４；図１）、駆動回路領域の電源電圧配線４１及びグランド電圧配線４０などの各種の配線が形成される。更に、プラズマＣＶＤ法によって第二の層間絶縁膜８１となる窒化シリコン層を形成し、コンタクトホールを加工した後、スパッタ法により透明電極であるＩＴＯ膜を形成する。ＩＴＯ膜はパターニングされて画素電極３８になる。
【００３７】
一方、対向基板側のガラス基板６２には、ブラックマトリクス４５、カラーフィルタ４７、４８、及びそれらの上にＩＴＯからなる透明電極である対向電極４３が形成される。
【００３８】
以上の工程を経てアレイ基板及び対向基板を作成した後、それらの対向面に、液晶の配向制御を行うポリイミド配向膜（３９ａ、３９ｂ）を成膜して、両基板の表面の配向処理を行う。両基板をその周縁部近傍の貼り合わせシール領域４６において貼り合わせた後、両基板間に液晶４４を封入することにより、液晶セルが作成される。更に、液晶セルは、ＯＬＢ（Outer Lead Bonding）等を用いてインターフェースを介して外部と接続される。
【００３９】
以上の様にして、駆動回路一体型の液晶表示装置が形成される。以上の工程において、駆動回路部のＴＦＴ（９２、９３）及び配線４０、４１等は、表示領域部のＴＦＴ（９１）及び配線６９、７０、７６、７７等と同一の工程で形成される。なお、補助容量電極の上部電極７０及び補助容量線（１６；図１）はゲート電極を構成する金属薄膜層６８、６９の一部と同一のプロセスで形成され、第一の層間絶縁膜７５に形成されたスルーホールを介して、駆動回路部の電源電圧配線４１（２０ａ；図１）に接続される。
【００４０】
（例２）
図３は、本発明に基く駆動回路一体型の液晶表示装置の第二の例を示す回路構成図である。図中、２０ｂは走査線駆動回路の電源電圧配線、２１ｂは走査線駆動回路のグランド電圧配線、１６ｂは補助容量線を表す。その他の構成については、第一の例に示した駆動回路一体型の液晶表示装置（図１）と同一であるので、同一の部分には同一の符号を付して、その説明を省略する。
【００４１】
図に示す様に、この例では、左右一対の走査線駆動回路２５、２６のグランド電圧配線２１ｂが、各走査線１５と平行に表示領域内に配列された補助容量線１６ｂを介して、互いに接続される。この結果、走査線駆動回路２６は、アレイ基板２７の外部からインターフェース２８を経由して供給される経路に加えて、補助容量線１６ｂを経由して表示領域を挟んでアレイ基板２７の反対側の位置する走査線駆動回路２５からもグランド電圧を供給される形となる。
【００４２】
この様な構成をとることにより、走査線駆動回路２５、２６内のグランド電圧配線２１ｂの幅を拡大すること無く、グランド電圧をアレイ基板２７の外部から走査線駆動回路に安定的に供給することが可能になり、従来の構成（図１１）と比較して、走査線駆動回路の動作をより確実なものとすることができる。
【００４３】
（例３）
図４は、本発明に基く駆動回路一体型の液晶表示装置の第三の例を示す回路構成図である。図中、２０ｃは走査線駆動回路の電源電圧配線、２１ｃは走査線駆動回路のグランド電圧配線、１６ｃ及び１６ｄは補助容量線を表す。その他の構成については、第一あるいは第二の例に示した駆動回路一体型の液晶表示装置（図１、図２）と同一である。
【００４４】
図に示す様に、この例では、左右一対の走査線駆動回路２５、２６の電源電圧配線２０ｃが各走査線１５と平行に表示領域内に配列された一部の補助容量線１６ｃ（第一の補助容量線）を介して互いに接続されるとともに、グランド電圧配線２１ｃが他の一部の補助容量線１６ｄ（第二の補助容量線）を介して互いに接続される。この結果、走査線駆動回路２６は、アレイ基板２７の外部からインターフェース２８を経由して供給される経路に加えて、補助容量線１６ｃ、１６ｄを経由して表示領域２２を挟んでアレイ基板２７の反対側の位置する走査線駆動回路２５からも、電源電圧及びグランド電圧を供給される形となる。
【００４５】
この様な構成をとることにより、駆動回路２５、２６内の電源電圧配線２０ｃ及びグランド電圧配線２１ｃの幅を拡大すること無く、電源電圧及びグランド電圧をアレイ基板２７の外部から走査線駆動回路２５、２６に安定的に供給することが可能になり、従来の構成（図１１）と比較して、走査線駆動回路の動作をより確実なものとすることができる。
【００４６】
（例４）
図５は、本発明に基く駆動回路一体型の液晶表示装置の第四の例を示す回路構成図である。図中、２０ｄは走査線駆動回路の電源電圧配線、２１ｄは走査線駆動回路のグランド電圧配線、１６ｅ、１６ｆは補助容量線を表す。その他の構成については、第三の例に示した駆動回路一体型の液晶表示装置（図４）と同一である。
【００４７】
図に示す様に、第三の例と同様に、左右一対の走査線駆動回路２５、２６の電源電圧配線２０ｄ及びグランド電圧配線２１ｄが、補助容量線１６ｅ、１６ｆを介してそれぞれ互いに接続されている。これに加えて、この例においては、電源電圧配線２０ｄを互いに接続する補助容量線１６ｅ（第一の補助容量線）と、グランド電圧配線２１ｄを互いに接続する補助容量線１６ｆ（第二の補助容量線）とが、表示領域内において交互に各走査線１５と平行に配列されている。この様な構成をとることによって、第三の例と同様に、電源電圧及びグランド電圧をアレイ基板２７の外部から走査線駆動回路２５、２６に安定的に供給することが可能になることに加えて、補助容量電位の異なる画素が混在することによって生じる光透過率変化の空間周波数が高くなるため、表示ムラが視認され難くなる。その結果、補助容量電位の相違に起因する表示ムラの発生を最小限に抑える事が可能となる。
【００４８】
（例５）
図６は、本発明に基く駆動回路一体型液晶表示装置の第五の例を示す回路構成図である。図中、１７ｅは信号線駆動回路の電源電圧配線、１８ｅは信号線駆動回路のグランド電圧配線、２０ｅは走査線駆動回路の電源電圧配線、２１ｅは走査線駆動回路のグランド電圧配線を表す。その他の構成については、第四の例に示した駆動回路一体型の液晶表示装置（図５）と同一である。
【００４９】
図に示す様に、第四の例と同様に、電源電圧配線２０ｅを互いに接続する補助容量線１６ｅ（第一の補助容量線）と、グランド電圧配線２１ｅを互いに接続する補助容量線１６ｆ（第二の補助容量線）とが、表示領域内において各走査線１５と平行に交互に配置されている。これに加えて、この例においては、アレイ基板の角部付近の、走査線駆動回路と信号線駆動回路が互いに隣接する部分で、走査線駆動回路の電源電圧配線２０ｅが信号線駆動回路の電源電圧配線１７ｅに、走査線駆動回路のグランド電圧配線２１ｅが信号線駆動回路のグランド電圧配線１８ｅに、それぞれ接続されている。
【００５０】
この様な構成をとることによって、従来の構成と比較して走査線駆動回路の動作を確実なものとすることができるだけでなく、信号線駆動回路の動作についても、より確実なものとする事が可能となる。
【００５１】
（例６）
図７は、本発明に基く駆動回路一体型の液晶表示装置の第六の例を示す回路構成図である。図に示す様に、外部とのインターフェース部２８ｆが一箇所のみとなっている。その他の構成については、第五の例に示した駆動回路一体型の液晶表示装置（図６）と同一である。
【００５２】
この様な構成をとることによって、従来の構成に比較して、アレイ基板上に一体形成された駆動回路の動作を、より確実なものとする事ができるだけでなく、液晶表示装置の小型化が可能となる。
【００５３】
（例７）
図８は、本発明に基く駆動回路一体型の液晶表示装置の第七の例を示す回路構成図である。
【００５４】
図に示す様に、この例では、信号線１４及び走査線１５は共に片側駆動となっている。即ち、アレイ基板２７上の一辺（図では上辺側）に沿って信号線駆動回路２３ｇが形成され、これに隣接する他の一辺（図では左辺側）に沿って、走査線駆動回路２６ｇが形成される。一方、信号線駆動回路２３ｇが形成されている辺の対辺側（図では下辺側）には、信号線駆動回路に代って、電源電圧配線１７ｈ及びグランド電圧配線１８ｈのみが配置され、走査線駆動回路２６ｇが形成されている辺の対辺側（図では右辺側）には、走査線駆動回路に代って、電源電圧配線２０ｈ及びグランド電圧配線２１ｈのみが配置される。各電源電圧配線２０ｇ、１７ｈ、１７ｇ、２０ｈは順に接続され、同様に、各グランド電圧配線２１ｇ、１８ｈ、１８ｇ、２１ｈは順に接続され、アレイ基板２７の周縁部に沿ってそれぞれ閉回路を構成している。その他の構成については、第六の例に示した駆動回路一体型の液晶表示装置（図７）と同一である。なお、第六の例と同様に、外部とのインターフェース部２８ｆは一箇所のみとなっている。
【００５５】
この様な構成をとることによって、片側駆動方式の液晶表示装置においても、アレイ基板上に一体形成された駆動回路の動作をより確実なものとする事ができるので、液晶表示装置の一層の小型化が可能となる。
【００５６】
（例８）
図９は、本発明に基く駆動回路一体型の液晶表示装置の第九の例を示す断面構成図である。この例では、第一の例（図２）と異なり、画素電極３８と信号線７６との間の層間絶縁膜８２として、低誘電率の有機保護膜を用いると共に、図に示す様に、対向基板６２側にブラックマトリクス（４５（図２））が設けられていない。
【００５７】
この様に、層間絶縁膜８２として低誘電率の有機保護膜を用いることによって、画素電極３８と他の配線との間の電界のやりとりが低減されるため、従来の構成に比較して画素電極の周辺部でのエッジリバースの発生を低減することが可能となり、対向基板にブラックマトリクスを形成する必要がなくなる。従って、液晶表示装置の開口率を確保しつつ、補助容量の電位が表示に与える影響を最小限に抑えることが可能となる。
【００５８】
（例９）
図１０は、本発明に基く駆動回路一体型の液晶表示装置の第九の例を示す断面構成図である。この例では、図に示す様に、第一の例（図２）と異なり、対向基板６２側にはカラーフィルタ（４７、４８；図２）を配置せず、これに代って、画素電極３８とドレイン電極７６（信号線）との間の層間絶縁膜として、カラーレジスト４９、５０を使用している。
【００５９】
この様な構成をとることによって、対向基板にカラーフィルタを形成する必要が無くなるため、第一の例（図２）あるいは第八の例（図９）に示した構造と比較して、更に低コスト化が可能になる。
【００６０】
なお、本発明は上記の各例のみに限定されるものではない。例えば、アレイ基板上の駆動回路が、上記の例に示した製造工程とは異なる工程を経て形成されたものでも構わず、駆動回路内の能動素子がｎ型、もしくはｐ型のＴＦＴのみによって構成されていても構わない。また、アレイ基板の外部より電源電圧もしくはグランド電圧の供給を受ける方式を取る構成であるならば、駆動回路の一部がＴＡＢＩＣやＣＯＧ等を用いてアレイ基板外部の素子によって構成されていても、上記の例の場合と同様の効果を得ることができる。
【００６１】
【発明の効果】
以上、説明した様に、駆動回路一体型の液晶表示装置において、アレイ基板上の異なる二辺に沿って配置された複数の駆動回路の電源電圧配線あるいはグランド電圧配線を、補助容量線を用いて互いに接続することによって、駆動回路の安定動作が可能となり、回路の高速化、表示の高精細化、液晶表示装置のコンパクト化等の要求に対応することが可能となる。
【００６２】
また、上記の構成の場合、従来の駆動回路一体型の液晶表示装置の製造工程に新たな工程を付け加える必要が無いので、製造コストの増加の要因とはならない。
【図面の簡単な説明】
【図１】本発明に基く駆動回路一体型液晶表示装置の第一の例を示す回路構成図。
【図２】図１の駆動回路一体型液晶表示装置の断面構造の概要を示す断面図。
【図３】本発明に基く駆動回路一体型液晶表示装置の第二の例を示す回路構成図。
【図４】本発明に基く駆動回路一体型液晶表示装置の第三の例を示す回路構成図。
【図５】本発明に基く駆動回路一体型液晶表示装置の第四の例を示す回路構成図。
【図６】本発明に基く駆動回路一体型液晶表示装置の第五の例を示す回路構成図。
【図７】本発明に基く駆動回路一体型液晶表示装置の第六の例を示す回路構成図。
【図８】本発明に基く駆動回路一体型液晶表示装置の第七の例を示す回路構成図。
【図９】本発明に基く駆動回路一体型液晶表示装置の第八の例を示す断面構成図。
【図１０】本発明に基く駆動回路一体型液晶表示装置の第九の例を示す断面構成図。
【図１１】従来の駆動回路一体型液晶表示装置の一例を示す回路構成図。
【符号の説明】
１１・・・ＴＦＴ（画素ＴＦＴ）、
１２・・・画素電極、
１３・・・補助容量、
１４・・・信号線、
１５・・・走査線、
１６、１６ａ、１６ｂ・・・補助容量線、
１６ｃ、１６ｅ・・・第一の補助容量線
１６ｄ、１６ｆ・・・第二の補助容量線
１７・・・信号線駆動回路用の電源電圧配線、
１８・・・信号線駆動回路用のグランド電圧配線、
１９・・・補助容量線、
２０、２０ａ〜ｈ・・・走査線駆動回路用の電源電圧配線、
２１、２１ａ〜ｈ・・・走査線駆動回路用のグランド電圧配線、
２２・・・表示領域、
２３、２４・・・信号線駆動回路、
２５、２６・・・走査線駆動回路、
２７・・・アレイ基板、
２８、２８ｆ・・・インターフェース部、
３８・・・画素電極（ＩＴＯ薄膜）、
３９ａ、３９ｂ・・・ポリイミド配向膜、
４０・・・グランド電圧配線、
４１・・・電源電圧配線、
４３・・・対向電極（ＩＴＯ薄膜）、
４４・・・液晶層、
４５・・・ブラックマトリクス、
４６・・・貼り合わせシール領域、
４７、４８・・・カラーフィルタ、
４９、５０・・・カラーレジスト、
６１・・・ガラス基板（アレイ基板側）、
６２・・・ガラス基板（対向基板側）、
６３・・・アンダーコート膜、
６４・・・遮光層（第一のアモルファスシリコン層）、
６５・・・絶縁膜（窒化シリコン層）、
６６・・・ポリシリコン活性層、
６７・・・ゲート絶縁膜、
６８・・・ゲート電極（第一のＭｏＷ薄膜）、
６９・・・ゲート電極（第二のＭｏＷ薄膜）、
７０・・・補助容量電極の上部電極（第二のＭｏＷ薄膜）、
７１、７１ｂ・・・チャネル領域（ｎ型ポリシリコン領域）、
７２・・・補助容量電極の下部電極（ｎ型ポリシリコン領域）、
７３・・・ライトドープｎ型ポリシリコン領域、
７４・・・チャネル領域（ｐ型ポリシリコン領域）、
７５・・・第一の層間絶縁膜（酸化シリコン層）、
７６・・・ドレイン電極（アルミ薄膜）、
７７・・・ソース電極（アルミ薄膜）、
８１・・・第二の層間絶縁膜（窒化シリコン層）、
８２・・・第二の層間絶縁膜（低誘電率有機薄膜層）、
９１・・・画素ＴＦＴ、
９２・・・回路ＴＦＴ（ｎ型ＴＦＴ）、
９３・・・回路ＴＦＴ（ｐ型ＴＦＴ）。
【発明の属する技術分野】
本発明は、アレイ基板上に駆動回路が組込まれたいわゆる駆動回路一体型の液晶表示装置に係り、特に、その駆動回路の構成に関する。
【０００２】
【従来の技術】
図１１に、いわゆる駆動回路一体型の液晶表示装置の一般的な構成図を示す。なお、図１１では、本願発明と従来技術との差異の理解を容易にするため、アレイ基板上における電源電圧配線１７、２０、グランド電圧配線１８、２１、及び補助容量線１９、１６の配置の状態に重点を置いて示してある。
【０００３】
信号線１４と走査線１５の各交差部には、各画素のスイッチング素子として用いられる薄膜トランジスタ（以下、ＴＦＴと記す）１１が形成され、ＴＦＴ（１１）のソース電極には画素電極１２が接続される。信号線１４からＴＦＴ（１１）を介して画素電極１２に供給された映像信号は、主として、画素電極１２と対向電極（図示せず）との間の容量、及び画素電極１２と補助容量線１６との間の補助容量１３に蓄積され、入力された映像信号に応じて、画素電極１２と対向電極の間に挟まれた液晶層が駆動される。その結果、入力された映像信号に対応して各画素により表示が行われる。
【０００４】
表示領域２２の周囲、即ちアレイ基板２７の周縁部には、各辺に沿って、信号線１４あるいは走査線１５に各種信号を供給するための信号線駆動回路２３、２４、及び走査線駆動回路２５、２６が形成される。各駆動回路は、更にアレイ基板２７の外部より、インターフェース部２８を経由してタイミング制御信号、映像信号、電源電圧、グランド電圧等の供給を受ける。なお、インターフェース部２８には、通常、ＯＬＢ（Outer Lead Bonding）が用いられる。
【０００５】
上記の様に、駆動回路一体型の液晶表示装置では、表示部２２の周囲のアレイ基板２７上に画素駆動用の回路を形成するため、駆動回路を構成する各素子の形成工程は、表示領域を構成するＴＦＴ、画素電極及び各種の配線等の形成と同時に行われるのが一般的である。
【０００６】
この様に、駆動回路と表示領域とがアレイ基板上に一体的に形成されるので、低コスト化及びコンパクト化には効果がある。その一方、全体の低コスト化を実現するためには、外部駆動方式の回路においては一般的な、多層配線あるいは鍍金による配線厚膜化などの様な配線の低抵抗化の手法は、製造工程の複雑化を避ける意味から採用することができない。このため、駆動回路一体型の液晶表示装置においては、低抵抗化された配線構造を駆動回路に採用することは、これまで十分には行われてはいなかった。特に、駆動回路を正常に動作させる上で重要な要因となる電源電圧配線及びグランド電圧配線を十分に低抵抗化することができないことは、駆動回路の高速化や、駆動回路の安定動作を妨げる一因となっていた。
【０００７】
以上の問題を解決する一般的方法として、配線幅の拡大による低抵抗化が挙げられる。この方法を用いることにより、配線幅の拡大に反比例して配線抵抗を減らすことが可能となり、製造工程の簡略化に伴う配線の高抵抗化をある程度補うことができる。しかしながら、この方法を用いた場合、駆動回路内における配線面積の占める割合が増大するので、駆動回路一体型液晶表示装置の特徴の一つであった表示装置のコンパクト化の効果が損なわれる。
【０００８】
また、上記の問題を解決する他の方法として、電源電圧配線１７、２０、及びグランド電圧配線１８、２１を、アレイ基板上の駆動回路領域内において部分的にオーバーラップさせることにより、駆動回路領域内の電源電圧配線とグランド電圧配線との間にバイパスコンデンサを形成する方法が挙げられる。この方法を用いることにより、配線幅を余り増大させずに、一体型駆動回路の安定動作を可能とすることができる。しかしながら、この方法を用いた場合、安定動作に十分なバイパスコンデンサの容量を確保するためには、電源電圧配線１７、２０とグランド電圧配線１８、２１のオーバーラップ面積を拡大するか、若しくはそれらの間隔を縮める方法が必要であり、その結果、駆動回路領域の面積の増大、あるいは電源電圧配線とグランド電圧配線との短絡不良の増加を招くなどの問題が生じていた。
【０００９】
また、上記の問題を解決する他の方法として、アレイ基板外部とのインターフェース２８に近いアレイ基板２７の外部で、電源電圧配線１７、２０とグランド電圧配線１８、２１の間にバイパスコンデンサを外部素子として付加する方法が挙げられる。この方法を用いることにより、バイパスコンデンサを駆動回路領域の内部に形成する場合に問題となっていた、駆動回路領域の面積の増大あるいは配線間の短絡不良の増加を防止することが可能となる。しかしながら、この方法を用いた場合でも、インターフェース部２８から遠くなるにつれて、配線における電圧降下がおこるため、駆動回路の安定動作を維持することが困難となっていた。
【００１０】
また、上記の問題を解決する他の方法として、アレイ基板外部とのインターフェース部をアレイ基板の周囲に多数形成する方法が挙げられる。この方法を用いることにより、電源電圧配線、グランド電圧配線の高抵抗化を防ぎ、駆動回路の安定動作が可能になる。しかしながら、この方法を用いた場合、インターフェース部の増加は、表示領域の周辺部の面積の拡大を招くため、表示装置のコンパクト化が困難になるなどの欠点を持っている。
【００１１】
また、これら全般に関わる問題として、画素の高精細化に伴う駆動回路の高速化や、表示装置のコンパクト化に伴う表示領域周辺部の更なる狭額縁化に、上記の方法のみでは対応することが困難になって来ていると言う問題がある。
【００１２】
例えば、狭額縁化を実現する手法の一つとして、アレイ基板外部とのインターフェース部を一箇所にまとめ、表示領域の周辺の駆動回路を片側のみに配置して、駆動回路部を含めた周辺領域の占有面積を従来のほぼ半分にする構成があるが（いわゆる片側駆動方式）、特に、この様な構成を採用した場合に、電源電圧及びグランド電圧を安定供給し、駆動回路の高速動作を維持することは容易ではない。
【００１３】
【発明が解決しようとする課題】
本発明は、以上の様な問題を解決するために成されたもので、本発明は、アレイ基板上に駆動回路が表示領域とともに一体的に形成された駆動回路一体型液晶表示装置において、製造工程の増加を伴うことなく、駆動回路に対して電源電圧及びグランド電圧を安定して供給する事が可能な駆動回路一体型液晶表示装置を提供することを目的とする
【００１４】
【課題を解決するための手段】
本発明の液晶表示装置は、
アレイ基板上に配列された複数の信号線と；信号線に直交して配列された複数の走査線と；信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と；信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと；走査線と独立に配列され、画素電極に対して電気的に容量結合することにより補助容量を形成する補助容量線と；アレイ基板上に複数の辺に沿って配置され、走査線あるいは信号線を駆動する複数の駆動回路と；液晶層を介して画素電極に対向する対向電極が形成された対向基板と；を備えた液晶表示装置において、
前記アレイ基板上の一辺に沿って配置された第一の駆動回路の電源電圧配線と、前記アレイ基板上の他の一辺に沿って配置された第二の駆動回路の電源電圧配線とを、前記補助容量線を介して、互いに接続したことを特徴とする。
【００１５】
また、上記の構成に代って、上記の二つの駆動回路のグランド電圧配線を、前記補助容量線を介して互いに接続することもできる。
また、上記の構成に代って、上記の二つの駆動回路の電源電圧配線を補助容量線の一部（第一の補助容量線）を介して互いに接続するとともに、上記の二つのの駆動回路のグランド電圧配線を補助容量線の他の一部（第二の補助容量線）を介して互いに接続することもできる。
【００１６】
上記の様に、アレイ基板上の一辺に沿って配置された第一の駆動回路の電源電圧配線（あるいはグランド電圧配線）と、アレイ基板上の他の一辺に沿って配置された第二の駆動回路の電源電圧配線（あるいはグランド電圧配線）を、補助容量線を介して互いに接続することにより、駆動回路に電源電圧配線（あるいはグランド電圧）を安定供給する事が可能となり、アレイ基板上に表示領域ともに一体的に形成された駆動回路の安定動作が確保され、表示の高精細化、表示装置の狭額縁化などの要求に対応することが可能となる。
【００１７】
また、表示領域の周辺に、一対の信号線駆動回路及び一対の走査線駆動回路が、それぞれ配置される構成の場合、本発明の液晶表示装置は、
アレイ基板上に配列された複数の信号線と；信号線に直交して配列された複数の走査線と；信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と；信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと；各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と；アレイ基板上の互いに対向する二つの辺に沿って配置された一対の信号線駆動回路と；アレイ基板上の互いに対向する他の二つの辺に沿って配置された一対の走査線駆動回路と；液晶層を介して画素電極に対向する対向電極が形成された対向基板と；を備えた液晶表示装置において、
前記一対の走査線駆動回路の電源電圧配線を、前記補助容量線を介して、互いに接続したことを特徴とする。
【００１８】
また、上記の構成に代って、前記一対の駆動回路のグランド電圧配線を、前記補助容量線を介して互いに接続することもできる。
また、上記の構成に代って、前記一対の駆動回路の電源電圧配線を前記補助容量線の一部（第一の補助容量線）を介して互いに接続するとともに、前記一対の駆動回路のグランド電圧配線を前記補助容量線の他の一部（第二の補助容量線）を介して互いに接続することもできる。なお、この様な構成の場合、第一の補助容量線と第二の補助容量線とを交互に配置することが望ましい。
【００１９】
上記の様に、アレイ基板上の互いに対向する二辺に沿って配置された一対の駆動回路の電源電圧配線（あるいはグランド電圧配線）を、補助容量線を用いて互いに接続することによって、駆動回路に電源電圧（あるいはグランド電圧）を安定供給する事が可能となり、アレイ基板上に表示領域ともに一体的に形成された駆動回路の安定動作が確保され、表示の高精細化、表示装置の狭額縁化などの要求に対応することが可能となる。
【００２０】
更に、電源電圧配線を互いに接続する補助容量線（第一の補助容量線）と、グランド電圧配線を互いに接続する補助容量線（第二の補助容量線）とを、表示領域内において交互に配列することによって、補助容量電位の異なる画素が混在することによって生じる光透過率変化の空間周波数が高くなるため、表示ムラが視認され難くなる。その結果、補助容量電位の相違に起因する表示ムラの発生を最小限に抑える事が可能となる。
【００２１】
また、いわゆる片側駆動方式の液晶表示装置の場合には、本発明の液晶表示装置は、
アレイ基板上に配列された複数の信号線と；信号線に直交して配列された複数の走査線と；信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と；信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと；各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と；アレイ基板上の一辺に沿って配置された信号線駆動回路と；アレイ基板上の他の一辺に沿って配置された走査線駆動回路と；液晶層を介して画素電極に対向する対向電極が形成された対向基板と；を備えた液晶表示装置において、
前記信号線駆動回路の電源電圧配線と前記走査線駆動回路の電源電圧配線とを、前記補助容量線を介して、互いに接続したことを特徴とする。
【００２２】
この場合にも、先と同様に、上記の構成に代って、前記二つの駆動回路のグランド電圧配線を、前記補助容量線を介して互いに接続することもできる。また、前記二つの駆動回路の電源電圧配線を補助容量線の一部（第一の補助容量線）を介して互いに接続するとともに、前記二つの駆動回路のグランド電圧配線を補助容量線の他の一部（第二の補助容量線）を介して互いに接続することもできる。なお、この様な構成の場合にも、第一の補助容量線と第二の補助容量線とを交互に配置することが、望ましい。
【００２３】
即ち、信号線駆動回路の電源電圧配線（あるいはグランド電圧配線）と、走査線駆動回路の電源電圧配線（あるいはグランド電圧配線）とを、補助容量線を介して互いに接続することによって、それぞれの駆動回路に電源電圧（あるいはグランド電圧）を安定供給する事が可能となり、同様の効果を得ることができる。
【００２４】
更に、この様な片側駆動方式の液晶表示装置の場合には、
信号線駆動回路の電源電圧配線と走査線駆動回路の電源電圧配線とを、信号線駆動回路と走査線駆動回路が互いに隣接するアレイ基板上の角部付近で互いに接続するとともに、アレイ基板の縁に沿って、前記信号線駆動回路が配置された辺の対辺、及び前記走査線駆動回路が配置された辺の対辺を通る電源電圧配線を設けて、この電源電圧配線を介して互いに接続し、更に、信号線駆動回路のグランド電圧配線と走査線駆動回路のグランド電圧配線とを、アレイ基板上の前記角部付近で互いに接続するとともに、アレイ基板の縁に沿って、前記信号線駆動回路が配置された辺の対辺、及び前記走査線駆動回路が配置された辺の対辺を通るグランド電圧配線を設けて、このグランド電圧配線を介して互いに接続する。
【００２５】
上記の構成の場合、駆動回路が配置されていないアレイ基板の縁に沿って、電源電圧配線及びグランド電圧配線を設けることによって、それぞれの駆動回路に電源電圧及びグランド電圧を安定的に供給することができ、片側駆動方式の液晶表示装置において、表示品質を向上させる効果がある。
【００２６】
【発明の実施の形態】
本発明の実施の形態を図面に基いて詳細に説明する。
（例１）
図１は、本発明に基く駆動回路一体型の液晶表示装置の一例を示す回路構成図である。図中、２２は表示領域、２３、２４は信号線駆動回路、２５、２６は走査線駆動回路、２８はアレイ基板の外部とのインターフェース部、１７、２０ａは電源電圧配線、１８、２１ａはグランド電圧配線、１４は信号線、１５は走査線、１６は補助容量線、１１はＴＦＴ（画素ＴＦＴ）、１２は画素電極、１３は補助容量を表す。
【００２７】
図１に示す様に、アレイ基板２７の中央部には表示領域２２が形成され、表示領域２２の周囲に当るアレイ基板２７の周縁部には、上下一対の信号線駆動回路２３、２４、及び左右一対の走査線駆動回路２５、２６がそれぞれ形成される。信号線１４と走査線１５の各交差部にはＴＦＴ（１１）が形成され、ＴＦＴ（１１）のゲート電極には走査線１５が、ドレイン電極には信号線１４が、ソース電極には画素電極１２がそれぞれ接続される。また、画素電極１２と補助容量線１６との間で補助容量１３が形成されている。
【００２８】
更に、この例では、左右一対の走査線駆動回路２５、２６の電源電圧配線２０ａが、各走査線１５と平行に表示領域内に配列された補助容量線１６を介して、互いに接続されている。
【００２９】
この結果、走査線駆動回路２６は、アレイ基板２７の外部からインターフェース２８を経由して供給される経路に加えて、補助容量線１６を経由して表示領域を挟んでアレイ基板の反対側の位置する走査線駆動回路２４からも電源電圧を供給される形となる。
【００３０】
この様な構成をとることにより、駆動回路２６、２６内の電源電圧配線２０ａの幅を拡大すること無く、電源電圧をアレイ基板の外部から走査線駆動回路に安定的に供給することが可能になり、従来の構成（図１１）と比較して、走査線駆動回路の動作をより確実なものとすることができる。
【００３１】
次に、図１に示した駆動回路一体型の液晶表示装置の製造プロセスについて説明する。図２は、上記の駆動回路一体型の液晶表示装置の断面構造の概要を示す断面図である。
【００３２】
先ず、ガラス基板６１の上にプラズマＣＶＤ法、常圧ＣＶＤ法等を用いて、窒化シリコン、酸化シリコン等の絶縁性のアンダーコート膜６３を形成する。次に、プラズマＣＶＤ法により第一のアモルファスシリコン層（遮光層）６４を形成した後、加熱工程により膜中の水素を低減させる。
【００３３】
次に、窒化シリコンから成る絶縁層６５を形成し、その上に第二のアモルファスシリコン層６６をプラズマＣＶＤ法によって形成し、更に脱水素化の工程を経た後、エキシマレーザを用いてアニールして、第二のアモルファスシリコン層６６をポリシリコン化する。以上の工程で形成されたポリシリコン膜は、フォトエッチングプロセスを経ることによりパターニングされ、駆動回路領域の能動素子（回路ＴＦＴ）９２、９３のチャネル層７１ｂ、７４、表示領域内の画素のスイッチング素子９１（画素ＴＦＴ）のチャネル層７１、及び各画素の補助容量電極の下部電極７２などが形成される。
【００３４】
次に、常圧ＣＶＤ法により、ゲート絶縁膜６７、並びに補助容量の絶縁膜６７ｂとなる酸化シリコン層が形成される。この酸化シリコン層は高温加熱工程を経ることにより、欠陥の少ない緻密な膜となる。
【００３５】
次に、スパッタ法により、第一のＭｏＷ薄膜（モリブデン・タングステン薄膜）６８が形成される。このＭｏＷ薄膜６８は、フォトエッチングプロセスを経てパターニングされ、ｎ型ＴＦＴ（９１、９２）、及び補助容量の下部電極７２を形成するためのイオンドーピングによる不純物注入のマスクとなる。更に、同じくスパッタ法により、第二のＭｏＷ薄膜６９が形成され、パターニングされた後、駆動回路領域のｐ型ＴＦＴ（９３）を形成するための不純物注入のマスクとなる。上記の工程の後、第一のＭｏＷ薄膜６８及び第二のＭｏＷ薄膜６９は、再度パターニングされ、各ＴＦＴのゲート電極、駆動回路内の各種配線、補助容量電極の上部電極７０及び補助容量線（１６；図１）を形成する。その後、更にｎ型ＬＤＤ（Lightly Doped Drain)７３を形成するための不純物注入を行い、更に、基板を高温工程にてアニールすることにより注入不純物を活性化する。
【００３６】
次に、常圧ＣＶＤ法によって第一の層間絶縁膜となる酸化シリコン層７５を形成し、コンタクトホールを加工した後、スパッタ法によりアルミ薄膜を形成する。アルミ薄膜はフォトエッチングプロセスを経てパターニングされ、ＴＦＴのソース電極７７、ドレイン電極７６、信号線（１４；図１）、駆動回路領域の電源電圧配線４１及びグランド電圧配線４０などの各種の配線が形成される。更に、プラズマＣＶＤ法によって第二の層間絶縁膜８１となる窒化シリコン層を形成し、コンタクトホールを加工した後、スパッタ法により透明電極であるＩＴＯ膜を形成する。ＩＴＯ膜はパターニングされて画素電極３８になる。
【００３７】
一方、対向基板側のガラス基板６２には、ブラックマトリクス４５、カラーフィルタ４７、４８、及びそれらの上にＩＴＯからなる透明電極である対向電極４３が形成される。
【００３８】
以上の工程を経てアレイ基板及び対向基板を作成した後、それらの対向面に、液晶の配向制御を行うポリイミド配向膜（３９ａ、３９ｂ）を成膜して、両基板の表面の配向処理を行う。両基板をその周縁部近傍の貼り合わせシール領域４６において貼り合わせた後、両基板間に液晶４４を封入することにより、液晶セルが作成される。更に、液晶セルは、ＯＬＢ（Outer Lead Bonding）等を用いてインターフェースを介して外部と接続される。
【００３９】
以上の様にして、駆動回路一体型の液晶表示装置が形成される。以上の工程において、駆動回路部のＴＦＴ（９２、９３）及び配線４０、４１等は、表示領域部のＴＦＴ（９１）及び配線６９、７０、７６、７７等と同一の工程で形成される。なお、補助容量電極の上部電極７０及び補助容量線（１６；図１）はゲート電極を構成する金属薄膜層６８、６９の一部と同一のプロセスで形成され、第一の層間絶縁膜７５に形成されたスルーホールを介して、駆動回路部の電源電圧配線４１（２０ａ；図１）に接続される。
【００４０】
（例２）
図３は、本発明に基く駆動回路一体型の液晶表示装置の第二の例を示す回路構成図である。図中、２０ｂは走査線駆動回路の電源電圧配線、２１ｂは走査線駆動回路のグランド電圧配線、１６ｂは補助容量線を表す。その他の構成については、第一の例に示した駆動回路一体型の液晶表示装置（図１）と同一であるので、同一の部分には同一の符号を付して、その説明を省略する。
【００４１】
図に示す様に、この例では、左右一対の走査線駆動回路２５、２６のグランド電圧配線２１ｂが、各走査線１５と平行に表示領域内に配列された補助容量線１６ｂを介して、互いに接続される。この結果、走査線駆動回路２６は、アレイ基板２７の外部からインターフェース２８を経由して供給される経路に加えて、補助容量線１６ｂを経由して表示領域を挟んでアレイ基板２７の反対側の位置する走査線駆動回路２５からもグランド電圧を供給される形となる。
【００４２】
この様な構成をとることにより、走査線駆動回路２５、２６内のグランド電圧配線２１ｂの幅を拡大すること無く、グランド電圧をアレイ基板２７の外部から走査線駆動回路に安定的に供給することが可能になり、従来の構成（図１１）と比較して、走査線駆動回路の動作をより確実なものとすることができる。
【００４３】
（例３）
図４は、本発明に基く駆動回路一体型の液晶表示装置の第三の例を示す回路構成図である。図中、２０ｃは走査線駆動回路の電源電圧配線、２１ｃは走査線駆動回路のグランド電圧配線、１６ｃ及び１６ｄは補助容量線を表す。その他の構成については、第一あるいは第二の例に示した駆動回路一体型の液晶表示装置（図１、図２）と同一である。
【００４４】
図に示す様に、この例では、左右一対の走査線駆動回路２５、２６の電源電圧配線２０ｃが各走査線１５と平行に表示領域内に配列された一部の補助容量線１６ｃ（第一の補助容量線）を介して互いに接続されるとともに、グランド電圧配線２１ｃが他の一部の補助容量線１６ｄ（第二の補助容量線）を介して互いに接続される。この結果、走査線駆動回路２６は、アレイ基板２７の外部からインターフェース２８を経由して供給される経路に加えて、補助容量線１６ｃ、１６ｄを経由して表示領域２２を挟んでアレイ基板２７の反対側の位置する走査線駆動回路２５からも、電源電圧及びグランド電圧を供給される形となる。
【００４５】
この様な構成をとることにより、駆動回路２５、２６内の電源電圧配線２０ｃ及びグランド電圧配線２１ｃの幅を拡大すること無く、電源電圧及びグランド電圧をアレイ基板２７の外部から走査線駆動回路２５、２６に安定的に供給することが可能になり、従来の構成（図１１）と比較して、走査線駆動回路の動作をより確実なものとすることができる。
【００４６】
（例４）
図５は、本発明に基く駆動回路一体型の液晶表示装置の第四の例を示す回路構成図である。図中、２０ｄは走査線駆動回路の電源電圧配線、２１ｄは走査線駆動回路のグランド電圧配線、１６ｅ、１６ｆは補助容量線を表す。その他の構成については、第三の例に示した駆動回路一体型の液晶表示装置（図４）と同一である。
【００４７】
図に示す様に、第三の例と同様に、左右一対の走査線駆動回路２５、２６の電源電圧配線２０ｄ及びグランド電圧配線２１ｄが、補助容量線１６ｅ、１６ｆを介してそれぞれ互いに接続されている。これに加えて、この例においては、電源電圧配線２０ｄを互いに接続する補助容量線１６ｅ（第一の補助容量線）と、グランド電圧配線２１ｄを互いに接続する補助容量線１６ｆ（第二の補助容量線）とが、表示領域内において交互に各走査線１５と平行に配列されている。この様な構成をとることによって、第三の例と同様に、電源電圧及びグランド電圧をアレイ基板２７の外部から走査線駆動回路２５、２６に安定的に供給することが可能になることに加えて、補助容量電位の異なる画素が混在することによって生じる光透過率変化の空間周波数が高くなるため、表示ムラが視認され難くなる。その結果、補助容量電位の相違に起因する表示ムラの発生を最小限に抑える事が可能となる。
【００４８】
（例５）
図６は、本発明に基く駆動回路一体型液晶表示装置の第五の例を示す回路構成図である。図中、１７ｅは信号線駆動回路の電源電圧配線、１８ｅは信号線駆動回路のグランド電圧配線、２０ｅは走査線駆動回路の電源電圧配線、２１ｅは走査線駆動回路のグランド電圧配線を表す。その他の構成については、第四の例に示した駆動回路一体型の液晶表示装置（図５）と同一である。
【００４９】
図に示す様に、第四の例と同様に、電源電圧配線２０ｅを互いに接続する補助容量線１６ｅ（第一の補助容量線）と、グランド電圧配線２１ｅを互いに接続する補助容量線１６ｆ（第二の補助容量線）とが、表示領域内において各走査線１５と平行に交互に配置されている。これに加えて、この例においては、アレイ基板の角部付近の、走査線駆動回路と信号線駆動回路が互いに隣接する部分で、走査線駆動回路の電源電圧配線２０ｅが信号線駆動回路の電源電圧配線１７ｅに、走査線駆動回路のグランド電圧配線２１ｅが信号線駆動回路のグランド電圧配線１８ｅに、それぞれ接続されている。
【００５０】
この様な構成をとることによって、従来の構成と比較して走査線駆動回路の動作を確実なものとすることができるだけでなく、信号線駆動回路の動作についても、より確実なものとする事が可能となる。
【００５１】
（例６）
図７は、本発明に基く駆動回路一体型の液晶表示装置の第六の例を示す回路構成図である。図に示す様に、外部とのインターフェース部２８ｆが一箇所のみとなっている。その他の構成については、第五の例に示した駆動回路一体型の液晶表示装置（図６）と同一である。
【００５２】
この様な構成をとることによって、従来の構成に比較して、アレイ基板上に一体形成された駆動回路の動作を、より確実なものとする事ができるだけでなく、液晶表示装置の小型化が可能となる。
【００５３】
（例７）
図８は、本発明に基く駆動回路一体型の液晶表示装置の第七の例を示す回路構成図である。
【００５４】
図に示す様に、この例では、信号線１４及び走査線１５は共に片側駆動となっている。即ち、アレイ基板２７上の一辺（図では上辺側）に沿って信号線駆動回路２３ｇが形成され、これに隣接する他の一辺（図では左辺側）に沿って、走査線駆動回路２６ｇが形成される。一方、信号線駆動回路２３ｇが形成されている辺の対辺側（図では下辺側）には、信号線駆動回路に代って、電源電圧配線１７ｈ及びグランド電圧配線１８ｈのみが配置され、走査線駆動回路２６ｇが形成されている辺の対辺側（図では右辺側）には、走査線駆動回路に代って、電源電圧配線２０ｈ及びグランド電圧配線２１ｈのみが配置される。各電源電圧配線２０ｇ、１７ｈ、１７ｇ、２０ｈは順に接続され、同様に、各グランド電圧配線２１ｇ、１８ｈ、１８ｇ、２１ｈは順に接続され、アレイ基板２７の周縁部に沿ってそれぞれ閉回路を構成している。その他の構成については、第六の例に示した駆動回路一体型の液晶表示装置（図７）と同一である。なお、第六の例と同様に、外部とのインターフェース部２８ｆは一箇所のみとなっている。
【００５５】
この様な構成をとることによって、片側駆動方式の液晶表示装置においても、アレイ基板上に一体形成された駆動回路の動作をより確実なものとする事ができるので、液晶表示装置の一層の小型化が可能となる。
【００５６】
（例８）
図９は、本発明に基く駆動回路一体型の液晶表示装置の第九の例を示す断面構成図である。この例では、第一の例（図２）と異なり、画素電極３８と信号線７６との間の層間絶縁膜８２として、低誘電率の有機保護膜を用いると共に、図に示す様に、対向基板６２側にブラックマトリクス（４５（図２））が設けられていない。
【００５７】
この様に、層間絶縁膜８２として低誘電率の有機保護膜を用いることによって、画素電極３８と他の配線との間の電界のやりとりが低減されるため、従来の構成に比較して画素電極の周辺部でのエッジリバースの発生を低減することが可能となり、対向基板にブラックマトリクスを形成する必要がなくなる。従って、液晶表示装置の開口率を確保しつつ、補助容量の電位が表示に与える影響を最小限に抑えることが可能となる。
【００５８】
（例９）
図１０は、本発明に基く駆動回路一体型の液晶表示装置の第九の例を示す断面構成図である。この例では、図に示す様に、第一の例（図２）と異なり、対向基板６２側にはカラーフィルタ（４７、４８；図２）を配置せず、これに代って、画素電極３８とドレイン電極７６（信号線）との間の層間絶縁膜として、カラーレジスト４９、５０を使用している。
【００５９】
この様な構成をとることによって、対向基板にカラーフィルタを形成する必要が無くなるため、第一の例（図２）あるいは第八の例（図９）に示した構造と比較して、更に低コスト化が可能になる。
【００６０】
なお、本発明は上記の各例のみに限定されるものではない。例えば、アレイ基板上の駆動回路が、上記の例に示した製造工程とは異なる工程を経て形成されたものでも構わず、駆動回路内の能動素子がｎ型、もしくはｐ型のＴＦＴのみによって構成されていても構わない。また、アレイ基板の外部より電源電圧もしくはグランド電圧の供給を受ける方式を取る構成であるならば、駆動回路の一部がＴＡＢＩＣやＣＯＧ等を用いてアレイ基板外部の素子によって構成されていても、上記の例の場合と同様の効果を得ることができる。
【００６１】
【発明の効果】
以上、説明した様に、駆動回路一体型の液晶表示装置において、アレイ基板上の異なる二辺に沿って配置された複数の駆動回路の電源電圧配線あるいはグランド電圧配線を、補助容量線を用いて互いに接続することによって、駆動回路の安定動作が可能となり、回路の高速化、表示の高精細化、液晶表示装置のコンパクト化等の要求に対応することが可能となる。
【００６２】
また、上記の構成の場合、従来の駆動回路一体型の液晶表示装置の製造工程に新たな工程を付け加える必要が無いので、製造コストの増加の要因とはならない。
【図面の簡単な説明】
【図１】本発明に基く駆動回路一体型液晶表示装置の第一の例を示す回路構成図。
【図２】図１の駆動回路一体型液晶表示装置の断面構造の概要を示す断面図。
【図３】本発明に基く駆動回路一体型液晶表示装置の第二の例を示す回路構成図。
【図４】本発明に基く駆動回路一体型液晶表示装置の第三の例を示す回路構成図。
【図５】本発明に基く駆動回路一体型液晶表示装置の第四の例を示す回路構成図。
【図６】本発明に基く駆動回路一体型液晶表示装置の第五の例を示す回路構成図。
【図７】本発明に基く駆動回路一体型液晶表示装置の第六の例を示す回路構成図。
【図８】本発明に基く駆動回路一体型液晶表示装置の第七の例を示す回路構成図。
【図９】本発明に基く駆動回路一体型液晶表示装置の第八の例を示す断面構成図。
【図１０】本発明に基く駆動回路一体型液晶表示装置の第九の例を示す断面構成図。
【図１１】従来の駆動回路一体型液晶表示装置の一例を示す回路構成図。
【符号の説明】
１１・・・ＴＦＴ（画素ＴＦＴ）、
１２・・・画素電極、
１３・・・補助容量、
１４・・・信号線、
１５・・・走査線、
１６、１６ａ、１６ｂ・・・補助容量線、
１６ｃ、１６ｅ・・・第一の補助容量線
１６ｄ、１６ｆ・・・第二の補助容量線
１７・・・信号線駆動回路用の電源電圧配線、
１８・・・信号線駆動回路用のグランド電圧配線、
１９・・・補助容量線、
２０、２０ａ〜ｈ・・・走査線駆動回路用の電源電圧配線、
２１、２１ａ〜ｈ・・・走査線駆動回路用のグランド電圧配線、
２２・・・表示領域、
２３、２４・・・信号線駆動回路、
２５、２６・・・走査線駆動回路、
２７・・・アレイ基板、
２８、２８ｆ・・・インターフェース部、
３８・・・画素電極（ＩＴＯ薄膜）、
３９ａ、３９ｂ・・・ポリイミド配向膜、
４０・・・グランド電圧配線、
４１・・・電源電圧配線、
４３・・・対向電極（ＩＴＯ薄膜）、
４４・・・液晶層、
４５・・・ブラックマトリクス、
４６・・・貼り合わせシール領域、
４７、４８・・・カラーフィルタ、
４９、５０・・・カラーレジスト、
６１・・・ガラス基板（アレイ基板側）、
６２・・・ガラス基板（対向基板側）、
６３・・・アンダーコート膜、
６４・・・遮光層（第一のアモルファスシリコン層）、
６５・・・絶縁膜（窒化シリコン層）、
６６・・・ポリシリコン活性層、
６７・・・ゲート絶縁膜、
６８・・・ゲート電極（第一のＭｏＷ薄膜）、
６９・・・ゲート電極（第二のＭｏＷ薄膜）、
７０・・・補助容量電極の上部電極（第二のＭｏＷ薄膜）、
７１、７１ｂ・・・チャネル領域（ｎ型ポリシリコン領域）、
７２・・・補助容量電極の下部電極（ｎ型ポリシリコン領域）、
７３・・・ライトドープｎ型ポリシリコン領域、
７４・・・チャネル領域（ｐ型ポリシリコン領域）、
７５・・・第一の層間絶縁膜（酸化シリコン層）、
７６・・・ドレイン電極（アルミ薄膜）、
７７・・・ソース電極（アルミ薄膜）、
８１・・・第二の層間絶縁膜（窒化シリコン層）、
８２・・・第二の層間絶縁膜（低誘電率有機薄膜層）、
９１・・・画素ＴＦＴ、
９２・・・回路ＴＦＴ（ｎ型ＴＦＴ）、
９３・・・回路ＴＦＴ（ｐ型ＴＦＴ）。
Claims (13)
- アレイ基板上に配列された複数の信号線と、
信号線に直交して配列された複数の走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと、
走査線と独立に配列され、画素電極に対して電気的に容量結合することにより補助容量を形成する補助容量線と、
アレイ基板上に複数の辺に沿って配置され、走査線あるいは信号線を駆動する複数の駆動回路と、
液晶層を介して画素電極に対向する対向電極が形成された対向基板と、
を備えた液晶表示装置において、
前記アレイ基板上の一辺に沿って配置された第一の駆動回路の電源電圧配線と、前記アレイ基板上の他の一辺に沿って配置された第二の駆動回路の電源電圧配線とを、前記補助容量線を介して、互いに接続したことを特徴とする液晶表示装置。 - アレイ基板上に配列された複数の信号線と、
信号線に直交して配列された複数の走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと、
走査線と独立に配列され、画素電極に対して電気的に容量結合することにより補助容量を形成する補助容量線と、
アレイ基板上に複数の辺に沿って配置され、走査線あるいは信号線を駆動する複数の駆動回路と、
液晶層を介して画素電極に対向する対向電極が形成された対向基板と、
を備えた液晶表示装置において、
前記アレイ基板上の一辺に沿って配置された第一の駆動回路のグランド電圧配線と、前記アレイ基板上の他の一辺に沿って配置された第二の駆動回路のグランド電圧配線とを、前記補助容量線を介して、互いに接続したことを特徴とする液晶表示装置。 - アレイ基板上に配列された複数の信号線と、
信号線に直交して配列された複数の走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと、
走査線と独立に配列され、画素電極に対して電気的に容量結合することにより補助容量を形成する補助容量線と、
アレイ基板上に複数の辺に沿って配置され、走査線あるいは信号線を駆動する複数の駆動回路と、
液晶層を介して画素電極に対向する対向電極が形成された対向基板と、
を備えた液晶表示装置において、
前記アレイ基板上の一辺に沿って配置された第一の駆動回路の電源電圧配線と、前記アレイ基板上の他の一辺に沿って配置された第二の駆動回路の電源電圧配線とを、前記補助容量線の一部を介して、互いに接続するとともに、
前記アレイ基板上の一辺に沿って配置された第一の駆動回路のグランド電圧配線と、前記アレイ基板上の他の一辺に沿って配置された第二の駆動回路のグランド電圧配線とを、前記補助容量線の他の一部を介して、互いに接続したことを特徴とする液晶表示装置。 - アレイ基板上に配列された複数の信号線と、
信号線に直交して配列された複数の走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと、
各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と、
アレイ基板上の互いに対向する二つの辺に沿って配置された一対の信号線駆動回路と、
アレイ基板上の互いに対向する他の二つの辺に沿って配置された一対の走査線駆動回路と、
液晶層を介して画素電極に対向する対向電極が形成された対向基板と、
を備えた液晶表示装置において、
前記一対の走査線駆動回路の電源電圧配線を、前記補助容量線を介して、互いに接続したことを特徴とする液晶表示装置。 - アレイ基板上に配列された複数の信号線と、
信号線に直交して配列された複数の走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと、
各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と、
アレイ基板上の互いに対向する二つの辺に沿って配置された一対の信号線駆動回路と、
アレイ基板上の互いに対向する他の二つの辺に沿って配置された一対の走査線駆動回路と、
液晶層を介して画素電極に対向する対向電極が形成された対向基板と、
を備えた液晶表示装置において、
前記一対の走査線駆動回路のグランド電圧配線を、前記補助容量線を介して、互いに接続したことを特徴とする液晶表示装置。 - アレイ基板上に配列された複数の信号線と、
信号線に直交して配列された複数の走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと、
各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と、
アレイ基板上の互いに対向する二つの辺に沿って配置された一対の信号線駆動回路と、
アレイ基板上の互いに対向する他の二つの辺に沿って配置された一対の走査線駆動回路と、
液晶層を介して画素電極に対向する対向電極が形成された対向基板と、
を備えた液晶表示装置において、
前記一対の走査線駆動回路の電源電圧配線を、前記補助容量線の一部を介して、互いに接続するとともに、
前記一対の走査線駆動回路のグランド電圧配線を、前記補助容量線の他の一部を介して、互いに接続したことを特徴とする液晶表示装置。 - 電源電圧配線を互いに接続する前記一部の補助容量線と、グランド電圧配線を互いに接続する前記他の一部の補助容量線とを交互に配列したことを特徴とする請求項６に記載の液晶表示装置。
- 前記走査線駆動回路の電源電圧配線と前記信号線駆動回路の電源電圧配線とを、前記信号線駆動回路と前記走査線駆動回路が互いに隣接するアレイ基板上の角部付近で互いに接続するとともに、
前記走査線駆動回路のグランド電圧配線と前記信号線駆動回路のグランド電圧配線とを、前記信号線駆動回路と前記走査線駆動回路が互いに隣接するアレイ基板上の角部付近で互いに接続したことを特徴とする請求項６あるいは請求項７に記載の液晶表示装置。 - アレイ基板上に配列された複数の信号線と、
信号線に直交して配列された複数の走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと、
各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と、
アレイ基板上の一辺に沿って配置された信号線駆動回路と、
アレイ基板上の他の一辺に沿って配置された走査線駆動回路と、
液晶層を介して画素電極に対向する対向電極が形成された対向基板と、
を備えた液晶表示装置において、
前記信号線駆動回路の電源電圧配線と前記走査線駆動回路の電源電圧配線とを、前記補助容量線を介して、互いに接続したことを特徴とする液晶表示装置。 - アレイ基板上に配列された複数の信号線と、
信号線に直交して配列された複数の走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと、
各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と、
アレイ基板上の一辺に沿って配置された信号線駆動回路と、
アレイ基板上の他の一辺に沿って配置された走査線駆動回路と、
液晶層を介して画素電極に対向する対向電極が形成された対向基板と、
を備えた液晶表示装置において、
前記信号線駆動回路のグランド電圧配線と前記走査線駆動回路のグランド電圧配線とを、前記補助容量線を介して、互いに接続したことを特徴とする液晶表示装置。 - アレイ基板上に配列された複数の信号線と、
信号線に直交して配列された複数の走査線と、
信号線と走査線によりマトリクス状に区画される各領域に配置された画素電極と、
信号線と走査線の各交点付近に形成され、ソースが画素電極に接続され、ドレインが信号線に接続され、ゲートが走査線に接続された薄膜トランジスタと、
各走査線と平行に且つ各走査線と独立に配列され、画素電極に電気的に容量結合することにより補助容量を形成する補助容量線と、
アレイ基板上の一辺に沿って配置された信号線駆動回路と、
アレイ基板上の他の一辺に沿って配置された走査線駆動回路と、
液晶層を介して画素電極に対向する対向電極が形成された対向基板と、
を備えた液晶表示装置において、
前記信号線駆動回路の電源電圧配線と、前記走査線駆動回路の電源電圧配線とを、前記補助容量線の一部を介して、互いに接続するとともに、
前記信号線駆動回路のグランド電圧配線と、前記走査線駆動回路のグランド電圧配線とを、前記補助容量線の他の一部を介して、互いに接続したことを特徴とする液晶表示装置。 - 電源電圧配線を互いに接続する前記一部の補助容量線と、グランド電圧配線を互いに接続する前記他の一部の補助容量線とを交互に配列したことを特徴とする請求項１１に記載の液晶表示装置。
- 前記信号線駆動回路の電源電圧配線と前記走査線駆動回路の電源電圧配線とを、前記信号線駆動回路と前記走査線駆動回路が互いに隣接するアレイ基板上の角部付近で互いに接続するとともに、前記信号線駆動回路が配置された辺の対辺、及び前記走査線駆動回路が配置された辺の対辺を通る様に、アレイ基板上の縁に沿って設けられた電源電圧配線を介して、互いに接続し、
更に、前記信号線駆動回路のグランド電圧配線と前記走査線駆動回路のグランド電圧配線とを、アレイ基板上の前記角部付近で互いに接続するとともに、前記信号線駆動回路が配置された辺の対辺、及び前記走査線駆動回路が配置された辺の対辺を通る様に、アレイ基板上の縁に沿って設けられたグランド電圧配線を介して、互いに接続したことを特徴とする請求項１１あるいは請求項１２に記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20733696A JP3657702B2 (ja) | 1996-08-06 | 1996-08-06 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20733696A JP3657702B2 (ja) | 1996-08-06 | 1996-08-06 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1048663A JPH1048663A (ja) | 1998-02-20 |
| JP3657702B2 true JP3657702B2 (ja) | 2005-06-08 |
Family
ID=16538066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20733696A Expired - Fee Related JP3657702B2 (ja) | 1996-08-06 | 1996-08-06 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3657702B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9261749B2 (en) | 2011-10-14 | 2016-02-16 | Samsung Display Co., Ltd. | Display device |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4558707B2 (ja) * | 1999-01-11 | 2010-10-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4118484B2 (ja) | 2000-03-06 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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| JP4683688B2 (ja) | 2000-03-16 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
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|---|---|
| JPH1048663A (ja) | 1998-02-20 |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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