JP3647426B2 - 走査回路及び画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像表示装置に関する。また画像表示装置で用いる走査回路に関する。
【０００２】
【従来の技術】
従来から半導体回路によって低抵抗負荷を駆動する際に、しばしば半導体回路の出力部（出力バッファ）のオン抵抗（Ｒｏｎ）による電圧降下が問題となっている。
【０００３】
半導体の出力部の抵抗を下げる方法としては、半導体のチップ面積を増やす方法がある。チップ面積を増やす場合、例えば高耐圧ＭＯＳの場合は２重拡散構造にする必要があるため、チップの占有面積が大きくなり、仮に１００ｍΩの出力オン抵抗（Ｒｏｎ）を得ようとすると、約１ｍｍ2を占有する。
【０００４】
従って、仮に８０チャンネルの出力を持つ半導体集積回路の場合、出力バッファのみで８０ｍｍ2を占有してしまう。更に出力バッファを駆動するにはプリバッファが必要となるため、実際には出力バッファだけで１００ｍｍ2近いチップ面積が必要となっていた。
【０００５】
なお本願発明に対する背景技術としては以下のものが知られている。
・特開平6-230338 これは液晶表示装置の駆動用半導体素子に安定したバイアス電圧を印加する構成として帰還制御を行うことを開示する。
・特開平10-153759 これは液晶パネルにおいて走査線と並列にダミー配線を配設し、該ダミー配線に流れる信号線駆動電流を歪み電圧に変換し、歪み電圧と基準電圧の差分を走査線駆動回路にフィードバックして信号線駆動電圧の歪みを補正する補正回路を開示する。
・特開平5-212905 これはＬＥＤアレイを用いたプリントヘッドで画像を形成する装置を開示する。特には、ＬＥＤアレイの駆動用トランジスタに並列に電圧検出抵抗を配置してプリントヘッドの異常を検出する構成を開示する。
【０００６】
【発明が解決しようとする課題】
上述のように、半導体の出力部の抵抗を下げるためには、チップ面積を大きくする必要があり、その結果、チップ面積が増えると、１ウエハーからのチップの取り数が減り、チップあたりの単価が大きくなる問題があった。特に多出力のＩＣにおいてはその影響が大きかった。
【０００７】
また、ボンディングワイヤの抵抗も無視できなかった。例えば、直径３０μｍの金線の場合、長さ１ｍｍあたりの抵抗は約４５ｍΩある。ボンディングパッドとＩＣリードとの間のボンディングワイヤの長さを２ｍｍとすると、出力１Ａで９０ｍΩ×１Ａ＝０．０９Ｖ、５Ａで９０ｍΩ×５＝０．４５Ｖの電圧降下が起きてしまった。
【０００８】
なお、ボンディングワイヤによる抵抗の影響を避けるためボンディングワイヤをダブルで使用する方法も取られたが、ある程度の影響は残ってしまった。
【０００９】
このように、出力電流が多い場合、ボンディングワイヤの抵抗の影響が出力に現われる問題があった。
【００１０】
本発明は、走査配線までの信号経路や走査信号の出力回路における損失による影響を抑制できる走査回路や画像表示装置を実現することを課題とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために本発明の走査回路にあっては、
複数の走査配線と複数の変調配線を有する表示装置の前記走査配線に対して一部の前記走査配線毎に順次走査信号を印加する走査回路であって、
前記複数の走査配線のそれぞれに前記走査信号を出力する複数の出力回路と、
各出力回路から各走査配線までの前記走査信号の経路となる複数の導体と、
前記走査信号を印加すべき走査配線を選択する選択信号を出力する選択回路と、
前記走査信号が出力される導体における信号レベルに応じて、前記出力回路の少なくとも一部、又は、前記導体の少なくとも一部、又は、前記出力回路の少なくとも一部及び前記導体の少なくとも一部、における前記走査信号の損失を補償する補償信号を前記複数の出力回路に出力する補償信号出力回路と、
前記複数の導体のうちの前記走査信号が出力される導体における信号レベルを前記補償信号出力回路に出力するためのスイッチと、を有しており、
前記出力回路は前記補償信号に基づいて補償された走査信号を出力する回路であることを特徴とする。
【００１２】
ここで、損失を補償する補償信号として、損失を予測し、予測された損失を補償するための補償信号を用いることができる。具体的には損失を検出して、その検出結果に基づいて以降の出力の補償を行う帰還制御を行う帰還制御構成を採用できる。
【００１３】
また、導体は、少なくとも一部が半導体であっても良い。
【００１４】
前記走査信号が出力される導体における信号レベルに応じて前記補償信号を出力する補償信号出力回路を有する。
【００１５】
ここで、導体における信号レベルとしては、例えば、導体の電位や導体に流れる電流がある。
【００１６】
補償信号出力回路は、アナログ演算増幅器による帰還回路を有するようにしてもよい。
【００１７】
また、補償信号出力回路が、補償信号出力回路内に入力されたアナログ信号をディジタル信号に変換する第１変換手段と、該第１変換手段により変換されたディジタル信号から演算処理を行って、補償信号を算出して出力するディジタル演算手段と、該ディジタル演算手段から出力されたディジタルの補償信号をアナログ信号に変換してアナログの補償信号を出力する第２変換手段とを備えるようにしてもよい。
【００１８】
ここで、第１変換手段としては、Ａ／Ｄコンバータを好適に用いることができ、第２変換手段としてはＤ／Ａコンバータを好適に用いることができる。さらに、ディジタル演算手段として、ハードウエアで構成されたロジック回路、またはマイクロコンピュータを用いたソフトウエア演算処理を好適に採用することができる。
【００１９】
前記複数の走査配線のそれぞれに対応して前記導体が設けられており、前記補償信号出力回路は、前記複数の導体のうちの前記走査信号が出力される導体における信号レベルに応じて前記補償信号を出力する。
【００２０】
前記複数の走査配線のそれぞれに対応して前記出力回路が設けられており、更に、前記走査信号を印加すべき走査配線を選択する選択信号を出力する選択回路を有しており、前記出力回路は、前記補償信号と前記選択信号に基づいて前記走査信号を出力する。
【００２１】
ここで、選択回路としては、シフトレジスタを好適に採用することができる。
【００２２】
選択回路によって選択の指定を受けていない走査配線に対しては、非選択電位を印加するようにしておくのが望ましい。前記出力回路が選択されていない走査配線に該非選択電位を印加する回路を兼ねる構成を好適に採用できる。
【００２３】
前記走査回路を構成する回路の少なくとも一部が集積されて半導体集積回路を構成していることを特徴とする。
【００２４】
このような、半導体回路は、例えば、ＣＭＯＳプロセスやバイポーラプロセスにより構成される。
【００２５】
前記走査回路を構成する回路のうちの前記出力回路を含む少なくとも一部が集積されて半導体集積回路を構成しており、前記損失には、前記出力回路のドライバのオン抵抗による電圧降下が含まれることを特徴とする。
【００２６】
前記損失には、他に、出力回路からの走査信号をボンディングパッドに送るための配線抵抗による電圧降下やボンデンングパッドに電気的に接続されたボンディングワイヤの電気抵抗による電圧降下、半導体集積回路本体に電気的に接続された外部の配線抵抗による電圧降下が含まれる。
【００２７】
また、本発明の画像表示装置は、複数の走査配線と複数の変調配線を有する表示装置であって、前記いずれかの走査回路と、前記走査信号が印加された走査配線に対応する複数の変調信号を前記走査信号が印加されている間に前記複数の変調配線に印加する変調回路とを有することを特徴とする。
【００２８】
前記走査配線を介して印加される前記走査信号と、前記変調配線を介して印加される前記変調信号とによって駆動される表示素子を有する。
【００２９】
ここで、表示素子としては、電子を照射されることによって発光する発光体と組み合わせて用いる電子放出素子や、エレクトロルミネセンス素子や、プラズマディスプレイを構成するセルが好適に採用できる。
【００３０】
【発明の実施の形態】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００３１】
（第１の実施の形態）
図１〜図６を参照して、本発明の第１の実施の形態に係る半導体集積回路及び半導体集積回路を備えた画像表示装置について説明する。
【００３２】
本実施の形態では冷陰極ディスプレイのドライバとしてＩＣ内部に、補償信号出力回路を備える半導体集積回路を使用する例を示す。
【００３３】
まず、本発明の実施の形態に係る半導体集積回路が適用される画像表示装置について図１及び図２を参照して説明する。図１は本発明の実施の形態に係る画像表示装置（冷陰極ディスプレイパネル）の駆動回路のブロック図である。図２は本発明の実施の形態に係る画像表示装置における駆動波形である。
【００３４】
Ｐ２０００は冷陰極ディスプレイの表示パネルであり、本実施の形態においては４８０×２１６０個の冷陰極素子Ｐ２００１が垂直４８０行の行配線Ｐ２００２と水平２１６０列の列配線Ｐ２００３によりマトリクス配線されている。
【００３５】
冷陰極素子Ｐ２００１は、十数Ｖの電圧を掛けることにより電子を放出する。従って、選択したい行配線（走査配線）に印加する走査信号の電位を、列配線（変調配線）に印加する変調信号との電位差が十数Ｖ（電子放出のための閾値電圧を超える値）になるように制御し、非選択の走査配線の電位を変調信号との電位差が閾値を超えないように制御することにより任意の行の冷陰極素子Ｐ２００１を選択し、電子放出を行うことが出来る。
【００３６】
各冷陰極素子Ｐ２００１からの放出電子は、高圧電源部Ｐ１１によって高圧が印加されるアノード電極によって加速され、不図示の蛍光体に照射され、発光を得るものである。
【００３７】
本実施の形態においては、水平２１６０（ＲＧＢトリオ）×垂直４８０行の画素数を有する表示パネルにＮＴＳＣ相当のテレビ画像を表示する応用例を示すが、ＮＴＳＣに限らずＨＤＴＶ、ＸＧＡのような高精細な画像やコンピュータの出力画像など、解像度やフレームレートが異なる画像信号に対しても、ほぼ同一の構成で容易に対応できる。
【００３８】
Ｐ１はタイミング発生部であり、外部同期信号または不図示の同期信号分離回路（シンクセパレータ）からの同期信号を入力し、アナログ処理部Ｐ６で必要となるクランプパルス（ＣＬＰ）並びにブランキングパルス（ＢＬＫ）を出力する。
【００３９】
また、タイミング発生部Ｐ１は、内蔵するＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ 以下ＰＬＬと記す。）を用いて、Ａ／Ｄ部Ｐ８，逆γテーブルＰ９，ラインメモリＰ１０で必要な水平同期信号Ｔ３に同期したクロック信号を出力する。更に、タイミング発生部Ｐ１はパネル制御基準信号発生部Ｐ２の基準となる図２に示す水平同期信号Ｔ３並びに垂直同期信号Ｔ１を出力する。
【００４０】
パネル制御基準信号発生部Ｐ２はパネル周辺回路を制御するための基準信号発生部であり、Ｘ制御Ｐ３，メモリ制御Ｐ４，Ｙ制御Ｐ５に対して水平並びに垂直同期制御信号を出力する。更に、パネル制御基準信号発生部Ｐ２はＰＬＬを内蔵しており、水平同期信号に同期したクロック信号を出力する。
【００４１】
Ｘ制御Ｐ３は、パネル制御基準信号発生部Ｐ２からの信号に基づいて、変調回路であるＸ駆動モジュールＰ１１００で必要な図２に示すシフトクロックＴ６，ＬＤ（ロード）信号Ｔ７，ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）クロック信号Ｔ８を出力する。
【００４２】
メモリ制御Ｐ４は、ラインメモリＰ１０の読み出しタイミングを制御するための制御信号を出力する制御部であり、パネル基準信号発生部Ｐ２からの信号に基づいて不図示のメモリ読み出しクロックと、不図示の読み出しアドレス制御信号を出力する。
【００４３】
Ｙ制御Ｐ５は、走査回路であるＹ駆動モジュールＰ１００１で必要な不図示のＹシフトクロックを出力する。
【００４４】
アナログ処理部Ｐ６はタイミング発生部Ｐ１からのクランプパルス（ＣＬＰ），ブランキングパルス（ＢＬＫ）を用いて、ＲＧＢの各アナログビデオ信号入力をＡ／ＤコンバータＰ８の入力レベルまで増幅する。そして、アナログ処理部Ｐ６は増幅されたＲＧＢの各アナログビデオ信号をＡ／Ｄコンバータで必要な電圧レベルへレベルシフトするとともに帰線期間のノイズを低減するためにブランキング処理を行っている。
【００４５】
ローパスフィルタＰ７は、アナログ処理部Ｐ６からのアナログビデオ信号の中から、Ａ／ＤコンバータＰ８のＡ／Ｄコンバート処理で不要なエリアシングを起こす高い周波数の信号成分取り除くためのものである。
【００４６】
Ａ／ＤコンバータＰ８は、タイミング発生部Ｐ１からのクロックの周期でアナログビデオ信号（図２に示すＴ２）をディジタル信号に変換している。
【００４７】
逆γテーブルＰ９は放送局から送られてくるγ補正をかけた映像信号を、γ補正の無いリニアな映像信号へ戻すためのテーブルである。これは、ＣＲＴを用いた画像表示装置とは異なり、入力される映像信号に対しリニアな輝度出力を持つＰＷＭ駆動方式の冷陰極ディスプレイの場合に必要となるものである。
【００４８】
ラインメモリＰ１０は、Ａ／ＤコンバータＰ８でアナログからディジタルへ変換して、逆γ変換したＲＧＢのサンプリング信号（図２に示すＴ４）を、一旦、メモリに蓄える。そして、ラインメモリＰ１０からの読み出し時に、ＲＧＢの各メモリを順に呼び出すことにより、パネルの蛍光体の配列と同じＲＧＢの順に並んだＲＧＢシリアル信号（図２に示すＴ５）を得る。
【００４９】
ＲＧＢシリアル信号は、Ｘ駆動モジュールＰ１１００へ入力された後、Ｘ制御Ｐ３の出力するシフトクロックによってシフトレジスタＰ１１０３内を左から右へシフトする。２１６０ドットの全てのデータをシフトしたのち、図２に示すＬＤ信号Ｔ７によって全てのシフトレジスタのデータはラッチＰ１１０２によってラッチされる。
【００５０】
ラッチＰ１１０２にラッチされたデータは、内部カウンタの出力と比較され、データの大きさによってＰＷＭパルス幅の異なるＰＷＭ信号（図２中Ｔ８Ａ）を出力する。
【００５１】
一方、Ｙ駆動モジュールＰ１００１はシフトレジスタＰ１００２と出力バッファＰ１００３から構成される。Ｙ駆動モジュールＰ１００１は図２に示す１行目行選択信号Ｔ９の信号を、シフトレジスタＰ１００２により、図２に示す２行目行選択信号Ｔ１０のように１水平期間毎に次々とシフトする。
【００５２】
この時、各出力バッファＰ１００３には列配線Ｐ２００３，冷陰極素子Ｐ２００１，行配線Ｐ２００２を通ってＸ駆動モジュールＰ１１００の全ての出力バッファＰ１１０１から電流が流れ込む。
【００５３】
従って、例えば１チャンネル（１ドット）当たり１ｍＡの電流としても２１６０チャンネルあれば出力バッファＰ１００３には１ｍＡ×２１６０＝２．２Ａ相当の電流が流れ込む事となる。
【００５４】
そのため、従来は出力バッファＰ１００３として、ディスクリートによるパワーＭＯＳＦＥＴや、集積回路の場合には出力オン抵抗（Ｒｏｎ）の低い大きな出力バッファを持つ集積回路を用いていた。従って、ハイブリッドＩＣやチップ面積の大きいＩＣの形をとる結果となり、コスト等の問題があった。
【００５５】
これに対し、本発明の実施の形態では、以下に示すような回路構成とすることによって、ディスクリートによるパワーＭＯＳＦＥＴや、出力オン抵抗（Ｒｏｎ）の低い大きな出力バッファを使用する事無く、Ｙ駆動モジュールＰ１００１をローコストで供給することができる。
【００５６】
次に本発明の実施の形態の特徴である回路構成について図３を用いて説明する。
【００５７】
図３は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図３に示す回路構成においては、選択回路としてのシフトレジスタＰ３０００によって行選択信号（４８０行のＹ配線のうち１行選択）を上から順にシフトする事により１行毎に各行を駆動するようになっている。
【００５８】
シフトレジスタＰ３０００の出力は、出力回路としての出力バッファＰ３００２に接続され、ＩＣの出力端Ｐ３００４を通ってＩＣ外部のマトリクス配線を駆動する。
【００５９】
Ｐ３００７は、出力バッファＰ３００２のドライバのオン抵抗（Ｒｏｎ）を示したものである。実際にはこのオン抵抗は出力回路である出力バッファＰ３００２内に存在するものであるが、ここではわかりやすくするために出力バッファＰ３００２外に図示している。ここで、上述したように出力電流が大きいことから、オン抵抗による電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【００６０】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して、４８０行を６モジュールに分け、それぞれのモジュールに１つの帰還回路を設けて８０行の出力バッファＰ３００２に対し帰還制御を行う構成となっている。
【００６１】
１行目を出力する場合を考えると、出力バッファＰ３００２はオン抵抗Ｐ３００７により電圧降下を生じる。
【００６２】
なお、例えば、高耐圧ＭＯＳプロセスの場合には２重拡散構造にする必要があるため、ある程度のチップサイズを必要とし、チップサイズを小さく抑えようとすると、オン抵抗は約０．５Ω〜数Ωの値となる。従って、例えばＸ駆動モジュールＰ１１００が１チャンネル当たり１ｍＡの電流を流した場合、本実施形態においては全体で２１６０チャンネルあるため２Ａ相当の電流が流れることとなり、最低でも１Ｖの電圧降下を生ずる。
【００６３】
スイッチＰ３００３は、パラレル信号線Ｐ３００１を介してシフトレジスタＰ３０００から得られた行情報（行選択情報）を基に、１行目の電圧情報を出力する。スイッチＰ３００３は検出電位を取得することを目的とするため、抵抗値を低くする必要がなく、数十キロΩの抵抗値でも十分である事からスイッチ回路のＩＣ全体の面積に占める割合はごくわずかである。
【００６４】
スイッチＰ３００３はＣＭＯＳプロセスの場合、図４に示す、ＰチャンネルとＮチャンネルのペア構造のＦＥＴスイッチを用いる。図４はスイッチの回路構成図である。
【００６５】
各入力Ｐ３１００，Ｐ３１０１，Ｐ３１０２に対し、ＰチャンネルとＮチャンネルのＦＥＴペアＰ３１０３，Ｐ３１０６，Ｐ３１０４，Ｐ３１０７，Ｐ３１０５，Ｐ３１０８が接続されており、どのＦＥＴペアのゲートをオンするかによって入力を選択し、出力Ｐ３１０９へ電位情報を出力する。
【００６６】
スイッチＰ３００３からの出力は、ＯＰＡＭＰ（演算増幅器）Ｐ３００５により増幅され、出力電圧補償回路Ｐ３００８により補償信号として全ての出力バッファに入力される。ＯＰＡＭＰ（演算増幅器）Ｐ３００５と出力電圧補償回路Ｐ３００８は補償信号出力手段として機能する。
【００６７】
但し、マトリクスを駆動しているのは１行目のみなとなるので１行目以外の出力ドライバには影響は無い。このようにして、選択された１行目には帰還がかかり、上述した電圧降下は補償信号により電圧を上げるように補正され出力電流による電圧降下を見かけ上低く抑えることが出来る。
【００６８】
次に、出力バッファＰ３００２と出力電圧補償回路Ｐ３００８について図５を用いて説明する。図５ＡはＣＭＯＳプロセスによる回路構成、Ｂはバイポーラプロセスによる回路構成である。
【００６９】
図５Ａに示すＣＭＯＳプロセスの場合、入力端Ｐ３２０５に入力された駆動信号波形は出力バッファのゲート容量が大きい事からＰチャンネルＦＥＴＰ３２００とＮチャンネルＦＥＴＰ３２０１によって構成されるプリバッファにより電流増幅される。
【００７０】
電流増幅された駆動信号波形はＰチャンネルＦＥＴＰ３２０２とＮチャンネルＦＥＴＰ３２０３によって構成される出力バッファのゲートに加えられ、出力端Ｐ３２０６を駆動する。このときの選択電位はＦＥＴＰ３２０４のゲート電位によって決まる。
【００７１】
しかしながら、ＦＥＴのＶｇｓ（ゲートソース間電圧）はあまり安定ではないため、ＯＰＡＭＰＰ３２１４によって電圧帰還をかけている。従って、補償信号をＯＰＡＭＰＰ３２１４の入力Ｐ３２１２へ加えることにより出力電圧の補償が可能となる。
【００７２】
図５Ｂのバイポーラプロセスの場合、入力端Ｐ３２０７に入力された駆動波形は、ＰＮＰトランジスタＰ３２０８とＮＰＮトランジスタＰ３２０９によって構成される出力バッファのベースに入力される。出力端Ｐ３２１１の選択電位はＮＰＮトランジスタＰ３２０９のエミッタ、すなわちＰＮＰトランジスタＰ３２１０のベース電位によって決まるためＰＮＰトランジスタＰ３２１０のベース（入力端Ｐ３２１３）に補正信号を加えることによって出力電圧の補正が可能となる。
【００７３】
２行目以降８０行目までを駆動する際も同様にしてスイッチＰ３００３を切り替え、ＯＰＡＭＰＰ３００５によって帰還をかけることによって出力のオン抵抗を補正することが出来る。
【００７４】
Ｐ３００６は帰還をオン／オフするスイッチ手段であり、オンすることにより帰還動作を止め、レファレンス電圧を出力する。スイッチＰ３００６について詳しく説明する。マトリックスを駆動する波形は図６に示すＴ１００（１行目選択信号），Ｔ１０１（２行目選択信号）のようにＶＳ（選択電位）とＶＮＳ（非選択電位）の２つの電位を持った信号となる。
【００７５】
これに対しＶＳをリファレンスとする帰還をかけた場合、ＶＳの期間は正常に帰還が掛かるがＶＮＳの期間は制御が大きく外れてしまい、次にＶＳの電圧へ移行する際、応答遅れを引き起こしてしまう。そこで、図６に示す帰還ディスエーブル信号Ｔ１０２により帰還回路をディスエーブルし応答速度を速めている。
【００７６】
このように、従来、大きな出力バッファを使用して実現していた多出力の低抵抗駆動回路を、ＩＣ内部にスイッチ手段と、抵抗値の大きい（すなわちチップサイズの小さい）出力バッファと帰還回路と、によって構成し、その結果、ローコストなマトリクス駆動ドライバを実現することができる。
【００７７】
以上、スイッチと１つの補償信号出力手段を用いて多出力のマトリクス駆動ドライバを構成する例について述べたが、スイッチＰ３００３を用いずに、それぞれの出力バッファに対し、個々に補償信号出力手段を設けることにより、出力電位を補償することもできる。その結果、同様に、ローコストなマトリクス駆動ドライバを実現することができる。その際、図３に示すスイッチＰ３００６を各行に設けてＯＰＡＭＰＰ３００５の帰還をカットすると良い。
【００７８】
（第２の実施の形態）
図７には、本発明の第２の実施の形態が示されている。上記第１の実施の形態では、補償信号出力回路についても半導体集積回路に設けられた構成を示したが、本実施の形態では補償信号出力回路を半導体集積回路の外部に設けた構成を示す。
【００７９】
その他の構成および作用については第１の実施の形態と同一なので、同一の構成部分については、その説明は省略する。
【００８０】
より具体的には、本実施の形態では、冷陰極ディスプレイのドライバとして、半導体集積回路外部に補償信号出力回路を備える回路を使用する例を示す。
【００８１】
冷陰極パネルの駆動回路全体に関しては、上記第１の実施の形態と同様であり、ここでは説明を省略し、Ｙマトリクス駆動モジュールに関してのみ図７を用いて説明する。
【００８２】
図７は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図７に示す回路構成においては、シフトレジスタＰ５０００によって行選択信号を上から順にシフトする事により１行毎に各行を駆動するようになっている。
【００８３】
シフトレジスタＰ５０００の出力は、出力バッファＰ５００２に接続され、ＩＣの出力端Ｐ５００４を通ってＩＣ外部のマトリクス配線を駆動する。
【００８４】
Ｐ５００７は、出力バッファＰ５００２のドライバのオン抵抗（Ｒｏｎ）を示したものである。これは、上述のように出力電流が大きいことからオン抵抗による電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【００８５】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して、１つの外部帰還回路によってＩＣ内の８０行の出力バッファに対し帰還制御を行い、オン抵抗（Ｒｏｎ）の高い出力バッファＰ５００２でマトリクス配線を駆動する構成となっている。
【００８６】
１行目を出力する場合、出力バッファＰ５００２はオン抵抗Ｐ５００７により電圧降下を生じる。
【００８７】
スイッチＰ５００３はパラレル信号線Ｐ５００１を介してシフトレジスタＰ５０００から得られた行情報を基に１行目の電圧情報を出力する。スイッチＰ５００３は検出電位を取得することを目的とするため、抵抗値を低くする必要がなく数十キロΩの抵抗値でも十分である事からスイッチ回路のＩＣ全体に占める割合はごくわずかである。
【００８８】
スイッチ回路からの出力はＩＣ外部へ出力するため、出力端子Ｐ５００６を介して出力を送るように構成されている。同様にして出力電圧補償回路Ｐ５００９の補償信号入力端子もＩＣ外部から制御が可能となるように入力端子Ｐ５００５に接続する。
【００８９】
これら２つの端子を設けることにより、ＯＰＡＭＰＰ５００８等を用いた帰還回路をＩＣ外部に接続することが可能となり、この外部帰還回路によって出力電圧補償回路Ｐ５００９を介して出力バッファＰ５００２のオン抵抗（Ｒｏｎ）にあたる抵抗Ｐ５００７における電圧降下を補正することができる。
【００９０】
２行目以降８０行までも同様にしてＯＰＡＭＰ等を用いた外部帰還回路によって出力バッファＰ５００２のオン抵抗（Ｒｏｎ）にあたるＰ５００７の抵抗分による電圧降下を補償することができるため、出力バッファＰ５００２はチップ面積を小さく抑えることが可能となる。
【００９１】
更に、ＩＣ外部にＯＰＡＭＰ等を用いた帰還回路を設ける場合、ＩＣ側は高速のアナログ回路を必要としないためロジック等に用いられる比較的簡単なプロセスを用いることが出来、更にローコストを見込める。
【００９２】
また、外部の帰還回路側においてはＯＰＡＭＰの性能や帰還回路の構成等、パラメータを選ぶことも出来るため、ＩＣ作成後も帰還回路の調整が可能である。
【００９３】
（第３の実施の形態）
図８には、本発明の第３の実施の形態が示されている。上記第１の実施の形態では、主としてオン抵抗による電圧降下分の補償を行う構成を示したが、本実施の形態では、オン抵抗以外の要因による電圧降下補償を行う構成を示す。
【００９４】
その他の構成および作用については第１の実施の形態と同一なので、同一の構成部分については、その説明は省略する。
【００９５】
より具体的には、本実施の形態では、ボンディングパッドとＩＣリードを繋ぐボンディングワイヤの抵抗によって起こる電圧降下分も含めて出力電圧を補償する冷陰極ディスプレイのドライバを実現する構成となっている。
【００９６】
冷陰極パネルの駆動回路全体に関しては、上記第１の実施の形態と同様であり、ここでは説明を省略し、Ｙマトリクス駆動モジュールに関してのみ図８を用いて説明する。
【００９７】
図８は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図８に示す回路構成においては、シフトレジスタＰ５０００によって行選択信号を上から順にシフトする事により１行毎に各行を駆動するようになっている。
【００９８】
シフトレジスタＰ６０００の出力は、出力バッファＰ６００４に接続され、ＩＣの出力端であるＩＣリードＰ６００９を通ってＩＣ外部のマトリクス配線を駆動する。
【００９９】
Ｐ６００２は、出力バッファＰ６００４のドライバのオン抵抗（Ｒｏｎ）を示したものである。これは、上述のように出力電流が大きいことから電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【０１００】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して、１つの外部帰還回路によってＩＣ内の８０行の出力バッファに対し帰還制御を行う構成となっている。
【０１０１】
例えば１行目を出力する場合、出力バッファＰ６００４はオン抵抗（Ｒｏｎ）Ｐ６００２により電圧降下を生じる。
【０１０２】
更に出力バッファＰ６００４の出力は不図示のアルミ配線によりボンディングパッドＰ６００３に接続され、ボンディングパッドＰ６００３からはボンディングワイヤＰ６００８を介してＩＣリードＰ６００９へ接続される。
【０１０３】
ボンディングワイヤＰ６００８は一般に太さ約３０ミクロンの金線が使用される。
【０１０４】
本実施の形態ではＩＣリードＰ６００９における電圧降下、即ち、出力バッファと、不図示のアルミ配線と、ボンディングワイヤによる電圧降下の総和を検出するために、検出用ボンディングパッドＰ６００５によりＩＣリードＰ６００９からボンディングワイヤＰ６００８を介して検出した電位をスイッチＰ６００６に取り込んでいる。
【０１０５】
ＩＣリードＰ６００９からボンディングワイヤＰ６００８，検出用ボンディングパッドＰ６００５を介してスイッチに入る配線にはほとんど電流が流れないため、ボンディングワイヤ及びアルミ配線等は低抵抗である必要が無く、従ってチップ上のサイズは小さくて良い。
【０１０６】
スイッチＰ６００６へ入力した信号はパラレル信号線Ｐ６００１を介して得られたシフトレジスタＰ６０００からの行情報を基に、検出電位の中から現在駆動している行の検出電位を選択するようにスイッチＰ６００６を切り替える。
【０１０７】
スイッチＰ６００６によって選択された検出信号はＯＰＡＭＰＰ６００７によって増幅され、出力電圧補正回路Ｐ６０１０に入力され、出力電圧補正回路Ｐ６０１０は出力バッファＰ６００４に対して補償信号を出力する。
【０１０８】
このようにしてＩＣリードからの電位帰還用のボンディングパッドＰ６００５並びにボンディングワイヤＰ６００８，スイッチ手段Ｐ６００６，帰還回路Ｐ６００７，出力補正回路Ｐ６０１０を設ける事により、出力バッファＰ６００４のオン抵抗（Ｒｏｎ），アルミ配線抵抗，ボンディングワイヤ抵抗の全ての抵抗によって起こる電圧降下を検出することが可能となる。そして、この電圧降下を補正することによって見かけ上の抵抗値を０Ωに近づけることが可能となるため、チップ面積を小さく出来、ローコストな半導体集積回路を構成できる。
【０１０９】
更に、マトリクスパネルの場合、ＩＣと列配線の接続にしばしばフレキシブル配線（以下フレキ配線とも称する）を用いる。ここでの抵抗による電圧降下の影響も無視できない。
【０１１０】
そこで、上述した図８に示すボンディングパッドよりも外側を図９のように接続することによってフレキ配線の抵抗の補償も可能となる。以下、これについて説明する。
【０１１１】
図９でＰ６１００は電圧出力手段に接続されるボンディングパッドであり、ボンディングワイヤＰ６１０１によって出力用ＩＣリードＰ６１０２に接続される。
【０１１２】
Ｐ６１０６は電位検出用のボンディングパッドであり、同じくボンディングワイヤＰ６１０１によってＩＣ外部の電位情報を入力するためのＩＣリードＰ６１０５に接続される。ボンディングパッドＰ６１０６は図８同様、ＩＣチップ内でスイッチ手段に接続される。
【０１１３】
出力用ＩＣリードＰ６１０２からの電圧出力はフレキ配線Ｐ６１０３をとおって行配線Ｐ６１０４に接続される。フレキ配線の抵抗は従来可能な限り低く押さえるようにしてきたが、表示パネルの高解像度化に伴い配線ピッチが狭まるため、ある程度の抵抗の影響は避けられなかった。
【０１１４】
これに対して行配線の手前（特にはフレキ配線の行配線側の端部と行配線の端部との間）で電位を検出し、フレキ配線に帰還用の配線を設けることにより行配線の手前の電位を検出電位入力用ＩＣリードＰ６１０５，ボンディングワイヤＰ６１０１，電位検出用ボンディングパッドＰ６１０６を介してＩＣチップ内に取り込むことにより、上記図８と同様にして出力電位の補償が可能となり、高解像度化による抵抗の影響を回避することができる。
【０１１５】
（第４の実施の形態）
図１０には、本発明の第４の実施の形態が示されている。上記第１の実施の形態では、補償回路等をアナログ回路のみで構成した場合を示したが、本実施の形態では補償回路にディジタル回路を含めた回路で構成した場合を示す。
【０１１６】
その他の構成および作用については第１の実施の形態と同一なので、同一の構成部分については、その説明は省略する。
【０１１７】
より具体的には、本実施の形態では、ＩＣ内部にディジタル回路により出力電位補償手段を備える半導体集積回路によって冷陰極ディスプレイのドライバを実現する構成となっている。
【０１１８】
冷陰極パネルの駆動回路全体に関しては、上記第１の実施の形態と同様であり、ここでは説明を省略し、Ｙマトリクス駆動モジュールに関してのみ図１０を用いて説明する。
【０１１９】
図１０は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図１０に示す回路構成においては、シフトレジスタＰ５０００によって行選択信号を上から順にシフトする事により１行毎に各行を駆動するようになっている。
【０１２０】
シフトレジスタＰ７０００の出力は、出力バッファＰ７００２に接続されＩＣの出力端Ｐ７００４を通ってＩＣ外部のマトリクス配線を駆動する。
【０１２１】
Ｐ７００７は出力バッファＰ７００２のドライバのオン抵抗（Ｒｏｎ）を示したものである。これは、上述のように出力電流が大きいことから電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【０１２２】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して１つの外部帰還回路によってＩＣ内の８０行の出力バッファに対し帰還制御を行う構成となっている。
【０１２３】
１行目を出力する場合、出力バッファＰ７００２はオン抵抗（Ｒｏｎ）Ｐ７００７により電圧降下を生じる。
【０１２４】
スイッチＰ７００３はパラレル信号線Ｐ７００１を介してシフトレジスタＰ７０００から得られた行情報を基に１行目の電圧情報を出力する。スイッチＰ７００３は検出電位を取得することを目的とするため、抵抗値を低くする必要がなく数十キロΩの抵抗値でも十分である事からスイッチ回路のＩＣ全体に占める割合はごくわずかである。
【０１２５】
スイッチ回路からの出力はＡ／ＤコンバータＰ７００９によってアナログ信号からディジタル信号へ変換される。Ａ／ＤコンバータＰ７００９のサンプリングクロックはクロック発生器Ｐ７０１０内の不図示の発振器によって生成される。
【０１２６】
サンプリングクロックはＰＬＬを用いて映像入力信号の水平或いは垂直同期信号に同期しても良いし、又同期しなくても良い。更に図１１のＴ８００３のようにＴ８００１，Ｔ８００２の行選択時間に同期した期間のみサンプリングクロックを出力しても良い。
【０１２７】
Ａ／ＤコンバータＰ７００９の出力はディジタル比較器Ｐ７００６でＹ出力電圧のリファレンスであるリファレンスデータＰ７００８と比較され、Ｙ出力電圧とリファレンスデータＰ７００８との差分をＤ／ＡコンバータＰ７００５へ出力する。本実施の形態ではハードウエアによる比較器を用いたが、マイクロプロセッサによって比較処理を行っても良い。
【０１２８】
Ｄ／ＡコンバータＰ７００５は比較器Ｐ７００６の出力をディジタル信号からアナログ信号へ変換するもので、クロック発生器Ｐ７０１０の発生するクロックのタイミングで出力される。
【０１２９】
Ｄ／ＡコンバータＰ７００５の出力はバイポーラトランジスタ等により構成される電流増幅回路から成る出力電圧補正回路Ｐ７０１１によって電流増幅された後、出力バッファＰ７００２の電源電圧を制御する。従って、Ａ／ＤコンバータＰ７００９、比較器Ｐ７００６、Ｄ／ＡコンバータＰ７００５によって構成されるフィードバックループによって、出力バッファＰ７００２のオン抵抗（Ｒｏｎ）が見かけ上最小となるように制御する。
【０１３０】
このようにしてスイッチ手段とディジタルによる帰還回路を設ける事により、出力バッファのオン抵抗（Ｒｏｎ）によって起こる電圧降下を検出することが可能となる。そして、この電圧降下を補正することによって見かけ上の抵抗値を０Ωに近づけることが可能となるため、チップ面積を小さく出来、ローコストな半導体集積回路を構成できる。
【０１３１】
以上冷陰極ディスプレイのドライバとして使用する例を述べたが、冷陰極ディスプレイのドライバに限らず、マトリクス構成を持つディスプレイであれば同様にして、本構成を用いてローコストな駆動ＩＣを実現することができる。
【０１３２】
また、ディスプレイに限らず低抵抗負荷を駆動する半導体集積回路であれば同様にして本構成を用いてローコストな駆動ＩＣを実現することができる。
【０１３３】
（第５の実施の形態）
図１２には、本発明の第５の実施の形態が示されている。本実施の形態ではスイッチとしてダイオードを用い、バイポーラプロセスを用いた半導体集積回路の構成について示す。
【０１３４】
その他の構成および作用については第１の実施の形態と同一なので、同一の構成部分については、その説明は省略する。
【０１３５】
より具体的には、本実施の形態では、スイッチ手段としてダイオードを用い、バイポーラプロセスを用いた半導体集積回路によって、冷陰極ディスプレイのドライバを実現する構成となっている。
【０１３６】
冷陰極パネルの駆動回路全体に関しては、上記第１の実施の形態と同様であり、ここでは説明を省略し、Ｙマトリクス駆動モジュールに関してのみ図１２を用いて説明する。
【０１３７】
図１２は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図１２に示す回路構成においては、シフトレジスタＰ９０００によって行選択信号（行選択信号）を上から順にシフトする。
【０１３８】
シフトレジスタＰ９０００の出力は、出力バッファＰ９００１に接続される。
【０１３９】
出力バッファＰ９００１はＮＰＮトランジスタＰ９０１３とＰＮＰトランジスタＰ９０１４からなり、それぞれインバータ構成となっている。従って、出力バッファＰ９００１の非選択電圧（図１１のＶＮＳ）はＰＮＰトランジスタＰ９０１４のエミッタ電位、選択電圧（図８のＶＳ）はＮＰＮトランジスタＰ９０１３のエミッタ電位が支配する。
【０１４０】
出力バッファＰ９００１の出力はＩＣの出力端Ｐ９００３を通ってＩＣ外部のマトリクス配線を駆動する。
【０１４１】
Ｐ９００２は出力バッファＰ９００１のドライバのオン抵抗（Ｒｏｎ）を示したものである。これは、上述のように出力電流が大きいことから電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【０１４２】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して、１つの外部帰還回路によってＩＣ内の８０行の出力バッファに対し帰還制御を行う構成となっている。
【０１４３】
１行目を出力する場合、出力バッファＰ９００１はオン抵抗（Ｒｏｎ）Ｐ９００２により電圧降下を生じる。
【０１４４】
ダイオードＰ９００４には、ＰＮＰトランジスタＰ９００７と抵抗Ｐ９００８，Ｐ９００９と定電圧ダイオードＰ９０１０で構成される定電流源回路により、例えば１ｍＡの定電流を流す。
【０１４５】
定電流源からの電流はダイオードＰ９００４によって各行の並列に接続されているが、既に述べているように、マトリックス駆動が１行毎に行われ、同時に２行駆動することが無いため、シフトレジスタは１行のみを選択するので、上記図８を参照して説明したように選択行のみがＶＳ電位となり、他の非選択行はＶＮＳ電位になる。従って、選択行以外はダイオードＰ９００４が逆バイアスになり、カットオフする。
【０１４６】
従って、定電流源からの電流は全て選択行へ流れるため、ダイオードのアノード側の電位、すなわちＯＰＡＭＰのマイナス入力端子には出力端Ｐ９００３の電位＋ダイオードの順方向電圧の電位が入力される。
【０１４７】
出力バッファＰ９００１の出力電流は上記第１の実施の形態で既に述べているように、２Ａ近い電流となるため定電流源からの１ｍＡの電流は出力バッファＰ９００１及びマトリクスパネルに対しては大きな影響を及ぼさない。
【０１４８】
一方、ＯＰＡＭＰのプラス入力端子側は別のＰＮＰトランジスタＰ９００６と抵抗Ｐ９００８，Ｐ９００９，Ｐ９０１０から構成される定電流源からの電流がダイオードＰ９００５を介してレファレンス電位接続されているダイオードのアノードに接続する。
【０１４９】
こうすることによりＯＰＡＭＰＰ９０１１のマイナス端子側に入力される信号のダイオードＰ９００４の順方向電圧による電圧降下の影響をキャンセルすることができる。
【０１５０】
出力バッファＰ９００１の出力のオン抵抗Ｐ９００２によって電圧降下が起こると出力端Ｐ９００３の電位は上昇し、ＯＰＡＭＰＰ９０１１の−側の電位も上昇する。
【０１５１】
ＯＰＡＭＰの出力はＰＮＰトランジスタＰ９０１２のベース電位をマイナス側へ引っ張ることにより、出力バッファＰ９００１のＮＰＮトランジスタＰ９０１３を制御し、出力バッファＰ９００１のオン抵抗Ｐ９００２による出力の電圧降下の影響を補償するように働く。
【０１５２】
同様にして２行目以降も同じように出力バッファＰ９００１のオン抵抗Ｐ９００２の影響を最小にするように出力電圧を補償する。
【０１５３】
このようにしてスイッチ手段と帰還回路を設ける事により、出力バッファのオン抵抗（Ｒｏｎ）によって起こる電圧降下を検出することが可能となる。そして、この電圧降下を補正することによって見かけ上の抵抗値を０Ωに近づけることが出来るため、チップ面積を小さく出来、ローコストな半導体集積回路を構成できる。
【０１５４】
なお上記の各実施例では、ディスクリートによるパワーＭＯＳＦＥＴやチップ面積の大きいＩＣを使わない構成を採用し、オン抵抗は数百ｍΩ以上のものを用いるようにしたが、ディスクリートによるパワーＭＯＳＦＥＴやチップ面積が大きくオン抵抗が数百ｍΩよりも小さい構成を採用した上で、更に高精度な走査信号を出力するための構成として本願発明を適用することも可能である。
【０１５５】
以上、各実施例では、マトリクス駆動が１行毎に行われる場合について述べてきたが、同時に２行以上駆動する場合においても、本願発明を適用できる。複数行を同時に駆動する場合であっても、それぞれのラインに流れ込む電流が略同様の値になるようにすることができる。同時に駆動する複数行のうちの一部のライン、例えば２行同時に駆動する場合に、そのうちの１つのラインからの検出電圧（１つのラインの信号レベル検出）に基づいて、同時に駆動されている２行以上のラインに対し、同時に補償を行う（同時に帰還を掛ける）事もできる。この場合、ボンディングワイヤ等の長さを同時に駆動する行となる隣接行間で略同様の長さとし、ダブルライン駆動のように各ラインの電流が同じであれば、駆動される各行の補正エラーは２Ａの駆動電流の場合、数十ｍＶ以内に収まる。
【０１５６】
【発明の効果】
以上説明したように、本発明は、電圧降下の影響を補償できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る画像表示装置の駆動回路のブロック図である。
【図２】本発明の実施の形態に係る画像表示装置における駆動波形である。
【図３】本発明の第１の実施の形態に係る回路構成図である。
【図４】ＣＭＯＳプロセスによるスイッチの回路構成図である。
【図５】出力部の回路構成図（ＡはＣＭＯＳプロセスによる回路構成図であり、Ｂはバイポーラプロセスによる回路構成図）である。
【図６】本発明の第１の実施の形態に係る半導体集積回路における帰還スイッチの動作を説明図である。
【図７】本発明の第２の実施の形態に係る回路構成図である。
【図８】本発明の第３の実施の形態に係る回路構成図である。
【図９】本発明の第３の実施の形態に係るフレキ配線の抵抗を補償するときの構成を説明する図である。
【図１０】本発明の第４の実施の形態に係る回路構成図である。
【図１１】本発明の第４の実施の形態に係るサンプリングクロックの波形を説明する図である。
【図１２】本発明の第５の実施の形態に係る回路構成図である。
【符号の説明】
Ｐ１ タイミング発生部
Ｐ２ パネル制御基準信号発生部
Ｐ３ Ｘ制御部
Ｐ４ メモリ制御
Ｐ５ Ｙ制御部
Ｐ６ アナログ処理部
Ｐ７ ローパスフィルタ
Ｐ８ Ａ／Ｄコンバータ
Ｐ９ 逆γテーブル
Ｐ１０ ラインメモリ
Ｐ１１ 高圧電源
Ｐ１００１ Ｙ駆動モジュール
Ｐ１００２ シフトレジスタ
Ｐ１００３ 出力バッファ
Ｐ１１００ Ｘ駆動モジュール
Ｐ１１０１ 出力バッファ
Ｐ１１０２ ラッチ
Ｐ１１０３ シフトレジスタ
Ｐ２０００ 表示パネル
Ｐ２００１ 冷陰極素子
Ｐ２００２ 行配線
Ｐ２００３ 列配線
Ｔ１ 垂直同期信号
Ｔ２ ＲＧＢアナログビデオ信号
Ｔ３ 水平同期信号
Ｔ４ ＲＧＢサンプリング信号
Ｔ５ ＲＧＢシリアル信号
Ｔ６ シフトクロック信号
Ｔ７ ロード信号（ＬＤ信号）
Ｔ８ ＰＷＭクロック信号
Ｔ９ １行目行選択信号
Ｔ１０ ２行目行選択信号
Ｐ３０００ シフトレジスタ
Ｐ３００１ パラレル信号線
Ｐ３００２ 出力バッファ
Ｐ３００３ スイッチ
Ｐ３００４ 出力端
Ｐ３００５ ＯＰＡＭＰ（演算増幅器）
Ｐ３００６ スイッチ
Ｐ３００７ オン抵抗
Ｐ３００８ 出力電圧補償回路
Ｐ３１００ スイッチ入力
Ｐ３１０１ スイッチ入力
Ｐ３１０２ スイッチ入力
Ｐ３１０３ ＰチャンネルＦＥＴ
Ｐ３１０４ ＰチャンネルＦＥＴ
Ｐ３１０５ ＰチャンネルＦＥＴ
Ｐ３１０６ ＮチャンネルＦＥＴ
Ｐ３１０７ ＮチャンネルＦＥＴ
Ｐ３１０８ ＮチャンネルＦＥＴ
Ｐ３１０９ スイッチ出力
Ｐ３２００ ＰチャンネルＦＥＴ
Ｐ３２０１ ＮチャンネルＦＥＴ
Ｐ３２０２ ＰチャンネルＦＥＴ
Ｐ３２０３ ＮチャンネルＦＥＴ
Ｐ３２０４ ＰチャンネルＦＥＴ
Ｐ３２０５ 入力端
Ｐ３２０６ 出力端
Ｐ３２０７ 入力端
Ｐ３２０８ ＰＮＰトランジスタ
Ｐ３２０９ ＮＰＮトランジスタ
Ｐ３２１０ ＰＮＰトランジスタ
Ｐ３２１１ 出力端
Ｐ３２１２ ＯＰＡＭＰの入力
Ｐ３２１３ 入力端
Ｐ３２１４ ＯＰＡＭＰ（演算増幅器）
Ｔ１００ １行目選択信号
Ｔ１０１ ２行目選択信号
Ｔ１０２ 帰還ディスエーブル信号
Ｐ５０００ シフトレジスタ
Ｐ５００１ パラレル信号線
Ｐ５００２ 出力バッファ
Ｐ５００３ スイッチ
Ｐ５００４ 出力端
Ｐ５００５ 入力端子
Ｐ５００６ 出力端子
Ｐ５００７ オン抵抗
Ｐ５００８ 帰還回路
Ｐ５００９ 電圧補償回路
Ｐ６０００ シフトレジスタ
Ｐ６００１ パラレル信号線
Ｐ６００２ オン抵抗
Ｐ６００３ ボンディングパッド
Ｐ６００４ 出力バッファ
Ｐ６００５ 帰還用ボンディングパッド
Ｐ６００６ スイッチ
Ｐ６００７ ＯＰＡＭＰ
Ｐ６００８ ボンディングワイヤ
Ｐ６００９ ＩＣリード
Ｐ６０１０ 出力電圧補償回路
Ｐ６１００ ボンディングパッド
Ｐ６１０１ ボンディングワイヤ
Ｐ６１０２ 出力用ＩＣリード
Ｐ６１０３ フレキ配線
Ｐ６１０４ 行配線
Ｐ６１０５ 検出電位入力用ＩＣリード
Ｐ６１０６ 電位検出用ボンディングパッド
Ｐ７０００ シフトレジスタ
Ｐ７００１ パラレル信号線
Ｐ７００２ 出力バッファ
Ｐ７００３ スイッチ
Ｐ７００４ 出力端
Ｐ７００５ Ｄ／Ａコンバータ
Ｐ７００６ 比較器
Ｐ７００７ オン抵抗
Ｐ７００８ リファレンスデータ
Ｐ７００９ Ａ／Ｄコンバータ
Ｐ７０１０ クロック発生器
Ｐ７０１１ 出力電圧補正回路
Ｔ８００１ １行目行選択信号
Ｔ８００２ ２行目行選択信号
Ｔ８００３ サンプリングクロック
Ｐ９０００ シフトレジスタ
Ｐ９００１ 出力バッファ
Ｐ９００２ オン抵抗
Ｐ９００３ 出力端
Ｐ９００４ ダイオード
Ｐ９００５ ダイオード
Ｐ９００６ ＰＮＰトランジスタ
Ｐ９００７ ＰＮＰトランジスタ
Ｐ９００８ 抵抗
Ｐ９００９ 抵抗
Ｐ９０１０ 定電圧ダイオード
Ｐ９０１１ ＯＰＡＭＰ
Ｐ９０１２ ＰＮＰトランジスタ
Ｐ９０１３ ＮＰＮトランジスタ
Ｐ９０１４ ＰＮＰトランジスタ
【発明の属する技術分野】
本発明は、画像表示装置に関する。また画像表示装置で用いる走査回路に関する。
【０００２】
【従来の技術】
従来から半導体回路によって低抵抗負荷を駆動する際に、しばしば半導体回路の出力部（出力バッファ）のオン抵抗（Ｒｏｎ）による電圧降下が問題となっている。
【０００３】
半導体の出力部の抵抗を下げる方法としては、半導体のチップ面積を増やす方法がある。チップ面積を増やす場合、例えば高耐圧ＭＯＳの場合は２重拡散構造にする必要があるため、チップの占有面積が大きくなり、仮に１００ｍΩの出力オン抵抗（Ｒｏｎ）を得ようとすると、約１ｍｍ2を占有する。
【０００４】
従って、仮に８０チャンネルの出力を持つ半導体集積回路の場合、出力バッファのみで８０ｍｍ2を占有してしまう。更に出力バッファを駆動するにはプリバッファが必要となるため、実際には出力バッファだけで１００ｍｍ2近いチップ面積が必要となっていた。
【０００５】
なお本願発明に対する背景技術としては以下のものが知られている。
・特開平6-230338 これは液晶表示装置の駆動用半導体素子に安定したバイアス電圧を印加する構成として帰還制御を行うことを開示する。
・特開平10-153759 これは液晶パネルにおいて走査線と並列にダミー配線を配設し、該ダミー配線に流れる信号線駆動電流を歪み電圧に変換し、歪み電圧と基準電圧の差分を走査線駆動回路にフィードバックして信号線駆動電圧の歪みを補正する補正回路を開示する。
・特開平5-212905 これはＬＥＤアレイを用いたプリントヘッドで画像を形成する装置を開示する。特には、ＬＥＤアレイの駆動用トランジスタに並列に電圧検出抵抗を配置してプリントヘッドの異常を検出する構成を開示する。
【０００６】
【発明が解決しようとする課題】
上述のように、半導体の出力部の抵抗を下げるためには、チップ面積を大きくする必要があり、その結果、チップ面積が増えると、１ウエハーからのチップの取り数が減り、チップあたりの単価が大きくなる問題があった。特に多出力のＩＣにおいてはその影響が大きかった。
【０００７】
また、ボンディングワイヤの抵抗も無視できなかった。例えば、直径３０μｍの金線の場合、長さ１ｍｍあたりの抵抗は約４５ｍΩある。ボンディングパッドとＩＣリードとの間のボンディングワイヤの長さを２ｍｍとすると、出力１Ａで９０ｍΩ×１Ａ＝０．０９Ｖ、５Ａで９０ｍΩ×５＝０．４５Ｖの電圧降下が起きてしまった。
【０００８】
なお、ボンディングワイヤによる抵抗の影響を避けるためボンディングワイヤをダブルで使用する方法も取られたが、ある程度の影響は残ってしまった。
【０００９】
このように、出力電流が多い場合、ボンディングワイヤの抵抗の影響が出力に現われる問題があった。
【００１０】
本発明は、走査配線までの信号経路や走査信号の出力回路における損失による影響を抑制できる走査回路や画像表示装置を実現することを課題とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために本発明の走査回路にあっては、
複数の走査配線と複数の変調配線を有する表示装置の前記走査配線に対して一部の前記走査配線毎に順次走査信号を印加する走査回路であって、
前記複数の走査配線のそれぞれに前記走査信号を出力する複数の出力回路と、
各出力回路から各走査配線までの前記走査信号の経路となる複数の導体と、
前記走査信号を印加すべき走査配線を選択する選択信号を出力する選択回路と、
前記走査信号が出力される導体における信号レベルに応じて、前記出力回路の少なくとも一部、又は、前記導体の少なくとも一部、又は、前記出力回路の少なくとも一部及び前記導体の少なくとも一部、における前記走査信号の損失を補償する補償信号を前記複数の出力回路に出力する補償信号出力回路と、
前記複数の導体のうちの前記走査信号が出力される導体における信号レベルを前記補償信号出力回路に出力するためのスイッチと、を有しており、
前記出力回路は前記補償信号に基づいて補償された走査信号を出力する回路であることを特徴とする。
【００１２】
ここで、損失を補償する補償信号として、損失を予測し、予測された損失を補償するための補償信号を用いることができる。具体的には損失を検出して、その検出結果に基づいて以降の出力の補償を行う帰還制御を行う帰還制御構成を採用できる。
【００１３】
また、導体は、少なくとも一部が半導体であっても良い。
【００１４】
前記走査信号が出力される導体における信号レベルに応じて前記補償信号を出力する補償信号出力回路を有する。
【００１５】
ここで、導体における信号レベルとしては、例えば、導体の電位や導体に流れる電流がある。
【００１６】
補償信号出力回路は、アナログ演算増幅器による帰還回路を有するようにしてもよい。
【００１７】
また、補償信号出力回路が、補償信号出力回路内に入力されたアナログ信号をディジタル信号に変換する第１変換手段と、該第１変換手段により変換されたディジタル信号から演算処理を行って、補償信号を算出して出力するディジタル演算手段と、該ディジタル演算手段から出力されたディジタルの補償信号をアナログ信号に変換してアナログの補償信号を出力する第２変換手段とを備えるようにしてもよい。
【００１８】
ここで、第１変換手段としては、Ａ／Ｄコンバータを好適に用いることができ、第２変換手段としてはＤ／Ａコンバータを好適に用いることができる。さらに、ディジタル演算手段として、ハードウエアで構成されたロジック回路、またはマイクロコンピュータを用いたソフトウエア演算処理を好適に採用することができる。
【００１９】
前記複数の走査配線のそれぞれに対応して前記導体が設けられており、前記補償信号出力回路は、前記複数の導体のうちの前記走査信号が出力される導体における信号レベルに応じて前記補償信号を出力する。
【００２０】
前記複数の走査配線のそれぞれに対応して前記出力回路が設けられており、更に、前記走査信号を印加すべき走査配線を選択する選択信号を出力する選択回路を有しており、前記出力回路は、前記補償信号と前記選択信号に基づいて前記走査信号を出力する。
【００２１】
ここで、選択回路としては、シフトレジスタを好適に採用することができる。
【００２２】
選択回路によって選択の指定を受けていない走査配線に対しては、非選択電位を印加するようにしておくのが望ましい。前記出力回路が選択されていない走査配線に該非選択電位を印加する回路を兼ねる構成を好適に採用できる。
【００２３】
前記走査回路を構成する回路の少なくとも一部が集積されて半導体集積回路を構成していることを特徴とする。
【００２４】
このような、半導体回路は、例えば、ＣＭＯＳプロセスやバイポーラプロセスにより構成される。
【００２５】
前記走査回路を構成する回路のうちの前記出力回路を含む少なくとも一部が集積されて半導体集積回路を構成しており、前記損失には、前記出力回路のドライバのオン抵抗による電圧降下が含まれることを特徴とする。
【００２６】
前記損失には、他に、出力回路からの走査信号をボンディングパッドに送るための配線抵抗による電圧降下やボンデンングパッドに電気的に接続されたボンディングワイヤの電気抵抗による電圧降下、半導体集積回路本体に電気的に接続された外部の配線抵抗による電圧降下が含まれる。
【００２７】
また、本発明の画像表示装置は、複数の走査配線と複数の変調配線を有する表示装置であって、前記いずれかの走査回路と、前記走査信号が印加された走査配線に対応する複数の変調信号を前記走査信号が印加されている間に前記複数の変調配線に印加する変調回路とを有することを特徴とする。
【００２８】
前記走査配線を介して印加される前記走査信号と、前記変調配線を介して印加される前記変調信号とによって駆動される表示素子を有する。
【００２９】
ここで、表示素子としては、電子を照射されることによって発光する発光体と組み合わせて用いる電子放出素子や、エレクトロルミネセンス素子や、プラズマディスプレイを構成するセルが好適に採用できる。
【００３０】
【発明の実施の形態】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００３１】
（第１の実施の形態）
図１〜図６を参照して、本発明の第１の実施の形態に係る半導体集積回路及び半導体集積回路を備えた画像表示装置について説明する。
【００３２】
本実施の形態では冷陰極ディスプレイのドライバとしてＩＣ内部に、補償信号出力回路を備える半導体集積回路を使用する例を示す。
【００３３】
まず、本発明の実施の形態に係る半導体集積回路が適用される画像表示装置について図１及び図２を参照して説明する。図１は本発明の実施の形態に係る画像表示装置（冷陰極ディスプレイパネル）の駆動回路のブロック図である。図２は本発明の実施の形態に係る画像表示装置における駆動波形である。
【００３４】
Ｐ２０００は冷陰極ディスプレイの表示パネルであり、本実施の形態においては４８０×２１６０個の冷陰極素子Ｐ２００１が垂直４８０行の行配線Ｐ２００２と水平２１６０列の列配線Ｐ２００３によりマトリクス配線されている。
【００３５】
冷陰極素子Ｐ２００１は、十数Ｖの電圧を掛けることにより電子を放出する。従って、選択したい行配線（走査配線）に印加する走査信号の電位を、列配線（変調配線）に印加する変調信号との電位差が十数Ｖ（電子放出のための閾値電圧を超える値）になるように制御し、非選択の走査配線の電位を変調信号との電位差が閾値を超えないように制御することにより任意の行の冷陰極素子Ｐ２００１を選択し、電子放出を行うことが出来る。
【００３６】
各冷陰極素子Ｐ２００１からの放出電子は、高圧電源部Ｐ１１によって高圧が印加されるアノード電極によって加速され、不図示の蛍光体に照射され、発光を得るものである。
【００３７】
本実施の形態においては、水平２１６０（ＲＧＢトリオ）×垂直４８０行の画素数を有する表示パネルにＮＴＳＣ相当のテレビ画像を表示する応用例を示すが、ＮＴＳＣに限らずＨＤＴＶ、ＸＧＡのような高精細な画像やコンピュータの出力画像など、解像度やフレームレートが異なる画像信号に対しても、ほぼ同一の構成で容易に対応できる。
【００３８】
Ｐ１はタイミング発生部であり、外部同期信号または不図示の同期信号分離回路（シンクセパレータ）からの同期信号を入力し、アナログ処理部Ｐ６で必要となるクランプパルス（ＣＬＰ）並びにブランキングパルス（ＢＬＫ）を出力する。
【００３９】
また、タイミング発生部Ｐ１は、内蔵するＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ 以下ＰＬＬと記す。）を用いて、Ａ／Ｄ部Ｐ８，逆γテーブルＰ９，ラインメモリＰ１０で必要な水平同期信号Ｔ３に同期したクロック信号を出力する。更に、タイミング発生部Ｐ１はパネル制御基準信号発生部Ｐ２の基準となる図２に示す水平同期信号Ｔ３並びに垂直同期信号Ｔ１を出力する。
【００４０】
パネル制御基準信号発生部Ｐ２はパネル周辺回路を制御するための基準信号発生部であり、Ｘ制御Ｐ３，メモリ制御Ｐ４，Ｙ制御Ｐ５に対して水平並びに垂直同期制御信号を出力する。更に、パネル制御基準信号発生部Ｐ２はＰＬＬを内蔵しており、水平同期信号に同期したクロック信号を出力する。
【００４１】
Ｘ制御Ｐ３は、パネル制御基準信号発生部Ｐ２からの信号に基づいて、変調回路であるＸ駆動モジュールＰ１１００で必要な図２に示すシフトクロックＴ６，ＬＤ（ロード）信号Ｔ７，ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）クロック信号Ｔ８を出力する。
【００４２】
メモリ制御Ｐ４は、ラインメモリＰ１０の読み出しタイミングを制御するための制御信号を出力する制御部であり、パネル基準信号発生部Ｐ２からの信号に基づいて不図示のメモリ読み出しクロックと、不図示の読み出しアドレス制御信号を出力する。
【００４３】
Ｙ制御Ｐ５は、走査回路であるＹ駆動モジュールＰ１００１で必要な不図示のＹシフトクロックを出力する。
【００４４】
アナログ処理部Ｐ６はタイミング発生部Ｐ１からのクランプパルス（ＣＬＰ），ブランキングパルス（ＢＬＫ）を用いて、ＲＧＢの各アナログビデオ信号入力をＡ／ＤコンバータＰ８の入力レベルまで増幅する。そして、アナログ処理部Ｐ６は増幅されたＲＧＢの各アナログビデオ信号をＡ／Ｄコンバータで必要な電圧レベルへレベルシフトするとともに帰線期間のノイズを低減するためにブランキング処理を行っている。
【００４５】
ローパスフィルタＰ７は、アナログ処理部Ｐ６からのアナログビデオ信号の中から、Ａ／ＤコンバータＰ８のＡ／Ｄコンバート処理で不要なエリアシングを起こす高い周波数の信号成分取り除くためのものである。
【００４６】
Ａ／ＤコンバータＰ８は、タイミング発生部Ｐ１からのクロックの周期でアナログビデオ信号（図２に示すＴ２）をディジタル信号に変換している。
【００４７】
逆γテーブルＰ９は放送局から送られてくるγ補正をかけた映像信号を、γ補正の無いリニアな映像信号へ戻すためのテーブルである。これは、ＣＲＴを用いた画像表示装置とは異なり、入力される映像信号に対しリニアな輝度出力を持つＰＷＭ駆動方式の冷陰極ディスプレイの場合に必要となるものである。
【００４８】
ラインメモリＰ１０は、Ａ／ＤコンバータＰ８でアナログからディジタルへ変換して、逆γ変換したＲＧＢのサンプリング信号（図２に示すＴ４）を、一旦、メモリに蓄える。そして、ラインメモリＰ１０からの読み出し時に、ＲＧＢの各メモリを順に呼び出すことにより、パネルの蛍光体の配列と同じＲＧＢの順に並んだＲＧＢシリアル信号（図２に示すＴ５）を得る。
【００４９】
ＲＧＢシリアル信号は、Ｘ駆動モジュールＰ１１００へ入力された後、Ｘ制御Ｐ３の出力するシフトクロックによってシフトレジスタＰ１１０３内を左から右へシフトする。２１６０ドットの全てのデータをシフトしたのち、図２に示すＬＤ信号Ｔ７によって全てのシフトレジスタのデータはラッチＰ１１０２によってラッチされる。
【００５０】
ラッチＰ１１０２にラッチされたデータは、内部カウンタの出力と比較され、データの大きさによってＰＷＭパルス幅の異なるＰＷＭ信号（図２中Ｔ８Ａ）を出力する。
【００５１】
一方、Ｙ駆動モジュールＰ１００１はシフトレジスタＰ１００２と出力バッファＰ１００３から構成される。Ｙ駆動モジュールＰ１００１は図２に示す１行目行選択信号Ｔ９の信号を、シフトレジスタＰ１００２により、図２に示す２行目行選択信号Ｔ１０のように１水平期間毎に次々とシフトする。
【００５２】
この時、各出力バッファＰ１００３には列配線Ｐ２００３，冷陰極素子Ｐ２００１，行配線Ｐ２００２を通ってＸ駆動モジュールＰ１１００の全ての出力バッファＰ１１０１から電流が流れ込む。
【００５３】
従って、例えば１チャンネル（１ドット）当たり１ｍＡの電流としても２１６０チャンネルあれば出力バッファＰ１００３には１ｍＡ×２１６０＝２．２Ａ相当の電流が流れ込む事となる。
【００５４】
そのため、従来は出力バッファＰ１００３として、ディスクリートによるパワーＭＯＳＦＥＴや、集積回路の場合には出力オン抵抗（Ｒｏｎ）の低い大きな出力バッファを持つ集積回路を用いていた。従って、ハイブリッドＩＣやチップ面積の大きいＩＣの形をとる結果となり、コスト等の問題があった。
【００５５】
これに対し、本発明の実施の形態では、以下に示すような回路構成とすることによって、ディスクリートによるパワーＭＯＳＦＥＴや、出力オン抵抗（Ｒｏｎ）の低い大きな出力バッファを使用する事無く、Ｙ駆動モジュールＰ１００１をローコストで供給することができる。
【００５６】
次に本発明の実施の形態の特徴である回路構成について図３を用いて説明する。
【００５７】
図３は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図３に示す回路構成においては、選択回路としてのシフトレジスタＰ３０００によって行選択信号（４８０行のＹ配線のうち１行選択）を上から順にシフトする事により１行毎に各行を駆動するようになっている。
【００５８】
シフトレジスタＰ３０００の出力は、出力回路としての出力バッファＰ３００２に接続され、ＩＣの出力端Ｐ３００４を通ってＩＣ外部のマトリクス配線を駆動する。
【００５９】
Ｐ３００７は、出力バッファＰ３００２のドライバのオン抵抗（Ｒｏｎ）を示したものである。実際にはこのオン抵抗は出力回路である出力バッファＰ３００２内に存在するものであるが、ここではわかりやすくするために出力バッファＰ３００２外に図示している。ここで、上述したように出力電流が大きいことから、オン抵抗による電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【００６０】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して、４８０行を６モジュールに分け、それぞれのモジュールに１つの帰還回路を設けて８０行の出力バッファＰ３００２に対し帰還制御を行う構成となっている。
【００６１】
１行目を出力する場合を考えると、出力バッファＰ３００２はオン抵抗Ｐ３００７により電圧降下を生じる。
【００６２】
なお、例えば、高耐圧ＭＯＳプロセスの場合には２重拡散構造にする必要があるため、ある程度のチップサイズを必要とし、チップサイズを小さく抑えようとすると、オン抵抗は約０．５Ω〜数Ωの値となる。従って、例えばＸ駆動モジュールＰ１１００が１チャンネル当たり１ｍＡの電流を流した場合、本実施形態においては全体で２１６０チャンネルあるため２Ａ相当の電流が流れることとなり、最低でも１Ｖの電圧降下を生ずる。
【００６３】
スイッチＰ３００３は、パラレル信号線Ｐ３００１を介してシフトレジスタＰ３０００から得られた行情報（行選択情報）を基に、１行目の電圧情報を出力する。スイッチＰ３００３は検出電位を取得することを目的とするため、抵抗値を低くする必要がなく、数十キロΩの抵抗値でも十分である事からスイッチ回路のＩＣ全体の面積に占める割合はごくわずかである。
【００６４】
スイッチＰ３００３はＣＭＯＳプロセスの場合、図４に示す、ＰチャンネルとＮチャンネルのペア構造のＦＥＴスイッチを用いる。図４はスイッチの回路構成図である。
【００６５】
各入力Ｐ３１００，Ｐ３１０１，Ｐ３１０２に対し、ＰチャンネルとＮチャンネルのＦＥＴペアＰ３１０３，Ｐ３１０６，Ｐ３１０４，Ｐ３１０７，Ｐ３１０５，Ｐ３１０８が接続されており、どのＦＥＴペアのゲートをオンするかによって入力を選択し、出力Ｐ３１０９へ電位情報を出力する。
【００６６】
スイッチＰ３００３からの出力は、ＯＰＡＭＰ（演算増幅器）Ｐ３００５により増幅され、出力電圧補償回路Ｐ３００８により補償信号として全ての出力バッファに入力される。ＯＰＡＭＰ（演算増幅器）Ｐ３００５と出力電圧補償回路Ｐ３００８は補償信号出力手段として機能する。
【００６７】
但し、マトリクスを駆動しているのは１行目のみなとなるので１行目以外の出力ドライバには影響は無い。このようにして、選択された１行目には帰還がかかり、上述した電圧降下は補償信号により電圧を上げるように補正され出力電流による電圧降下を見かけ上低く抑えることが出来る。
【００６８】
次に、出力バッファＰ３００２と出力電圧補償回路Ｐ３００８について図５を用いて説明する。図５ＡはＣＭＯＳプロセスによる回路構成、Ｂはバイポーラプロセスによる回路構成である。
【００６９】
図５Ａに示すＣＭＯＳプロセスの場合、入力端Ｐ３２０５に入力された駆動信号波形は出力バッファのゲート容量が大きい事からＰチャンネルＦＥＴＰ３２００とＮチャンネルＦＥＴＰ３２０１によって構成されるプリバッファにより電流増幅される。
【００７０】
電流増幅された駆動信号波形はＰチャンネルＦＥＴＰ３２０２とＮチャンネルＦＥＴＰ３２０３によって構成される出力バッファのゲートに加えられ、出力端Ｐ３２０６を駆動する。このときの選択電位はＦＥＴＰ３２０４のゲート電位によって決まる。
【００７１】
しかしながら、ＦＥＴのＶｇｓ（ゲートソース間電圧）はあまり安定ではないため、ＯＰＡＭＰＰ３２１４によって電圧帰還をかけている。従って、補償信号をＯＰＡＭＰＰ３２１４の入力Ｐ３２１２へ加えることにより出力電圧の補償が可能となる。
【００７２】
図５Ｂのバイポーラプロセスの場合、入力端Ｐ３２０７に入力された駆動波形は、ＰＮＰトランジスタＰ３２０８とＮＰＮトランジスタＰ３２０９によって構成される出力バッファのベースに入力される。出力端Ｐ３２１１の選択電位はＮＰＮトランジスタＰ３２０９のエミッタ、すなわちＰＮＰトランジスタＰ３２１０のベース電位によって決まるためＰＮＰトランジスタＰ３２１０のベース（入力端Ｐ３２１３）に補正信号を加えることによって出力電圧の補正が可能となる。
【００７３】
２行目以降８０行目までを駆動する際も同様にしてスイッチＰ３００３を切り替え、ＯＰＡＭＰＰ３００５によって帰還をかけることによって出力のオン抵抗を補正することが出来る。
【００７４】
Ｐ３００６は帰還をオン／オフするスイッチ手段であり、オンすることにより帰還動作を止め、レファレンス電圧を出力する。スイッチＰ３００６について詳しく説明する。マトリックスを駆動する波形は図６に示すＴ１００（１行目選択信号），Ｔ１０１（２行目選択信号）のようにＶＳ（選択電位）とＶＮＳ（非選択電位）の２つの電位を持った信号となる。
【００７５】
これに対しＶＳをリファレンスとする帰還をかけた場合、ＶＳの期間は正常に帰還が掛かるがＶＮＳの期間は制御が大きく外れてしまい、次にＶＳの電圧へ移行する際、応答遅れを引き起こしてしまう。そこで、図６に示す帰還ディスエーブル信号Ｔ１０２により帰還回路をディスエーブルし応答速度を速めている。
【００７６】
このように、従来、大きな出力バッファを使用して実現していた多出力の低抵抗駆動回路を、ＩＣ内部にスイッチ手段と、抵抗値の大きい（すなわちチップサイズの小さい）出力バッファと帰還回路と、によって構成し、その結果、ローコストなマトリクス駆動ドライバを実現することができる。
【００７７】
以上、スイッチと１つの補償信号出力手段を用いて多出力のマトリクス駆動ドライバを構成する例について述べたが、スイッチＰ３００３を用いずに、それぞれの出力バッファに対し、個々に補償信号出力手段を設けることにより、出力電位を補償することもできる。その結果、同様に、ローコストなマトリクス駆動ドライバを実現することができる。その際、図３に示すスイッチＰ３００６を各行に設けてＯＰＡＭＰＰ３００５の帰還をカットすると良い。
【００７８】
（第２の実施の形態）
図７には、本発明の第２の実施の形態が示されている。上記第１の実施の形態では、補償信号出力回路についても半導体集積回路に設けられた構成を示したが、本実施の形態では補償信号出力回路を半導体集積回路の外部に設けた構成を示す。
【００７９】
その他の構成および作用については第１の実施の形態と同一なので、同一の構成部分については、その説明は省略する。
【００８０】
より具体的には、本実施の形態では、冷陰極ディスプレイのドライバとして、半導体集積回路外部に補償信号出力回路を備える回路を使用する例を示す。
【００８１】
冷陰極パネルの駆動回路全体に関しては、上記第１の実施の形態と同様であり、ここでは説明を省略し、Ｙマトリクス駆動モジュールに関してのみ図７を用いて説明する。
【００８２】
図７は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図７に示す回路構成においては、シフトレジスタＰ５０００によって行選択信号を上から順にシフトする事により１行毎に各行を駆動するようになっている。
【００８３】
シフトレジスタＰ５０００の出力は、出力バッファＰ５００２に接続され、ＩＣの出力端Ｐ５００４を通ってＩＣ外部のマトリクス配線を駆動する。
【００８４】
Ｐ５００７は、出力バッファＰ５００２のドライバのオン抵抗（Ｒｏｎ）を示したものである。これは、上述のように出力電流が大きいことからオン抵抗による電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【００８５】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して、１つの外部帰還回路によってＩＣ内の８０行の出力バッファに対し帰還制御を行い、オン抵抗（Ｒｏｎ）の高い出力バッファＰ５００２でマトリクス配線を駆動する構成となっている。
【００８６】
１行目を出力する場合、出力バッファＰ５００２はオン抵抗Ｐ５００７により電圧降下を生じる。
【００８７】
スイッチＰ５００３はパラレル信号線Ｐ５００１を介してシフトレジスタＰ５０００から得られた行情報を基に１行目の電圧情報を出力する。スイッチＰ５００３は検出電位を取得することを目的とするため、抵抗値を低くする必要がなく数十キロΩの抵抗値でも十分である事からスイッチ回路のＩＣ全体に占める割合はごくわずかである。
【００８８】
スイッチ回路からの出力はＩＣ外部へ出力するため、出力端子Ｐ５００６を介して出力を送るように構成されている。同様にして出力電圧補償回路Ｐ５００９の補償信号入力端子もＩＣ外部から制御が可能となるように入力端子Ｐ５００５に接続する。
【００８９】
これら２つの端子を設けることにより、ＯＰＡＭＰＰ５００８等を用いた帰還回路をＩＣ外部に接続することが可能となり、この外部帰還回路によって出力電圧補償回路Ｐ５００９を介して出力バッファＰ５００２のオン抵抗（Ｒｏｎ）にあたる抵抗Ｐ５００７における電圧降下を補正することができる。
【００９０】
２行目以降８０行までも同様にしてＯＰＡＭＰ等を用いた外部帰還回路によって出力バッファＰ５００２のオン抵抗（Ｒｏｎ）にあたるＰ５００７の抵抗分による電圧降下を補償することができるため、出力バッファＰ５００２はチップ面積を小さく抑えることが可能となる。
【００９１】
更に、ＩＣ外部にＯＰＡＭＰ等を用いた帰還回路を設ける場合、ＩＣ側は高速のアナログ回路を必要としないためロジック等に用いられる比較的簡単なプロセスを用いることが出来、更にローコストを見込める。
【００９２】
また、外部の帰還回路側においてはＯＰＡＭＰの性能や帰還回路の構成等、パラメータを選ぶことも出来るため、ＩＣ作成後も帰還回路の調整が可能である。
【００９３】
（第３の実施の形態）
図８には、本発明の第３の実施の形態が示されている。上記第１の実施の形態では、主としてオン抵抗による電圧降下分の補償を行う構成を示したが、本実施の形態では、オン抵抗以外の要因による電圧降下補償を行う構成を示す。
【００９４】
その他の構成および作用については第１の実施の形態と同一なので、同一の構成部分については、その説明は省略する。
【００９５】
より具体的には、本実施の形態では、ボンディングパッドとＩＣリードを繋ぐボンディングワイヤの抵抗によって起こる電圧降下分も含めて出力電圧を補償する冷陰極ディスプレイのドライバを実現する構成となっている。
【００９６】
冷陰極パネルの駆動回路全体に関しては、上記第１の実施の形態と同様であり、ここでは説明を省略し、Ｙマトリクス駆動モジュールに関してのみ図８を用いて説明する。
【００９７】
図８は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図８に示す回路構成においては、シフトレジスタＰ５０００によって行選択信号を上から順にシフトする事により１行毎に各行を駆動するようになっている。
【００９８】
シフトレジスタＰ６０００の出力は、出力バッファＰ６００４に接続され、ＩＣの出力端であるＩＣリードＰ６００９を通ってＩＣ外部のマトリクス配線を駆動する。
【００９９】
Ｐ６００２は、出力バッファＰ６００４のドライバのオン抵抗（Ｒｏｎ）を示したものである。これは、上述のように出力電流が大きいことから電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【０１００】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して、１つの外部帰還回路によってＩＣ内の８０行の出力バッファに対し帰還制御を行う構成となっている。
【０１０１】
例えば１行目を出力する場合、出力バッファＰ６００４はオン抵抗（Ｒｏｎ）Ｐ６００２により電圧降下を生じる。
【０１０２】
更に出力バッファＰ６００４の出力は不図示のアルミ配線によりボンディングパッドＰ６００３に接続され、ボンディングパッドＰ６００３からはボンディングワイヤＰ６００８を介してＩＣリードＰ６００９へ接続される。
【０１０３】
ボンディングワイヤＰ６００８は一般に太さ約３０ミクロンの金線が使用される。
【０１０４】
本実施の形態ではＩＣリードＰ６００９における電圧降下、即ち、出力バッファと、不図示のアルミ配線と、ボンディングワイヤによる電圧降下の総和を検出するために、検出用ボンディングパッドＰ６００５によりＩＣリードＰ６００９からボンディングワイヤＰ６００８を介して検出した電位をスイッチＰ６００６に取り込んでいる。
【０１０５】
ＩＣリードＰ６００９からボンディングワイヤＰ６００８，検出用ボンディングパッドＰ６００５を介してスイッチに入る配線にはほとんど電流が流れないため、ボンディングワイヤ及びアルミ配線等は低抵抗である必要が無く、従ってチップ上のサイズは小さくて良い。
【０１０６】
スイッチＰ６００６へ入力した信号はパラレル信号線Ｐ６００１を介して得られたシフトレジスタＰ６０００からの行情報を基に、検出電位の中から現在駆動している行の検出電位を選択するようにスイッチＰ６００６を切り替える。
【０１０７】
スイッチＰ６００６によって選択された検出信号はＯＰＡＭＰＰ６００７によって増幅され、出力電圧補正回路Ｐ６０１０に入力され、出力電圧補正回路Ｐ６０１０は出力バッファＰ６００４に対して補償信号を出力する。
【０１０８】
このようにしてＩＣリードからの電位帰還用のボンディングパッドＰ６００５並びにボンディングワイヤＰ６００８，スイッチ手段Ｐ６００６，帰還回路Ｐ６００７，出力補正回路Ｐ６０１０を設ける事により、出力バッファＰ６００４のオン抵抗（Ｒｏｎ），アルミ配線抵抗，ボンディングワイヤ抵抗の全ての抵抗によって起こる電圧降下を検出することが可能となる。そして、この電圧降下を補正することによって見かけ上の抵抗値を０Ωに近づけることが可能となるため、チップ面積を小さく出来、ローコストな半導体集積回路を構成できる。
【０１０９】
更に、マトリクスパネルの場合、ＩＣと列配線の接続にしばしばフレキシブル配線（以下フレキ配線とも称する）を用いる。ここでの抵抗による電圧降下の影響も無視できない。
【０１１０】
そこで、上述した図８に示すボンディングパッドよりも外側を図９のように接続することによってフレキ配線の抵抗の補償も可能となる。以下、これについて説明する。
【０１１１】
図９でＰ６１００は電圧出力手段に接続されるボンディングパッドであり、ボンディングワイヤＰ６１０１によって出力用ＩＣリードＰ６１０２に接続される。
【０１１２】
Ｐ６１０６は電位検出用のボンディングパッドであり、同じくボンディングワイヤＰ６１０１によってＩＣ外部の電位情報を入力するためのＩＣリードＰ６１０５に接続される。ボンディングパッドＰ６１０６は図８同様、ＩＣチップ内でスイッチ手段に接続される。
【０１１３】
出力用ＩＣリードＰ６１０２からの電圧出力はフレキ配線Ｐ６１０３をとおって行配線Ｐ６１０４に接続される。フレキ配線の抵抗は従来可能な限り低く押さえるようにしてきたが、表示パネルの高解像度化に伴い配線ピッチが狭まるため、ある程度の抵抗の影響は避けられなかった。
【０１１４】
これに対して行配線の手前（特にはフレキ配線の行配線側の端部と行配線の端部との間）で電位を検出し、フレキ配線に帰還用の配線を設けることにより行配線の手前の電位を検出電位入力用ＩＣリードＰ６１０５，ボンディングワイヤＰ６１０１，電位検出用ボンディングパッドＰ６１０６を介してＩＣチップ内に取り込むことにより、上記図８と同様にして出力電位の補償が可能となり、高解像度化による抵抗の影響を回避することができる。
【０１１５】
（第４の実施の形態）
図１０には、本発明の第４の実施の形態が示されている。上記第１の実施の形態では、補償回路等をアナログ回路のみで構成した場合を示したが、本実施の形態では補償回路にディジタル回路を含めた回路で構成した場合を示す。
【０１１６】
その他の構成および作用については第１の実施の形態と同一なので、同一の構成部分については、その説明は省略する。
【０１１７】
より具体的には、本実施の形態では、ＩＣ内部にディジタル回路により出力電位補償手段を備える半導体集積回路によって冷陰極ディスプレイのドライバを実現する構成となっている。
【０１１８】
冷陰極パネルの駆動回路全体に関しては、上記第１の実施の形態と同様であり、ここでは説明を省略し、Ｙマトリクス駆動モジュールに関してのみ図１０を用いて説明する。
【０１１９】
図１０は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図１０に示す回路構成においては、シフトレジスタＰ５０００によって行選択信号を上から順にシフトする事により１行毎に各行を駆動するようになっている。
【０１２０】
シフトレジスタＰ７０００の出力は、出力バッファＰ７００２に接続されＩＣの出力端Ｐ７００４を通ってＩＣ外部のマトリクス配線を駆動する。
【０１２１】
Ｐ７００７は出力バッファＰ７００２のドライバのオン抵抗（Ｒｏｎ）を示したものである。これは、上述のように出力電流が大きいことから電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【０１２２】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して１つの外部帰還回路によってＩＣ内の８０行の出力バッファに対し帰還制御を行う構成となっている。
【０１２３】
１行目を出力する場合、出力バッファＰ７００２はオン抵抗（Ｒｏｎ）Ｐ７００７により電圧降下を生じる。
【０１２４】
スイッチＰ７００３はパラレル信号線Ｐ７００１を介してシフトレジスタＰ７０００から得られた行情報を基に１行目の電圧情報を出力する。スイッチＰ７００３は検出電位を取得することを目的とするため、抵抗値を低くする必要がなく数十キロΩの抵抗値でも十分である事からスイッチ回路のＩＣ全体に占める割合はごくわずかである。
【０１２５】
スイッチ回路からの出力はＡ／ＤコンバータＰ７００９によってアナログ信号からディジタル信号へ変換される。Ａ／ＤコンバータＰ７００９のサンプリングクロックはクロック発生器Ｐ７０１０内の不図示の発振器によって生成される。
【０１２６】
サンプリングクロックはＰＬＬを用いて映像入力信号の水平或いは垂直同期信号に同期しても良いし、又同期しなくても良い。更に図１１のＴ８００３のようにＴ８００１，Ｔ８００２の行選択時間に同期した期間のみサンプリングクロックを出力しても良い。
【０１２７】
Ａ／ＤコンバータＰ７００９の出力はディジタル比較器Ｐ７００６でＹ出力電圧のリファレンスであるリファレンスデータＰ７００８と比較され、Ｙ出力電圧とリファレンスデータＰ７００８との差分をＤ／ＡコンバータＰ７００５へ出力する。本実施の形態ではハードウエアによる比較器を用いたが、マイクロプロセッサによって比較処理を行っても良い。
【０１２８】
Ｄ／ＡコンバータＰ７００５は比較器Ｐ７００６の出力をディジタル信号からアナログ信号へ変換するもので、クロック発生器Ｐ７０１０の発生するクロックのタイミングで出力される。
【０１２９】
Ｄ／ＡコンバータＰ７００５の出力はバイポーラトランジスタ等により構成される電流増幅回路から成る出力電圧補正回路Ｐ７０１１によって電流増幅された後、出力バッファＰ７００２の電源電圧を制御する。従って、Ａ／ＤコンバータＰ７００９、比較器Ｐ７００６、Ｄ／ＡコンバータＰ７００５によって構成されるフィードバックループによって、出力バッファＰ７００２のオン抵抗（Ｒｏｎ）が見かけ上最小となるように制御する。
【０１３０】
このようにしてスイッチ手段とディジタルによる帰還回路を設ける事により、出力バッファのオン抵抗（Ｒｏｎ）によって起こる電圧降下を検出することが可能となる。そして、この電圧降下を補正することによって見かけ上の抵抗値を０Ωに近づけることが可能となるため、チップ面積を小さく出来、ローコストな半導体集積回路を構成できる。
【０１３１】
以上冷陰極ディスプレイのドライバとして使用する例を述べたが、冷陰極ディスプレイのドライバに限らず、マトリクス構成を持つディスプレイであれば同様にして、本構成を用いてローコストな駆動ＩＣを実現することができる。
【０１３２】
また、ディスプレイに限らず低抵抗負荷を駆動する半導体集積回路であれば同様にして本構成を用いてローコストな駆動ＩＣを実現することができる。
【０１３３】
（第５の実施の形態）
図１２には、本発明の第５の実施の形態が示されている。本実施の形態ではスイッチとしてダイオードを用い、バイポーラプロセスを用いた半導体集積回路の構成について示す。
【０１３４】
その他の構成および作用については第１の実施の形態と同一なので、同一の構成部分については、その説明は省略する。
【０１３５】
より具体的には、本実施の形態では、スイッチ手段としてダイオードを用い、バイポーラプロセスを用いた半導体集積回路によって、冷陰極ディスプレイのドライバを実現する構成となっている。
【０１３６】
冷陰極パネルの駆動回路全体に関しては、上記第１の実施の形態と同様であり、ここでは説明を省略し、Ｙマトリクス駆動モジュールに関してのみ図１２を用いて説明する。
【０１３７】
図１２は図１に示すＹ駆動モジュールＰ１００１をＩＣ化したときの回路構成図である。図１２に示す回路構成においては、シフトレジスタＰ９０００によって行選択信号（行選択信号）を上から順にシフトする。
【０１３８】
シフトレジスタＰ９０００の出力は、出力バッファＰ９００１に接続される。
【０１３９】
出力バッファＰ９００１はＮＰＮトランジスタＰ９０１３とＰＮＰトランジスタＰ９０１４からなり、それぞれインバータ構成となっている。従って、出力バッファＰ９００１の非選択電圧（図１１のＶＮＳ）はＰＮＰトランジスタＰ９０１４のエミッタ電位、選択電圧（図８のＶＳ）はＮＰＮトランジスタＰ９０１３のエミッタ電位が支配する。
【０１４０】
出力バッファＰ９００１の出力はＩＣの出力端Ｐ９００３を通ってＩＣ外部のマトリクス配線を駆動する。
【０１４１】
Ｐ９００２は出力バッファＰ９００１のドライバのオン抵抗（Ｒｏｎ）を示したものである。これは、上述のように出力電流が大きいことから電圧降下の影響を避ける必要がある。なお、上述のように、従来は、このオン抵抗を数百ｍΩ以下の低い値にしていた。
【０１４２】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して、１つの外部帰還回路によってＩＣ内の８０行の出力バッファに対し帰還制御を行う構成となっている。
【０１４３】
１行目を出力する場合、出力バッファＰ９００１はオン抵抗（Ｒｏｎ）Ｐ９００２により電圧降下を生じる。
【０１４４】
ダイオードＰ９００４には、ＰＮＰトランジスタＰ９００７と抵抗Ｐ９００８，Ｐ９００９と定電圧ダイオードＰ９０１０で構成される定電流源回路により、例えば１ｍＡの定電流を流す。
【０１４５】
定電流源からの電流はダイオードＰ９００４によって各行の並列に接続されているが、既に述べているように、マトリックス駆動が１行毎に行われ、同時に２行駆動することが無いため、シフトレジスタは１行のみを選択するので、上記図８を参照して説明したように選択行のみがＶＳ電位となり、他の非選択行はＶＮＳ電位になる。従って、選択行以外はダイオードＰ９００４が逆バイアスになり、カットオフする。
【０１４６】
従って、定電流源からの電流は全て選択行へ流れるため、ダイオードのアノード側の電位、すなわちＯＰＡＭＰのマイナス入力端子には出力端Ｐ９００３の電位＋ダイオードの順方向電圧の電位が入力される。
【０１４７】
出力バッファＰ９００１の出力電流は上記第１の実施の形態で既に述べているように、２Ａ近い電流となるため定電流源からの１ｍＡの電流は出力バッファＰ９００１及びマトリクスパネルに対しては大きな影響を及ぼさない。
【０１４８】
一方、ＯＰＡＭＰのプラス入力端子側は別のＰＮＰトランジスタＰ９００６と抵抗Ｐ９００８，Ｐ９００９，Ｐ９０１０から構成される定電流源からの電流がダイオードＰ９００５を介してレファレンス電位接続されているダイオードのアノードに接続する。
【０１４９】
こうすることによりＯＰＡＭＰＰ９０１１のマイナス端子側に入力される信号のダイオードＰ９００４の順方向電圧による電圧降下の影響をキャンセルすることができる。
【０１５０】
出力バッファＰ９００１の出力のオン抵抗Ｐ９００２によって電圧降下が起こると出力端Ｐ９００３の電位は上昇し、ＯＰＡＭＰＰ９０１１の−側の電位も上昇する。
【０１５１】
ＯＰＡＭＰの出力はＰＮＰトランジスタＰ９０１２のベース電位をマイナス側へ引っ張ることにより、出力バッファＰ９００１のＮＰＮトランジスタＰ９０１３を制御し、出力バッファＰ９００１のオン抵抗Ｐ９００２による出力の電圧降下の影響を補償するように働く。
【０１５２】
同様にして２行目以降も同じように出力バッファＰ９００１のオン抵抗Ｐ９００２の影響を最小にするように出力電圧を補償する。
【０１５３】
このようにしてスイッチ手段と帰還回路を設ける事により、出力バッファのオン抵抗（Ｒｏｎ）によって起こる電圧降下を検出することが可能となる。そして、この電圧降下を補正することによって見かけ上の抵抗値を０Ωに近づけることが出来るため、チップ面積を小さく出来、ローコストな半導体集積回路を構成できる。
【０１５４】
なお上記の各実施例では、ディスクリートによるパワーＭＯＳＦＥＴやチップ面積の大きいＩＣを使わない構成を採用し、オン抵抗は数百ｍΩ以上のものを用いるようにしたが、ディスクリートによるパワーＭＯＳＦＥＴやチップ面積が大きくオン抵抗が数百ｍΩよりも小さい構成を採用した上で、更に高精度な走査信号を出力するための構成として本願発明を適用することも可能である。
【０１５５】
以上、各実施例では、マトリクス駆動が１行毎に行われる場合について述べてきたが、同時に２行以上駆動する場合においても、本願発明を適用できる。複数行を同時に駆動する場合であっても、それぞれのラインに流れ込む電流が略同様の値になるようにすることができる。同時に駆動する複数行のうちの一部のライン、例えば２行同時に駆動する場合に、そのうちの１つのラインからの検出電圧（１つのラインの信号レベル検出）に基づいて、同時に駆動されている２行以上のラインに対し、同時に補償を行う（同時に帰還を掛ける）事もできる。この場合、ボンディングワイヤ等の長さを同時に駆動する行となる隣接行間で略同様の長さとし、ダブルライン駆動のように各ラインの電流が同じであれば、駆動される各行の補正エラーは２Ａの駆動電流の場合、数十ｍＶ以内に収まる。
【０１５６】
【発明の効果】
以上説明したように、本発明は、電圧降下の影響を補償できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る画像表示装置の駆動回路のブロック図である。
【図２】本発明の実施の形態に係る画像表示装置における駆動波形である。
【図３】本発明の第１の実施の形態に係る回路構成図である。
【図４】ＣＭＯＳプロセスによるスイッチの回路構成図である。
【図５】出力部の回路構成図（ＡはＣＭＯＳプロセスによる回路構成図であり、Ｂはバイポーラプロセスによる回路構成図）である。
【図６】本発明の第１の実施の形態に係る半導体集積回路における帰還スイッチの動作を説明図である。
【図７】本発明の第２の実施の形態に係る回路構成図である。
【図８】本発明の第３の実施の形態に係る回路構成図である。
【図９】本発明の第３の実施の形態に係るフレキ配線の抵抗を補償するときの構成を説明する図である。
【図１０】本発明の第４の実施の形態に係る回路構成図である。
【図１１】本発明の第４の実施の形態に係るサンプリングクロックの波形を説明する図である。
【図１２】本発明の第５の実施の形態に係る回路構成図である。
【符号の説明】
Ｐ１ タイミング発生部
Ｐ２ パネル制御基準信号発生部
Ｐ３ Ｘ制御部
Ｐ４ メモリ制御
Ｐ５ Ｙ制御部
Ｐ６ アナログ処理部
Ｐ７ ローパスフィルタ
Ｐ８ Ａ／Ｄコンバータ
Ｐ９ 逆γテーブル
Ｐ１０ ラインメモリ
Ｐ１１ 高圧電源
Ｐ１００１ Ｙ駆動モジュール
Ｐ１００２ シフトレジスタ
Ｐ１００３ 出力バッファ
Ｐ１１００ Ｘ駆動モジュール
Ｐ１１０１ 出力バッファ
Ｐ１１０２ ラッチ
Ｐ１１０３ シフトレジスタ
Ｐ２０００ 表示パネル
Ｐ２００１ 冷陰極素子
Ｐ２００２ 行配線
Ｐ２００３ 列配線
Ｔ１ 垂直同期信号
Ｔ２ ＲＧＢアナログビデオ信号
Ｔ３ 水平同期信号
Ｔ４ ＲＧＢサンプリング信号
Ｔ５ ＲＧＢシリアル信号
Ｔ６ シフトクロック信号
Ｔ７ ロード信号（ＬＤ信号）
Ｔ８ ＰＷＭクロック信号
Ｔ９ １行目行選択信号
Ｔ１０ ２行目行選択信号
Ｐ３０００ シフトレジスタ
Ｐ３００１ パラレル信号線
Ｐ３００２ 出力バッファ
Ｐ３００３ スイッチ
Ｐ３００４ 出力端
Ｐ３００５ ＯＰＡＭＰ（演算増幅器）
Ｐ３００６ スイッチ
Ｐ３００７ オン抵抗
Ｐ３００８ 出力電圧補償回路
Ｐ３１００ スイッチ入力
Ｐ３１０１ スイッチ入力
Ｐ３１０２ スイッチ入力
Ｐ３１０３ ＰチャンネルＦＥＴ
Ｐ３１０４ ＰチャンネルＦＥＴ
Ｐ３１０５ ＰチャンネルＦＥＴ
Ｐ３１０６ ＮチャンネルＦＥＴ
Ｐ３１０７ ＮチャンネルＦＥＴ
Ｐ３１０８ ＮチャンネルＦＥＴ
Ｐ３１０９ スイッチ出力
Ｐ３２００ ＰチャンネルＦＥＴ
Ｐ３２０１ ＮチャンネルＦＥＴ
Ｐ３２０２ ＰチャンネルＦＥＴ
Ｐ３２０３ ＮチャンネルＦＥＴ
Ｐ３２０４ ＰチャンネルＦＥＴ
Ｐ３２０５ 入力端
Ｐ３２０６ 出力端
Ｐ３２０７ 入力端
Ｐ３２０８ ＰＮＰトランジスタ
Ｐ３２０９ ＮＰＮトランジスタ
Ｐ３２１０ ＰＮＰトランジスタ
Ｐ３２１１ 出力端
Ｐ３２１２ ＯＰＡＭＰの入力
Ｐ３２１３ 入力端
Ｐ３２１４ ＯＰＡＭＰ（演算増幅器）
Ｔ１００ １行目選択信号
Ｔ１０１ ２行目選択信号
Ｔ１０２ 帰還ディスエーブル信号
Ｐ５０００ シフトレジスタ
Ｐ５００１ パラレル信号線
Ｐ５００２ 出力バッファ
Ｐ５００３ スイッチ
Ｐ５００４ 出力端
Ｐ５００５ 入力端子
Ｐ５００６ 出力端子
Ｐ５００７ オン抵抗
Ｐ５００８ 帰還回路
Ｐ５００９ 電圧補償回路
Ｐ６０００ シフトレジスタ
Ｐ６００１ パラレル信号線
Ｐ６００２ オン抵抗
Ｐ６００３ ボンディングパッド
Ｐ６００４ 出力バッファ
Ｐ６００５ 帰還用ボンディングパッド
Ｐ６００６ スイッチ
Ｐ６００７ ＯＰＡＭＰ
Ｐ６００８ ボンディングワイヤ
Ｐ６００９ ＩＣリード
Ｐ６０１０ 出力電圧補償回路
Ｐ６１００ ボンディングパッド
Ｐ６１０１ ボンディングワイヤ
Ｐ６１０２ 出力用ＩＣリード
Ｐ６１０３ フレキ配線
Ｐ６１０４ 行配線
Ｐ６１０５ 検出電位入力用ＩＣリード
Ｐ６１０６ 電位検出用ボンディングパッド
Ｐ７０００ シフトレジスタ
Ｐ７００１ パラレル信号線
Ｐ７００２ 出力バッファ
Ｐ７００３ スイッチ
Ｐ７００４ 出力端
Ｐ７００５ Ｄ／Ａコンバータ
Ｐ７００６ 比較器
Ｐ７００７ オン抵抗
Ｐ７００８ リファレンスデータ
Ｐ７００９ Ａ／Ｄコンバータ
Ｐ７０１０ クロック発生器
Ｐ７０１１ 出力電圧補正回路
Ｔ８００１ １行目行選択信号
Ｔ８００２ ２行目行選択信号
Ｔ８００３ サンプリングクロック
Ｐ９０００ シフトレジスタ
Ｐ９００１ 出力バッファ
Ｐ９００２ オン抵抗
Ｐ９００３ 出力端
Ｐ９００４ ダイオード
Ｐ９００５ ダイオード
Ｐ９００６ ＰＮＰトランジスタ
Ｐ９００７ ＰＮＰトランジスタ
Ｐ９００８ 抵抗
Ｐ９００９ 抵抗
Ｐ９０１０ 定電圧ダイオード
Ｐ９０１１ ＯＰＡＭＰ
Ｐ９０１２ ＰＮＰトランジスタ
Ｐ９０１３ ＮＰＮトランジスタ
Ｐ９０１４ ＰＮＰトランジスタ
Claims (5)
- 複数の走査配線と複数の変調配線を有する表示装置の前記走査配線に対して一部の前記走査配線毎に順次走査信号を印加する走査回路であって、
前記複数の走査配線のそれぞれに前記走査信号を出力する複数の出力回路と、
各出力回路から各走査配線までの前記走査信号の経路となる複数の導体と、
前記走査信号を印加すべき走査配線を選択する選択信号を出力する選択回路と、
前記走査信号が出力される導体における信号レベルに応じて、前記出力回路の少なくとも一部、又は、前記導体の少なくとも一部、又は、前記出力回路の少なくとも一部及び前記導体の少なくとも一部、における前記走査信号の損失を補償する補償信号を前記複数の出力回路に出力する補償信号出力回路と、
前記複数の導体のうちの前記走査信号が出力される導体における信号レベルを前記補償信号出力回路に出力するためのスイッチと、を有しており、
前記出力回路は前記補償信号に基づいて補償された走査信号を出力する回路である
ことを特徴とする走査回路。 - 前記走査回路を構成する回路の少なくとも一部が集積されて半導体集積回路を構成している
ことを特徴とする請求項１記載の走査回路。 - 前記走査回路を構成する回路のうちの前記出力回路を含む少なくとも一部が集積されて半導体集積回路を構成しており、前記損失には、前記出力回路のドライバのオン抵抗による電圧降下が含まれる
ことを特徴とする請求項２記載の走査回路。 - 複数の走査配線と複数の変調配線を有する表示装置であって、
請求項１乃至３のいずれか１項に記載の走査回路と、
前記走査信号が印加された走査配線に対応する複数の変調信号を前記走査信号が印加されている間に前記複数の変調配線に印加する変調回路とを有する
ことを特徴とする画像表示装置。 - 前記走査配線を介して印加される前記走査信号と、前記変調配線を介して印加される前記変調信号とによって駆動される表示素子を有する
ことを特徴とする請求項４記載の画像表示装置。
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