CN103943058B - 一种行栅极扫描器及其驱动方法 - Google Patents

Abstract

本发明公开了一种行栅极扫描器及其驱动方法，行栅极扫描器由电源与时序控制模块、奇数行栅极驱动阵列及偶数行栅极驱动阵列构成，奇数行栅极驱动阵列及偶数行栅极驱动阵列内部的栅极驱动单元电路采用多重反馈回路抑制内部泄漏电流，具有低功耗，工作稳定等特点；行栅极扫描器利用25％和37.5％占空比混合时序驱动，不仅能够避免出现竞争冒险的危险，保持电路稳定性，而且能够把输出端口的充电和放电功能集中到对应的相同晶体管完成，利于减少占用面积，减少延时效应。同时，对行栅极充电和放电过程都充分利用了电路内部自举后的高电压驱动大尺寸TFT，提高反应速度，有利于高频显示。

Description

一种行栅极扫描器及其驱动方法

技术领域

本发明涉及有源矩阵发光平板显示器的行栅极扫描技术，具体涉及行栅极扫描器的驱动电路及其驱动方法。

背景技术

有源主动发光显示器一直以来都是现代显示的主流媒体，而集成在显示器面板上的驱动行与列像素的电路是有源主动发光显示器的核心技术。传统的平板驱动电路是通过COG工艺将专门的驱动芯片直接安装在显示面板中，近年来，随着FPD技术的发展，利用晶体管在显示面板中直接集成驱动电路来代替驱动芯片成为了热门的技术。其中，行栅极扫描器是集成在显示面板侧面的用以逐行驱动像素电路中控制数据信号写入的晶体管的栅极，将其打开以便数据写入，并将其关闭以便数据锁存。利用集成的行栅极扫描器可以降低工业生产成本，减小平板的占用面积，降低信号传输的耗损，提高平板显示的质量。

新兴的氧化物薄膜晶体管是近年来集成电路器件的热门研究对象。面向应用的氧化物半导体器件都是N型的，而且具有阈值电压为负值的特点。利用具有正阈值电压值的晶体管器件集成传统的行扫描电路会存在泄漏电流问题，影响电路的正常工作。大多数新型的行扫描器集成电路内部所用到的反相器模块在输出低电压信号时会产生一个从高电压到低电压的直流回路，这会消耗相当大一部分能量，不利于便携式平板显示器的应用。此外，大多数行扫描器对栅极的充电和放电功能需要分别由两个尺寸较大的晶体管完成，造成扫描器占用面板面积比较大。另外，紧密的驱动时序可能出现竞争冒险的危险，降低电路的可靠性，而且不能在放电的时候很好地利用内部自举的高电压来驱动晶体管，会造成放电关断行栅极不及时，难以满足高分辨率驱动要求。

发明内容

为了克服现有技术存在的缺点与不足，本发明提供一种行栅极扫描器及其驱动方法。

本发明的目的在于提供一种低功耗、具有多重内部反馈抑制节点泄漏功能的行栅极扫描器。

本发明的另一目的在于提供一种采用避免竞争冒险的时序用于驱动该行栅极扫描器的驱动方法，能够将对行栅极充电与放电功能集中在同一个晶体管完成并能充分利用内部自举高电压驱动的驱动方法。

为了达到上述第一发明目的，本发明采用以下技术方案：

一种行栅极扫描器，包括电源与时序控制模块、奇数行栅极驱动阵列及偶数行栅极驱动阵列，所述奇数行栅极驱动阵列及偶数行栅极驱动阵列分别和电源与时序控制模块连接，其中电源与时序控制模块输出信号包括高电压、第一低电压、第二低电压、第一时钟、第二时钟、第三时钟、第四时钟、第五时钟、第六时钟、第七时钟、第八时钟、第一触发时钟及第二触发时钟，第一到第八时钟信号高电平与高电压相等，其中第一时钟、第二时钟、第三时钟、第四时钟的低电平与第二低电压相等，第五时钟、第六时钟、第七时钟、第八时钟的低电平与第一低电压相等，其中第一低电压高于第二低电压。

优选的，所述奇数行栅极驱动阵列由N级第一栅极驱动单元与N级第三栅极驱动单元交替相连组成，偶数行栅极驱动阵列由N级第二栅极驱动单元与N级第四栅极驱动单元交替相连组成，其中N为自然数。

优选的，第一栅极驱动单元、第二栅极驱动单元、第三栅极驱动单元及第四栅极驱动单元都包括第一时钟输入口、第二时钟输入口、第三时钟输入口、第一电源口、第二电源口、第三电源口、信号采集口、第一输出口及第二输出口，每个栅极驱动单元的第一电源口与高电压相连，第二电源口与第一低电压相连，第三电源口与第二低电压相连，信号采集口与阵列中相邻上一级的第一输出口相连，第一输出口与阵列中相邻下一级的信号采集口相连，第二输出口与显示器中对应的行栅极相连，另外，奇数行阵列的第一级第一栅极驱动单元的信号采集口与第一触发时钟相连，偶数行阵列的第一级第二栅极驱动单元的信号采集口与第二触发时钟相连。

优选的，第一栅极驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与电源与时序控制模块的第一时钟、第三时钟、第七时钟相连；

第二栅极驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与电源与时序控制模块的第二时钟、第四时钟、第八时钟相连；

第三栅极驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与电源与时序控制模块的第三时钟、第一时钟、第五时钟相连；

第四栅极驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与电源与时序控制模块的第四时钟、第二时钟、第六时钟相连。

优选的，第一栅极驱动单元、第二栅极驱动单元、第三栅极驱动单元及第四栅极驱动单元都由信号采集模块、反相器模块、内部输出模块及扫描输出模块构成；

信号采集模块由第一到第四晶体管构成，第一晶体管漏极与信号采集口相连，源极与第二晶体管的漏极相连，栅极与第二晶体管的栅极、第一时钟输入口相连，第二晶体管的源极与第三晶体管漏极相连，作为采集信号存储节点Q，第三晶体管的源极与第四晶体管的漏极相连，栅极与第四晶体管的栅极及反相器输出节点QB相连，第四晶体管的源极与第三电源口相连；

反相器模块由第五到第七晶体管构成，第五晶体管漏极与第一电源口相连，栅极与第一时钟输入口相连，源极与第六晶体管的漏极、第七晶体管漏极相连，作为反相输出节点QB，第六晶体管栅极与信号采集口相连，源极与第三电源口相连，第七晶体管栅极与第十晶体管源极相连，漏极与第三电源口相连。

内部输出模块由第八到第十晶体管、第一存储电容构成，第八晶体管漏极与第十晶体管漏极、第二时钟输入口相连，栅极与采集信号存储Q相连，源极与第九晶体管的漏极、第十晶体管的栅极、第一输出口相连，第九晶体管的栅极与反向输出节点QB相连，源极与第三电源口相连，第十晶体管源极与第一晶体管源极、第二晶体管漏极、第三晶体管源极及第四晶体管漏极相连，第一存储电容一端与采集信号存储节点Q相连，另一端与第一输出口相连；

扫描输出模块由第十一及第十二晶体管构成，第十一晶体管漏极与第三时钟输入口相连，栅极与采集信号存储点Q相连，源极与第十二晶体管漏极、第二输出口相连，第十二晶体管栅极与反相输出节点QB相连，源极与第二电源口相连。

优选的，第一栅极驱动单元、第二栅极驱动单元、第三栅极驱动单元及第四栅极驱动单元都由信号采集模块、反相器模块、内部输出模块及扫描输出模块构成；

信号采集模块由第一到第四晶体管构成，第一晶体管漏极与信号采集口相连，源极与第二晶体管的漏极相连，栅极与第二晶体管的栅极、第一时钟输入口相连，第二晶体管的源极与第三晶体管漏极相连，作为采集信号存储节点Q，第三晶体管的源极与第四晶体管的漏极相连，栅极与反相器输出节点QB相连，第四晶体管的栅极与第二时钟输入口相连，源极与第一输出口相连；

反相器模块由第五及第六晶体管构成，第五晶体管漏极与第一电源口相连，栅极与第一时钟输入口相连，源极与第六晶体管的漏极相连，作为反相输出节点QB，第六晶体管栅极与采集信号存储节点Q相连，源极与信号采集口相连；

内部输出模块由第七到第九晶体管、第一存储电容构成，第七晶体管漏极与第九晶体管漏极、第二时钟输入口相连，栅极与采集信号存储Q相连，源极与第八晶体管的漏极、第九晶体管的栅极、第一输出口相连，第八晶体管的栅极与反向输出节点QB相连，源极与第三电源口相连，第九晶体管源极与第一晶体管源极、第二晶体管漏极、第三晶体管源极及第四晶体管漏极相连，第一存储电容一端与采集信号存储节点Q相连，另一端与第一输出口相连；

扫描输出模块由第十及第十一晶体管构成，第十晶体管漏极与第三时钟输入口相连，栅极与采集信号存储点Q相连，源极与第十一晶体管漏极、第二输出口相连，第十一晶体管栅极与反相输出节点QB相连，源极与第二电源口相连。

为了达到上述第二目的，本发明采用以下技术方案：

一种扫描器驱动方法，第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4的脉冲宽度相同，占空比为37.5％，第五时钟CK5、第六时钟CK6、第七时钟CK7、第八时钟CK8的脉冲宽度相同，占空比为25％，第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6、第七时钟CK7及第八时钟CK8的周期T相同。

对于第一种栅极驱动单元结构，每一级栅极驱动单元包括以下步骤：

采集存储阶段：第一时钟口CLK1L输入高电压VD，将第一晶体管T1、第二晶体管T2及第五晶体管T5打开，信号采集口VI输入高电平信号VD，并输入到采集信号存储点Q、第六晶体管T6的栅极及第一存储电容C1中，第六晶体管T6被打开，反向输出节点QB变为第二低电压VL，第九晶体管T9、第十晶体管T10及第十二晶体管T12被关断，第二时钟口CLK2L及第三时钟口CLK2分别输入第二低电压VL及第一低电压VS，第一输出口COUT及第二输出口OUT分别输出第二低电压VL及第一低电压VS；37.5％时钟周期时间后，第一时钟信号CLK1L变为第二低电压VL，将第一晶体管T1、第二晶体管T2及第五晶体管T5关断，信号采集口VI输入第二低电压VL。此阶段经历50％时钟周期T时间。

信号输出阶段：第二时钟口CLK2L输入高电压VD，由于第一电容C1的自举作用，采集信号存储点Q的电平跳变为约等于两倍原来的高电平，第八晶体管T8及第十一晶体管T11被充分打开，第一输出口COUT输出高电压VD；第十晶体管T10被打开，第二时钟输入口CLK2L高电压被反馈回第一晶体管T1源极、第二晶体管T2漏极、第三晶体管T3源极、第四晶体管T4漏极及第七晶体管T7的栅极，第七晶体管T7被打开，反向输出节点QB稳定维持输出第二低电压VL；6.25％周期时间后，第三时钟口CLK2输入高电压VD，第二输出口OUT输出高电压VD；25％周期时间后，第三时钟口CLK2变为第一低电压VS，采集信号存储点Q维持在自举后的高电压，第二输出口OUT输出第一低电压VS，存储在行栅极的电荷通过第十一晶体管T11释放；6.25％周期时间后，第二时钟口CLK2L输入第二低电压VL，采集信号存储点Q变为与第一阶段相同的高电压，第一输出口COUT输出第二低电压VL。此阶段经历50％时钟周期T时间。

重置阶段：第一时钟口CLK1L输入高电平信号VD，第一晶体管T1、第二晶体管T2、第五晶体管T5被打开，采集信号存储点Q变为低电平，反向输出节点QB变为高电平，第八晶体管T8、第十一晶体管T11被关断，第九晶体管T9、第十二晶体管T12被打开，第一输出口COUT及第二输出口OUT分别维持输出第二低电压VL及第一低电压VS。此阶段持续到下一次信号采集口VI输入高电压。

对于第二种栅极驱动单元结构，每一级栅极驱动单元包括以下步骤：

采集存储阶段：第一时钟口CLK1L输入高电压VD，将第一晶体管T1、第二晶体管T2及第五晶体管T5打开，信号采集口VI输入高电平信号VD，并输入到采集信号存储点Q、第六晶体管T6的源极及第一存储电容C1中，第六晶体管T6被打开，反向输出节点QB维持高电压，第二时钟口CLK2L及第三时钟口CLK2分别输入第二低电压VL及第一低电压VS，第一输出口COUT及第二输出口OUT分别输出第二低电压VL及第一低电压VS；37.5％时钟周期T时间后，第一时钟信号CLK1L变为第二低电VL压，将第一晶体管T1、第二晶体管T2及第五晶体管T5关断，信号采集口VI输入第二低电压VL，反向输出节点QB变成第二低电平VL，第三晶体管T3、第八晶体管T8及第十一晶体管T11被关断。此阶段经历50％时钟周期T时间。

信号输出阶段：第二时钟口CLK2L输入高电压VD，由于第一电容C1的自举作用，采集信号存储点Q的电平跳变为约等于两倍原来的高电平，第七晶体管T7及第十晶体管T10被充分打开，第一输出口COUT输出高电压VD；第九晶体管T9被打开，第二时钟输入口CLK2L高电压被反馈回第一晶体管T1源极、第二晶体管T2漏极、第三晶体管源极T3及第四晶体管漏T4；6.25％时钟周期T时间后，第三时钟口CLK2输入高电压VD，第二输出口OUT输出高电压VD；25％时钟周期T时间后，第三时钟口CLK2变为第一低电压VS，采集信号存储点Q维持在自举后的高电压，第二输出口OUT输出第一低电压VS，存储在行栅极的电荷通过第十晶体管T10释放；6.25％时钟周期T时间后，第二时钟口CLK2L输入第二低电压VL，采集信号存储点Q变为与第一阶段相同的高电压，第一输出口COUT输出第二低电压VL。此阶段经历50％时钟周期T时间。

重置阶段：第一时钟口CLK1L输入高电平信号VD，第一晶体管T1、第二晶体管T2、第五晶体管T5被打开，采集信号存储点Q变为低电平，反向输出节点QB变为高电平，第七晶体管T7、第十晶体管T10被关断，第八晶体管T8、第十一晶体管T11被打开，第一输出口COUT及第二输出口OUT分别维持输出第二低电压VL及第一低电压VS。此阶段持续到下一次信号采集口VI输入高电压。

本发明相对于现有技术具有如下的优点及效果：

(1)本发明的行驱动器电路内部新型反相器模块不需要利用两个TFT器件的电阻分压功能来提供低电平输出，器件的尺寸可以做得更小，有利于减少面积。同时，第二种新型反相器能避免从高电压流经TFT到低电压的直流回路，大大降低了驱动器的功耗。

(2)本发明的驱动方法利用37.5％占空比时序控制信号采集模块、反相器模块及内部输出模块，能够避免内部出现竞争冒险情况，增加电路的稳定性和可靠性，有利于实现高频显示。

(3)本发明的驱动方法利用25％占空比时序控制扫描输出模块，能将对行栅极线的充电和放电功能集中到同一个TFT完成，减少了大尺寸TFT的应用，利于减少面积。同时，充电和放电过程都充分利用了电路内部自举后的高电压驱动大尺寸TFT，减少延时效应，有利于高频显示。

附图说明

图1是本发明实施例中的行栅极扫描器结构图。

图2是本发明实施例1中每一级驱动单元的一种电路原理图。

图3是本发明实施例中图2驱动单元的工作波形图。

图4是本发明实施例2中每一级驱动单元另外一种电路原理图。

图5是本发明实施例中图4驱动单元的工作波形图。

图6是本发明实施例中行栅极扫描器工作波形图。

具体实施方式

下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。

实施例1

如图1所示，一种行栅极扫描器，包括电源与时序控制模块10、奇数行栅极驱动阵列20及偶数行栅极驱动阵列30，其中电源与时序控制模块输出信号包括高电压VD、第一低电压VS、第二低电压VL、第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6、第七时钟CK7、第八时钟CK8、第一触发时钟VI1及第二触发时钟VI2，第一到第八时钟信号的高电平与高电压VD相等，其中第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4的低电平与第二低电压VL相等，第五时钟CK5、第六时钟CK6、第七时钟CK7、第八时钟CK8的低电平与第一低电压VS相等，其中第一低电压VS高于第二低电压VL。

所述的奇数行栅极驱动阵列20由N级第一栅极驱动单元与N级第二栅极驱动单元交替相连组成，偶数行栅极驱动阵列30由N级第二栅极驱动单元与N级第四栅极驱动单元交替相连组成，其中N为自然数。

所述的第一栅极驱动单元、第二栅极驱动单元、第三栅极驱动单元及第四栅极驱动单元都包括第一时钟输入口CLK1L、第二时钟输入口CLK2L、第三时钟输入口CLK2、第一电源口VDD、第二电源口VSS、第三电源口VSL、信号采集口VI、第一输出口COUT及第二输出口OUT，每个栅极驱动单元的第一电源口VDD与高电压VD相连，第二电源口VSS与第一低电压VS相连，第三电源口VSL与第二低电压VL相连，信号采集口VI与阵列中相邻上一级的第一输出口COUT相连，第一输出口COUT与阵列中相邻下一级的信号采集口VI相连，第二输出口OUT与显示器中对应的行栅极相连，其中，奇数行阵列的第一级第一栅极驱动单元的信号采集口VI与第一触发时钟VI1相连，偶数行阵列的第一级第二栅极驱动单元的信号采集口VI与第二触发时钟VI2相连。

所述的第一栅极驱动单元的第一时钟输入口CLK1L、第二时钟输入口CLK2L、第三时钟输入口CLK2分别与电源与时序控制模块的第一时钟CK1、第三时钟CK3、第七时钟CK7相连；

所述的第二栅极驱动单元的第一时钟输入口CLK1L、第二时钟输入口CLK2L、第三时钟输入口CLK2分别与电源与时序控制模块的第二时钟CK2、第四时钟CK4、第八时钟CK8相连；

所述的第三栅极驱动单元的第一时钟输入口CLK1L、第二时钟输入口CLK2L、第三时钟输入口CLK2分别与电源与时序控制模块的第三时钟CK3、第一时钟CK1、第五时钟CK5相连；

所述的第四栅极驱动单元的第一时钟输入口CLK1L、第二时钟输入口CLK2L、第三时钟输入口CLK2分别与电源与时序控制模块的第四时钟CK4、第二时钟CK2、第六时钟CK6相连。

所述的第一栅极驱动单元、第二栅极驱动单元、第三栅极驱动单元及第四栅极驱动单元都由信号采集模块、反相器模块、内部输出模块及扫描输出模块构成。

如图2所示，其中一种栅极驱动单元电路结构为：

信号采集模块41由第一到第四晶体管构成，第一晶体管T1漏极与信号采集口VI相连，源极与第二晶体管T2的漏极相连，栅极与第二晶体管T2的栅极、第一时钟输入口CLK1L相连，第二晶体管T2的源极与第三晶体管T3漏极相连，作为采集信号存储节点Q，第三晶体管T3的源极与第四晶体管T4的漏极相连，栅极与第四晶体管T4的栅极及反相器输出节点QB相连，第四晶体管T4的源极与第三电源口VSSL相连；

反相器模块42由第五到第七晶体管构成，第五晶体管T5漏极与第一电源口VDD相连，栅极与第一时钟输入口CL1L相连，源极与第六晶体管T6的漏极、第七晶体管T7漏极相连，作为反相输出节点QB，第六晶体管T6栅极与信号采集口VI相连，源极与第三电源口VSSL相连，第七晶体管T7栅极与第十晶体管T10源极相连，漏极与第三电源口VSSL相连。

内部输出模块43由第八到第十晶体管、第一存储电容C1构成，第八晶体管T8漏极与第十晶体管T10漏极、第二时钟输入口CK2L相连，栅极与采集信号存储Q相连，源极与第九晶体管T9的漏极、第十晶体管T10的栅极、第一输出口COUT相连，第九晶体管T9的栅极与反向输出节点QB相连，源极与第三电源口VSSL相连，第十晶体管T10源极与第一晶体管T1源极、第二晶体管T2漏极、第三晶体管T3源极及第四晶体管T4漏极相连，第一存储电容C1一端与采集信号存储节点Q相连，另一端与第一输出口COUT相连；

扫描输出模块44由第十一及第十二晶体管构成，第十一晶体管T11漏极与第三时钟输入口CK2相连，栅极与采集信号存储点Q相连，源极与第十二晶体管T12漏极、第二输出口OUT相连，第十二晶体管T12栅极与反相输出节点QB相连，源极与第二电源口VSS相连。

请结合图3和图6。第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4的脉冲宽度相同，占空比为50％，第五时钟CK5、第六时钟CK6、第七时钟CK7、第八时钟CK8的脉冲宽度相同，占空比为25％，第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4的脉冲宽度是第五时钟CK5、第六时钟CK6、第七时钟CK7、第八时钟CK8的脉冲宽度的两倍。

对于该栅极驱动单元结构，如图3所示，每一级栅极驱动单元包括以下步骤：

采集存储阶段：如图3中t1时间段。第一时钟口CLK1L输入高电压VD，将第一晶体管T1、第二晶体管T2及第五晶体管T5打开，信号采集口VI输入高电平信号VD，并输入到采集信号存储点Q、第六晶体管T6的栅极及第一存储电容C1中，第六晶体管T6被打开，反向输出节点QB变为第二低电压VL，第九晶体管T9、第十晶体管T10及第十二晶体管T12被关断，第二时钟口CLK2L及第三时钟口CLK2分别输入第二低电压VL及第一低电压VS，第一输出口COUT及第二输出口OUT分别输出第二低电压VL及第一低电压VS；37.5％时钟周期时间后，第一时钟信号CLK1L变为第二低电压VL，将第一晶体管T1、第二晶体管T2及第五晶体管T5关断，信号采集口VI输入第二低电压VL。此阶段经历50％时钟周期T时间。

信号输出阶段：如图3中t2时间段。第二时钟口CLK2L输入高电压VD，由于第一电容C1的自举作用，采集信号存储点Q的电平跳变为约等于两倍原来的高电平，第八晶体管T8及第十一晶体管T11被充分打开，第一输出口COUT输出高电压VD；第十晶体管T10被打开，第二时钟输入口CLK2L高电压被反馈回第一晶体管T1源极、第二晶体管T2漏极、第三晶体管T3源极、第四晶体管T4漏极及第七晶体管T7的栅极，第七晶体管T7被打开，反向输出节点QB稳定维持输出第二低电压VL；6.25％周期时间后，第三时钟口CLK2输入高电压VD，第二输出口OUT输出高电压VD；25％周期时间后，第三时钟口CLK2变为第一低电压VS，采集信号存储点Q维持在自举后的高电压，第二输出口OUT输出第一低电压VS，存储在行栅极的电荷通过第十一晶体管T11释放；6.25％周期时间后，第二时钟口CLK2L输入第二低电压VL，采集信号存储点Q变为与第一阶段相同的高电压，第一输出口COUT输出第二低电压VL。此阶段经历50％时钟周期T时间。

重置阶段：如图3中t3时间段。第一时钟口CLK1L输入高电平信号VD，第一晶体管T1、第二晶体管T2、第五晶体管T5被打开，采集信号存储点Q变为低电平，反向输出节点QB变为高电平，第八晶体管T8、第十一晶体管T11被关断，第九晶体管T9、第十二晶体管T12被打开，第一输出口COUT及第二输出口OUT分别维持输出第二低电压VL及第一低电压VS。此阶段持续到下一次信号采集口VI输入高电压。

请结合图1和图6，奇数行栅极驱动阵列与偶数行栅极驱动阵列交替输出栅极驱动信号，逐行驱动显示器内像素电路的栅极，实现显示器每一帧图像的显示功能。

实施例2

本实施例的技术方案除了下述技术特征之外，其他技术特征与实施例1相同：

如图4所示，所述的另外一种结构的第一栅极驱动单元、第二栅极驱动单元、第三栅极驱动单元及第四栅极驱动单元都由信号采集模块51、反相器模块52、内部输出模块53及扫描输出模块54构成。其中：

信号采集模块51由第一到第四晶体管构成，第一晶体管T1漏极与信号采集口VI相连，源极与第二晶体管T2的漏极相连，栅极与第二晶体管T2的栅极、第一时钟输入口CLK1L相连，第二晶体管T2的源极与第三晶体管T3漏极相连，作为采集信号存储节点Q，第三晶体管T3的源极与第四晶体管T4的漏极相连，栅极与反相器输出节点QB相连，第四晶体管T4的栅极与第二时钟输入口CLK2L相连，源极与第一输出口COUT相连；

反相器模块52由第五及第六晶体管构成，第五晶体管T5漏极与第一电源口VDD相连，栅极与第一时钟输入口CLK1L相连，源极与第六晶体管T6的漏极相连，作为反相输出节点QB，第六晶体管T6栅极与采集信号存储节点Q相连，源极与信号采集口VI相连；反相器的创新工作方法如下：

只有当第一时钟口输入高时，采集节点Q才输入信号，当Q输入第二低电压时，第六晶体管T6被关断，输出节点QB通过第五晶体管T5充电，输出高电压，当Q输入高电压时，第五晶体管T5及第六晶体管T6被打开，同时信号采集口输入高电压，输出节点QB仍然输出高电压，只有当第一时钟口输入第二低电压，第五晶体管T5被关断后，输出节点QB才输出第二低电压。因此整个工作过程没有产生直流电流回路，大大降低了功耗

内部输出模块53由第七到第九晶体管、第一存储电容C1构成，第七晶体管T7漏极与第九晶体管T9漏极、第二时钟输入口CLK2L相连，栅极与采集信号存储Q相连，源极与第八晶体管T8的漏极、第九晶体管T9的栅极、第一输出口COUT相连，第八晶体管T8的栅极与反向输出节点QB相连，源极与第三电源口VSL相连，第九晶体管T9源极与第一晶体管T1源极、第二晶体管T2漏极、第三晶体管T3源极及第四晶体管T4漏极相连，第一存储电容C1一端与采集信号存储节点Q相连，另一端与第一输出口COUT相连；

扫描输出模块54由第十及第十一晶体管构成，第十晶体管T10漏极与第三时钟输入口CLK2相连，栅极与采集信号存储点Q相连，源极与第十一晶体管T11漏极、第二输出口OUT相连，第十一晶体管T11栅极与反相输出节点QB相连，源极与第二电源口VSS相连。

请结合图5和图6。第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4的脉冲宽度相同，占空比为50％，第五时钟CK5、第六时钟CK6、第七时钟CK7、第八时钟CK8的脉冲宽度相同，占空比为25％，第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4的脉冲宽度是第五时钟CK5、第六时钟CK6、第七时钟CK7、第八时钟CK8的脉冲宽度的两倍，

对于上述驱动单元，如图5所示，每一级栅极驱动单元包括以下步骤：

采集存储阶段：如图5中t1时间段。第一时钟口CLK1L输入高电压VD，将第一晶体管T1、第二晶体管T2及第五晶体管T5打开，信号采集口VI输入高电平信号VD，并输入到采集信号存储点Q、第六晶体管T6的源极及第一存储电容C1中，第六晶体管T6被打开，反向输出节点QB维持高电压，第二时钟口CLK2L及第三时钟口CLK2分别输入第二低电压VL及第一低电压VS，第一输出口COUT及第二输出口OUT分别输出第二低电压VL及第一低电压VS；37.5％时钟周期T时间后，第一时钟信号CLK1L变为第二低电VL压，将第一晶体管T1、第二晶体管T2及第五晶体管T5关断，信号采集口VI输入第二低电压VL，反向输出节点QB变成第二低电平VL，第三晶体管T3、第八晶体管T8及第十一晶体管T11被关断。此阶段经历50％时钟周期T时间。

信号输出阶段：如图5中t2时间段。第二时钟口CLK2L输入高电压VD，由于第一电容C1的自举作用，采集信号存储点Q的电平跳变为约等于两倍原来的高电平，第七晶体管T7及第十晶体管T10被充分打开，第一输出口COUT输出高电压VD；第九晶体管T9被打开，第二时钟输入口CLK2L高电压被反馈回第一晶体管T1源极、第二晶体管T2漏极、第三晶体管源极T3及第四晶体管漏T4；6.25％时钟周期T时间后，第三时钟口CLK2输入高电压VD，第二输出口OUT输出高电压VD；25％时钟周期T时间后，第三时钟口CLK2变为第一低电压VS，采集信号存储点Q维持在自举后的高电压，第二输出口OUT输出第一低电压VS，存储在行栅极的电荷通过第十晶体管T10释放；6.25％时钟周期T时间后，第二时钟口CLK2L输入第二低电压VL，采集信号存储点Q变为与第一阶段相同的高电压，第一输出口COUT输出第二低电压VL。此阶段经历50％时钟周期T时间。

重置阶段：如图5中t3时间段。第一时钟口CLK1L输入高电平信号VD，第一晶体管T1、第二晶体管T2、第五晶体管T5被打开，采集信号存储点Q变为低电平，反向输出节点QB变为高电平，第七晶体管T7、第十晶体管T10被关断，第八晶体管T8、第十一晶体管T11被打开，第一输出口COUT及第二输出口OUT分别维持输出第二低电压VL及第一低电压VS。此阶段持续到下一次信号采集口VI输入高电压。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (6)

1.一种行栅极扫描器，其特征在于，包括电源与时序控制模块、奇数行栅极驱动阵列及偶数行栅极驱动阵列，所述奇数行栅极驱动阵列及偶数行栅极驱动阵列分别和电源与时序控制模块连接，其中电源与时序控制模块输出信号包括高电压、第一低电压、第二低电压、第一时钟、第二时钟、第三时钟、第四时钟、第五时钟、第六时钟、第七时钟、第八时钟、第一触发时钟及第二触发时钟，第一到第八时钟信号高电平与高电压相等，其中第一时钟、第二时钟、第三时钟、第四时钟的低电平与第二低电压相等，第五时钟、第六时钟、第七时钟、第八时钟的低电平与第一低电压相等，其中第一低电压高于第二低电压；

所述奇数行栅极驱动阵列由N级第一栅极驱动单元与N级第三栅极驱动单元交替相连组成，偶数行栅极驱动阵列由N级第二栅极驱动单元与N级第四栅极驱动单元交替相连组成，其中N为自然数；

第一栅极驱动单元、第二栅极驱动单元、第三栅极驱动单元及第四栅极驱动单元都由信号采集模块、反相器模块、内部输出模块及扫描输出模块构成；

信号采集模块由第一到第四晶体管构成，第一晶体管漏极与信号采集口相连，源极与第二晶体管的漏极相连，栅极与第二晶体管的栅极、第一时钟输入口相连，第二晶体管的源极与第三晶体管漏极相连，作为采集信号存储节点Q，第三晶体管的源极与第四晶体管的漏极相连，栅极与第四晶体管的栅极及反相器输出节点QB相连，第四晶体管的源极与第三电源口相连；

反相器模块由第五到第七晶体管构成，第五晶体管漏极与第一电源口相连，栅极与第一时钟输入口相连，源极与第六晶体管的漏极、第七晶体管漏极相连，作为反相输出节点QB，第六晶体管栅极与信号采集口相连，源极与第三电源口相连，第七晶体管栅极与第十晶体管源极相连，漏极与第三电源口相连；

内部输出模块由第八到第十晶体管、第一存储电容构成，第八晶体管漏极与第十晶体管漏极、第二时钟输入口相连，栅极与采集信号存储Q相连，源极与第九晶体管的漏极、第十晶体管的栅极、第一输出口相连，第九晶体管的栅极与反向输出节点QB相连，源极与第三电源口相连，第十晶体管源极与第一晶体管源极、第二晶体管漏极、第三晶体管源极及第四晶体管漏极相连，第一存储电容一端与采集信号存储节点Q相连，另一端与第一输出口相连；

扫描输出模块由第十一及第十二晶体管构成，第十一晶体管漏极与第三时钟输入口相连，栅极与采集信号存储点Q相连，源极与第十二晶体管漏极、第二输出口相连，第十二晶体管栅极与反相输出节点QB相连，源极与第二电源口相连。

2.根据权利要求1所述的行栅极扫描器，其特征在于，第一栅极驱动单元、第二栅极驱动单元、第三栅极驱动单元及第四栅极驱动单元都包括第一时钟输入口、第二时钟输入口、第三时钟输入口、第一电源口、第二电源口、第三电源口、信号采集口、第一输出口及第二输出口，每个栅极驱动单元的第一电源口与高电压相连，第二电源口与第一低电压相连，第三电源口与第二低电压相连，信号采集口与阵列中相邻上一级的第一输出口相连，第一输出口与阵列中相邻下一级的信号采集口相连，第二输出口与显示器中对应的行栅极相连，另外，奇数行栅极驱动阵列的第一级第一栅极驱动单元的信号采集口与第一触发时钟相连，偶数行栅极驱动阵列的第一级第二栅极驱动单元的信号采集口与第二触发时钟相连。

3.根据权利要求2所述的行栅极扫描器，其特征在于，第一栅极驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与电源与时序控制模块的第一时钟、第三时钟、第七时钟相连；

第二栅极驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与电源与时序控制模块的第二时钟、第四时钟、第八时钟相连；

第三栅极驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与电源与时序控制模块的第三时钟、第一时钟、第五时钟相连；

第四栅极驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与电源与时序控制模块的第四时钟、第二时钟、第六时钟相连。

4.根据权利要求1所述的行栅极扫描器，其特征在于，信号采集模块、反相器模块、内部输出模块及扫描输出模块替换为下述结构：

信号采集模块由第一到第四晶体管构成，第一晶体管漏极与信号采集口相连，源极与第二晶体管的漏极相连，栅极与第二晶体管的栅极、第一时钟输入口相连，第二晶体管的源极与第三晶体管漏极相连，作为采集信号存储节点Q，第三晶体管的源极与第四晶体管的漏极相连，栅极与反相器输出节点QB相连，第四晶体管的栅极与第二时钟输入口相连，源极与第一输出口相连；

反相器模块由第五及第六晶体管构成，第五晶体管漏极与第一电源口相连，栅极与第一时钟输入口相连，源极与第六晶体管的漏极相连，作为反相输出节点QB，第六晶体管栅极与采集信号存储节点Q相连，源极与信号采集口相连；

内部输出模块由第七到第九晶体管、第一存储电容构成，第七晶体管漏极与第九晶体管漏极、第二时钟输入口相连，栅极与采集信号存储Q相连，源极与第八晶体管的漏极、第九晶体管的栅极、第一输出口相连，第八晶体管的栅极与反向输出节点QB相连，源极与第三电源口相连，第九晶体管源极与第一晶体管源极、第二晶体管漏极、第三晶体管源极及第四晶体管漏极相连，第一存储电容一端与采集信号存储节点Q相连，另一端与第一输出口相连；

扫描输出模块由第十及第十一晶体管构成，第十晶体管漏极与第三时钟输入口相连，栅极与采集信号存储点Q相连，源极与第十一晶体管漏极、第二输出口相连，第十一晶体管栅极与反相输出节点QB相连，源极与第二电源口相连。

5.根据权利要求1所述的行栅极扫描器的驱动方法，其特征在于，第一时钟、第二时钟、第三时钟、第四时钟的脉冲宽度相同，占空比为37.5％，第五时钟、第六时钟、第七时钟、第八时钟的脉冲宽度相同，占空比为25％，第一时钟、第二时钟、第三时钟、第四时钟、第五时钟、第六时钟、第七时钟及第八时钟的周期相同；

每一级栅极驱动单元包括以下步骤：

采集存储阶段：第一时钟口输入高电压，将第一晶体管、第二晶体管及第五晶体管打开，信号采集口输入高电平信号，并输入到采集信号存储点Q、第六晶体管的栅极及第一存储电容中，第六晶体管被打开，反向输出节点QB变为第二低电压，第九晶体管、第十晶体管及第十二晶体管被关断，第二时钟口及第三时钟口分别输入第二低电压及第一低电压，第一输出口及第二输出口分别输出第二低电压及第一低电压；37.5％时钟周期时间后，第一时钟信号变为第二低电压，将第一晶体管、第二晶体管及第五晶体管关断，信号采集口输入第二低电压，此阶段经历50％时钟周期时间；

信号输出阶段：第二时钟口输入高电压，由于第一电容的自举作用，采集信号存储点Q的电平跳变为约等于两倍原来的高电平，第八晶体管及第十一晶体管被充分打开，第一输出口输出高电压；第十晶体管被打开，第二时钟输入口高电压被反馈回第一晶体管源极、第二晶体管漏极、第三晶体管源极、第四晶体管漏及第七晶体管的栅极，第七晶体管被打开，反向输出节点QB稳定维持输出第二低电压；6.25％时钟周期时间后，第三时钟口输入高电压，第二输出口输出高电压；25％时钟周期时间后，第三时钟口变为第一低电压，采集信号存储点Q维持在自举后的高电压，第二输出口输出第一低电压，存储在行栅极的电荷通过第十一晶体管释放；6.25％时钟周期时间后，第二时钟口输入第二低电压，采集信号存储点Q变为与第一阶段相同的高电压，第一输出口输出第二低电压，此阶段经历50％时钟周期时间；

重置阶段：第一时钟口输入高电平信号，第一晶体管、第二晶体管、第五晶体管被打开，采集信号存储点Q变为低电平，反向输出节点QB变为高电平，第八晶体管、第十一晶体管被关断，第九晶体管、第十二晶体管被打开，第一输出口及第二输出口分别维持输出第二低电压及第一低电压，此阶段持续到下一次信号采集口输入高电压。

6.根据权利要求4所述的行栅极扫描器的驱动方法，其特征在于，第一时钟、第二时钟、第三时钟、第四时钟的脉冲宽度相同，占空比为37.5％，第五时钟、第六时钟、第七时钟、第八时钟的脉冲宽度相同，占空比为25％，第一时钟、第二时钟、第三时钟、第四时钟、第五时钟、第六时钟、第七时钟及第八时钟的周期相同；

每一级栅极驱动单元包括以下步骤：

采集存储阶段：第一时钟口输入高电压，将第一晶体管、第二晶体管及第五晶体管打开，信号采集口输入高电平信号，并输入到采集信号存储点Q、第六晶体管的源极及第一存储电容中，第六晶体管被打开，反向输出节点QB维持高电压，第二时钟口及第三时钟口分别输入第二低电压及第一低电压，第一输出口及第二输出口分别输出第二低电压及第一低电压；37.5％时钟周期时间后，第一时钟信号变为第二低电压，将第一晶体管、第二晶体管及第五晶体管关断，信号采集口输入第二低电压，反向输出节点QB变成第二低电平，第三晶体管、第八晶体管及第十一晶体管被关断，此阶段经历50％时钟周期时间；

信号输出阶段：第二时钟口输入高电压，由于第一电容的自举作用，采集信号存储点Q的电平跳变为约等于两倍原来的高电平，第七晶体管及第十晶体管被充分打开，第一输出口输出高电压；第九晶体管被打开，第二时钟输入口高电压被反馈回第一晶体管源极、第二晶体管漏极、第三晶体管源极及第四晶体管漏；6.25％时钟周期时间后，第三时钟口输入高电压，第二输出口输出高电压；25％时钟周期时间后，第三时钟口变为第一低电压，采集信号存储点Q维持在自举后的高电压，第二输出口输出第一低电压，存储在行栅极的电荷通过第十晶体管释放；6.25％时钟周期时间后，第二时钟口输入第二低电压，采集信号存储点Q变为与第一阶段相同的高电压，第一输出口输出第二低电压，此阶段经历50％时钟周期时间；

重置阶段：第一时钟口输入高电平信号，第一晶体管、第二晶体管、第五晶体管被打开，采集信号存储点Q变为低电平，反向输出节点QB变为高电平，第七晶体管、第十晶体管被关断，第八晶体管、第十一晶体管被打开，第一输出口及第二输出口分别维持输出第二低电压及第一低电压，此阶段持续到下一次信号采集口输入高电压。