JPH1115430A - 電界放出型ディスプレイ装置 - Google Patents
電界放出型ディスプレイ装置Info
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- JPH1115430A JPH1115430A JP16297097A JP16297097A JPH1115430A JP H1115430 A JPH1115430 A JP H1115430A JP 16297097 A JP16297097 A JP 16297097A JP 16297097 A JP16297097 A JP 16297097A JP H1115430 A JPH1115430 A JP H1115430A
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- emitter
- voltage
- gate
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
Abstract
(57)【要約】
【課題】 比較的容易に多階調表示を実現できるように
した電界放出型ディスプレイ装置を提供する。 【解決手段】 電界放出型エミッタを持つ画素Ｐijが行
列配置され、行方向の画素を共通駆動するゲート配線と
列方向の電界放出エミッタを共通駆動するエミッタ配線
とが形成された表示基板、及びこの表示基板に対向配置
されてアノード電極と蛍光体膜が形成された対向基板を
有するＦＥＤ装置本体１と、ゲート配線に順次ゲート電
圧パルスを供給するゲート駆動回路２と、エミッタ配線
にゲート電圧パルスと同期してゲート電圧パルスと共に
各画素のエミッタ放出電流値を決定するエミッタ電圧パ
ルスを供給するエミッタ駆動回路３とを備え、エミッタ
駆動回路３は、Ｍ階調に対応するパルス幅制御とＮ階調
に対応するパルス振幅制御とを組み合わせてＭ×Ｎ階調
の情報を含ませたエミッタ電圧パルスを発生する。
した電界放出型ディスプレイ装置を提供する。 【解決手段】 電界放出型エミッタを持つ画素Ｐijが行
列配置され、行方向の画素を共通駆動するゲート配線と
列方向の電界放出エミッタを共通駆動するエミッタ配線
とが形成された表示基板、及びこの表示基板に対向配置
されてアノード電極と蛍光体膜が形成された対向基板を
有するＦＥＤ装置本体１と、ゲート配線に順次ゲート電
圧パルスを供給するゲート駆動回路２と、エミッタ配線
にゲート電圧パルスと同期してゲート電圧パルスと共に
各画素のエミッタ放出電流値を決定するエミッタ電圧パ
ルスを供給するエミッタ駆動回路３とを備え、エミッタ
駆動回路３は、Ｍ階調に対応するパルス幅制御とＮ階調
に対応するパルス振幅制御とを組み合わせてＭ×Ｎ階調
の情報を含ませたエミッタ電圧パルスを発生する。
Description
【０００１】
【発明の属する技術分野】この発明は、微小な電界放出
型エミッタを配列形成してなる表示基板を用いて多階調
表示を行う電界放出型ディスプレイ装置に関する。
型エミッタを配列形成してなる表示基板を用いて多階調
表示を行う電界放出型ディスプレイ装置に関する。
【０００２】
【従来の技術】近年、フラットパネルディスプレイとし
て、微小エミッタを電子源として用いたＦＥＤ（Field
Emission Display）が注目されている。ＦＥＤは、ゲー
ト電極により駆動される電界放出型エミッタを持つ複数
画素が配列形成された表示基板と、この表示基板に対向
配置されたアノード電極と蛍光体膜が形成された対向基
板とから構成される。表示基板と対向基板の間は真空排
気される。表示基板上の行方向の画素を共通駆動する複
数本のゲート配線と、列方向の画素の電界放出エミッタ
を共通駆動する複数本のエミッタ配線とは外部に取り出
される。そして例えば、ゲート配線を順次駆動しなが
ら、これに同期してエミッタ配線に１ラインずつの画像
データを与えることにより、いわゆる線順次駆動の画像
表示が行われる。
て、微小エミッタを電子源として用いたＦＥＤ（Field
Emission Display）が注目されている。ＦＥＤは、ゲー
ト電極により駆動される電界放出型エミッタを持つ複数
画素が配列形成された表示基板と、この表示基板に対向
配置されたアノード電極と蛍光体膜が形成された対向基
板とから構成される。表示基板と対向基板の間は真空排
気される。表示基板上の行方向の画素を共通駆動する複
数本のゲート配線と、列方向の画素の電界放出エミッタ
を共通駆動する複数本のエミッタ配線とは外部に取り出
される。そして例えば、ゲート配線を順次駆動しなが
ら、これに同期してエミッタ配線に１ラインずつの画像
データを与えることにより、いわゆる線順次駆動の画像
表示が行われる。
【０００３】この種のＦＥＤにおいて、フルカラー画像
表示を行う場合には、Ｒ（赤），Ｇ（緑）及びＢ（青）
の３原色ドット３つ分を１画素として、Ｒ，Ｇ及びＢの
各ドットの電界放出型エミッタに対向するアノード電極
上にそれぞれ、Ｒ，Ｇ及びＢ用の蛍光体膜を形成して構
成される。表示電極上のエミッタ配線としては、１画素
当たりＲ，Ｇ及びＢ用の３本ずつ配設される。
表示を行う場合には、Ｒ（赤），Ｇ（緑）及びＢ（青）
の３原色ドット３つ分を１画素として、Ｒ，Ｇ及びＢの
各ドットの電界放出型エミッタに対向するアノード電極
上にそれぞれ、Ｒ，Ｇ及びＢ用の蛍光体膜を形成して構
成される。表示電極上のエミッタ配線としては、１画素
当たりＲ，Ｇ及びＢ用の３本ずつ配設される。
【０００４】ゲート配線には例えば、順次正のゲート電
圧パルス（例えば、＋２５Ｖ）を印加することにより、
１ラインずつの選択が行われ、これに同期して各エミッ
タ配線には画像データに応じて負のエミッタ電圧パルス
（例えば、−２５Ｖ）が印加される。ゲート配線に＋２
５Ｖが印加され、エミッタ配線に−２５Ｖが印加された
ドットでは、ゲート・エミッタ間電圧が５０Ｖとなって
エミッタ先端部において電子放出が生じ、この電子が正
の高電圧が印加されたアノード電極側に加速されて蛍光
体膜を叩くことにより発光する。ＦＥＤの階調表示は、
上述したエミッタ電圧パルスをＰＷＭ（パルス幅変調）
パルスとして、そのパルス幅を制御することにより可能
となる。
圧パルス（例えば、＋２５Ｖ）を印加することにより、
１ラインずつの選択が行われ、これに同期して各エミッ
タ配線には画像データに応じて負のエミッタ電圧パルス
（例えば、−２５Ｖ）が印加される。ゲート配線に＋２
５Ｖが印加され、エミッタ配線に−２５Ｖが印加された
ドットでは、ゲート・エミッタ間電圧が５０Ｖとなって
エミッタ先端部において電子放出が生じ、この電子が正
の高電圧が印加されたアノード電極側に加速されて蛍光
体膜を叩くことにより発光する。ＦＥＤの階調表示は、
上述したエミッタ電圧パルスをＰＷＭ（パルス幅変調）
パルスとして、そのパルス幅を制御することにより可能
となる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＦＥＤ
において、上述したエミッタ電圧パルスのパルス幅制御
による階調表示は、１６階調程度までは比較的容易であ
るが、更に多階調表示を行うことは難しい。例えば、６
４０×４８０画素をフレーム周波数６０Ｈｚで表示する
場合に、エミッタ電圧パルスのパルス幅制御で２５６階
調を実現しようとすると、エミッタ電圧パルスとして、
１／（６０×４８０×２５６）＝１３５［nsec］の単位
パルス幅が必要となる。このとき立上り及び立下がり時
間は、パルス幅の１／１０として１３．５［nsec］とな
る。エミッタ線ドライバの出力段に通常のＭＯＳトラン
ジスタを用いて、−２５Ｖという高電圧パルスをこれだ
け高速にスイッチングする事は困難であり、消費電力も
極めて大きなものとなる。
において、上述したエミッタ電圧パルスのパルス幅制御
による階調表示は、１６階調程度までは比較的容易であ
るが、更に多階調表示を行うことは難しい。例えば、６
４０×４８０画素をフレーム周波数６０Ｈｚで表示する
場合に、エミッタ電圧パルスのパルス幅制御で２５６階
調を実現しようとすると、エミッタ電圧パルスとして、
１／（６０×４８０×２５６）＝１３５［nsec］の単位
パルス幅が必要となる。このとき立上り及び立下がり時
間は、パルス幅の１／１０として１３．５［nsec］とな
る。エミッタ線ドライバの出力段に通常のＭＯＳトラン
ジスタを用いて、−２５Ｖという高電圧パルスをこれだ
け高速にスイッチングする事は困難であり、消費電力も
極めて大きなものとなる。
【０００６】パルス幅制御に代わって、エミッタ電圧パ
ルスをＰＡＭ（パルス振幅変調）パルスとして、ゲート
・エミッタ間電圧を可変制御して階調表示を行うことも
考えられるが、これも２５６階調を得るには現実的でな
い。電界放出型エミッタは、ゲート・エミッタ間電圧と
エミッション電流の関係が、約３０Ｖで急峻に電流が立
ち上がる非線形特性（ダイオード特性）を示すため、エ
ミッション電流を２５６分割するべくゲート・エミッタ
間電圧を微小且つ不等間隔で２５６分割することは、回
路的に非常に難しいからである。
ルスをＰＡＭ（パルス振幅変調）パルスとして、ゲート
・エミッタ間電圧を可変制御して階調表示を行うことも
考えられるが、これも２５６階調を得るには現実的でな
い。電界放出型エミッタは、ゲート・エミッタ間電圧と
エミッション電流の関係が、約３０Ｖで急峻に電流が立
ち上がる非線形特性（ダイオード特性）を示すため、エ
ミッション電流を２５６分割するべくゲート・エミッタ
間電圧を微小且つ不等間隔で２５６分割することは、回
路的に非常に難しいからである。
【０００７】この発明は、上記事情を考慮してなされた
もので、比較的容易に多階調表示を実現できるようにし
た電界放出型ディスプレイ装置を提供することを目的と
している。
もので、比較的容易に多階調表示を実現できるようにし
た電界放出型ディスプレイ装置を提供することを目的と
している。
【０００８】
【課題を解決するための手段】この発明に係る電界放出
型ディスプレイ装置は、ゲート電極により駆動される電
界放出型エミッタを持つ複数の画素が行列配置され、行
方向の画素を共通駆動する複数本のゲート配線と列方向
の電界放出エミッタを共通駆動する複数本のエミッタ配
線とが形成された表示基板及び、この表示基板に対向配
置されてアノード電極と蛍光体膜が形成された対向基板
を有するディスプレイ装置本体と、前記複数本のゲート
配線に順次ゲート電圧パルスを供給するゲート駆動手段
と、前記複数本のエミッタ配線に前記ゲート電圧パルス
と同期して前記ゲート電圧パルスと共に各画素のエミッ
タ放出電流値を決定するエミッタ電圧パルスを供給する
エミッタ駆動手段とを備え、前記エミッタ駆動手段は、
前記エミッタ電圧パルスとして、Ｍ階調（Ｍは任意の整
数）に対応するパルス幅制御とＮ階調（Ｎは任意の整
数）に対応するパルス振幅制御とで定義されるＭ×Ｎ階
調の情報を含ませたパルス波形を発生する、各エミッタ
線毎に設けられたエミッタ電圧パルス発生手段を有する
ことを特徴としている。
型ディスプレイ装置は、ゲート電極により駆動される電
界放出型エミッタを持つ複数の画素が行列配置され、行
方向の画素を共通駆動する複数本のゲート配線と列方向
の電界放出エミッタを共通駆動する複数本のエミッタ配
線とが形成された表示基板及び、この表示基板に対向配
置されてアノード電極と蛍光体膜が形成された対向基板
を有するディスプレイ装置本体と、前記複数本のゲート
配線に順次ゲート電圧パルスを供給するゲート駆動手段
と、前記複数本のエミッタ配線に前記ゲート電圧パルス
と同期して前記ゲート電圧パルスと共に各画素のエミッ
タ放出電流値を決定するエミッタ電圧パルスを供給する
エミッタ駆動手段とを備え、前記エミッタ駆動手段は、
前記エミッタ電圧パルスとして、Ｍ階調（Ｍは任意の整
数）に対応するパルス幅制御とＮ階調（Ｎは任意の整
数）に対応するパルス振幅制御とで定義されるＭ×Ｎ階
調の情報を含ませたパルス波形を発生する、各エミッタ
線毎に設けられたエミッタ電圧パルス発生手段を有する
ことを特徴としている。
【０００９】この発明において例えば、前記ディスプレ
イ装置本体は、各画素がＲ，Ｇ及びＢドットからなるフ
ルカラー画像表示用であって、前記対向基板のアノード
電極上には各画素毎にＲ，Ｇ及びＢドットを構成する蛍
光体膜が形成され、前記表示基板の複数本のエミッタ配
線として、１画素当たりＲ，Ｇ及びＢ用の３本ずつのエ
ミッタ配線を有するものとする。
イ装置本体は、各画素がＲ，Ｇ及びＢドットからなるフ
ルカラー画像表示用であって、前記対向基板のアノード
電極上には各画素毎にＲ，Ｇ及びＢドットを構成する蛍
光体膜が形成され、前記表示基板の複数本のエミッタ配
線として、１画素当たりＲ，Ｇ及びＢ用の３本ずつのエ
ミッタ配線を有するものとする。
【００１０】またこの発明において、前記エミッタ電圧
パルス発生手段は、例えば、ｎビットで表される階調デ
ータの下位ｍビットで基準振幅値の１／２mずつ振幅値
が制御されて、基準パルス幅のパルス電圧を発生するＰ
ＡＭパルス生成手段と、前記階調データの上位（ｎ−
ｍ）ビットで前記基準パルス幅の２(n-m)倍の範囲でパ
ルス幅が制御されて、前記基準振幅値のパルス電圧を発
生するＰＷＭパルス生成手段と、これらのＰＡＭパルス
生成手段とＰＷＭパルス生成手段の出力パルス電圧を時
間軸方向に合成したパルス電圧を発生する合成手段とを
有するものとする。
パルス発生手段は、例えば、ｎビットで表される階調デ
ータの下位ｍビットで基準振幅値の１／２mずつ振幅値
が制御されて、基準パルス幅のパルス電圧を発生するＰ
ＡＭパルス生成手段と、前記階調データの上位（ｎ−
ｍ）ビットで前記基準パルス幅の２(n-m)倍の範囲でパ
ルス幅が制御されて、前記基準振幅値のパルス電圧を発
生するＰＷＭパルス生成手段と、これらのＰＡＭパルス
生成手段とＰＷＭパルス生成手段の出力パルス電圧を時
間軸方向に合成したパルス電圧を発生する合成手段とを
有するものとする。
【００１１】この発明によるＦＥＤ装置では、エミッタ
電圧パルスとして、パルス幅制御によるＭ階調とパルス
振幅制御によるＮ階調とを組み合わせて、Ｍ×Ｎ階調の
情報を含むようにしたパルス波形を用いることにより、
パルス幅制御のみ或いはパルス振幅制御のみでは難しい
多階調表示制御が比較的簡単に実現でき、例えばＭ＝１
６，Ｎ＝１６として２５６階調表示を行うことも容易で
ある。上述のようなパルス幅とパルス振幅に階調情報を
含むパルス電圧は、例えばＰＡＭパルス生成手段とＰＷ
Ｍパルス生成手段を組み合わせることにより作ることが
できる。即ち、階調データをｎビットとして、ＰＡＭパ
ルス生成手段では、下位Ｍビットで基準振幅値の１／２
mずつ振幅値を制御した、基準パルス幅のパルス電圧を
発生する。ＰＷＭパルス生成手段では、上位（ｎ−ｍ）
ビットで基準パルス幅の２(n-m)倍の範囲でパルス幅を
制御した基準振幅値のパルス電圧を発生する。これらの
パルス電圧をその時間軸方向に合成することにより、ｎ
ビットの階調データを含む、一般的に階段状となるパル
ス電圧を得ることができる。２５６階調の場合であれ
ば、ｎ＝８，ｍ＝４として、１６階調のパルス振幅と１
６階調のパルス幅を組み合わせた階段状パルス電圧とな
る。
電圧パルスとして、パルス幅制御によるＭ階調とパルス
振幅制御によるＮ階調とを組み合わせて、Ｍ×Ｎ階調の
情報を含むようにしたパルス波形を用いることにより、
パルス幅制御のみ或いはパルス振幅制御のみでは難しい
多階調表示制御が比較的簡単に実現でき、例えばＭ＝１
６，Ｎ＝１６として２５６階調表示を行うことも容易で
ある。上述のようなパルス幅とパルス振幅に階調情報を
含むパルス電圧は、例えばＰＡＭパルス生成手段とＰＷ
Ｍパルス生成手段を組み合わせることにより作ることが
できる。即ち、階調データをｎビットとして、ＰＡＭパ
ルス生成手段では、下位Ｍビットで基準振幅値の１／２
mずつ振幅値を制御した、基準パルス幅のパルス電圧を
発生する。ＰＷＭパルス生成手段では、上位（ｎ−ｍ）
ビットで基準パルス幅の２(n-m)倍の範囲でパルス幅を
制御した基準振幅値のパルス電圧を発生する。これらの
パルス電圧をその時間軸方向に合成することにより、ｎ
ビットの階調データを含む、一般的に階段状となるパル
ス電圧を得ることができる。２５６階調の場合であれ
ば、ｎ＝８，ｍ＝４として、１６階調のパルス振幅と１
６階調のパルス幅を組み合わせた階段状パルス電圧とな
る。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、一実施例によるＦＥＤ装
置の全体構成を示し、図２（ａ）はそのＦＥＤ本体１の
表示基板１０側の４画素分のレイアウトを示し、同図
（ｂ）は（ａ）のＡ−Ａ′位置でのＦＥＤ本体１の断面
構造を示している。
の実施例を説明する。図１は、一実施例によるＦＥＤ装
置の全体構成を示し、図２（ａ）はそのＦＥＤ本体１の
表示基板１０側の４画素分のレイアウトを示し、同図
（ｂ）は（ａ）のＡ−Ａ′位置でのＦＥＤ本体１の断面
構造を示している。
【００１３】ＦＥＤ本体１は、図２（ｂ）に示すように
表示基板１０とこれに対向配置された対向基板２０とか
ら構成される。表示基板１０は例えば、シリコン基板１
１を用いて構成されて、図１に示すように複数の画素Ｐ
ij（ｉ＝１〜ｐ，ｊ＝１〜ｑ）が行列配置される。各画
素Ｐijは、Ｒ，Ｇ，Ｂドットにより構成され、各ドット
領域に先鋭な先端を持つ電界放出型エミッタ（以下、単
にエミッタと称する）１２が、例えば４個ずつ形成され
る。図２（ｂ）では、便宜上各ドットに一つのエミッタ
１２しか示していない。
表示基板１０とこれに対向配置された対向基板２０とか
ら構成される。表示基板１０は例えば、シリコン基板１
１を用いて構成されて、図１に示すように複数の画素Ｐ
ij（ｉ＝１〜ｐ，ｊ＝１〜ｑ）が行列配置される。各画
素Ｐijは、Ｒ，Ｇ，Ｂドットにより構成され、各ドット
領域に先鋭な先端を持つ電界放出型エミッタ（以下、単
にエミッタと称する）１２が、例えば４個ずつ形成され
る。図２（ｂ）では、便宜上各ドットに一つのエミッタ
１２しか示していない。
【００１４】列方向のエミッタ１２を共通駆動するエミ
ッタ配線１３（１３1R，１３1G，１３1B，…）は、絶縁
膜１５により互いに分離されて、１画素につきそれぞれ
Ｒ，Ｇ，Ｂ用の３本ずつ配設されて、外部にエミッタ端
子Ｅ（Ｅ1R，Ｅ1G，Ｅ1B，…）として取り出される。行
方向の各エミッタ１２を共通駆動するゲート配線（電
極）１４（１４1 ，１４2 ，…）は、基板１１上に絶縁
膜１６を介して形成されて、各エミッタ１２が露出する
孔が加工されている。各ゲート配線１４は、外部にゲー
ト端子Ｇ（Ｇ１，Ｇ２，…）として取り出される。
ッタ配線１３（１３1R，１３1G，１３1B，…）は、絶縁
膜１５により互いに分離されて、１画素につきそれぞれ
Ｒ，Ｇ，Ｂ用の３本ずつ配設されて、外部にエミッタ端
子Ｅ（Ｅ1R，Ｅ1G，Ｅ1B，…）として取り出される。行
方向の各エミッタ１２を共通駆動するゲート配線（電
極）１４（１４1 ，１４2 ，…）は、基板１１上に絶縁
膜１６を介して形成されて、各エミッタ１２が露出する
孔が加工されている。各ゲート配線１４は、外部にゲー
ト端子Ｇ（Ｇ１，Ｇ２，…）として取り出される。
【００１５】対向基板２０は、ガラス等の透明基板２１
を用いて作られ、その表面にはＩＴＯ等の透明導電膜に
よるアノード電極２２が形成され、アノード電極２２上
には、各画素ＰijのＲ，Ｇ，Ｂドットに対応してそれぞ
れＲ，Ｇ，Ｂ用の蛍光体膜２３（２３R ，２３G ，２３
B ）が形成されている。表示基板１０と対向基板２０の
間は、図示しないが、低融点ガラス等の封止材により真
空封止される。この場合好ましくは、ＦＥＤ本体１の内
部にはバリウム合金或いはジルコニウム合金等のゲッタ
ー材が封入される。
を用いて作られ、その表面にはＩＴＯ等の透明導電膜に
よるアノード電極２２が形成され、アノード電極２２上
には、各画素ＰijのＲ，Ｇ，Ｂドットに対応してそれぞ
れＲ，Ｇ，Ｂ用の蛍光体膜２３（２３R ，２３G ，２３
B ）が形成されている。表示基板１０と対向基板２０の
間は、図示しないが、低融点ガラス等の封止材により真
空封止される。この場合好ましくは、ＦＥＤ本体１の内
部にはバリウム合金或いはジルコニウム合金等のゲッタ
ー材が封入される。
【００１６】この様に構成されたＦＥＤ本体１の駆動回
路として、図１に示すように、ゲート端子Ｇに順次ゲー
ト電圧パルスを供給するゲート駆動回路２と、このゲー
ト駆動回路２と同期してエミッタ端子Ｅに画像データに
対応するエミッタ電圧パルスを供給するエミッタ駆動回
路３とが設けられる。これらのゲート駆動回路２及びエ
ミッタ駆動回路３の同期制御を行うのが、コントローラ
４である。通常、線順次による画像表示を行う場合、エ
ミッタ駆動回路３には１ラインずつの画像データが順次
送り込まれ、ｑ×３本のエミッタ端子Ｅには１ラインを
構成する画像データが同時に与えられ、ゲート駆動回路
２によって一つのゲート端子Ｇが選択駆動されて１ライ
ンの画像表示がなされ、以下順次、１ラインずつの画像
データに対してゲート端子Ｇが選択駆動される。
路として、図１に示すように、ゲート端子Ｇに順次ゲー
ト電圧パルスを供給するゲート駆動回路２と、このゲー
ト駆動回路２と同期してエミッタ端子Ｅに画像データに
対応するエミッタ電圧パルスを供給するエミッタ駆動回
路３とが設けられる。これらのゲート駆動回路２及びエ
ミッタ駆動回路３の同期制御を行うのが、コントローラ
４である。通常、線順次による画像表示を行う場合、エ
ミッタ駆動回路３には１ラインずつの画像データが順次
送り込まれ、ｑ×３本のエミッタ端子Ｅには１ラインを
構成する画像データが同時に与えられ、ゲート駆動回路
２によって一つのゲート端子Ｇが選択駆動されて１ライ
ンの画像表示がなされ、以下順次、１ラインずつの画像
データに対してゲート端子Ｇが選択駆動される。
【００１７】図３は、ゲート端子Ｇ及びエミッタ端子Ｅ
の動作電圧波形を示している。ゲート端子Ｇには図示の
ように、順次パルス幅τの正のゲート電圧パルスが与え
られ、そのパルス幅τが１ラインの表示時間となり、こ
の時間内でＲ，Ｇ，Ｂのエミッタ端子Ｅには、階調デー
タにより変調された負のエミッタ電圧パルスが与えられ
る。この実施例の場合、エミッタ電圧パルスは、任意の
整数をＭ，Ｎとして、Ｍ階調に対応するパルス幅制御と
Ｎ階調に対応するパルス振幅制御とを組み合わせて、時
間軸に沿った電圧の幅と電圧値（振幅）とで定義される
Ｍ×Ｎ階調の情報を含ませたパルス波形となっている。
言い換えればこのパルス波形は、図４に示すように、斜
線を施した単位パルスを振幅方向にＭ個の範囲、パルス
幅方向にＮ個の範囲で、階調の度合いに応じて積み重ね
た形で、一般的には実線で示すような階段波形として作
られる。
の動作電圧波形を示している。ゲート端子Ｇには図示の
ように、順次パルス幅τの正のゲート電圧パルスが与え
られ、そのパルス幅τが１ラインの表示時間となり、こ
の時間内でＲ，Ｇ，Ｂのエミッタ端子Ｅには、階調デー
タにより変調された負のエミッタ電圧パルスが与えられ
る。この実施例の場合、エミッタ電圧パルスは、任意の
整数をＭ，Ｎとして、Ｍ階調に対応するパルス幅制御と
Ｎ階調に対応するパルス振幅制御とを組み合わせて、時
間軸に沿った電圧の幅と電圧値（振幅）とで定義される
Ｍ×Ｎ階調の情報を含ませたパルス波形となっている。
言い換えればこのパルス波形は、図４に示すように、斜
線を施した単位パルスを振幅方向にＭ個の範囲、パルス
幅方向にＮ個の範囲で、階調の度合いに応じて積み重ね
た形で、一般的には実線で示すような階段波形として作
られる。
【００１８】図５は、エミッタ駆動回路３内で、階調デ
ータによって上述のようなエミッタ電圧パルスを発生す
る一つのパルス発生回路３０の具体例を示している。こ
のパルス発生回路３０は、階調データをｎビット（２n
階調）として、その下位ｍビットのデータから基準パル
ス幅を持ち振幅値が基準振幅値の１／２mずつ制御され
るＰＡＭパルスを生成する回路部と、上位（ｎ−ｍ）ビ
ットをデコードして基準パルス幅の２(n-m)倍の範囲で
パルス幅が制御されたＰＷＭパルスを生成する回路部と
から構成される。ＰＡＭパルスを生成する回路部は、Ｄ
／Ａコンバータ３１と、その出力に応じた振幅値を持つ
基準パルス幅のＰＡＭパルスを生成するＰＡＭ回路３
３、及び得られたＰＡＭパルスの振幅値を、線形のエミ
ッタ電流が得られるように対数変換するｌｏｇアンプ３
４とから構成される。また、上位（ｎ−ｍ）ビットによ
りＰＷＭパルスを生成する回路部は、ＰＷＭデコーダ３
２により構成される。ｌｏｇアンプ３４の出力とＰＷＭ
デコーダ３２の出力を時間軸方向に合成して階段波状の
エミッタ電圧パルスを得るために、アナログ加算器３５
が設けられている。このパルス発生回路３０は、Ｒ，
Ｇ，Ｂの各エミッタ端子Ｅ毎に設けられる。
ータによって上述のようなエミッタ電圧パルスを発生す
る一つのパルス発生回路３０の具体例を示している。こ
のパルス発生回路３０は、階調データをｎビット（２n
階調）として、その下位ｍビットのデータから基準パル
ス幅を持ち振幅値が基準振幅値の１／２mずつ制御され
るＰＡＭパルスを生成する回路部と、上位（ｎ−ｍ）ビ
ットをデコードして基準パルス幅の２(n-m)倍の範囲で
パルス幅が制御されたＰＷＭパルスを生成する回路部と
から構成される。ＰＡＭパルスを生成する回路部は、Ｄ
／Ａコンバータ３１と、その出力に応じた振幅値を持つ
基準パルス幅のＰＡＭパルスを生成するＰＡＭ回路３
３、及び得られたＰＡＭパルスの振幅値を、線形のエミ
ッタ電流が得られるように対数変換するｌｏｇアンプ３
４とから構成される。また、上位（ｎ−ｍ）ビットによ
りＰＷＭパルスを生成する回路部は、ＰＷＭデコーダ３
２により構成される。ｌｏｇアンプ３４の出力とＰＷＭ
デコーダ３２の出力を時間軸方向に合成して階段波状の
エミッタ電圧パルスを得るために、アナログ加算器３５
が設けられている。このパルス発生回路３０は、Ｒ，
Ｇ，Ｂの各エミッタ端子Ｅ毎に設けられる。
【００１９】具体的に、ｎ＝８（即ち、２５６階調）、
ｍ＝４とした場合の、ＰＡＭ回路３３の出力とＰＷＭデ
コーダ３２の出力の波形を図６に示す。ＰＡＭ回路３３
の出力は、階調データの下位４ビットＡ０〜Ａ３に応じ
て、基準振幅値Ｐ０の１／１６のステップで振幅値が制
御された基準パルス幅Ｗ０のパルスとなる。ＰＷＭデコ
ーダ３２の出力は、階調データの上位４ビットＡ４〜Ａ
７に応じて、パルス幅が基準パルス幅が０〜１５Ｗ０の
範囲で１６段階にパルス幅制御された基準振幅値Ｐ０の
パルスとなる。これらのパルスを時間軸方向に合成する
ことにより、１６×１６＝２５６個の異なる振幅と幅と
で定義されるエミッタ電圧パルスが得られることが分か
る。
ｍ＝４とした場合の、ＰＡＭ回路３３の出力とＰＷＭデ
コーダ３２の出力の波形を図６に示す。ＰＡＭ回路３３
の出力は、階調データの下位４ビットＡ０〜Ａ３に応じ
て、基準振幅値Ｐ０の１／１６のステップで振幅値が制
御された基準パルス幅Ｗ０のパルスとなる。ＰＷＭデコ
ーダ３２の出力は、階調データの上位４ビットＡ４〜Ａ
７に応じて、パルス幅が基準パルス幅が０〜１５Ｗ０の
範囲で１６段階にパルス幅制御された基準振幅値Ｐ０の
パルスとなる。これらのパルスを時間軸方向に合成する
ことにより、１６×１６＝２５６個の異なる振幅と幅と
で定義されるエミッタ電圧パルスが得られることが分か
る。
【００２０】上述の基準パルス幅Ｗ０は、得られる電圧
パルスの最大パルス幅１５×Ｗ０が、図３に示すゲート
電圧パルスの幅τに相当するように選択される。また、
基準振幅値Ｐ０〜最小振幅値Ｐ０／１６は、耐圧限界内
でエミッション電流が得られる電圧範囲内で分割設定さ
れる。
パルスの最大パルス幅１５×Ｗ０が、図３に示すゲート
電圧パルスの幅τに相当するように選択される。また、
基準振幅値Ｐ０〜最小振幅値Ｐ０／１６は、耐圧限界内
でエミッション電流が得られる電圧範囲内で分割設定さ
れる。
【００２１】ＰＡＭ回路３３から得られるＰＡＭパルス
は、振幅がリニアに変化している。しかし、エミッショ
ン電流はゲート・エミッタ間電圧には比例せず、図７に
示すように指数関数的な特性となる。この様なエミッシ
ョン電流−電圧特性から、エミッション電流がＩ1 ，Ｉ
2 ，…，１16のように等分割されるようなゲート・エミ
ッタ間電圧Ｖ1 ，Ｖ2 ，…，Ｖ16が得られるように、エ
ミッタ電圧パルスの振幅制御を行うこと、言い換えれ
ば、図６に示すＰＡＭ回路出力の振幅ステップが不等間
隔となるように、振幅制御を行うことが必要になる。こ
の振幅制御を行うのが、ｌｏｇアンプ３４である。即ち
ＰＡＭパルスをこのｌｏｇアンプ３４を通しておくこと
により、エミッション電流の指数関数特性が補正され
て、電流（＝輝度）が入力電圧に比例するという線形特
性を得ることができる。
は、振幅がリニアに変化している。しかし、エミッショ
ン電流はゲート・エミッタ間電圧には比例せず、図７に
示すように指数関数的な特性となる。この様なエミッシ
ョン電流−電圧特性から、エミッション電流がＩ1 ，Ｉ
2 ，…，１16のように等分割されるようなゲート・エミ
ッタ間電圧Ｖ1 ，Ｖ2 ，…，Ｖ16が得られるように、エ
ミッタ電圧パルスの振幅制御を行うこと、言い換えれ
ば、図６に示すＰＡＭ回路出力の振幅ステップが不等間
隔となるように、振幅制御を行うことが必要になる。こ
の振幅制御を行うのが、ｌｏｇアンプ３４である。即ち
ＰＡＭパルスをこのｌｏｇアンプ３４を通しておくこと
により、エミッション電流の指数関数特性が補正され
て、電流（＝輝度）が入力電圧に比例するという線形特
性を得ることができる。
【００２２】ｌｏｇアンプ３４を通したＰＡＭパルスを
用いることにより出力電流がリニアになる理由を具体的
に説明すると、つぎの通りである。通常、ＦＥＤのゲー
トにはこれだけでは電子放出がないゲート電圧Ｖｇが走
査電圧として与えられ、これにエミッタ電圧Ｖｅが与え
られて、ゲート・エミッタ間電圧Ｖｇｅは、下記数１と
なる。
用いることにより出力電流がリニアになる理由を具体的
に説明すると、つぎの通りである。通常、ＦＥＤのゲー
トにはこれだけでは電子放出がないゲート電圧Ｖｇが走
査電圧として与えられ、これにエミッタ電圧Ｖｅが与え
られて、ゲート・エミッタ間電圧Ｖｇｅは、下記数１と
なる。
【００２３】
【数１】Ｖｇｅ＝Ｖｇ＋｜Ｖｅ｜
【００２４】振幅変調をかけない場合、ゲート電圧Ｖｇ
は、エミッタ電圧Ｖｅの最大値をＶｅmax として、Ｖｇ
＝｜Ｖｅmax ｜とするのが普通である。このときエミッ
ション電流Ｉは、次の指数関数で表される。
は、エミッタ電圧Ｖｅの最大値をＶｅmax として、Ｖｇ
＝｜Ｖｅmax ｜とするのが普通である。このときエミッ
ション電流Ｉは、次の指数関数で表される。
【００２５】
【数２】 Ｉ＝Ｉ０・ｅｘｐ［ｋ１（｜Ｖｅmax ｜＋｜Ｖｅ｜）］
【００２６】図５のＰＡＭ回路３３から出力される階調
用のＰＡＭパルスの電圧Ｖｄをｌｏｇアンプ３４を通す
と、得られるエミッタ電圧は、下記数３となる。
用のＰＡＭパルスの電圧Ｖｄをｌｏｇアンプ３４を通す
と、得られるエミッタ電圧は、下記数３となる。
【００２７】
【数３】 ｜Ｖｅmax ｜＋｜Ｖｅ｜＝ｋ２・ｌｏｇ（Ｖｄ）
【００２８】数３を数２に代入すれば、下記数４とな
る。
る。
【００２９】
【数４】Ｉ＝Ｉ０・ｅｘｐ（ｋ１・ｋ２・ｌｏｇ（Ｖ
ｄ））＝Ｉ０・ｋ１・ｋ２・Ｖｄ
ｄ））＝Ｉ０・ｋ１・ｋ２・Ｖｄ
【００３０】数４から明らかなように、ｌｏｇアンプ３
４を通しておくことにより、輝度を入力電圧Ｖｄに比例
させることができることになる。
４を通しておくことにより、輝度を入力電圧Ｖｄに比例
させることができることになる。
【００３１】図７は、図５の各部の出力波形例を示して
いる。ＰＷＭデコーダ３２には１６Ｗ０の周期内でパル
ス幅０〜１５Ｗ０のいずれかのＰＷＭパルスが得られ、
ｌｏｇアンプ３４には、前述のように振幅値が不等間隔
に変換されたＰＡＭパルスが得られ、加算器３５にはこ
れらを合成したパルスが得られる。加算器３５の出力
は、時間軸に沿って基本パルス幅Ｗ０の単位で変化す
る。例えば、６４０×４８０画素をフレーム周波数６０
Ｈｚで表示する場合、基本パルス幅Ｗ０は、１／（６０
×４８０×１６）＝２．１７［μｓｅｃ］となる。立上
り及び立下がり時間は、パルス幅の１／１０とすると、
２１７［ｎｓｅｃ］となり、容易にスイッチングするこ
とが可能となる。また、パルス振幅もＰＡＭ制御を行っ
ているので、２５Ｖの単位で変化しないので、消費電力
も低減される。
いる。ＰＷＭデコーダ３２には１６Ｗ０の周期内でパル
ス幅０〜１５Ｗ０のいずれかのＰＷＭパルスが得られ、
ｌｏｇアンプ３４には、前述のように振幅値が不等間隔
に変換されたＰＡＭパルスが得られ、加算器３５にはこ
れらを合成したパルスが得られる。加算器３５の出力
は、時間軸に沿って基本パルス幅Ｗ０の単位で変化す
る。例えば、６４０×４８０画素をフレーム周波数６０
Ｈｚで表示する場合、基本パルス幅Ｗ０は、１／（６０
×４８０×１６）＝２．１７［μｓｅｃ］となる。立上
り及び立下がり時間は、パルス幅の１／１０とすると、
２１７［ｎｓｅｃ］となり、容易にスイッチングするこ
とが可能となる。また、パルス振幅もＰＡＭ制御を行っ
ているので、２５Ｖの単位で変化しないので、消費電力
も低減される。
【００３２】参考までに図９は、試作したＦＥＤにおい
て、ゲート・エミッタ間に直流電圧を印加し、アノード
電圧を０Ｖとしてエミッション電流を測定したデータを
示している。具体的には、２４×１６画素マトリクスの
ＦＥＤ上の３８４点の電流−電圧特性を全て測定した平
均特性である。ＦＥＤの表示部面積は４．８mm×９．６
mmであり、蛍光体はＲＧＢの３色を塗布してあり、低融
点ガラスで封止してある。エミッタ材料は、ＴｉＮであ
る。
て、ゲート・エミッタ間に直流電圧を印加し、アノード
電圧を０Ｖとしてエミッション電流を測定したデータを
示している。具体的には、２４×１６画素マトリクスの
ＦＥＤ上の３８４点の電流−電圧特性を全て測定した平
均特性である。ＦＥＤの表示部面積は４．８mm×９．６
mmであり、蛍光体はＲＧＢの３色を塗布してあり、低融
点ガラスで封止してある。エミッタ材料は、ＴｉＮであ
る。
【００３３】この実施例によると、階調制御をエミッタ
電圧パルスのパルス幅と振幅の組み合わせにより行うこ
とにより、パルス幅のみの制御或いは振幅のみの制御で
は実現できなかった２５６階調といった多階調制御が可
能となる。即ち、Ｒ，Ｇ，Ｂそれぞれ２５６階調とした
フルカラー表示で、２５６×２５６×２５６＝１，６７
７，２１６色の表示制御が可能となる。
電圧パルスのパルス幅と振幅の組み合わせにより行うこ
とにより、パルス幅のみの制御或いは振幅のみの制御で
は実現できなかった２５６階調といった多階調制御が可
能となる。即ち、Ｒ，Ｇ，Ｂそれぞれ２５６階調とした
フルカラー表示で、２５６×２５６×２５６＝１，６７
７，２１６色の表示制御が可能となる。
【００３４】
【発明の効果】以上述べたようにこの発明によれば、パ
ルス幅制御とパルス振幅制御との組み合わせにより階調
表示を行うようにしたエミッタ電圧パルスを発生する手
段を備えて多階調表示を容易に実現できるようにしたＦ
ＥＤ装置を得ることができる。
ルス幅制御とパルス振幅制御との組み合わせにより階調
表示を行うようにしたエミッタ電圧パルスを発生する手
段を備えて多階調表示を容易に実現できるようにしたＦ
ＥＤ装置を得ることができる。
【図１】 この発明の一実施例に係るＦＥＤの全体構成
を示す図である。
を示す図である。
【図２】 同実施例のＦＥＤ装置本体の表示基板側レイ
アウトと断面図である。
アウトと断面図である。
【図３】 同実施例のＦＥＤ装置の動作波形を示す図で
ある。
ある。
【図４】 同実施例のエミッタ電圧パルスの構成原理を
示す図である。
示す図である。
【図５】 同実施例のエミッタ電圧パルス発生回路の構
成例を示す図である。
成例を示す図である。
【図６】 同エミッタ電圧パルス発生回路の各部の出力
波形を示す図である。
波形を示す図である。
【図７】 同エミッタ電圧パルス発生回路の各部の出力
波形を示す図である。
波形を示す図である。
【図８】 同実施例のエミッション電流−電圧特性を示
す図である。
す図である。
【図９】 試作ＦＥＤのエミッション電流特性を示す図
である。
である。
１…ＦＥＤ装置本体、２…ゲート駆動回路、３…エミッ
タ駆動回路、４…コントローラ、１０…表示基板、１２
…電界放出型エミッタ、１３…エミッタ配線、１４…ゲ
ート配線、２０…対向基板、２２…アノード電極、２３
…蛍光体膜、３０…エミッタ電圧パルス発生回路、３１
…Ｄ／Ａコンバータ、３２…ＰＷＭデコーダ、３３…Ｐ
ＡＭ回路、３４…ｌｏｇアンプ、３５…アナログ加算
器。
タ駆動回路、４…コントローラ、１０…表示基板、１２
…電界放出型エミッタ、１３…エミッタ配線、１４…ゲ
ート配線、２０…対向基板、２２…アノード電極、２３
…蛍光体膜、３０…エミッタ電圧パルス発生回路、３１
…Ｄ／Ａコンバータ、３２…ＰＷＭデコーダ、３３…Ｐ
ＡＭ回路、３４…ｌｏｇアンプ、３５…アナログ加算
器。
Claims (4)
- 【請求項１】 ゲート電極により駆動される電界放出型
エミッタを持つ複数の画素が行列配置され、行方向の画
素を共通駆動する複数本のゲート配線と列方向の電界放
出エミッタを共通駆動する複数本のエミッタ配線とが形
成された表示基板、及びこの表示基板に対向配置されて
アノード電極と蛍光体膜が形成された対向基板を有する
ディスプレイ装置本体と、 前記複数本のゲート配線に順次ゲート電圧パルスを供給
するゲート駆動手段と、 前記複数本のエミッタ配線に前記ゲート電圧パルスと同
期して前記ゲート電圧パルスと共に各画素のエミッタ放
出電流値を決定するエミッタ電圧パルスを供給するエミ
ッタ駆動手段とを備え、 前記エミッタ駆動手段は、前記エミッタ電圧パルスとし
て、Ｍ階調（Ｍは任意の整数）に対応するパルス幅制御
とＮ階調（Ｎは任意の整数）に対応するパルス振幅制御
とで定義されるＭ×Ｎ階調の情報を含ませたパルス波形
を発生する、各エミッタ配線毎に設けられたエミッタ電
圧パルス発生手段を有することを特徴とする電界放出型
ディスプレイ装置。 - 【請求項２】 前記ディスプレイ装置本体は、各画素が
Ｒ，Ｇ及びＢドットからなるフルカラー画像表示用であ
って、前記対向基板のアノード電極上には各画素毎に
Ｒ，Ｇ及びＢドットを構成する蛍光体膜が形成され、前
記表示基板の複数本のエミッタ配線として、１画素当た
りＲ，Ｇ及びＢ用の３本ずつのエミッタ配線を有するこ
とを特徴とする請求項１記載の電界放出型ディスプレイ
装置。 - 【請求項３】 前記エミッタ電圧パルス発生手段は、 ｎビットで表される階調データの下位ｍビットで基準振
幅値の１／２mずつ振幅値が制御されて、基準パルス幅
のパルス電圧を発生するＰＡＭパルス生成手段と、 前記階調データの上位（ｎ−ｍ）ビットで前記基準パル
ス幅の２(n-m)倍の範囲でパルス幅が制御されて、前記
基準振幅値のパルス電圧を発生するＰＷＭパルス生成手
段と、 これらのＰＡＭパルス生成手段とＰＷＭパルス生成手段
の出力パルス電圧を時間軸方向に合成したパルス電圧を
発生する合成手段とを有することを特徴とする請求項１
記載の電界放出型ディスプレイ装置。 - 【請求項４】 前記ＰＡＭパルス生成手段は、 前記階調データの下位ｍビットのデータをアナログ値に
変換するＤ／Ａコンバータと、 このＤ／Ａコンバータの出力に応じて基準振幅値の１／
２mずつ振幅値が制御された基準パルス幅のパルス電圧
を発生するＰＡＭ回路と、 このＰＡＭ回路の出力を対数変換するｌｏｇアンプとを
有することを特徴とする請求項３記載の電界放出型ディ
スプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16297097A JPH1115430A (ja) | 1997-06-19 | 1997-06-19 | 電界放出型ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16297097A JPH1115430A (ja) | 1997-06-19 | 1997-06-19 | 電界放出型ディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1115430A true JPH1115430A (ja) | 1999-01-22 |
Family
ID=15764746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16297097A Pending JPH1115430A (ja) | 1997-06-19 | 1997-06-19 | 電界放出型ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1115430A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001109421A (ja) * | 1999-10-04 | 2001-04-20 | Matsushita Electric Ind Co Ltd | 表示パネルの階調駆動方法および駆動装置 |
| KR20010039315A (ko) * | 1999-10-29 | 2001-05-15 | 김영남 | 전계 방출 표시 장치 |
| JP2005534991A (ja) * | 2002-08-06 | 2005-11-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 低輝度を均一に表示するためのエレクトロルミネセントディスプレイ装置 |
| US6995516B2 (en) | 2001-06-15 | 2006-02-07 | Canon Kabushiki Kaisha | Drive circuit, display device, and driving method |
| US7079123B2 (en) | 2002-06-26 | 2006-07-18 | Canon Kabushiki Kaisha | Driving apparatus, driver circuit, and image display apparatus |
| US7126597B2 (en) | 2001-07-31 | 2006-10-24 | Canon Kabushiki Kaisha | Scanning circuit and image display device |
| US7227519B1 (en) | 1999-10-04 | 2007-06-05 | Matsushita Electric Industrial Co., Ltd. | Method of driving display panel, luminance correction device for display panel, and driving device for display panel |
| CN100466037C (zh) * | 2005-06-24 | 2009-03-04 | 夏普株式会社 | 驱动电路 |
| US7851128B2 (en) | 2002-05-17 | 2010-12-14 | Hitachi Chemical Dupont Microsystems Ltd. | Photosensitive polymer composition, method of forming relief patterns, and electronic equipment |
| US7986094B2 (en) | 1999-10-26 | 2011-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device with active matrix EL display |
-
1997
- 1997-06-19 JP JP16297097A patent/JPH1115430A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001109421A (ja) * | 1999-10-04 | 2001-04-20 | Matsushita Electric Ind Co Ltd | 表示パネルの階調駆動方法および駆動装置 |
| US7227519B1 (en) | 1999-10-04 | 2007-06-05 | Matsushita Electric Industrial Co., Ltd. | Method of driving display panel, luminance correction device for display panel, and driving device for display panel |
| US9391132B2 (en) | 1999-10-26 | 2016-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US8933624B2 (en) | 1999-10-26 | 2015-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US7986094B2 (en) | 1999-10-26 | 2011-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device with active matrix EL display |
| KR20010039315A (ko) * | 1999-10-29 | 2001-05-15 | 김영남 | 전계 방출 표시 장치 |
| US6995516B2 (en) | 2001-06-15 | 2006-02-07 | Canon Kabushiki Kaisha | Drive circuit, display device, and driving method |
| US7573472B2 (en) | 2001-06-15 | 2009-08-11 | Canon Kabushiki Kaisha | Drive circuit, display device, and driving method |
| US7126597B2 (en) | 2001-07-31 | 2006-10-24 | Canon Kabushiki Kaisha | Scanning circuit and image display device |
| US7746338B2 (en) | 2001-07-31 | 2010-06-29 | Canon Kabushiki Kaisha | Scanning circuit and image display device |
| US7851128B2 (en) | 2002-05-17 | 2010-12-14 | Hitachi Chemical Dupont Microsystems Ltd. | Photosensitive polymer composition, method of forming relief patterns, and electronic equipment |
| US7079123B2 (en) | 2002-06-26 | 2006-07-18 | Canon Kabushiki Kaisha | Driving apparatus, driver circuit, and image display apparatus |
| US7463254B2 (en) | 2002-06-26 | 2008-12-09 | Canon Kabushiki Kaisha | Driving apparatus, driver circuit, and image display apparatus |
| JP2005534991A (ja) * | 2002-08-06 | 2005-11-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 低輝度を均一に表示するためのエレクトロルミネセントディスプレイ装置 |
| CN100466037C (zh) * | 2005-06-24 | 2009-03-04 | 夏普株式会社 | 驱动电路 |
| US8077189B2 (en) | 2005-06-24 | 2011-12-13 | Sharp Kabushiki Kaisha | Drive circuit |
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