JP3645390B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3645390B2 JP3645390B2 JP00647797A JP647797A JP3645390B2 JP 3645390 B2 JP3645390 B2 JP 3645390B2 JP 00647797 A JP00647797 A JP 00647797A JP 647797 A JP647797 A JP 647797A JP 3645390 B2 JP3645390 B2 JP 3645390B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- semiconductor device
- semiconductor
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、歪みの入った半導体層に素子を形成した半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、1チップ上に集積化して形成した大規模集積回路(LSI)が多用されている。このため、機器全体の性能は、LSI単体の性能と大きく結び付いている。
【0003】
LSI単体の性能向上、例えば、Si系MOSデバイス等で構成されるLSI単体の性能向上においては、高速かつ低消費電力を特徴とするMOSFETの実現が不可欠である。このため、例えば、電流駆動力等の電気的特性の向上を目的とした研究開発が精力的に行なわれている。
【0004】
電流駆動力を高めるための技術の1つとして、歪みの入ったシリコン層(歪みシリコン層)に素子を形成する技術が知られている。図3に、従来の歪みシリコン層を有する基板の断面図を示す。
【0005】
図中、81はシリコン基板を示しており、このシリコン基板81上には、グレーテッドSiGe混晶層82、緩和SiGe混晶層83、歪みシリコン層84が順次形成されている。
この種の基板では、グレーテッドSiGe混晶層82内に転位欠陥が閉じ込められ、緩和SiGe混晶層83には転位欠陥が入らないとされている。
【0006】
【発明が解決しようとする課題】
しかしながら、実際には、緩和SiGe混晶層83にまで転位欠陥が入り、さらにこの転位欠陥は歪みシリコン層84にまで達してしまう。したがって、この転位欠陥により、歪みシリコン層84の信頼性が低下するため、歪みシリコン層84に素子を形成しても、期待通りの電気的特性を得ることが困難であるという問題があった。
【0007】
さらに、グレーテッドSiGe混晶層82、緩和SiGe混晶層83を形成するためには、高精度のエピタキシャル成長装置およびプロセス技術が必要であるので、歪みシリコン層84を容易に形成することが困難であるという問題があった。
【0008】
上述の如く、歪みシリコン層は、電流駆動力等の素子特性の向上に有効であるが、転位欠陥の発生を招くことなく、容易に形成することが困難であるという問題があった。
【0009】
本発明は上記事情を考慮してなされたもので、その目的とするところは、歪み半導体層を含み、かつ該歪み半導体層をその内部に転位欠陥の発生を招くことなく、容易に形成することができる基板を備えた半導体装置およびその製造方法を提供することにある。
【0010】
【課題を解決するための手段】
[概要]
上記目的を達成するために、本発明に係る半導体装置(請求項1)は、第1の半導体層、絶縁層、第2の半導体層が順次積層されてなる基板を具備してなり、前記第2の半導体層には歪みが入っており、かつ素子が形成され、前記第1の半導体層内に転位欠陥領域が形成されていることを特徴とする。
【0012】
また、本発明に係る他の半導体装置(請求項2)は、上記半導体装置(請求項1)において、前記転位欠陥領域が、前記第1の半導体層と前記絶縁層との界面に形成されていることを特徴とする。
【0013】
また、本発明に係る他の半導体装置(請求項3)は、上記半導体装置(請求項1、請求項2)において、前記第1の半導体層がシリコンを主成分とし、かつ前記転位欠陥領域の転位欠陥の密度が1×1010個/cm2 以上であることを特徴とする。
【0014】
また、本発明に係る他の半導体装置(請求項4)は、上記半導体装置(請求項1〜請求項3)において、前記第2の半導体層の厚さが、前記絶縁層の厚さより小さいことを特徴とする。
【0015】
また、本発明に係る他の半導体装置(請求項5)は、上記半導体装置(請求項1〜請求項3)において、前記第2の半導体層がシリコンを主成分とし、かつ前記歪みが、前記第2の半導体層中における前記シリコンの格子定数が、シリコンの本来の格子定数の1.01倍以上となる引っ張り歪みであることを特徴とする。
【0016】
また、本発明に係る他の半導体装置(請求項6)は、上記半導体装置(請求項1〜請求項3)において、前記第2の半導体層がシリコンを主成分とし、前記絶縁層がSiO2 を主成分とし、かつ前記第2の半導体層の厚さが、前記絶縁層の厚さの1/5以下であることを特徴とする。
【0017】
また、本発明に係る半導体装置の製造方法(請求項7)は、第1の半導体層、絶縁層、第2の半導体層が順次積層されてなる基板を用意し、前記第1の半導体層にイオンを注入する工程と、熱処理により、前記イオンに基づいた転位欠陥領域を前記第1の半導体層内に形成して、前記第1の半導体層と前記絶縁層を応力的に分離するとともに、前記第2の半導体層に歪みを発生させる工程と、前記第2の半導体層に素子を形成する工程とを有することを特徴とする。
【0018】
また、本発明に係る他の半導体装置の製造方法(請求項8)は、上記半導体装置の製造方法(請求項7)において、前記熱処理が、前記転位欠陥領域を形成する第1の熱処理と、この第1の熱処理の後に行なわれ、前記歪みを発生させる第2の熱処理とから構成されていることを特徴する。
【0019】
また、本発明に係る他の半導体装置の製造方法(請求項9)は、上記半導体装置の製造方法(請求項8)において、前記第2の熱処理の温度が、前記絶縁層の粘性流動温度以上であることを特徴する。
【0020】
また、本発明に係る他の半導体装置の製造方法(請求項10)は、上記半導体装置の製造方法(請求項9)において、前記絶縁層がSiO2 を主成分とし、かつ前記温度が900℃以上であることを特徴する。
【0021】
また、本発明に係る他の半導体装置の製造方法(請求項11)は、上記半導体装置の製造方法(請求項7)において、前記熱処理が、前記転位欠陥領域の形成および前記歪みの誘起を同時に行なうものであることを特徴とする。
【0022】
また、本発明に係る他の半導体装置の製造方法(請求項12)は、上記半導体装置の製造方法(請求項7〜請求項11)において、前記イオンが、水素元素および不活性元素からなる元素群から選ばれた少なくとも1つの元素のイオンであることを特徴とする。
【0023】
[作用]
本発明の基本な考え方は、歪み半導体層を得るために、第1の半導体層、絶縁層、第2の半導体層が順次積層されてなる基板(SOI基板)を利用することにある。
【0024】
すなわち、本発明では、まず、第1の半導体層にイオンを注入し、熱処理により第1の半導体層内に転位欠陥領域を形成する。転位欠陥領域は第1の半導体層と絶縁層を応力的に分離することができる。
【0025】
このように第1の半導体層と絶縁層が応力的に分離された状態で、第2の半導体層および絶縁層を高温(好ましくは絶縁層の粘性流動温度以上)の状態から室温に下げると、第2の半導体層および絶縁層は、両者の熱膨張係数および厚さで決まる歪みを受けるようになる。
【0026】
ここで、熱膨張係数を変えることはできないが、厚さを変えることはできるので、第2の半導体層および絶縁層の厚さを調整することにより、第2の半導体層に十分な歪みを発生させることができる。
【0027】
このように本発明によれば、イオン注入と熱処理により、第2の半導体層に十分な引っ張り歪みを生じさせることができる。すなわち、高精度のエピタキシャル成長装置やプロセス技術を用いずに、歪み半導体層を容易に形成できるようになる。
【0028】
また、本発明では、転位欠陥領域を形成するが、この転位欠陥領域は絶縁層により、第2の半導体層とは分離されているので、第2の半導体層に転位欠陥が発生することはない。すなわち、信頼性の高い歪み半導体層を形成できるようになる。
【0029】
したがって、本発明に係る半導体装置(請求項1)は、信頼性が高く、十分な引っ張り歪みを有する半導体層を容易に形成できるようになる。
【0030】
また、本発明に係る半導体装置(請求項2)は、十分な歪みを得るために最も好ましい転位欠陥領域の位置を限定したものである。
【0031】
また、本発明に係る半導体装置(請求項3)は、第1の半導体層の主成分がシリコンの場合の転位欠陥領域の典型的な値を限定したものである。
また、本発明に係る半導体装置(請求項4)は、十分な歪みを得るのに有効な第2の半導体層の厚さと絶縁層のそれとの大小関係を限定したものである。
【0032】
また、本発明に係る半導体装置(請求項5)は、第2の半導体層の主成分がシリコンの場合に、該第2の半導体層が得られる典型的な引っ張り応力の値を限定したものである。
【0033】
また、本発明に係る半導体装置(請求項6)は、第2の半導体層の主成分がシリコン、絶縁層の主成分がSiO2 の場合に、十分な歪みを得るのに有効な第2の半導体層の厚さと絶縁層のそれとの大小関係を限定したものである。
【0034】
また、本発明に係る半導体装置の製造方法(請求項7)は、信頼性の高い歪み半導体層の提供が可能となる最も基本的な構成のものである。
また、本発明に係る半導体装置の製造方法(請求項8)は、上記半導体装置の製造方法(請求項7)において、熱処理を転位欠陥領域を形成するための第1の熱処理と、第2の半導体層に歪みを発生させるための第2の熱処理とに分けたことを限定したものである。
【0035】
また、本発明に係る半導体装置の製造方法(請求項9)は、第2の熱処理の好ましい温度を限定したものである。また、本発明に係る半導体装置の製造方法(請求項10)は、絶縁層の主成分がSiO2 の場合の第2の熱処理の好ましい温度を限定したものである。
【0036】
また、本発明に係る半導体装置の製造方法(請求項11)は、上記半導体装置の製造方法(請求項7)において、転位欠陥領域を形成するための熱処理と、第2の半導体層に歪みを発生させるための熱処理とに分けずに、1つの熱処理で済ませることを限定したものである。
また、本発明に係る半導体装置の製造方法(請求項12)は、転位欠陥領域を形成するのに有効なイオンを限定したものである。
【0037】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るMOSFETの形成方法を示す工程断面図である。
【0038】
まず、図1(a)に示すように、支持基板としての第1のシリコン層1、SiO2 層2、素子が形成される活性層としての第2のシリコン層3が順次積層されてなるSOI基板を用意する。
【0039】
第1のシリコン層1の厚さは例えば700μm、SiO2 層2の厚さは例えば100μm、第2のシリコン層3の厚さは例えば20μmである。このように、本実施形態のSOI基板は、通常のSOI基板とは異なり、第2のシリコン層3はSiO2 層2よりも薄い。これは後述する本発明の効果を高めるためである。第2のシリコン層3の厚さは、本実施形態のように、SiO2 層2の厚さの1/5以下であることが好ましい。
【0040】
SOI基板の形成方法としては、シリコン層に酸素イオンを注入した後にアニールを行なってシリコン酸化層を形成する方法(SIMOX法)や、2枚のシリコン層をシリコン酸化層を介して張り合わせて形成する方法(張り合わせ法)等の通常のどの方法を用いても良い。
【0041】
次に図1(b)に示すように、加速電圧20keV、ドーズ量1×1016個/cm2 の条件で、第2のシリコン層3側から第1のシリコン層1に水素イオンを注入する。これにより、水素イオンは、第1のシリコン層1とSiO2 層2との界面近傍における第1のシリコン層1に導入される。
【0042】
なお、水素イオンの代わりに、不活性元素のイオンを注入しても良い。イオンとして、水素イオン、不活性元素のイオンを用いるのは、これらイオンが転位欠陥の形成に有効であるからである。
【0043】
次に同図(b)に示すように、400〜600℃程度の温度の第1のアニールを行なって、第1のシリコン層1とSiO2 層2との界面近傍の第1のシリコン層1内に、転位欠陥の密度が約1×1015個/cm2 の転位欠陥領域5を形成する。この転位欠陥領域5によって、第1のシリコン層1とSiO2 層2とは応力的に分離される。
【0044】
なお、通常のSOI基板においても、絶縁膜側のシリコン層に欠陥は存在するが、その欠陥の密度は小さく、本実施形態のような欠陥領域を形成するようなものではない。
【0045】
この後、SiO2 層2の粘性流動温度(900℃)以上、例えば950℃程度の温度の第2のアニールを行なって、第2のシリコン層3に引っ張り歪みを発生させる。この段階で引っ張り歪を有するSOI基板が完成する。
【0046】
第2のシリコン層3に引っ張り歪みが発生する理由は以下の通りである。SiO2 層2の粘性流動温度以上では、SiO2 層2および第2のシリコン層3の応力は緩和している。
【0047】
そして、粘性流動温度以上の高温度から室温にまで温度が下がると、SiO2 層2および第2のシリコン層3は、両者の熱膨張係数および膜厚で決まる歪みをそれぞれ受け持つことになる。
【0048】
具体的には、SiO2 の熱膨張係数は0.4×10-6/℃、シリコンの熱膨張形成数は4.0×10-6/℃であるので、例えば、SiO2 層2の厚さが100nm、第2のシリコン層3の厚さが20nmであれば、第2のシリコン層3中のシリコンの格子定数が、シリコンの本来の格子定数の1.01倍以上となる引っ張り歪みが第2のシリコン層3に発生する。
【0049】
第2のシリコン層3に発生する引っ張り歪みは、一般に、SiO2 層2の厚さが厚いほど、第2のシリコン層3が薄いほど大きくなる。そこで、本実施形態では、第2のシリコン層3に十分な引っ張り応力を発生させるために、上述したように、通常のSOI基板とは異なり、第2のシリコン層3の厚さをSiO2 層2のそれよりも小さくしている。
【0050】
表1に、SiO2 層2の厚さが100nmの場合における、代表的な第2のシリコン層3の厚さ(Si膜厚)における引っ張り歪みの値を示す。引っ張り歪みは本来の格子定数に対する百分率で示してある。表から第2のシリコン層3の厚さが、SiO2 層2の厚さの1/5程度以下では、1%程度の十分な引っ張り歪みが得られることが分かる。
【0051】
【表1】
【0052】
ここで、転位欠陥領域5が存在しないと、つまり、第1のシリコン層1とSiO2 層2とが応力的に分離されていないと、圧倒的な厚さ(700μm)の第1のシリコン層1が全体を支配するので、SiO2 層2は大きな歪みを受けるが、第2のシリコン層2はほとんど歪みを受けない。
【0053】
なお、第1のアニールの温度を例えば950℃にすることにより、第1のアニールが第2のアニールを兼ねるようにしても良い。
次に図1(c)に示すように、第2のシリコン層3を島状に加工し、その周囲に素子分離絶縁膜6を埋め込み形成することにより、素子分離を行なう。次に同図(c)に示すように、第2のシリコン層3にp型不純物を導入して、しきい値電圧の調整を行なう。
【0054】
次に図1(d)に示すように、全面にゲート酸化膜7を形成した後、例えば多結晶シリコンからなるゲート電極8を形成する。最後に、ゲート電極8をマスクに用いたn型不純物のイオン注入により、ソース・ドレイン拡散層9を自己整合的に形成して、基本構造が完成する。
【0055】
この後は、通常のMOSFETのプロセスと同様に、層間絶縁膜の堆積工程、コンタクトホールの開孔工程、ソース・ドレイン電極の形成工程などの工程が続く。
【0056】
以上述べたように、本実施形態の形成方法によれば、図1(b)の工程におけるイオン注入および第1、2第のアニールにより、第2のシリコン層3に十分な引っ張り歪みを生じさせることができる。すなわち、高精度のエピタキシャル成長装置やプロセス技術を用いずに、歪みシリコン層を容易に形成できるようになる。
【0057】
また、本実施形態の形成方法では、転位欠陥領域5を形成するが、この転位欠陥領域5はSiO2 層2により、第2のシリコン層3とは分離されているので、第2のシリコン層3に転位欠陥が発生することはない。すなわち、信頼性の高い歪みシリコン層を形成できるようになる。
【0058】
したがって、本実施形態によれば、信頼性が高く、十分な引っ張り歪みを有するシリコン層3を容易に形成できるようになる。
また、本実施形態のMOSFETでは、十分な引っ張り歪みを有するシリコン層3にチャネルが形成される。一般に、引っ張り歪みの大きい歪みシリコン層においては、電子の有効質量が小さくなる。
【0059】
したがって、本実施形態によれば、電流駆動能力の高いMOSFETを実現できるようになる。例えば、引っ張り歪みの大きい歪みシリコン層を用いれば、“International Electron Device Conference 1944 プロシーディングス”に報告されているように、無歪みシリコン層を用いた場合に比べて、約2倍の電流駆動能力の素子を実現することができる。
【0060】
また、上述したように、シリコン層3(素子形成領域)は転位欠陥の無い信頼性の高いものなので、単に高い電流駆動能力を実現できるだけではなく、安定した高い電流駆動能力を実現できるようになる。
【0061】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、本発明をMOSFETに適用した場合について説明したが、本発明は他の半導体素子、例えばバイポーラトランジスタにも適用できる。図2に、本発明を適用したバイポーラトランジスタの断面図を示す。図中、11はn型コレクタ層、12はp型ベース層、13はn型エミッタ層を示している。
【0062】
また、本発明を適用したMOSFETやバイポーラトランジスタ等の半導体素子は、電流駆動能力が高いので、例えば、ロジック回路の構成素子として有効である。
【0063】
また、上記実施形態では、半導体層の主成分がシリコン、絶縁層の主成分がSiO2 であるSOI基板の場合について説明したが、本発明は他の材料系のSOI(Semiconductor On Insulator)基板にも適用可能である。
その他、本発明の技術的範囲で、種々変形して実施できる。
【0064】
【発明の効果】
以上述べたように、本発明によれば、第1の半導体層、絶縁層、第2の半導体層が順次積層されてなる基板(SOI基板)を利用することにより、転位欠陥がない歪みシリコン層を容易に得られるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るMOSFETの形成方法を示す工程断面図
【図2】本発明を適用したバイポーラトランジスタを示す断面図
【図3】従来の歪みシリコン層を有する基板を示す断面図
【符号の説明】
1…第1のシリコン層(第1の半導体層)
2…SiO2 層
3…第2のシリコン層(第2の半導体層)
4…イオン
5…転位欠陥領域
6…素子分離絶縁膜
7…ゲート酸化膜
8…ゲート電極
9…n型ソース・ドレイン拡散層
11…n型コレクタ層
12…p型ベース層
13…n型エミッタ層
Claims (12)
- 第1の半導体層、絶縁層、第2の半導体層が順次積層されてなる基板を具備してなり、前記第2の半導体層には歪みが入っており、かつ素子が形成され、前記第1の半導体層内に転位欠陥領域が形成されていることを特徴とする半導体装置。
- 前記転位欠陥領域は、前記第1の半導体層と前記絶縁層との界面に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の半導体層はシリコンを主成分とし、かつ前記転位欠陥領域の転位欠陥の密度は1×1010個/cm2 以上であることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第2の半導体層の厚さが、前記絶縁層の厚さより小さいことを特徴とする請求項1ないし請求項3のいずれかに記載の半導体装置。
- 前記第2の半導体層はシリコンを主成分とし、かつ前記歪みは、前記第2の半導体層中における前記シリコンの格子定数が、シリコンの本来の格子定数の1.01倍以上となる引っ張り歪みであることを特徴とする請求項1ないし請求項3のいずれかに記載の半導体装置。
- 前記第2の半導体層はシリコンを主成分とし、前記絶縁層はSiO2 を主成分とし、かつ前記第2の半導体層の厚さが、前記絶縁層の厚さの1/5以下であることを特徴とする請求項1ないし請求項3のいずれかに記載の半導体装置。
- 第1の半導体層、絶縁層、第2の半導体層が順次積層されてなる基板を用意し、前記第1の半導体層にイオンを注入する工程と、熱処理により、前記イオンに基づいた転位欠陥領域を前記第1の半導体層内に形成して、前記第1の半導体層と前記絶縁層を応力的に分離するとともに、前記第2の半導体層に歪みを発生させる工程と、前記第2の半導体層に素子を形成する工程とを有することを特徴とする半導体装置の製造方法。
- 前記熱処理は、前記転位欠陥領域を形成する第1の熱処理と、この第1の熱処理の後に行なわれ、前記歪みを発生させる第2の熱処理とから構成されていることを特徴する請求項7に記載の半導体装置の製造方法。
- 前記第2の熱処理の温度は、前記絶縁層の粘性流動温度以上であることを特徴する請求項8に記載の半導体装置の製造方法。
- 前記絶縁層はSiO2 を主成分とし、かつ前記温度は900℃以上であることを特徴する請求項9に記載の半導体装置の製造方法。
- 前記熱処理は、前記転位欠陥領域の形成および前記歪みの誘起を同時に行なうものであることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記イオンは、水素元素および不活性元素からなる元素群から選ばれた少なくとも1つの元素のイオンであることを特徴とする請求項7ないし請求項11のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00647797A JP3645390B2 (ja) | 1997-01-17 | 1997-01-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00647797A JP3645390B2 (ja) | 1997-01-17 | 1997-01-17 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10209453A JPH10209453A (ja) | 1998-08-07 |
JP3645390B2 true JP3645390B2 (ja) | 2005-05-11 |
Family
ID=11639562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00647797A Expired - Fee Related JP3645390B2 (ja) | 1997-01-17 | 1997-01-17 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3645390B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7018910B2 (en) | 2002-07-09 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Transfer of a thin layer from a wafer comprising a buffer layer |
US6707106B1 (en) * | 2002-10-18 | 2004-03-16 | Advanced Micro Devices, Inc. | Semiconductor device with tensile strain silicon introduced by compressive material in a buried oxide layer |
JP4632046B2 (ja) * | 2003-04-09 | 2011-02-16 | 日本電気株式会社 | 高移動度シリコンチャネルを有する縦型misfet半導体装置 |
DE10318283A1 (de) * | 2003-04-22 | 2004-11-25 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur |
US6909186B2 (en) * | 2003-05-01 | 2005-06-21 | International Business Machines Corporation | High performance FET devices and methods therefor |
JPWO2005036638A1 (ja) * | 2003-10-10 | 2006-12-28 | 国立大学法人東京工業大学 | 半導体基板、半導体装置及び半導体基板の作製方法 |
WO2005112129A1 (ja) | 2004-05-13 | 2005-11-24 | Fujitsu Limited | 半導体装置およびその製造方法、半導体基板の製造方法 |
JP4751825B2 (ja) * | 2004-05-13 | 2011-08-17 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法、半導体基板およびその製造方法 |
KR101297397B1 (ko) | 2009-09-09 | 2013-08-19 | 각고우호우진 가나가와 다이가쿠 | 반도체 소자구조의 형성 방법, 및 반도체 소자 |
US11171039B2 (en) * | 2018-03-29 | 2021-11-09 | Taiwan Semiconductor Manufacturing Company Ltd. | Composite semiconductor substrate, semiconductor device and method for manufacturing the same |
-
1997
- 1997-01-17 JP JP00647797A patent/JP3645390B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10209453A (ja) | 1998-08-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3080914B2 (ja) | 半導体ウェーハ製造方法 | |
JPH04266047A (ja) | 埋め込み層形成に相当するsoi型半導体装置の製造方法及び半導体装置 | |
JP4765157B2 (ja) | 半導体基板の製造方法 | |
JP3645390B2 (ja) | 半導体装置およびその製造方法 | |
JPH0521706A (ja) | 半導体装置及びその製造方法 | |
JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
JPH03196668A (ja) | 半導体装置の製法 | |
JP3311940B2 (ja) | 半導体装置及びその製造方法 | |
JP2755614B2 (ja) | 半導体装置の製造方法 | |
JP2002299590A (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
JP3326990B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
JP3064003B2 (ja) | 半導体装置の製造方法 | |
JP5051293B2 (ja) | 半導体基板の製造方法 | |
JP3097095B2 (ja) | 半導体装置の製造方法 | |
JPH0575041A (ja) | Cmos半導体装置 | |
JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
US6808999B2 (en) | Method of making a bipolar transistor having a reduced base transit time | |
JP3320175B2 (ja) | 半導体装置およびその製造方法 | |
JP3064002B2 (ja) | 半導体装置の製造方法 | |
JP2001332745A (ja) | 半導体装置の製造方法及び半導体装置 | |
KR0165255B1 (ko) | 접합 아이솔레이션 수직형 바이폴라트랜지스터의 제조방법 | |
JPH0621077A (ja) | 半導体装置およびその製造方法 | |
JPS6020555A (ja) | 半導体装置 | |
JPS63144567A (ja) | 半導体装置の製造方法 | |
JPH03283574A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050203 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |