JP5397073B2

JP5397073B2 - 液晶表示装置

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Publication number: JP5397073B2
Application number: JP2009181133A
Authority: JP
Inventors: 隆行岩佐
Original assignee: JVCKenwood Corp
Current assignee: JVCKenwood Corp
Priority date: 2009-08-04
Filing date: 2009-08-04
Publication date: 2014-01-22
Anticipated expiration: 2029-08-04
Also published as: JP2011033906A

Description

本発明は液晶表示装置に係り、特に複数の投射型液晶表示装置のアクティブマトリクス型液晶表示装置に関する。

アクティブマトリクス型液晶表示装置では、液晶表示素子をアナログ映像信号の階調に応じた透過率に制御して上記のアナログ映像信号の画像表示を行う。一方、デジタル信号処理技術の進展と共に液晶素子の外部回路のデジタル化が進んでいる。それに伴い、映像信号としてデジタル信号を液晶素子に入力する方がシステム全体としては好都合になってきている。そこで、デジタル映像信号を、ランプ信号を用いて画素単位でアナログ映像信号に変換して液晶素子を駆動する液晶表示装置の駆動回路が提案されている（例えば、特許文献１参照）。

この特許文献１の液晶表示装置の駆動回路は、アクティブマトリクス方式液晶パネルの駆動回路であり、黒から白までの全映像信号の階調レベルを備えた単純な１水平走査周期のランプ波形の基準信号（ランプ信号）をビデオスイッチに供給すると共に、そのランプ信号に同期したクロックでいわゆる階調カウンタをカウントアップしていく。そして、この階調カウンタのカウント値とラインバッファにラッチされている水平方向のデジタル映像信号の各画素値とをコンパレータにおいて画素単位で比較し、カウント値が上記のラインバッファにラッチされた画素値と同じ値になったら、その画素に対応するビデオスイッチをオフとし、このときのランプ信号の電圧をオフとされたビデオスイッチに接続された画素に保持することで入力デジタル映像信号のアナログ映像信号への変換が行われる。

ビデオスイッチは、ラッチクロック信号によって一斉にオンして、寄生容量あるいは保持容量に対してサンプル動作を開始する。そして、前記コンパレータから上記カウンタ値と一致したときの信号が出力されると、ビデオスイッチをオフにしてその直前のランプ信号の電圧のホールド動作に入り、画素内の保持容量にもこの電圧値が書き込まれて液晶素子を駆動する。この動作は１ライン分の画素に対して並列に行われるが、通常は各画素毎に映像信号は異なるため、ビデオスイッチのオン時間やホールドされる電圧値は各画素毎に異なる。

このような構成の液晶表示装置において、例えば、垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、走査線数１１２５ラインのフルハイビジョンの映像信号を１０ビット階調で表示する場合、データサンプリングレートが７４.２５ＭＨｚとなり、プログレッシブ表示ではデータサンプリングレートは約１５０ＭＨｚレートとなる。このときプログレッシブ表示での階調カウンタのクロック周波数は１５０ＭＨｚとなり高周波数のクロックレートが要求される。フレーム２倍速、３倍速、４倍速・・・のフレームN倍速処理では、データサンプリングレートは２相、３相、４相・・・と並列入力で対応すればサンプリングレートの高速化は回避可能であるが、階調カウンタのクロックレートは１５０ＭＨｚの２倍、３倍、４倍、・・・と増加することから、周波数が上昇してしまう。また、立体表示を行う場合は、右目用と左目用の表示が必要になる。更に多階調化を行う場合には更にクロックレートの上昇が必要になるため、階調カウンタのクロックレートを下げることが大きな課題である。

そこで、前記のランプ信号を複数用意しておいて、画素データに応じてランプ信号を選択する液晶表示装置の駆動回路が従来提案されている（例えば、特許文献２参照）。この特許文献２ではランプ信号（基準ランプ電圧）を複数用意し、画素データに応じて基準ランプ電圧を選択することで多階調化に伴う階調カウンタのクロックレート増加を防止するようにしている。

特公平７−５０３８９号公報特開２００５−１４８７３３号公報

しかしながら、特許文献２記載の基準ランプ電圧を複数用意する方法は、それぞれの基準ランプ電圧のずれによって正確な階調を得ることが難しい。例えば、基準ランプ電圧の白レベルから黒レベルまでの振幅を４ＶP-Pとすると、１０ビット階調の表示を行う場合、１階調分の電位差は４ｍＶ(≒４Ｖ/２¹⁰)程度となる。この場合、基準ランプ電圧を２つ用意して１０ビット階調を得ようとした場合、１階調分の電位差は８ｍＶ程度となる。しかしながら、８ｍＶ程度と微小な電位差をもつ２種類のランプ電圧を誤差なくつなぎ合わせることは非常に難しく、２つのランプ電圧の切り替え部分において階調の乱れが発生することが課題である。

本発明は、以上の点に鑑みなされたもので、階調カウンタのクロックレートを低周波数化し、しかも１組のランプ信号を用いて多階調を得ることができる液晶表示装置を提供することを目的とする。

上記目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた、それぞれ液晶素子を備える複数の画素と、複数組のデータ線に対してそれぞれ設けられており、一組の２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、複数組のデータ線に対して１水平走査期間内で組単位で行う複数のアナログスイッチと、複数本のゲート線を水平走査期間毎に選択する垂直方向駆動を行う垂直方向駆動手段と、一連のｘビット（ｘは２以上の自然数）の画素データからなるデジタル映像信号を１ライン単位でラッチするラッチ手段と、黒レベルから白レベルまで連続的に１水平走査期間内の所定期間で変化し、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生し、その正極性用ランプ信号と負極性用ランプ信号とをオン状態にあるときの複数のアナログスイッチを通して、正極性映像信号と負極性映像信号として複数組のデータ線に供給するランプ信号発生手段と、１水平走査期間内の所定期間で一巡する（ｘ−ｙ）ビット（ｙは１以上ｘ未満の自然数）のカウンタ値を発生するカウンタ手段と、ラッチ手段によりラッチされた１ラインの各画素のｘビットの画素データのうち、上位（ｘ−ｙ）ビットの画素データの値と、カウンタ手段からのカウンタ値とを画素単位で比較し、一致した時一致パルスを出力して、複数のアナログスイッチのうち対応して設けられたアナログスイッチをオフとし、そのオフとされたアナログスイッチに接続された一組のデータ線に、正極性用ランプ信号と負極性用ランプ信号のアナログスイッチのオフ直前の電位をサンプリングして保持させる比較手段と、アナログスイッチに接続された各組のデータ線にそれぞれ一端が接続された容量と、ラッチ手段によりラッチされた１ラインの各画素の下位ｙビットの画素データが供給される各組の下位画素データ用データ線にそれぞれ一端が接続され、かつ、他端が容量の他端に接続されたスイッチと、容量及びスイッチの接続点に所定の電圧を印加する抵抗とを有し、所定期間での比較手段による１ラインの全画素の画素データの比較動作終了後の１水平走査期間内の残りの期間でオンとされるスイッチを通して下位画素データ用データ線の下位ｙビットの画素データを容量に印加して下位ｙビットの画素データの値に応じた電位を各組のデータ線に出力し、複数組のデータ線にそれぞれサンプリングして保持されている各画素の電位を下位ｙビットの画素データの値に応じた電位だけ変化させ、複数組のデータ線に組単位で接続されている１ラインの各画素に、ｘビットの階調の映像信号の書き込みを行わせる下位ビットデータ供給手段とを有することを特徴とする。

ここで、上記の複数の画素のそれぞれは、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、一組の２本のデータ線のうち、正極性用ランプ信号が供給される一方のデータ線に保持されている電位が正極性映像信号として供給され、その正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち、負極性用ランプ信号が供給される他方のデータ線に保持されている電位が負極性映像信号として供給され、その負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のサンプリング及び保持手段に保持された正極性映像信号電圧と、第２のサンプリング及び保持手段に保持された負極性映像信号電圧とを、垂直走査期間よりも短い所定の周期で切り替えて画素電極に交互に印加するスイッチング手段とを備えることを特徴とする。

また、上記の下位ビットデータ供給手段は、ラッチ手段によりラッチされたｘビットの画素データのうち、下位ｙビットの画素データを選択する第１のスイッチ手段と、一組の２本のデータ線のうち正極性用ランプ信号が供給される一方のデータ線に保持されている電位を、第１のスイッチ手段を通して入力された下位ｙビットの画素データの値に応じて正方向に変化させる第１の容量を含む第１の信号出力手段と、ラッチ手段によりラッチされたｘビットの画素データのうち、下位ｙビットの画素データを論理反転して選択する第２のスイッチ手段と、一組の２本のデータ線のうち負極性用ランプ信号が供給される他方のデータ線に保持されている電位を、第２のスイッチ手段を通して入力された下位ｙビットの画素データの論理反転した値に応じて負方向に変化させる第２の容量を含む第２の信号出力手段とを有することを特徴とする。

ここで、上記の第１の信号出力手段は、互いに独立してスイッチング制御可能な二以上の第１の容量調整スイッチと、第１の容量調整スイッチに対応して設けられた二以上の第１の容量及び第１の抵抗とよりなり、上記の第２の信号出力手段は、互いに独立してスイッチング制御可能な二以上の第２の容量調整スイッチと、第２の容量調整スイッチに対応して設けられた二以上の第２の容量及び第２の抵抗とよりなる構成であってもよい。

本発明によれば、階調カウンタのクロックレートを低周波数化することができ、しかもｘビットの画素データのアナログ変換値を得るために用いる一組のランプ信号を使用して、（ｘ＋ｙ）ビットの階調を得ることができる。

本発明の液晶表示装置の一実施の形態の構成図である。図１の液晶表示装置の水平ドライバ回路の構成を示す回路図である。図１中の画素の一例の等価回路図である。図３に示す画素の回路を有する液晶表示装置の交流駆動制御の概要を説明するタイミングチャートである。画素に書き込まれる正極性映像信号と、負極性映像信号の黒レベルから白レベルまでの関係を示す図である。図２の水平ドライバ回路の動作説明用タイミングチャートである。図１及び図２の実施の形態による正極性用のデータ線Ｄ+に接続されたアナログスイッチオフ後の隣接する画素ａからａ＋４の書き込まれた階調の一例を示す図である。図１及び図２の実施の形態による負極性用のデータ線Ｄ-に接続されたアナログスイッチオフ後の隣接する画素ａからａ＋４の書き込まれた階調の一例を示す図である。正極性用のデータ線Ｄ+と最下位ビットスイッチとの第１の接続構成例を示す図である。負極性用のデータ線Ｄ-と最下位ビットスイッチとの第１の接続構成例を示す図である。正極性用のデータ線Ｄ+に接続された最下位ビットスイッチオン後の隣接する画素ａからａ＋４の書き込まれた階調の一例を示す図である。負極性用のデータ線Ｄ-に接続された最下位ビットスイッチオン後の隣接する画素ａからａ＋４の書き込まれた階調の一例を示す図である。正極性用のデータ線Ｄ+と最下位ビットスイッチとの第２の接続構成例を示す図である。負極性用のデータ線Ｄ-と最下位ビットスイッチとの第２の接続構成例を示す図である。正極性用のデータ線Ｄ+と下位２ビットのスイッチとの接続構成例を示す図である。負極性用のデータ線Ｄ-と下位２ビットのスイッチとの接続構成例を示す図である。

以下、図面を用いて本発明の実施形態について説明する。

図１は、本発明になる液晶表示装置の一実施の形態の構成図、図２は、図１中の水平ドライバ回路の回路図を示す。両図中、同一構成部分には同一符号を付してある。

図１に示すように、液晶表示装置１００は、シフトレジスタ回路１０１ａ及び１０１ｂと、１ラインラッチ回路１０２と、コンパレータ１０３と、階調カウンタ１０４と、インバータ１０５と、アナログスイッチ１０６と、最下位ビットスイッチ１０７と、水平方向にｍ個、垂直方向にｎ個それぞれマトリクス状に配置された画素１０８と、タイミング発生器１０９と、極性切り替え制御回路１１０と、垂直シフトレジスタ及びレベルシフタ１１１とから構成される。

シフトレジスタ回路１０１ａ及び１０１ｂ、１ラインラッチ回路１０２、コンパレータ１０３、及び階調カウンタ１０４は、水平ドライバ回路を構成している。この水平ドライバ回路は、インバータ１０５、アナログスイッチ１０６、最下位ビットスイッチ１０７と共にデータ線駆動回路を構成している。データ線駆動回路は、図２にも示してある。なお、コンパレータ１０３は、図１では図示の簡単のために一つのブロックで示しているが、実際には図２に示すように各画素列毎に設けられている。

図１及び図２に示すアナログスイッチ１０６は、各画素列毎に正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチが配置された構成である。図１に示す複数個の画素１０８は、各々２本一組で計ｍ組のデータ線（Ｄ1+とＤ1-）、・・・、（Ｄm+とＤm-）と、ｎ本のゲート線（行走査線）Ｇ１、・・・、Ｇｎとの交差部に配置されている。

ここで、これらｎ・ｍ個の画素１０８のうちの一つの画素の回路構成及び動作について図３乃至図５と共に説明する。図３は、画素１０８の一例の等価回路図を示す。この画素１０８の等価回路である画素回路は、図３に示すように、正極性、負極性の映像信号を書き込むための画素選択用スイッチングトランジスタＱ１及びＱ２と、各々の極性の映像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2と、この保持容量Ｃs1、Ｃs2の各々の信号蓄積ノードにゲートが接続されたトランジスタＱ３及びＱ４と、トランジスタＱ３、Ｑ４のソースにドレインが接続されたトランジスタＱ５及びＱ６と、トランジスタＱ７と、液晶素子ＬＣとで構成される。

トランジスタＱ３は第１のインピーダンス変換用バッファ（ソースフォロワ）回路を構成している。同様に、トランジスタＱ４は第２のインピーダンス変換用バッファ（ソースフォロワ）回路を構成している。これら第１及び第２のインピーダンス変換用バッファ回路の各出力端子（Ｑ５、Ｑ６の各ソース）は、トランジスタＱ５及びＱ６のドレインに接続されている。トランジスタＱ５及びＱ６は、画素電極ＰＥに対して、インピーダンス変換用バッファ回路出力の導通・非導通を個別に制御可能な極性切り替えスイッチングトランジスタである。

トランジスタＱ５及びＱ６の各ソースと液晶素子ＬＣの画素電極ＰＥとの接続点に、前記ソースフォロワ回路の定電流負荷トランジスタＱ７のドレインが接続されている。トランジスタＱ７は、上記のソースフォロワ回路（Ｑ３、Ｑ４）双方の定電流負荷素子として共通に機能する構成となっている。液晶素子ＬＣは従来の液晶素子と同様に、対向する画素電極ＰＥと共通電極ＣＥとの間に表示体（液晶層）ＬＣＭが挟持された構成である。

画素部のデータ線は、各画素回路について正極性用データ線Ｄi+、負極性用データ線Ｄi-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。書き込み用スイッチングトランジスタＱ１、Ｑ２の入力ドレイン端子は各々データ線Ｄｉ+、Ｄｉ-に接続され、ゲート端子は同一行についてゲート線（行走査線）Ｇjに接続されている。図示しない垂直走査回路より走査パルスが供給されると、書き込み用スイッチングトランジスタＱ１、Ｑ２は同時にオン状態となり、保持容量Ｃs1、Ｃs2に各々正極性、負極性の映像信号電圧が蓄積される。

定電流源負荷トランジスタＱ７のゲートは、同一行画素について行方向に配線Ｂとして共通配線され、定電流負荷のバイアス制御が可能な構成となっている。ＭＯＳ型トランジスタＱ３及びＱ４の各ソースフォロワ回路の入力抵抗はほぼ無限大で、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量端子の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。

スイッチングトランジスタＱ５、Ｑ６は、ソースフォロワ回路の出力信号を画素電極ＰＥ、液晶表示体ＬＣＭ及び共通電極ＣＥからなる液晶素子ＬＣにスイッチして送出する。正極性映像信号のスイッチングを行うトランジスタＱ５と、負極性映像信号のスイッチングを行うトランジスタＱ６の各々のゲート端子は独立しており、各々が同一行画素について行方向に配線Ｓ+、Ｓ-として配線されている。この配線Ｓ+、Ｓ-に交互にオン・オフ制御パルスを送ることにより、スイッチングトランジスタＱ５、Ｑ６を交互にオン状態として画素駆動部に正極性、負極性に反転する液晶駆動信号を与えることができる。この図３に示す画素回路は、回路自身に極性反転機能を備えており、スイッチングトランジスタＱ５、Ｑ６を高速で制御することにより、垂直走査周波数の制約のない高い周波数での交流駆動が可能である。

次に、本実施の形態の液晶表示装置の交流駆動制御の概要について図４のタイミングチャートと共に説明する。図４（Ａ）は映像信号の垂直走査の基準となる垂直同期信号、図４（Ｂ）は図３の画素回路におけるソースフォロワ・バッファの定電流負荷トランジスタＱ７のゲートに供給される負荷特性制御信号、図４（Ｃ）は、配線Ｓ＋により正極性映像信号を転送する図３に示したスイッチングトランジスタＱ５のゲート制御信号、図４（Ｄ）は配線Ｓ-により負極性映像信号を転送する図３に示したスイッチングトランジスタＱ６のゲート制御信号である。

図５は、画素に書き込まれる正極性映像信号Iと、負極性映像信号IIの黒レベルから白レベルまでの関係を示す。正極性映像信号Ｉは、レベルが最小のとき黒レベル、最大のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルである。正極性映像信号Iと負極性映像信号IIの反転中心は、IIIで示される。

なお、図５では、正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルの場合を示しているが、本発明の液晶表示装置の画素回路では、正極性映像信号は、レベルが最小のとき白レベル、最大のとき黒レベルで、負極性映像信号は、レベルが最小のとき黒レベル、最大のとき白レベルであってもよい。

図３に示す画素回路は、図４（Ｃ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＱ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図４（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素電極ＰＥノードが正極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号もローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。

一方、図４（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＱ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素電極ＰＥノードが負極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。

以下、上記のスイッチングトランジスタＱ５及びＱ６を交互にオンとするスイッチングに同期して、定電流負荷トランジスタＱ７を間欠的にアクティブとする動作を繰り返すことで液晶素子の画素電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図４（Ｅ）に示すように印加される。

図３の画素回路では、保持電荷を直接画素駆動部に転送するのではなく、ソースフォロワ・バッファ回路を介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、極性切り替えを多数回行っても電圧レベルの減衰がない駆動が実現できる。

また、図４（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶表示体ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧ＶＰＥとの差電圧である。本実施の形態では、図４（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素電極電圧ＶＰＥの反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧ＶＰＥとの電位差の絶対値が常に同一となり、液晶表示体ＬＣＭには図４（Ｇ）に示すような直流成分のない交流電圧ＶＬＣが印加される。

このように、図３の画素回路に対して図４のタイミングチャートで示した駆動を行う本実施の形態では、共通電極ＣＥの印加電圧Ｖcomを画素電極電圧ＶＰＥと逆相で切り替えることによって、画素（ＰＥ）側の駆動電圧ＶＰＥの振幅を１/２程度以下に低減できる。これより、画素回路や周辺走査回路を構成するトランジスタの必要耐圧が大幅に低減され、特殊な高耐圧構造、プロセスの適用が不要となり、通常のロジック用プロセスが適用できるため、製造コストが低減できる。また、本実施の形態の画素駆動方法では、上記のように低耐圧、小型トランジスタで画素回路などの駆動部が構成できるため、より高画素密度の液晶表示装置が実現でき、トランジスタ耐圧の低減により単位チャンネル幅あたりの駆動能力の高いトランジスタの採用が可能となるため、高速駆動動作への対応が容易となる、という効果が得られる。

なお、液晶表示装置での消費電流低減を考慮して、図４（Ｂ）に示すように、配線Ｂの負荷特性制御信号をパルス列として、ソースフォロワ・バッファ回路の定電流負荷トランジスタＱ７を常時アクティブにせず、極性切り替え用スイッチングトランジスタＱ５、Ｑ６の導通期間のうちの限られた期間でのみアクティブになるように制御を行う。例えば、１画素回路あたりの定常的なソースフォロワ・バッファ回路の電流が1μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題がある。例えば、フルハイビジョン（２００万画素）の液晶表示装置では、消費電流が２Ａにも達してしまう。

そのため、本実施の形態では、図４（Ｂ）〜（Ｄ）に示したように、極性切り替え配線Ｓ+、Ｓ-を介して供給されるゲート制御信号がハイレベルである極性切り替え用スイッチングトランジスタＱ５、Ｑ６の導通期間内のみ、配線Ｂを介して供給される負荷特性制御信号をハイレベルとしてソースフォロワ・バッファ回路の定電流負荷トランジスタＱ７の駆動期間を制限している。これにより、液晶素子の画素電極電圧ＶＰＥが図４（Ｄ）に示すように目標レベルまで充放電された直後には、図４（Ｂ）に示すように即座に負荷特性制御信号がローレベルとなって定電流負荷トランジスタＱ７をオフとし、ソースフォロワ・バッファ回路の電流を停止する。従って、本実施の形態によれば、全画素にバッファを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。

ところで、このような特長をもつ液晶表示装置１００において、本実施の形態では階調カウンタのクロックレートを低周波数化し、もって１つのランプ信号を用いて多階調を得るようにしたものであり、再び図１及び図２に戻って説明する。

図１に示す極性切り替え制御回路１１０は、タイミング発生器１０９からのタイミング信号に基づいて、前述した配線Ｓ+に正極性スイッチ制御信号、配線Ｓ-に負極性スイッチ制御信号、配線Ｂに負荷特性制御信号をそれぞれ出力する。図１に示す垂直シフトレジスタ及びレベルシフタ１１１は、ゲート線（行走査線）Ｇ１〜Ｇｎに対してゲート信号を１水平走査周期（１Ｈ周期）で順次出力して、ゲート線Ｇ１〜Ｇｎを１水平走査周期で順次選択する。

次に、図１及び図２中の水平ドライバ回路の動作について、図６のタイミングチャートを併せ参照して説明する。図１及び図２において、図６（Ａ）に示す水平同期信号ＨＤに同期した、図６（Ｂ）に示す例えば１０ビットの画素データ（DATA）が時系列的に合成されたデジタル映像信号は、シフトレジスタ回路１０１ａ、１０１ｂで１ライン分のデータとして順次展開され、１ライン分の展開が終了した時点で、１ラインラッチ回路１０２でラッチされる。

なお、図６（Ｂ）に示す画素データ(DATA)のうち、白地の一つ置きに示す水平方向の偶数列画素データDATA（even）がシフトレジスタ回路１０１ａに供給され、斜線を付した残りの一つ置きに示す水平方向の奇数列画素データDATA（odd）がシフトレジスタ回路１０１ｂに供給される。これは、高解像度パネルでの高速動作への対応を容易とするためである。

１ラインラッチ回路１０２は、シフトレジスタ回路１０１ａから出力される奇数列画素データDATA（odd）と、シフトレジスタ回路１０１ｂから出力される偶数列画素データDATA（even）とからなる同じラインの１ライン期間の画素データDATAを図６（Ｄ）に模式的に示すように保持する。

また、図１及び図２に示すように、１ラインラッチ回路１０２は、保持している１ライン期間の各画素データ１０ビットのうち上位９ビットのみを出力して、各画素列のコンパレータ１０３の第１のデータ入力部に供給する。また、１ラインラッチ回路１０２は、保持している１ライン期間の各画素データDATAのうち最下位ビットデータ線Ｄlsbへ出力する最下位ビットは、コンパレータ１０３を通さずに、その値を最下位ビットスイッチ１０７ａを介してデータ線Ｄ+へ出力すると共に、最下位ビットデータ線Ｄlsbへ出力する最下位ビットの値をインバータ１０５で反転した後、最下位ビットスイッチ１０７ｂを介してデータ線Ｄ-へ出力する。すなわち、最下位ビットスイッチ１０７は、データ線Ｄ+用のスイッチ１０７ａとデータ線Ｄ-用のスイッチ１０７ｂの２つ一組からなる。

階調カウンタ１０４は、９ビットのカウンタ値を出力するカウンタであり、図６（Ｅ）に示すクロックCount-CKをカウントして、同図（Ｆ）に示すように複数の階調値が水平走査期間内で最小値から最大値まで順次に変化するカウンタ値である基準階調データＣ-outを出力し、各画素列のコンパレータ１０３の第２のデータ入力部に供給する。すなわち、基準階調データＣ-outは、１水平走査期間で最小の階調値から最大の階調値まで一巡するカウンタ値である。

コンパレータ１０３は、第１のデータ入力部の入力画素データDATAの値と第２のデータ入力部の入力基準階調データＣ-outの値（階調値）とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。

各画素列には、正極性用と負極性用の２つ１組のサンプリング用アナログスイッチ１０６が配置されている。このアナログスイッチ１０６のうち、正極性用のサンプリング用アナログスイッチは、入力側共通配線に基準ランプ電圧（ランプ信号）Ref_Ramp(+)が印加される。一方、負極性用のサンプリング用アナログスイッチは、入力側共通配線に基準ランプ電圧（ランプ信号）Ref_Ramp(-)が印加される。

図示しない基準電圧発生回路が発生する上記の基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)のうち、Ref_Ramp(+)は、図６（Ｉ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する周期的な掃引信号である。一方、上記の基準ランプ電圧Ref_Ramp(-)は、図６（Ｊ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが減少する方向に変化する周期的な掃引信号である。従って、基準ランプ電圧Ref_Ramp(+)とRef_Ramp(‐)は、所定の基準電位について反転関係となっている。

アナログスイッチ１０６は、図６（Ｇ）に示すSW-Start信号を受け、水平走査期間の開始時点で一斉にオンとなった後、コンパレータ１０３から一致パルスを受けた時点でオフに移行するように開閉制御される。垂直シフトレジスタ／レベルシフタ１１１から１Ｈ周期で出力される走査パルスが供給されて選択された同一ラインのｍ個の画素のうち、コンパレータ１０３からの一致パルスを受けてオフとなったアナログスイッチ１０６に対応して設けられている画素内の信号保持容量Ｃs1とＣs2に、アナログスイッチ１０６のオフ時点直前の正極性の基準ランプ電圧Ref_Ramp(+)と負極性の基準ランプ電圧Ref_Ramp(‐)が書き込まれて保持される。

図６のタイミングチャートでは、一例として上位９ビットの階調レベルkｋの画素データDATAに対応した画素列のアナログスイッチ１０６の開閉タイミングを、同図（Ｈ）に示す波形ＳＰkとして図示している。その結果、上記画素列のアナログスイッチ１０６を構成する正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチが、上記一致パルスを受けて同時にオフした時点の基準ランプ電圧Ref_Ramp(+)とRef_Ramp(‐)の対応レベル（図６（Ｉ）、（Ｊ）の点ＰＰ、点ＱＱ）が、その画素列のデータ線Ｄ+、Ｄ-に同時にサンプリングされる。なお、データ線Ｄ+とは、図３のＤi+に相当し、図１及び図２に示したｍ本の正極性用データ線D1(+)〜Dm(+)のうちの一又は二以上のデータ線を総称して示す。同様に、データ線Ｄ-とは、図３のＤi-に相当し、図１及び図２に示したｍ本の負極性用データ線D1(-)〜Dm(-)のうちの一又は二以上のデータ線を総称して示す。

図７は、本実施の形態により図１及び図２の実施の形態による正極性用のデータ線Ｄ+に接続されたアナログスイッチ１０６オフ後の隣接する画素ａからａ＋４までの書き込まれた階調の一例を示す図である。ただし、最下位ビットスイッチ１０７ａはオフである。図７は、正極性用のデータ線Ｄ+を介して画素１０８のうちの隣接する５つの画素ａからａ＋４までに、１０ビット階調において１階調ずつ上昇したデータが書き込まれた場合を示している。図７に示すように、入力される画素データは１０ビットであっても、本実施の形態では画素に書き込まれる階調は、アナログスイッチ１０６オフ後において、上位９ビットの画素データの値に対応した基準ランプ電圧Ref_Ramp(+)であり、画素データの上位９ビット分の階調しか得られないので、隣接する２画素（画素ａと画素ａ＋１、画素ａ＋２とａ＋３）の階調は同じ値の輝度となる。

また、図８は、本実施の形態により図１及び図２の実施の形態による負極性用のデータ線Ｄ-に接続されたアナログスイッチ１０６オフ後の隣接する画素ａからａ＋４までの書き込まれた階調の一例を示す図である。ただし、最下位ビットスイッチ１０７ｂはオフである。図８は、負極性用のデータ線Ｄ-を介して画素１０８のうちの隣接する５つの画素ａからａ＋４までに、１０ビット階調において１階調ずつ上昇したデータが書き込まれた場合を示している。図８に示すように、入力される画素データは１０ビットであっても、本実施の形態では画素に書き込まれる階調は、アナログスイッチ１０６オフ後において、上位９ビットの画素データの値に対応した基準ランプ電圧Ref_Ramp(-)であり、画素データの上位９ビット分の階調しか得られないので図８に示すように、隣接する２画素（画素ａと画素ａ＋１、画素ａ＋２とａ＋３）の階調は同じ値の輝度となる。

基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)が白レベルに達すると、全画素データが階調カウンタ１０４のカウント値との一致を終えているはずなので、全アナログスイッチ１０６はオフになっており、全てのデータ線Ｄ+、Ｄ-のサンプリングが終了し、データ線容量で上位９ビットの画素データの電圧を保持している状態である。

また、本実施の形態では、この時スイッチ制御信号ＬＳＢＳＷにより、最下位ビットスイッチ１０７（１０７ａ、１０７ｂ）をオンとする。これにより、最下位ビットスイッチ１０７（１０７ａ、１０７ｂ）は、１ラインラッチ回路１０２においてラッチされている最下位ビットの画素データを、階調カウンタ１０４との比較を行わずに、そのまま最下位ビットデータ線Ｄlsbへ、またインバータ１０５を通して最下位ビットデータ線Ｄlsbへ出力する。

図９は、基準ランプ電圧Ref_Ramp(+)をサンプリングするデータ線Ｄ+と最下位ビットスイッチ１０７ａとの第１の接続構成例を示す。図９に示すように、最下位ビットデータ線Ｄlsbに接続された最下位ビットスイッチ１０７ａは、抵抗Ｒａを介してＧＮＤに接地されると共に、データ線Ｄ+と最下位ビット容量１２０ａを介して配置されている。なお、データ線Ｄ+はデータ線容量１２１ａを有する。

また、図１０は、基準ランプ電圧Ref_Ramp(-)をサンプリングするデータ線Ｄ-と最下位ビットスイッチ１０７ｂとの第１の接続構成例を示す。図１０に示すように、最下位ビットデータ線Ｄlsbに接続された最下位ビットスイッチ１０７ｂは、抵抗Ｒｂを介してＶＤＤに接続されると共に、データ線Ｄ-と最下位ビット容量１２０ｂを介して配置されている。なお、データ線Ｄ-はデータ線容量１２１ｂを有する。なお、ビットスイッチ１０７ｂには、最下位ビットデータ線Ｄlsbに接続されたインバータ１０５により論理値が反転された負極性の画素データの最下位ビットのデータが入力される。

本実施の形態では、基準ランプ電圧Ref_Ramp(+)が白レベルに達すると、スイッチ制御信号ＬＳＢＳＷにより最下位ビットスイッチ１０７ａをオンとする。これにより、最下位ビットデータが最下位ビットスイッチ１０７ａ及び最下位ビット容量１２０ａを介してデータ線Ｄ+に電圧が印加される。ここで、抵抗Ｒａの値は、最下位ビットデータが出力されると電圧がデータ線Ｄ+に正しく印加されるように設定されており、例えば１００ｋΩに設定されている。

そのため、最下位ビットデータが「０」のときはデータ線Ｄ+にはローレベルが出力され、データ線Ｄ+の電位はそのままの電位（上位９ビットの画素データによる電位）である。一方、最下位ビットスイッチ１０７ａは最下位ビットデータが「１」のときは最下位ビットデータ線Ｄlsbにハイレベルを出力し、データ線Ｄ+の電位を白レベル方向に４ｍＶ持ち上げ、１ビット分階調（輝度）が上昇するように制御する。

また、上記と同様に、本実施の形態では、基準ランプ電圧Ref_Ramp(-)が白レベルに達すると、スイッチ制御信号ＬＳＢＳＷにより図１０に示す最下位ビットスイッチ１０７ｂをオンとする。これにより、最下位ビットデータが最下位ビットスイッチ１０７ｂ及び最下位ビット容量１２０ｂを介してデータ線Ｄ-に電圧が印加される。ここで、抵抗Ｒｂの値は、最下位ビットデータが出力されると電圧がデータ線Ｄ-に正しく印加されるように設定されており、例えば１００ｋΩに設定されている。

そのため、最下位ビットデータが「０」のときはインバータ１０５により論理値が反転されてデータ線Ｄ-にはハイレベルが出力され、データ線Ｄ-の電位はそのままの電位（上位９ビットの画素データによる電位）である。一方、最下位ビットスイッチ１０７ｂは最下位ビットデータが「１」のときはインバータ１０５により論理値が反転されて最下位ビットデータ線Ｄlsbにはローレベルを出力し、データ線Ｄ-の電位を白レベル方向に４ｍＶ下げ、１ビット分階調（輝度）が上昇するように制御する。

データ線Ｄ+及びＤ-は、最下位ビットスイッチ１０７ａ、１０７ｂからの最下位ビットデータによって電圧がクロストークするように形成することで、最下位ビット分の階調電位を得ることになる。

これにより、正極性用のデータ線Ｄ+を介して画素１０８のうちの隣接する５つの画素ａからａ＋４までに、１０ビット階調において１階調ずつ上昇したデータが書き込まれた場合、書き込まれた階調は、図７に示す状態から最下位ビットスイッチ１０７ａをオンすることによって、図１１に示すように画素ａ＋１の正極性用データ線と画素ａ＋３の正極性データ線の電位が、最下位ビットデータによって１階調分上昇して輝度が上がるため、本来の１０ビット階調が得られることになる。

同様に、負極性用のデータ線Ｄ-を介して画素１０８のうちの隣接する５つの画素ａからａ＋４までに、１０ビット階調において１階調ずつ上昇したデータが書き込まれた場合、書き込まれた階調は、図８に示す状態から最下位ビットスイッチ１０７ｂをオンすることによって、図１２に示すように、画素ａ＋１の負極性用データ線と画素ａ＋３の負極性データ線の電位が、最下位ビットデータによって１階調分低下して輝度が上がるため、本来の１０ビット階調が得られることになる。

上記の最下位ビットスイッチ１０７ａ及び１０７ｂはオンしたまま、ゲート線（行走査線）に接続されている画素内のトランジスタがオフされ、これにより信号保持容量に保持されている１０ビット階調の画素電位が確定する。

なお、実際に１階調分の４ｍＶだけ電位を変動させるためには、データ線Ｄ+、Ｄ-をクロストークさせる容量をいくらにすればよいかを見積もる必要がある。データ線Ｄ+、Ｄ-の容量は例えば１pＦであるとする。最下位ビットデータ線Ｄlsbと、データ線との間に一定の最下位ビット容量１２０ａ、１２０ｂを形成して作成する。この最下位ビット容量１２０ａ、１２０ｂは配線間で形成するのがよい。

正確な容量を形成したい場合は、ポリシリコンとシリコン基板間のゲート酸化膜を使用することも考えられる。最下位ビットデータ出力はロジックでよく、正極性の画素データの最下位ビットのデータ出力線を駆動する１ラインラッチ回路１０２内のトランジスタの電源電圧を５Ｖとすると、データ線Ｄ+、Ｄ-を４mＶ電位変動させるために必要な最下位ビット容量１２０ａ、１２０ｂは０.８ｆＦとなる。

これにより、最下位ビットデータが「１」のときは、画素データが９ビット階調での半階調分輝度が上昇することになり、全体として１０ビット階調を達成することができる。

このように、本実施の形態の液晶表示装置１００によれば、階調カウンタ１０４は、画素データの全１０ビットではなく画素データの上位９ビットの値と比較する９ビットのカウンタ値出力を得る構成とするようにしたため、階調カウンタ１０４のクロックCount-CKを、１０ビットのカウンタ値を出力する従来の階調カウンタで用いるクロックよりも低周波数化することができる。

また、本実施の形態の液晶表示装置１００によれば、１組のランプ信号（基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)）を用いてデータ線Ｄ+(D1(+)〜Dm(+))、Ｄ-(D1(-)〜Dm(-))に、それぞれサンプリングして保持された１０ビットの画素データの上位９ビットの値に応じた電位を、最下位ビットスイッチ１０７ａ及び１０７ｂを設けて、上記画素データの下位１ビットの値に応じて変化させるようにしたため、コンパレータ１０３で比較する９ビットよりも多い１０ビットの階調を得ることができる。

また、上記の実施の形態の液晶表示装置１００では、最下位ビット容量１２０ａ、１２０ｂは上記の例では０.８ｆＦと非常に小さくて済むため、特に大面積の容量を必要とするわけではない。従って、チップ面積の増大などの影響を及ぼすことなく、９ビットの画素データのアナログ変換値を得るために用いる一組のランプ信号を使用して、１０ビットの階調を得ることができる。

次に、データ線Ｄ+、Ｄ-と最下位ビットスイッチとの他の接続構成例について説明する。

図１３は、基準ランプ電圧Ref_Ramp(+)をサンプリングするデータ線Ｄ+と最下位ビットスイッチ１０７ａとの第２の接続構成例を示す。図１３に示すように、最下位ビットデータ線Ｄlsbに接続された最下位ビットスイッチ１０７ａは、４つの容量調整スイッチ１３１₁〜１３１₄を並列に介して、抵抗Ｒ１〜Ｒ４を別々に介してＧＮＤに接地されると共に、データ線Ｄ+に４つの最下位ビット容量１３２₁〜１３２₄を別々に介して配置されている。なお、データ線Ｄ+はデータ線容量１２１ａを有する。

図１４は、基準ランプ電圧Ref_Ramp(-)をサンプリングするデータ線Ｄ-と最下位ビットスイッチ１０７ｂとの第２の接続構成例を示す。図１４に示すように、最下位ビットデータ線Ｄlsbに接続された最下位ビットスイッチ１０７ｂは、４つの容量調整スイッチ１３３₁〜１３３₄を並列に介し、更に抵抗Ｒ５〜Ｒ８を別々に介してＶＤＤに接続されると共に、データ線Ｄ-に４つの最下位ビット容量１３４₁〜１３４₄を別々に介して配置されている。なお、データ線Ｄ-はデータ線容量１２１ｂを有する。なお、ビットスイッチ１０７ｂには、最下位ビットデータ線Ｄlsbに接続されたインバータ１０５により論理値が反転された負極性の画素データの最下位ビットのデータが入力される。

図９及び図１０に示したデータ線Ｄ+、Ｄ-と最下位ビットスイッチ１０７ａ、１０７ｂとの第１の接続構成例では、データ線Ｄ+、Ｄ-を４mＶ電位変動させるために必要な最下位ビット容量１２０ａ、１２０ｂは０.８ｆＦと非常に小さいために、正確に０.８ｆＦを得ることが難しい場合がある。これに対し、図１３及び図１４に示すデータ線Ｄ+、Ｄ-と最下位ビットスイッチ１０７ａ、１０７ｂとの第２の接続構成例では、容量調整スイッチ１３１₁〜１３１₄、１３３₁〜１３３₄を適宜オン又はオフとして、最下位ビット容量１３２₁〜１３２₄、１３４₁〜１３４₄を適宜選択して得た並列合成容量値を調整することで、正確に４mＶ輝度に変化させることができる。

容量切り替えスイッチを複数用意しておいて、最下位ビット容量を変化させることによって、更に階調を向上することもできる。次に、階調カウンタ１０４が９ビットのクロックレートを用いて１１ビット階調を実現する方法を説明する。

図１５は、基準ランプ電圧Ref_Ramp(+)をサンプリングするデータ線Ｄ+と最下位ビットから２ビット分に対応した下位２ビットスイッチとの接続構成例を示す。図１５に示すように、最下位ビットデータ線Ｄlsb及び最下位ビットから１ビット上位である下位２ビット目のデータを出力する下位２ビットデータ線Ｄl2bに接続されたビットスイッチ１０７ａ1、１０７ａ２は、デコーダ１４１に接続されている。

更に、デコーダ１４１は、３つのバッファ１４２₁〜１４２₃を並列に介して３つの容量調整スイッチ１４３₁〜１４３₃にそれぞれ接続されている。更に、容量調整スイッチ１４３₁〜１４３₃は抵抗Ｒ１１〜Ｒ１３を別々に介してＧＮＤに接地されると共に、データ線Ｄ+に３つの最下位ビット容量１４４₁〜１４４₃を別々に介して配置されている。なお、データ線Ｄ+はデータ線容量１２１ａを有する。ビットスイッチ１０７ａ１と１０７ａ２は下位２ビットの正極性の画素データが入力されるスイッチである。

図１６は、基準ランプ電圧Ref_Ramp(-)をサンプリングするデータ線Ｄ-と最下位ビットから２ビット分に対応した下位２ビットスイッチとの接続構成例を示す。図１６に示すように、ビットスイッチ１０７ｂ1、１０７ｂ２は、最下位ビットデータ線Ｄlsb及び最下位ビットから１ビット上位である下位２ビット目のデータを出力する下位２ビットデータ線Ｄl2bにデコーダ１５１に接続されている。

更に、デコーダ１５１は、３つのバッファ１５２₁〜１５２₃を並列に介して３つの容量調整スイッチ１５３₁〜１５３₃にそれぞれ接続されている。更に、容量調整スイッチ１５３₁〜１５３₃は、抵抗Ｒ２１〜Ｒ２３を別々に介してＶＤＤに接続されると共に、データ線Ｄ-に３つの最下位ビット容量１５４₁〜１５４₃を別々に介して配置されている。なお、データ線Ｄ-はデータ線容量１２１ｂを有する。ビットスイッチ１０７ｂ１及び１０７ｂ２には、インバータ１０５₁及び１０５₂により論理値が反転された負極性の画素データの下位２ビットのデータが入力される。

図１５及び図１６において、最下位ビット容量１４４₁〜１４４₃、１５４₁〜１５４₃の各容量値は、０.４ｆＦに選定されている。デコーダ１４１、１５１は、画素データの下位２ビットのデータをデコードし、下位２ビットが「０」（００）のときは３つの容量調整スイッチ１４３₁〜１４３₃、１５３₁〜１５３₃を全てオフとし、下位２ビットのデータが「１」（０１）のときは１つの容量調整スイッチをオンして０.４ｆＦ分の下位ビットデータ出力線により２ｍＶ輝度変化させる。

下位２ビットのデータが「２」（１０）のときは２つの容量調整スイッチをオンして０.８ｆＦ分の下位ビットデータ出力線により４ｍＶ輝度変化させる。下位２ビットのデータが「３」（１１）のときは３つの容量調整スイッチを全てオンして１.２ｆＦ分の下位ビットデータ出力線により６ｍＶ輝度変化させる。これにより、データ線に書き込んでおいた上位９ビットデータの階調電圧を、下位２ビットデータを用いて電位を変化させることによって全１１ビット階調を得る。

この方法を使用すれば１つのランプ信号と階調カウンタ１０４の低いクロックレートを用いて、更に階調数を増加することが可能である。

以上、本発明に好適な実施形態の回路の構成と動作について説明した。本実施の形態の液晶表示装置１００によれば、簡易な構成で１つのランプ信号（基準ランプ電圧）から階調カウンタ１０４のクロックレート以上の階調を各画素に供給することができる。

なお、本発明は以上の実施の形態に限定されるものではなく、例えば、以上の実施の形態ではデータ線Ｄ+、Ｄ-にサンプリングされた１０ビットの画素データの上位９ビット分の電位を、上記画素データの下位１ビットの値に応じて変化させて１０ビットの階調を得るようにしているが、下位ビット数は１ビットに限定されるものではない。すなわち、本発明は、画素データの全ビット数をｘビットとしたとき、データ線にサンプリングした上位（ｘ−ｙ）ビット分の電位を、下位ｙビット（ｙは１以上でｘ未満）の値に応じて変化させればよい。

また、画素１０８は図３に示す等価回路（画素回路）に限定されるものではなく、例えばトランジスタＱ７に替えて、トランジスタＱ３、Ｑ４の各ソース側にそれぞれ別々に定電流負荷トランジスタを設けた構成としてもよい。

１００液晶表示装置
１０１ａ、１０１ｂシフトレジスタ回路
１０２１ラインラッチ回路
１０３コンパレータ
１０４階調カウンタ
１０５インバータ
１０６アナログスイッチ
１０７、１０７ａ、１０７ｂ最下位ビットスイッチ
１０７ａ１、１０７ａ２、１０７ｂ１、１０７ｂ２下位２ビットのスイッチ
１０８画素
１０９タイミング発生器
１１０極性切り替え制御回路
１１１垂直シフトレジスタ／レベルシフタ
１２０ａ、１２０ｂ、１３２₁〜１３２₄、１３４₁〜１３４₄、１４４₁〜１４４₃、１５４₁〜１５４₃ 最下位ビット容量
１２１ａ、１２１ｂデータ線容量
１３１₁〜１３１₄、１３３₁〜１３３₄ 容量調整スイッチ
１４１、１５１デコーダ
１４３₁〜１４３₃、１５３₁〜１５３₃ 容量切り替えスイッチ
Ｄ+、Ｄi+、Ｄ1(+)〜Ｄm(+) 正極性用データ線
Ｄ-、Ｄi-、Ｄ1(-)〜Ｄm(-) 負極性用データ線
Ｄlsb 最下位ビットデータ線
Ｄls2 下位２ビットデータ線
Ｇj、Ｇ1〜Ｇn ゲート線（行走査線）
Ｓ+、Ｓ- ゲート制御信号用配線
Ｂ負荷特性制御信号用配線
Ref_Ramp(+)とRef_Ramp(-) 基準ランプ電圧（ランプ信号）
Ｑ１、Ｑ２画素選択用スイッチングトランジスタ
Ｑ３、Ｑ４ソースフォロワ用トランジスタ
Ｑ５、Ｑ６スイッチングトランジスタ
Ｑ７定電流負荷トランジスタ
Ｃs1及びＣs2 保持容量
ＬＣ液晶素子
ＰＥ画素電極
ＣＥ共通電極
ＬＣＭ表示体（液晶層）

Claims

２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた、それぞれ液晶素子を備える複数の画素と、
前記複数組のデータ線に対してそれぞれ設けられており、一組の前記２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、前記複数組のデータ線に対して１水平走査期間内で組単位で行う複数のアナログスイッチと、
複数本の前記ゲート線を水平走査期間毎に選択する垂直方向駆動を行う垂直方向駆動手段と、
一連のｘビット（ｘは２以上の自然数）の画素データからなるデジタル映像信号を１ライン単位でラッチするラッチ手段と、
黒レベルから白レベルまで連続的に１水平走査期間内の所定期間で変化し、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生し、その正極性用ランプ信号と負極性用ランプ信号とをオン状態にあるときの前記複数のアナログスイッチを通して、前記正極性映像信号と前記負極性映像信号として前記複数組のデータ線に供給するランプ信号発生手段と、
１水平走査期間内の前記所定期間で一巡する（ｘ−ｙ）ビット（ｙは１以上ｘ未満の自然数）のカウンタ値を発生するカウンタ手段と、
前記ラッチ手段によりラッチされた１ラインの各画素の前記ｘビットの画素データのうち、上位（ｘ−ｙ）ビットの画素データの値と、前記カウンタ手段からのカウンタ値とを画素単位で比較し、一致した時一致パルスを出力して、前記複数のアナログスイッチのうち対応して設けられたアナログスイッチをオフとし、そのオフとされた前記アナログスイッチに接続された一組の前記データ線に、前記正極性用ランプ信号と前記負極性用ランプ信号の前記アナログスイッチのオフ直前の電位をサンプリングして保持させる比較手段と、
前記アナログスイッチに接続された各組の前記データ線にそれぞれ一端が接続された容量と、前記ラッチ手段によりラッチされた１ラインの各画素の下位ｙビットの画素データが供給される各組の下位画素データ用データ線にそれぞれ一端が接続され、かつ、他端が前記容量の他端に接続されたスイッチと、前記容量及び前記スイッチの接続点に所定の電圧を印加する抵抗とを有し、前記所定期間での前記比較手段による１ラインの全画素の画素データの比較動作終了後の１水平走査期間内の残りの期間でオンとされる前記スイッチを通して前記下位画素データ用データ線の前記下位ｙビットの画素データを前記容量に印加して前記下位ｙビットの画素データの値に応じた電位を各組の前記データ線に出力し、前記複数組のデータ線にそれぞれサンプリングして保持されている各画素の電位を前記下位ｙビットの画素データの値に応じた電位だけ変化させ、前記複数組のデータ線に組単位で接続されている１ラインの前記各画素に、前記ｘビットの階調の映像信号の書き込みを行わせる下位ビットデータ供給手段と
を有することを特徴とする液晶表示装置。
前記複数の画素のそれぞれは、
対向する画素電極と共通電極との間に液晶層が挟持された前記液晶素子と、
一組の前記２本のデータ線のうち、前記正極性用ランプ信号が供給される一方のデータ線に保持されている電位が前記正極性映像信号として供給され、その正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち、前記負極性用ランプ信号が供給される他方のデータ線に保持されている電位が前記負極性映像信号として供給され、その負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、
前記第１のサンプリング及び保持手段に保持された正極性映像信号電圧と、前記第２のサンプリング及び保持手段に保持された負極性映像信号電圧とを、垂直走査期間よりも短い所定の周期で切り替えて前記画素電極に交互に印加するスイッチング手段と
を備えることを特徴とする請求項１記載の液晶表示装置。
前記下位ビットデータ供給手段は、
前記ラッチ手段によりラッチされた前記ｘビットの画素データのうち、下位ｙビットの画素データを選択する第１のスイッチ手段と、
一組の前記２本のデータ線のうち前記正極性用ランプ信号が供給される一方のデータ線に保持されている電位を、前記第１のスイッチ手段を通して入力された前記下位ｙビットの画素データの値に応じて正方向に変化させる第１の容量を含む第１の信号出力手段と、
前記ラッチ手段によりラッチされた前記ｘビットの画素データのうち、下位ｙビットの画素データを論理反転して選択する第２のスイッチ手段と、
一組の前記２本のデータ線のうち前記負極性用ランプ信号が供給される他方のデータ線に保持されている電位を、前記第２のスイッチ手段を通して入力された前記下位ｙビットの画素データの論理反転した値に応じて負方向に変化させる第２の容量を含む第２の信号出力手段と
を有することを特徴とする請求項１又は２記載の液晶表示装置。
前記第１の信号出力手段は、互いに独立してスイッチング制御可能な二以上の第１の容量調整スイッチと、前記第１の容量調整スイッチに対応して設けられた二以上の前記第１の容量及び第１の抵抗とよりなり、
前記第２の信号出力手段は、互いに独立してスイッチング制御可能な二以上の第２の容量調整スイッチと、前記第２の容量調整スイッチに対応して設けられた二以上の前記第２の容量及び第２の抵抗とよりなることを特徴とする請求項３記載の液晶表示装置。