JP3634320B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3634320B2 JP3634320B2 JP2002095879A JP2002095879A JP3634320B2 JP 3634320 B2 JP3634320 B2 JP 3634320B2 JP 2002095879 A JP2002095879 A JP 2002095879A JP 2002095879 A JP2002095879 A JP 2002095879A JP 3634320 B2 JP3634320 B2 JP 3634320B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- film
- insulating film
- transistor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000010408 film Substances 0.000 claims description 350
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 191
- 229910052710 silicon Inorganic materials 0.000 claims description 191
- 239000010703 silicon Substances 0.000 claims description 191
- 239000000758 substrate Substances 0.000 claims description 73
- 239000010409 thin film Substances 0.000 claims description 54
- 239000012535 impurity Substances 0.000 claims description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 40
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 280
- 238000000034 method Methods 0.000 description 83
- 229910052581 Si3N4 Inorganic materials 0.000 description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 38
- 229910052751 metal Inorganic materials 0.000 description 33
- 239000002184 metal Substances 0.000 description 33
- 239000000463 material Substances 0.000 description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 239000012528 membrane Substances 0.000 description 24
- 229910052721 tungsten Inorganic materials 0.000 description 24
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 23
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 23
- 239000010937 tungsten Substances 0.000 description 23
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 22
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 10
- 239000007769 metal material Substances 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- 229910004205 SiNX Inorganic materials 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 230000002776 aggregation Effects 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000004220 aggregation Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910002370 SrTiO3 Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910001634 calcium fluoride Inorganic materials 0.000 description 2
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- CMIHHWBVHJVIGI-UHFFFAOYSA-N gadolinium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Gd+3].[Gd+3] CMIHHWBVHJVIGI-UHFFFAOYSA-N 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 229910000167 hafnon Inorganic materials 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 229910001233 yttria-stabilized zirconia Inorganic materials 0.000 description 2
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 2
- 229910052845 zircon Inorganic materials 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、及び半導体装置の製造方法に係り、トランジスタの閾値電圧の制御に関係するものである。
【０００２】
【従来の技術】
現在、高性能の半導体トランジスタを製造するにあたって、動作速度の向上、消費電力の低減を実現するために、単結晶のシリコン基板に替わって、所謂ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板（＝シリコン支持基板と表面のシリコン層の間に、シリコン酸化膜等の埋め込み絶縁膜が介在する基板）が使われ始めている。
【０００３】
ＳＯＩ基板を用いた半導体トランジスタには、大きく分けて、完全空乏型ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）トランジスタと部分空乏型ＳＯＩトランジスタ等がある。このなかで、完全空乏型ＳＯＩトランジスタには、低寄生容量による消費電力の低減、また、低閾値電圧であることによって、ゲート電極の材料を多結晶シリコンから金属へと替え、所謂メタルゲートの使用が可能となる等の特長があることが知られている。
【０００４】
この完全空乏型ＳＯＩトランジスタでは、トランジスタの動作時に、ソース、ドレインの各領域、及び埋め込み絶縁膜によって囲まれる領域を略完全に空乏化するので、ＳＯＩ基板のシリコン活性層の厚さは、部分空乏型ＳＯＩトランジスタの場合と比べて、自ずと薄くする必要がある。
【０００５】
また、完全空乏型（ＦＤ：Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ）のＳＯＩトランジスタには、チャネル領域を二つのゲート電極層で挟んだダブルゲート構造を有する完全空乏型のＳＯＩトランジスタが開発されている。これらの構造を用いれば、ゲート電極層の構造において、制御性を高め、微細化を更に進展させることが可能になる。また、チャネル領域の不純物濃度を低減させて、不純物の散乱、及びチャネル領域の深さ方向において電界を低減させることができる。従って、トランジスタにおいて、チャネル領域でのキャリアの移動度を高め、駆動電流を大きくすることができる。また、チャネル領域を完全に空乏化させた状態でトランジスタを動作させるので、所謂、Ｓ−ｆａｃｔｏｒを６０ｍＶ／ｄｅｃａｄｅ程度の理想的な値まで低減させ、トランジスタの閾値電圧の値を低くすることができる。
【０００６】
また、完全空乏型のＳＯＩトランジスタ等において、高速性を図り、制御性を高めるベく、ゲート電極層に金属材料（例：高融点金属材料）を用いた、所謂メタルゲート電極層を設けること、また、比誘電率の高い材料（以下、高誘電率の材料（＝ｈｉｇｈ−ｋ材料））をゲート絶縁膜に用いる等の技術が開発されてきている。このような場合には、所謂、ダミーゲートプロセスを適用して、トランジスタを製造することが効果的である。
【０００７】
ここで、ダミーゲートプロセスとは、ゲート電極層の設けられる所定の位置に、予め、同じ寸法形状のパターン（＝ダミーゲートパターン）を形成し、次いで、このパターンをマスクにして不純物を導入し、ソース領域、及びドレイン領域を形成する。その後、ダミーゲートパターンを除去し、ゲート電極層に置き換える方法である。一般に、トランジスタを製造する過程では、ソース領域、及びドレイン領域に、１０００℃前後の高温の熱処理を施し、不純物を活性化させる等の処理工程が必要となる。しかしながら、ダミーゲートプロセスでは、ゲート電極層に先んじて、ソース領域、及びドレイン領域を形成する。従って、この場合には、ゲート電極層を形成した後、４５０℃程度以下の比較的低い温度で熱処理を施すだけでよい。
【０００８】
このように、ダミーゲートプロセスを用いれば、トランジスタにおいて、高融点金属材以外にも、耐熱性の低い金属材料を用い、所謂、メタルゲート電極層を形成することができる。また、高誘電率の材料（Ｈｉｇｈ−ｋの材料）を用いて、ゲート絶縁膜を形成することが容易になる。これより、完全空乏型のＳＯＩトランジスタ等において、駆動性、及び制御性を高めることが可能となる。
【０００９】
【発明が解決しようとする課題】
従来の完全空乏型のＳＯＩトランジスタでは、動作時に、チャネル領域（＝シリコン活性層（ＳＯＩ層））の部分を空乏化させる。従って、前述の如く、チャネル領域の不純物の濃度は低く抑えられ、駆動性等を維持するべく、その値には上限が設けられる。
【００１０】
このような場合、イオン注入技術等を用いて、チャネル領域に不純物を導入し、トランジスタの閾値電圧の値を任意に制御することが困難である。従って、同一の半導体基板上に、異なる閾値電圧で複数のトランジスタを任意に形成することが困難である。
【００１１】
また、所謂、メタルゲート電極層、及び高誘電率材料のゲート絶縁膜を用いたトランジスタでは、タングステン（Ｗ）等、ゲート電極層に用いられる金属材料の仕事関数は、シリコン（Ｓｉ）のミッドギャップ（＝バンドギャップの中間、４．６ｅＶ）に近い値を有する。また、単一の金属を材料に用いれば、ゲート電極層の仕事関数の値は固定される。ゲート電極層の材料に多結晶シリコンを用いた場合には、その内部に不純物を導入して、トランジスタの閾値電圧を適当な値に調整することができる。これより、従来、ゲート電極層に金属材料を用いると、多結晶シリコンを用いた場合より、トランジスタの閾値電圧の値（＝絶対値）は高くなり易い。従って、トランジスタの閾値電圧をより低くする等、任意の値に制御することが困難であった。
【００１２】
このように、完全空乏型のＳＯＩトランジスタ等において、ゲート電極層に金属材料を、また、ゲート絶縁膜に高誘電率材料を用いた場合、駆動性、及び制御性を高めることができる。しかしながら、個々のトランジスタの閾値電圧を適正な値に制御し、同一の半導体基板上に、異なる閾値電圧で複数のトランジスタを形成することが困難である。
【００１３】
以上の如く、従来の方法では、完全空乏型ＳＯＩトランジスタ等において、閾値電圧を適正な値に調整することが困難である。これより、同一の半導体基板上に閾値電圧の異なるトランジスタを形成する場合等、回路設計の自由度を高めることが困難である。
【００１４】
以上より、本発明の目的は、このような問題を解決して、高性能な半導体装置を製造することにある。
【００１５】
【課題を解決するための手段】
本発明は、半導体基板と、半導体基板上に形成された絶縁膜と、この絶縁膜上に形成されたシリコン層と、このシリコン層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極層と、前記シリコン層に形成された、ソース領域、ドレイン領域、及びチャネル領域とを有する第一のトランジスタ及び第二のトランジスタを備え、前記第一のトランジスタのチャネル領域を構成するシリコン層の厚さは、前記第二のトランジスタのチャネル領域を構成するシリコン層の厚さよりも薄く、かつ、前記第一のトランジスタのチャネル領域を構成するシリコン層の厚さは１０ｎｍ以下、前記第二のトランジスタのチャネル領域を構成するシリコン層の厚さは１０ｎｍ以上であり、並びに前記第一のトランジスタの閾値電圧の絶対値は前記第二のトランジスタの閾値電圧の絶対値よりも大きいことを特徴とする半導体装置を提供することができる。
また、本発明は、半導体基板と、半導体基板上に形成された絶縁膜と、この絶縁膜上に形成されたシリコン層と、このシリコン層の一側面、或いは前記一側面及び前記一側面と対向する側面に接するように形成されたゲート絶縁膜と、このゲート絶縁膜の側面に接するように形成されたゲート電極層と、前記シリコン層に形成された、ソース領域、ドレイン領域、及びチャネル領域とを有する第一のトランジスタ及び第二のトランジスタを備え、前記第一のトランジスタのチャネル領域の厚さとなる前記シリコン層の幅は、前記第二のトランジスタのチャネル領域の厚さとなる前記シリコン層の幅よりも小さく、かつ、前記第一のトランジスタのチャネル領域の厚さは１０ｎｍ以下、及び前記第二のトランジスタのチャネル領域の厚さは１０ｎｍ以上であり、並びに前記第一のトランジスタの閾値電圧の絶対値は前記第二のトランジスタの閾値電圧の絶対値よりも大きいことを特徴とする半導体装置を提供することができる。
また、半導体基板上に絶縁膜を介して形成されたシリコン層に第一のシリコン薄膜パターン、及び第二のシリコン薄膜パターンを形成する工程と、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンの側壁に絶縁膜を形成する工程と、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンの上及び側壁に、第一のダミーゲートパターン、及び第二のダミーゲートパターンを選択的に形成する工程と、前記第一のダミーゲートパターン、及び前記第二のダミーゲートパターンをマスクにして、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンに不純物を導入し、ソース領域、及びドレイン領域の位置に不純物拡散層を形成する工程と、前記第一及び第二のダミーゲートパターン並びに前記絶縁膜を除去する工程と、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンの側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の側壁にゲート電極を形成する工程とを有し、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンを形成する前記工程において、前記第一のシリコン薄膜パターンにおける前記ソース領域から前記ドレイン領域へ向かう方向と垂直方向の幅が、前記第二のシリコン薄膜パターンにおける前記ソース領域から前記ドレイン領域へ向かう方向と垂直方向の幅よりも小さく、かつ、前記第一のシリコン薄膜パターンの前記幅は１０ｎｍ以下、前記第二のシリコン薄膜パターンの前記幅は１０ｎｍ以上であるように、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンが形成されることを特徴とする半導体装置の製造方法を提供することができる。
【００１６】
また、本発明は、半導体基板上に絶縁膜を介して形成されたシリコン層上に、第一、及び第二のダミーゲートパターンを形成する工程と、前記第一、及び第二のダミーゲートパターンをマスクにして、前記シリコン層に不純物を導入し、ソース領域、及びドレイン領域の位置に不純物拡散層を形成する工程と、前記第一、及び第二のダミーゲートパターンを埋め込むように、前記シリコン層上に絶縁膜を形成する工程と、前記第一、及び第二のダミーゲートパターンを除去し、前記絶縁膜に第一、及び第二の溝を形成する工程と、前記第一の溝において、前記シリコン層をエッチングして、チャネル領域の部分の厚さを薄くする工程と、前記第一、及び第二の溝内において、前記シリコン層上にゲート絶縁膜を形成する工程と、前記第一、及び第二の溝内において、前記ゲート絶縁膜上にゲート電極層を形成する工程とを有することを特徴とする半導体装置の製造方法を提供することができる。
【００１７】
また、本発明は、半導体基板上に絶縁膜を介して形成されたシリコン層上に、第一、及び第二のダミーゲートパターンを形成する工程と、前記第一、第二のダミーゲートパターンをマスクにして、前記シリコン層に不純物を導入し、ソース領域、及びドレイン領域の位置に不純物拡散層を形成する工程と、前記第一、及び第二のダミーゲートパターンを埋め込むように、前記シリコン層上に絶縁膜を形成する工程と、前記第一のダミーゲートパターンを除去し、前記絶縁膜に、第一の溝を形成する工程と、前記第一の溝において、前記シリコン層のチャネル領域の位置にシリコン酸化膜を形成する工程と、前記シリコン酸化膜を除去し、前記シリコン層のチャネル領域の厚さを薄くする工程と、前記第二のダミーゲートパターンを除去し、前記絶縁膜に、第二の溝を形成する工程と、前記シリコン層のチャネル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法を提供することができる。
【００１８】
以上、本発明によれば、個々のトランジスタの閾値電圧を適正な値に制御し、同一の半導体基板上に、異なる閾値電圧で複数のトランジスタを形成することが可能となる。これより、同一の半導体基板上に閾値電圧の異なるトランジスタを形成する場合等、回路設計の自由度を高め、高性能な半導体装置を提供することが可能となる。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の各実施の形態について詳細に説明する。
（第一の実施の形態）
本実施の形態について、図１乃至４を参照して説明する。本実施の形態では、一例に、同一の半導体基板（例：ＳＯＩ（＝Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板）に、閾値電圧の値が異なるように、Ｎ型のＭＯＳトランジスタを複数形成する場合に付いて説明する。
【００２０】
また、図２乃至４は、ＳＯＩ基板に形成されたＮ型のＭＯＳトランジスタにおいて、ゲート電極層の長さ方向に対して、垂直な方向の断面図である。
【００２１】
先ず、図１（ａ）、（ｂ）に示すように、前述の如く形成されたＳＯＩ基板において、所定の素子形成領域のゲート電極層を形成する領域に、ダミーゲートのパターンを形成する。ＳＯＩ基板のシリコン活性層（＝ＳＯＩ）の厚さは、一例に、３０ｎｍ程度とする。
【００２２】
尚、図１（ａ）、（ｂ）は、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の深さ方向（＝厚さ方向）を表す断面図である。
【００２３】
図１（ａ）に示すように、シリコン支持基板１０１上には、埋め込みシリコン酸化膜１０２を介して、所定の厚さまで薄膜化処理の施されたシリコン活性層（＝ＳＯＩ層）１０３が形成されている。このようして、ＳＯＩ基板１０４は、シリコン支持基板１０１／埋め込みシリコン酸化膜１０２／シリコン活性層（＝ＳＯＩ層）１０３から構成される。
【００２４】
次に、図１（ｂ）に示すように、シリコン活性層（＝ＳＯＩ層）１０３に、公知の方法で、浅い溝型の素子分離領域（＝ＳＴＩ領域：Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）１０５を複数形成する。また、各素子分離領域１０５の間は、ＭＯＳ型トランジスタ等、半導体素子が形成される素子領域１０６として使用される。
【００２５】
尚、本実施の形態では、公知の貼り合せ法やＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法等、設計条件等に応じ、適当な方法によって作成されたＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を使用する。
【００２６】
次に、本実施の形態では、図２乃至４に示すように、一例に、ＳＯＩ基板１０４に、完全空乏型のＳＯＩトランジスタを複数形成する。ここでは、これらの完全空乏型のＳＯＩトランジスタは、互いに異なる閾値電圧を有するＮ型のトランジスタとする。
【００２７】
先ず、図２（ａ）に示すように、ＳＯＩ基板１０４において、シリコン活性層（＝ＳＯＩ層）１０３上に、シリコン酸化膜１０７（＝バッファ酸化膜）を介して、多結晶シリコン膜１０８、シリコン窒化膜（ＳｉＮｘ膜）１０９、次いで、フォトレジスト膜１１０を、各々、公知の方法で順次形成する。
【００２８】
ここでは、先ず、ＳＯＩ基板１０４において、シリコン活性層（＝ＳＯＩ層）１０３の表面に、３ｎｍ程度の厚さで、シリコン酸化膜１０７（＝バッファ酸化膜）を薄く形成する。その後、多結晶シリコン膜１０８を厚さ１５０ｎｍ程度で、次いで、シリコン窒化膜（ＳｉＮｘ膜）１０９を厚さ３０ｎｍ程度で形成する。
【００２９】
次に、電子ビーム等により、フォトレジスト膜１１０をゲート電極層の寸法、及び形状に加工して、マスクパターンを形成する。その後、このマスクパターンを用いて、シリコン窒化膜１０９、多結晶シリコン膜１０８、次いで、シリコン酸化膜１０７（＝バッファ酸化膜）の順に、ＲＩＥ法等のドライエッチング技術による加工を施し、パターンを転写する。このようにして、図２（ｂ）に示すように、シリコン活性層（＝ＳＯＩ層）１０３上の所定の位置に、ダミーゲートパターン１１１、１１２を形成する。また、ここでは、その後、ダミーゲートパターン１１１、１１２の両側面に沿って、シリコン窒化膜（＝ＳｉＮｘ膜）等を用い、サイドウォール１１３、１１４を形成する。
【００３０】
ここでは、ダミーゲートパターン１１１は、シリコン酸化膜１０７、多結晶シリコン膜１０８、及びシリコン窒化膜１０９から構成される積層のパターンとして、シリコン活性層（＝ＳＯＩ層）１０３上に形成される。また、ダミーゲートパターン１１２は、シリコン酸化膜１０７、多結晶シリコン膜１０８、及びシリコン窒化膜１０９から構成される積層のパターンとして、シリコン活性層（＝ＳＯＩ層）１０３上に形成される。
【００３１】
尚、ここでは、ドライエッチング技術には、反応性イオンエッチング法（以下、ＲＩＥ法とする）を用い、シリコン窒化膜１０９、多結晶シリコン膜１０８、シリコン酸化膜１０７の順にエッチングして、ゲートパターンを転写し、ダミーゲートパターン１１１、１１２を形成する。
【００３２】
次に、図２（ｃ）に示すように、ダミーゲートパターン１１１、１１２に沿い、その両側の位置において、エピタキシャル成長法を用い、シリコン活性層（＝ＳＯＩ）１０３上に、シリコンのエピタキシャル層１１５を形成する。このように、シリコン層１０３（＝ＳＯＩ層）において、ソース領域、及びドレイン領域を形成する部分の厚さを増やす。
【００３３】
ここでは、シリコン活性層（＝ＳＯＩ）１０３にエピタキシャル成長法を施す前に、水素雰囲気によるアニール処理を行う。シリコン活性層（＝ＳＯＩ層）１０３は、その厚さが２５０Å以上であれば、凝集を起こすことはない。本実施の形態では、前述の如くシリコン活性層（＝ＳＯＩ層）１０３の厚さは、３００Åであり、凝集を起こさずに、水素雰囲気によるアニ―ル処理を行うことができる。
【００３４】
次に、イオン注入技術等を用い、ダミーゲートパターン１１２、１１３をマスクにして、図３（ａ）に示すように、シリコン活性層（＝ＳＯＩ）１０３のソース領域、及びドレイン領域の位置に、Ｎ型の不純物１１６（Ｐ（リン）、またはＡｓ（砒素））を導入し、その後、熱処理を行い、不純物１１６を活性化させて、高濃度のＮ＋型の不純物拡散層１１７ａ、１１７ｂ、１１８ａ、１１８ｂを形成する。ここでは、高濃度のＮ＋型の不純物拡散層１１７ａ、１１８ａはソース領域を構成し、また、高濃度のＮ＋型の不純物拡散層１１７ｂ、１１８ｂは、ドレイン領域を構成する。
【００３５】
次に、図３（ｂ）に示すように、層間絶縁膜として、ＴＥＯＳ膜（＝テトラエトキシシラン膜）１１９を２３０ｎｍ程度の膜厚で堆積させ、その後、全体をＣＭＰ法等で平坦化して、ダミーゲートパターン１１１、１１２の表面を露出させる。
【００３６】
次に、図３（ｃ）に示すように、ダミーゲートパターン１１１、１１２を除去し、シリコン活性層１０３に、ゲート溝１２０、１２１を形成する。
【００３７】
ここでは、先ず、熱リン酸によるエッチング処理によって、シリコン窒化膜１０９ａ、１０９ｂのパターンを除去し、次いで、ケミカルドライエッチング法（ＣＤＥ法：Ｃｈｅｍｉｃａｌ−Ｄｒｙ−Ｅｔｃｈｉｎｇ法）によって、ＴＥＯＳ膜１１９内に埋め込まれた多結晶シリコン膜１０８のパターンを除去する。
【００３８】
次に、同一の半導体基板、即ち、ＳＯＩ基板１０４上に、閾値電圧の異なるＭＯＳトランジスタを作り分ける。ここでは、一例に、同一のＳＯＩ基板１０４上に、閾値電圧の高い方のＭＯＳトランジスタ、次いで、閾値電圧の低い方のＭＯＳトランジスタの順に形成する。
【００３９】
先ず一例に、図４（ａ）に示すように、フォトレジスト膜１２２で、閾値電圧の低い方のＭＯＳトランジスタを形成する領域を覆う。その後、この状態で、閾値電圧の高い方のＭＯＳトランジスタを形成する領域において、ゲート溝１２０の底部に在るシリコン酸化膜１０７を弗酸（ＨＦ）等で除去し、その後、ＣＤＥ法、またはＲＩＥ法等を用いてリセス処理を行い、深さ方向において、シリコン活性層（＝ＳＯＩ層）１０３の厚さを薄くする。ここでは、リセス処理を制御して、シリコン活性層（＝ＳＯＩ層）１０３の残りの厚さを５０Å程度にまで薄くする。
【００４０】
ここでは、閾値電圧の高い方のＭＯＳトランジスタにおいて、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さをＴａ、また、閾値電圧の低い方のＭＯＳトランジスタにおいて、シリコン活性層（＝ＳＯＩ層）１０３の厚さをＴｂとする。
【００４１】
次に、酸素プラズマ等を用いたアッシング処理で、図４（ｂ）に示すように、フォトレジスト膜１２２を除去する。ここでは、閾値電圧の低い方のトランジスタを形成する領域では、シリコン活性層（＝ＳＯＩ層）１０３にリセス処理等を施さず、その厚さＴｂを３００Å程度に維持する。このとき、Ｎ型のＭＯＳトランジスタにおいて、閾値電圧の高い方のＭＯＳトランジスタでは、シリコン活性層１０３の厚さＴａは５０Å程度、また、閾値電圧の低い方のＭＯＳトランジスタでは、シリコン活性層１０３の厚さＴｂは、３００Å程度となる。
【００４２】
次に、図４（ｃ）に示すように、ゲート溝１２０、１２１の各々において、ゲート絶縁膜、次いで、ゲート電極層を埋め込み形成し、閾値電圧の異なるＮ型のＭＯＳトランジスタを形成する。ここでは、Ｎ型のＭＯＳトランジスタにおいて、高速性と良好な制御性を図るべく、ゲート絶縁膜の材料には、所謂、高誘電率膜、または強誘電体膜等を用い、また、ゲート電極層の材料には金属を用いて、所謂、メタルゲート電極層を形成する。
【００４３】
ここでは、ゲート溝１２０、１２１において、シリコン窒化膜１２３（例：窒化オキシナイトライド膜（＝ＮＯ膜））介し、ゲート絶縁膜として、高誘電率膜であるＴａ２Ｏ５膜１２４を形成する。その後、バリアメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）１２５、及びゲート電極層として、タングステン（Ｗ）膜１２６を埋め込み形成する。このように、ゲート絶縁膜の材料には、高誘電率のＴａ２Ｏ５、また、ゲート電極層の材料には、高融点金属であるタングステン（Ｗ）を用い、所謂、メタルゲート電極層を形成する。以上のようにして、ＳＯＩ基板１０４上に、閾値電圧の高い方のＭＯＳトランジスタ１２７、閾値電圧の低い方のＭＯＳトランジスタ１２８を形成する。
【００４４】
具体的な手順としては、以下のように、公知のダマシンゲートプロセスを用いて、ＭＯＳトランジスタのゲート絶縁膜、埋め込みゲート電極を順番に形成する。
【００４５】
先ず、ゲート溝１２０、１２１の各底部において、自然酸化膜等を除去するべく、弗酸（＝ＨＦ）処理を施してシリコン活性層（＝ＳＯＩ層）１０３の表面を露出させる。その後、ＣＶＤ法等を用いて、シリコン窒化膜１２４（例：窒化オキシナイトライド膜（＝ＮＯ膜））を０．７ｎｍ程度の厚さで形成する。次いで、その上に、ＣＶＤ法等を用い、ゲート絶縁膜として、Ｔａ２Ｏ５膜１２５を３ｎｍ程度の膜厚で形成する。
【００４６】
次に、ＣＶＤ法等を用い、バリアメタル層の材料として、窒化チタン膜（ＴｉＮ膜）１２６を５ｎｍの膜厚で、その後、ＣＶＤ法、またはブランケット成長法等を用い、ゲート電極層の材料として、タングステン膜（＝Ｗ膜）１２７を１５０ｎｍ程度の膜厚で、積層状に形成する。
【００４７】
次に、公知のＣＭＰ法によって、窒化チタン（ＴｉＮ）膜１２６、及びタングステン（Ｗ）膜１２７を一部除去して、シリコン活性層（＝ＳＯＩ層）１０３上の面全体を平坦化し、ゲート溝１２０、１２１の内部にタングステン（Ｗ）を埋め込むように残して、ゲート電極層を形成する。
【００４８】
ＭＯＳ型トランジスタにおいて、ゲート溝１２０、１２１の内部に埋め込まれたタングステン（Ｗ）１２７は、ゲート電極層として、ソース領域、及びドレイン領域（＝不純物拡散層１１７ａ、１１７ｂ、１１８ａ、１１８ｂ）とともに機能する。
【００４９】
ここでは、Ｔａ２Ｏ５膜１２５（＝ゲート絶縁膜）において、シリコン酸化膜等の膜厚に換算して、１．５ｎｍ以下の膜厚に相当する制御性を有することになる。従って、トランジスタの制御性を高めることが可能となる。
【００５０】
本実施の形態では、ＭＯＳトランジスタのゲート絶縁膜、及びゲート電極層を形成した後、特に、８００乃至１０００℃程度の高温で熱処理を行うと、ゲート電極層（＝メタルゲート電極層）を構成する金属の原子が、ゲート絶縁膜の内部に拡散する。このような場合、所謂、ゲート絶縁膜の耐圧が劣化する。また、Ｔａ２Ｏ５膜１２等の高誘電率膜（＝Ｈｉｇｈ−ｋ膜）と、シリコン活性層（＝ＳＯＩ層）１０３との界面には、比誘電率の低い薄膜が形成され、機能上、ゲート絶縁膜の実行的な膜厚が著しく増大して、制御性が低下することにもなる。
【００５１】
本実施の形態では、ＭＯＳトランジスタを製造する過程で、ゲート電極層よりも先に、ソース領域、及びドレイン領域を形成する。この場合、ゲート電極層を形成した後、特に４５０℃以上の高温で熱処理を行う必要がない。従って、ゲート絶縁膜には、高誘電率膜、または強誘電体膜として、Ｔａ２Ｏ５膜の他に、ＴｉＯ２膜、ＳｉＮ膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜、ＨｆＯ２膜、ＺｒＯ２膜、Ｌａ２Ｏ３膜、Ｇｄ２Ｏ３膜、Ｙ２Ｏ３膜、ＣａＦ２膜、ＣａＳｎＦ２膜、ＣｅＯ２膜、Ｙｔｔｒｉａ Ｓｔａｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉａの膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ４膜、ＨｆＳｉＯ４膜、Ｇｄ２ＳｉＯ５膜、２Ｌａ２Ｏ３膜／３ＳｉＯ２膜（＝積層膜）等を使用することができる。また、ゲート電極層には、金属材料として、タングステン（Ｗ）の他に、ＴｉＮ、ＷＮ、Ａｌ、Ｒｕ等を使用することができる。
【００５２】
次に、公知の製造工程を適用して、前述の如く形成されたＭＯＳ型のトランジスタの上層に、配線層構造等を形成する。即ち、ＣＶＤ法等で、層間絶縁膜としてＴＥＯＳ膜を形成する。その後、ＴＥＯＳ膜において、ゲート電極層、ソース領域、ドレイン領域上の各位置に、コンタクトホールを開孔し、上層の金属配線層（例：銅（Ｃｕ）配線層）形成して、ゲート電極層、ソース領域、ドレイン領域と電気的に接続する。ここでは、所謂、デュアルダマシン配線構造を適用することが可能である。
【００５３】
以上のようにして、ＳＯＩ基板１０４上に、異なる閾値電圧を有する完全空乏型のＮ型ＭＯＳトランジスタを複数形成する。ここでは、閾値電圧の低い方のトランジスタ１２８は、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さが３００Å程度であり、閾値電圧の値は、０．１５Ｖ程度となる。一方、閾値電圧の高い方のＭＯＳトランジスタ１２７は、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さが５０Å程度であり、閾値電圧の値は、０．５Ｖ程度となる。
【００５４】
所謂、メタルゲート電極層等、ゲート電極層に金属材料を用いた場合には、前述の如く、多結晶シリコンを用いる場合よりも、トランジスタの閾値電圧の値が上昇し易くなる。本実施の形態では、前述の如く、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを３００Å程度まで薄くして、トランジスタの閾値電圧の値を０．１５Ｖ程度まで低くすることができる。
【００５５】
また、本実施の形態では、一例に、前述の如くシリコン活性層（＝ＳＯＩ層）１０３の厚さを更に５０Å程度まで薄くして、逆に、トランジスタの閾値電圧の値を０．５Ｖ程度まで高くする。チャネル領域の深さ（＝シリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度以下にすると、量子効果によってサブバンドが形成され、逆に、トランジスタの閾値電圧の値が上昇することになる。
【００５６】
本実施の形態では、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度まで薄くして、トランジスタの閾値電圧の値を徐々に低くすることができる。また、更に、シリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度よりも薄くして、逆に、トランジスタの閾値電圧の値を徐々に高くするように調整することが可能となる。
【００５７】
このような場合、本実施の形態では、前述の如く、ダマシンゲートプロセスを適用し、ドライエッチング技術等を用いて、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度までの範囲で薄くして、トランジスタの閾値電圧の値を低くする。また、トランジスタの閾値電圧の値をより高くする場合には、前述の如くドライエッチング技術等を用いて、チャネル領域の深さ、即ち、シリコン活性層（＝ＳＯＩ層）１０３の厚さを更に１００Å程度よりも薄くすれば良い。従って、完全空乏型のＳＯＩトランジスタにおいて、同一の半導体基板（＝ＳＯＩ基板１０４）上に、異なる閾値電圧を有するトランジスタを複数形成し、半導体装置の性能を高めることができる。
【００５８】
また、本実施の形態では、ソース領域、及びドレイン領域を形成した後、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）のみを薄くする。従って、ソース領域、及びドレイン領域を形成する過程で、シリコン層の厚さは十分に確保されており、水素雰囲気等によるアニール処理時、凝集が起こすことがない。
本実施の形態では、ＳＯＩ基板１０４に形成された、ＬＤＤ（Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を有するトランジスタを製造する場合にも適用することが可能である。また、ゲート電極層に、多結晶シリコンを用いた場合にも、適用することができる。
【００５９】
尚、本実施の形態では、導入する不純物を替えて、ＳＯＩ基板１０４に、Ｐ型のＭＯＳトランジスタを形成することも可能である。また、同一のＳＯＩ基板上に、Ｎ型、及びＰ型のＭＯＳトランジスタを設け、ＳＯＩ基板にＣＭＯＳトランジスタを形成することも可能である。
（第二の実施の形態）
本実施の形態について、図５乃至７を参照して説明する。本実施の形態では、（第一の実施の形態）と同様に、同一の半導体基板（例：ＳＯＩ基板）に、閾値電圧の異なるようにして、Ｎ型のＭＯＳトランジスタを複数形成する場合に付いて説明する。また、（第一の実施の形態）と同一の構造を有する部分に付いては、同じ符号を引用して、詳細な説明は省略するものとする。
【００６０】
尚、図５乃至７は、ＳＯＩ基板に形成されたＮ型のＭＯＳトランジスタにおいて、ゲート電極層の長さ方向に、垂直な方向の断面図である。
【００６１】
本実施の形態では、（第一の実施の形態）と同様に、ＳＯＩ基板１０４（＝シリコン支持基板１０１／埋め込みシリコン酸化膜１０２／シリコン活性層（＝ＳＯＩ層）１０３）を用いる。また、ここでは、シリコン活性層（＝ＳＯＩ層）１０３の厚さは、３００Å程度の厚さにする。
【００６２】
本実施の形態では、（第一の実施の形態）と同様に、シリコン活性層（＝ＳＯＩ層）１０３の表面に、３ｎｍ程度の厚さで、シリコン酸化膜１０７（＝バッファ酸化膜）を形成する。その後、多結晶シリコン膜１０８を厚さ１５０ｎｍ程度で、次いで、シリコン窒化膜（ＳｉＮｘ膜）１０９を厚さ３０ｎｍ程度で形成する。
【００６３】
次に、（第一の実施の形態）と同様の手順で、電子ビーム等により、シリコン窒化膜１０９、多結晶シリコン膜１０８、次いで、シリコン酸化膜１０７（＝バッファ酸化膜）の順に、ＲＩＥ法等のドライエッチング技術による加工を施し、パターンを転写する。ゲートのパターンを形成し、図５（ａ）に示すように、形成する。ダミーゲートの側面にＳｉＮ側壁を形成する。また、ここでは、その後、ダミーゲートパターン１１１、１１２の両側面に沿って、シリコン窒化膜（＝ＳｉＮｘ膜）等を用い、サイドウォール１１３、１１４を形成する。
【００６４】
次に、図５（ｂ）に示すように、ダミーゲートパターン１１１、１１２に沿い、その両側の位置において、エピタキシャル成長法を用い、シリコン活性層（＝ＳＯＩ層）１０３上に、シリコンのエピタキシャル層１１５を形成する。このように、シリコン活性層（＝ＳＯＩ層）１０３において、ソース領域、及びドレイン領域を形成する部分の厚さを増やす。
【００６５】
ここでは、エピタキシャル成長法を施す前に、水素雰囲気によるアニール処理を行うが、（第一の実施の形態）で述べたように、シリコン活性層（＝ＳＯＩ層）１０３の厚さは３００Åあり、凝集を起こさずに処理することができる。
【００６６】
次に、イオン注入技術等を用い、ダミーゲートパターン１１１、１１２をマスクにして、図５（ｃ）に示すように、Ｎ型の不純物１１６（Ｐ（リン）、またはＡｓ（砒素））を導入し、ソース領域を構成する高濃度のＮ＋型不純物拡散層１１７ａ、１１８ａ、及びドレイン領域を構成する高濃度のＮ＋型不純物拡散層１１７ｂ、１１８ｂを形成する。
【００６７】
次に、図６（ａ）に示すように、層間絶縁膜として、ＴＥＯＳ膜１１９を２３０ｎｍ程度の厚さで堆積させ、その後、全体をＣＭＰ法等で平坦化して、ダミーゲートパターン１１１、１１２の表面を露出させる。
【００６８】
次に、本実施の形態の方法を用い、同一の半導体基板、即ち、ＳＯＩ基板１０４に、閾値電圧の異なるＭＯＳトランジスタを作り分ける。ここでは、一例に、同一のＳＯＩ基板１０４上に、閾値電圧の高い方のＭＯＳトランジスタ、次いで、閾値電圧の低い方のＭＯＳトランジスタの順に形成する。
【００６９】
先ず、図６（ｂ）に示すように、閾値電圧の低い方のトランジスタを形成する領域をフォトレジスト膜１２９で覆う。その後、この状態で、閾値電圧の高い方のＭＯＳトランジスタを形成する領域において、ダミーゲートパターン１１１を熱リン酸によるエッチング処理、ＣＤＥ法等によって除去し、ゲート溝１３０を形成する。
【００７０】
ここでは、先ず、熱リン酸によるエッチング処理によって、シリコン窒化膜１０９のパターンを除去し、次いで、ケミカルドライエッチング法（ＣＤＥ法：Ｃｈｅｍｉｃａｌ−Ｄｒｙ−Ｅｔｃｈｉｎｇ法）によって、ＴＥＯＳ膜１１９内に埋め込まれた多結晶シリコン膜１０８のパターンを除去する。その後、ゲート溝１３０の底部に在るシリコン酸化膜１０７を弗酸（ＨＦ）等で除去する。
【００７１】
次に、フォトレジスト膜１２９を除去し、図６（ｃ）に示すように、閾値電圧の高い方のＭＯＳトランジスタを形成する領域において、熱処理を施し、ゲート溝１３０底部のシリコン活性層（＝ＳＯＩ層）１０３の一部を酸化して、シリコン酸化膜（＝ＳｉＯ２膜）１３１を形成する。ここでは、シリコン活性層（＝ＳＯＩ層）１０３が、５０Å程度の厚さで残るように、シリコン酸化膜１３０の膜厚を制御する。一方、閾値電圧の低い方のＭＯＳトランジスタを形成する領域では、シリコン活性層（＝ＳＯＩ層）１０３をリセス処理せずに、３００Å程度の厚さに維持する。
【００７２】
ここでは、閾値電圧の高い方のＭＯＳトランジスタにおいて、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さをＴａ、また、閾値電圧の低い方のＭＯＳトランジスタにおいて、シリコン活性層（＝ＳＯＩ層）１０３の厚さをＴｂとする。
【００７３】
次に、図７（ａ）に示すように、閾値電圧の低い方のＭＯＳトランジスタ領域において、ダミーゲートパターン１１２を除去する。ここでは、ＴＥＯＳ膜１１９内に熱リン酸によるエッチング処理によって、シリコン窒化膜１０９のパターンを除去し、次いで、ケミカルドライエッチング法（＝ＣＤＥ法）によって、埋め込まれた多結晶シリコン膜１０８のパターンを除去する。
【００７４】
次に、この状態で、図７（ｂ）に示すように、シリコン酸化膜１０７、１３１を弗酸（ＨＦ）等で同時に除去する。このとき、Ｎ型のＭＯＳトランジスタにおいて、閾値電圧の高い方のＭＯＳトランジスタを形成する領域において、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さＴａは５０Å程度、また、閾値電圧の低い方のＭＯＳトランジスタでは、シリコン活性層１０３の厚さＴｂは３００Å程度となる。
【００７５】
次に、図７（ｃ）に示すように、ゲート溝１３０、１３２の各々において、ゲート絶縁膜、次いで、ゲート電極層を埋め込み形成し、閾値電圧の異なるＮ型のＭＯＳトランジスタを複数形成する。
【００７６】
ここでは、（第一の実施の形態）と同様に、ＭＯＳトランジスタにおいて、高速性と良好な制御性を図るべく、ゲート絶縁膜の材料には、所謂、高誘電率膜、または強誘電体膜等を用い、また、ゲート電極層の材料には金属を用いて、所謂、メタルゲート電極層を形成する。
【００７７】
また、ゲート溝１３０、１３２において、シリコン窒化膜１３３（例：窒化オキシナイトライド膜（＝ＮＯ膜））介し、ゲート絶縁膜として、高誘電率のＴａ２Ｏ５膜１３４を形成する。その後、バリアメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）１３５、及びゲート電極層として、タングステン（Ｗ）材１３６を埋め込み形成する。このように、ゲート絶縁膜の材料には、高誘電率のＴａ２Ｏ５、また、ゲート電極層の材料には、高融点金属であるタングステン（Ｗ）を用い、所謂、メタルゲート電極層を形成する。以上のようにして、ＳＯＩ基板１０４上に、閾値電圧の高い方のＭＯＳトランジスタ１３７、閾値電圧の低い方のＭＯＳトランジスタ１３８を形成する。
【００７８】
具体的な手順としては、以下のように、公知のダマシンゲートプロセスを用いて、ＭＯＳトランジスタのゲート絶縁膜、埋め込みゲート電極を順番に形成する。
【００７９】
先ず、ゲート溝１３０、１３２の各底部において、自然酸化膜等を除去するべく、弗酸（＝ＨＦ）処理を施してシリコン活性層（＝ＳＯＩ）１０３の表面を露出させる。その後、ＣＶＤ法等を用いて、シリコン窒化膜１３３（例：窒化オキシナイトライド膜（＝ＮＯ膜））を０．７ｎｍ程度の厚さで形成する。次いで、その上に、ＣＶＤ法等を用い、ゲート絶縁膜として、Ｔａ２Ｏ５膜１３４を３ｎｍ程度の膜厚で形成する。
【００８０】
次に、ＣＶＤ法等を用い、バリアメタル層の材料として、窒化チタン膜（ＴｉＮ膜）１３５を５ｎｍの膜厚で、その後、ＣＶＤ法、またはブランケット成長法等を用い、ゲート電極層の材料として、タングステン膜（＝Ｗ膜）１３６を１５０ｎｍ程度の膜厚で、積層状に形成する。
【００８１】
次に、公知のＣＭＰ法等によって、窒化チタン（ＴｉＮ）膜１３５、及びタングステン（Ｗ）膜１３６を一部除去して、シリコン活性層（＝ＳＯＩ層）１０３上の面全体を平坦化し、ゲート溝１３０、１３２の内部にタングステン（Ｗ）を埋め込むように残して、ゲート電極層を形成する。
【００８２】
ＭＯＳ型トランジスタにおいて、ゲート溝１３０、１３２の内部に埋め込まれたタングステン（Ｗ）膜１３６は、ゲート電極層として、ソース領域、及びドレイン領域（＝不純物拡散層１１７ａ、１１７ｂ、１１８ａ、１１８ｂ）とともに機能する。
【００８３】
ここでは、Ｔａ２Ｏ５膜１２５（＝ゲート絶縁膜）において、酸化膜の膜厚に換算して、１．５ｎｍ以下の膜厚に相当する制御性を有することになる。従って、トランジスタの制御性を高めることが可能となる。
【００８４】
本実施の形態では、トランジスタのゲート絶縁膜、及びゲート電極層を形成した後、特に、８００乃至１０００℃程度の高温で熱処理を行うと、ゲート電極層（＝メタルゲート電極層）を構成する金属の原子が、ゲート絶縁膜の内部に拡散する。このような場合、所謂、ゲート絶縁膜の耐圧が劣化する。また、Ｔａ２Ｏ５膜等の高誘電率膜（＝Ｈｉｇｈ−ｋ膜）と、シリコン活性層（＝ＳＯＩ層）１０３との界面には、比誘電率の低い薄膜が形成され、機能上、ゲート絶縁膜の実行的な膜厚が著しく増大して、制御性が低下することにもなる。
【００８５】
その後、（第一の実施の形態）で説明したのと同様の手順で、ＭＯＳ型のトランジスタの上層に、デュアルダマシン配線構造等を形成する。
【００８６】
本実施の形態では、トランジスタにおいて、ゲート電極層よりも先に、ソース領域、及びドレイン領域を形成する。ゲート電極層を形成した後には、４５０℃以上の高温で熱処理を行う必要がない。従って、（第一の実施の形態）と同様に、ゲート絶縁膜には、高誘電率膜、または強誘電体膜として、Ｔａ２Ｏ５膜の他に、ＴｉＯ２膜、ＳｉＮ膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜、ＨｆＯ２膜、ＺｒＯ２膜、Ｌａ２Ｏ３膜、Ｇｄ２Ｏ３膜、Ｙ２Ｏ３膜、ＣａＦ２膜、ＣａＳｎＦ２膜、ＣｅＯ２膜、Ｙｔｔｒｉａ Ｓｔａｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉａの膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ４膜、ＨｆＳｉＯ４膜、Ｇｄ２ＳｉＯ５膜、２Ｌａ２Ｏ３膜／３ＳｉＯ２膜（＝積層膜）等を使用することができる。また、ゲート電極層には、金属材料として、タングステン（Ｗ）の他に、ＴｉＮ、ＷＮ、Ａｌ、Ｒｕ等を使用することができる。
【００８７】
本実施の形態では、トランジスタのゲート絶縁膜、及びゲート電極層を形成した後、特に、８００乃至１０００℃程度の高温で熱処理を行うと、ゲート電極層（＝メタルゲート電極層）を構成する金属の原子が、ゲート絶縁膜の内部に拡散する。このような場合、所謂、ゲート絶縁膜の耐圧が劣化する。また、Ｔａ２Ｏ５膜１２等の高誘電率膜（＝Ｈｉｇｈ−ｋ膜）と、シリコン活性層（＝ＳＯＩ層）１０３との界面には、比誘電率の低い薄膜が形成され、機能上、ゲート絶縁膜の実行的な膜厚が著しく増大して、制御性が低下することにもなる。
【００８８】
以上のようにして、ＳＯＩ基板１０４上に、異なる閾値電圧を有する完全空乏型のＮ型ＭＯＳトランジスタを複数形成する。ここでは、閾値電圧の低い方のトランジスタ１２８は、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さＴｂが３００Å程度であり、閾値電圧の値は、０．１５Ｖ程度となる。一方、閾値電圧の高い方のトランジスタは、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さが５０Å程度であり、閾値電圧の値は、０．５Ｖ程度となる。
【００８９】
所謂、メタルゲート電極層等、ゲート電極層に金属材料を用いた場合には、前述の如く、多結晶シリコンを用いる場合よりも、トランジスタの閾値電圧の値が上昇し易くなる。本実施の形態では、前述の如く、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを３００Å程度まで薄くして、トランジスタの閾値電圧の値を０．１５Ｖ程度まで低くすることができる。
【００９０】
また、本実施の形態では、一例に、前述の如くシリコン活性層（＝ＳＯＩ層）１０３の厚さを更に５０Å程度まで薄くして、逆に、トランジスタの閾値電圧の値を０．５Ｖ程度まで高くする。チャネル領域の深さ（＝シリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度以下にすると、量子効果によってサブバンドが形成され、逆に、トランジスタの閾値電圧の値が上昇することになる。
【００９１】
本実施の形態では、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度まで薄くして、トランジスタの閾値電圧の値を徐々に低くすることができる。また、更に、シリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度よりも薄くして、逆に、トランジスタの閾値電圧の値を徐々に高くするように調整することが可能となる。
【００９２】
このような場合、本実施の形態では、前述の如く、ダマシンゲートプロセスを適用し、酸化、次いでエッチング技術等を用いて、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度までの範囲で薄くして、トランジスタの閾値電圧の値を低くする。また、トランジスタの閾値電圧の値をより高くする場合には、シリコン酸化膜の膜厚を前述の如くドライエッチング技術等を用いて、チャネル領域の深さ、即ち、シリコン活性層（＝ＳＯＩ層）１０３の厚さを更に１００Å程度よりも薄くなるようにすれば良い。従って、完全空乏型のＳＯＩトランジスタにおいて、同一の半導体基板（＝ＳＯＩ基板１０４）上に、異なる閾値電圧を有するトランジスタを複数形成し、半導体装置の性能を高めることができる。
【００９３】
即ち、ダマシンゲートのプロセスにより、同一の半導体基板上において、シリコン活性層（＝ＳＯＩ層）のチャネル領域（ＳＯＩ）の厚さに差を設けて、容易に、相互に異なる閾値電圧（Ｖｔｈ）を有する複数のＳＯＩ−ＭＯＳトランジスタを形成することができる。 また、本実施の形態では、シリコン活性層（＝ＳＯＩ層）１０３の表層部にシリコン酸化膜１３１を形成して、チャネル領域に相当するシリコン活性層（ＳＯＩ）の厚さを薄くする。また、シリコン酸化膜１３１は、弗素（ＨＦ）等でウエットエッチング処理を行い、容易に除去することができる。このように、本実施の形態では、ＣＤＥ法、またはＲＩＥ法等を用いる場合とは異なり、チャネル領域を構成するシリコン活性層１０３の部分を削らず、ゲート絶縁膜（例：Ｔａ２Ｏ５膜）との界面に損傷を与えることはなく、半導体装置において、キャリア移動度等の電気特性を高めることができる。
【００９４】
本実施の形態では、ＳＯＩ基板に形成された、ＬＤＤ（Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を有するトランジスタを製造する場合にも適用することが可能である。また、ゲート電極層に、多結晶シリコンを用いた場合にも、適用することができる。
【００９５】
尚、本実施の形態では、導入する不純物を替えて、ＳＯＩ基板１０４に、Ｐ型のＭＯＳトランジスタを形成することも可能である。また、同一のＳＯＩ基板上に、Ｎ型、及びＰ型のＭＯＳトランジスタを設け、ＳＯＩ基板にＣＭＯＳトランジスタを形成することも可能である。
（第三の実施の形態）
本実施の形態について、図８乃至１０を参照して説明する。本実施の形態では、一例に、前述の各実施の形態と同様に、ＳＯＩ基板を用い、チャネル領域をシリコン（Ｓｉ）の薄膜（所謂、シリコン（Ｓｉ）−ｆｉｎ膜）で構成するＭＯＳトランジスタを形成する。
【００９６】
尚、図８（ａ）、図９（ａ）、及び図１０（ａ）は、ゲート電極層の長さ方向に、垂直な方向の断面図を表す。また、図８（ｂ）、図９（ｂ）、及び図１０（ｂ）は、チャネル領域の長さ方向に、垂直な方向の断面図を表す。
【００９７】
先ず、図８（ａ）に示すように、シリコン支持基板２０１上には、埋め込みシリコン酸化膜２０２を介して、所定の厚さまで薄膜化処理の施されたシリコン活性層（＝ＳＯＩ層）２０３が形成されている。このようして、ＳＯＩ基板２０４は、シリコン支持基板２０１／埋め込みシリコン酸化膜２０２／シリコン活性層（＝ＳＯＩ層）２０３から構成される。
【００９８】
ここで、シリコン活性層（＝ＳＯＩ層）２０３の厚さは、一例に、５０ｎｍ（＝５００Å）程度とする。また、シリコン活性層（＝ＳＯＩ層）２０３の表層部には、薄く、シリコン酸化膜２０５を３ｎｍ程度の膜厚で、次いで、ＣＶＤ法等で、シリコン窒化膜２０６を１０ｎｍ程度の膜厚で順次形成する。
【００９９】
次に、シリコン窒化膜２０６上に、電子ビーム等によりフォトレジスト膜のパターンを形成し、このパターンをマスクにして、ＲＩＥ法等のドライエッチング技術を用い、シリコン窒化膜２０６、シリコン酸化膜２０５、及びシリコン活性層（＝ＳＯＩ層）１０３を順次加工する。
【０１００】
ここでは、図８（ｂ）（＝図８（ａ）に垂直な方向の断面図）に示すように、閾値電圧の高い方のＭＯＳトランジスタ領域において、埋め込みシリコン酸化膜２０２上に、幅５０Å程度のシリコン薄膜パターン２０３ａ、シリコン酸化膜パターン２０５ａ、及びシリコン窒化膜パターン２０６ａを形成する。また、このとき、同時に、閾値電圧の低い方のＭＯＳトランジスタ領域においては、埋め込みシリコン酸化膜２０２上に、幅３００Å程度のシリコン薄膜パターン２０３ｂ、シリコン酸化膜パターン２０５ｂ、及びシリコン窒化膜パターン２０６ｂを形成する。
【０１０１】
尚、ここでは、シリコン薄膜パターン２０３ａの側面において、表層部に薄く、シリコン酸化膜２０７ａを２ｎｍ程度の膜厚で形成する。また、シリコン薄膜パターン２０３ｂの側面においても、表層部に薄く、シリコン酸化膜２０７ｂを２ｎｍ程度の膜厚で形成する。
【０１０２】
次に、図９（ａ）に示すように、多結晶シリコン膜を材料とするダミーゲートパターン２０８ａ、２０８ｂ、シリコン窒化膜パターン２０９ａ、ｂ、及びそれらの側壁に沿って、サイドウォール２１０、２１１を形成する。また、閾値電圧の高い方のＭＯＳトランジスタ領域において、ソース領域、ドレイン領域の位置に不純物を導入して、高濃度のＮ＋型不純物拡散層２１２ａ、２１２ｂを、また閾値電圧の低い方のＭＯＳトランジスタ領域においては、同様にして、高濃度のＮ＋型不純物拡散層２１３ａ、２１３ｂを形成する、その後、全体をＴＥＯＳ膜２１４で覆い、平坦化させて、シリコン窒化膜パターン２０９ａ、２０９ｂを露出させる。
【０１０３】
尚、このとき、図９（ｂ）（＝図９（ａ）に垂直な方向の断面図）に示すように、チャネル領域を構成するシリコン薄膜パターン２０３ａは、多結晶シリコン膜を材料とするダミーゲートパターン２０８ａ、シリコン窒化膜パターン２０９ａによって覆われる。また、チャネル領域を構成するシリコン薄膜パターン２０３ｂは、多結晶シリコン膜を材料とするダミーゲートパターン２０８ａ、シリコン窒化膜パターン２０９ｂによって覆われる。
【０１０４】
具体的には、以下のように、公知のダマシンゲートプロセスを用い、閾値電圧の高い方、及び閾値電圧の低い方のＮ型のＭＯＳトランジスタ領域に、ダミーゲートパターンを形成する。先ず、前述の如く設けられたシリコン薄膜パターン２０３ａ、２０３ｂを覆うようにして、シリコン窒化膜パターン２０６ａ、２０６ｂ上に、多結晶シリコン膜を１５０ｎｍ程度の膜厚で所定領域に渡って形成する。その後、ＣＭＰ法等を用いて、多結晶シリコン膜の表面を平坦化し、その上に、シリコン窒化膜を３０ｎｍ程度の膜厚で形成する。その後、電子ビーム等によりフォトレジストのパターンを形成し、このパターンをマスクにして、ＲＩＥ法等のドライエッチング技術を用い、シリコン窒化膜、次いで、多結晶シリコン膜の積層膜を順次、所定の形状、及び寸法に加工する。このようにして、前述の如く、閾値電圧の高い方のＭＯＳトランジスタ領域において、ダミーゲートパターン２０８ａ、及びシリコン窒化膜パターン２０９ａを積層状に形成する。また、閾値電圧の低い方のＭＯＳトランジスタ領域においても、ダミーゲートパターン２０８ｂ、及びシリコン窒化膜パターン２０９ｂを積層状に形成する。ここでは、ダミーゲートパターン２０８ａ、２０８ｂを形成する過程で、シリコン窒化膜パターン２０６ａ、２０６ｂは、所謂、エッチングストッパーとして機能し、各々、シリコン薄膜パターン２０３ａ、２０３ｂを保護する。
【０１０５】
次いで、ダミーゲートパターン２０３ａ、２０３ｂの両側面に沿って、シリコン窒化膜等を用いて、サイドウォール２１０、２１１を形成する。その後、閾値電圧の高い方のＭＯＳトランジスタ領域において、ダミーゲートパターン２０８ａ、サイドウォール２１０をマスクにして、ソース領域、及びドレイン領域の位置にＮ型の不純物（＝リン（Ｐ）、または、砒素（Ａｓ））を導入し、前述の如く、高濃度のＮ＋型不純物拡散層２１２ａ、２１２ｂを形成する。また、閾値電圧の低い方のＭＯＳトランジスタ領域においても、同様に、ダミーゲートパターン２０８ｂ、サイドウォール２１１をマスクにしてＮ型の不純物を導入し、高濃度のＮ＋型不純物拡散層２１３ａ、２１３ｂを形成する。
【０１０６】
尚、ここでは、斜めイオン注入法、または固相拡散法等、公知の方法を用いて、Ｎ型の不純物を導入して、高濃度のＮ＋型不純物拡散層２１２ａ、２１２ｂ、２１３ａ、２１３ｂを形成することができる。
【０１０７】
次いで、ＴＥＯＳ膜２１４を２００ｎｍ程度の膜厚で形成し、ＣＭＰ法で平坦化して、ダミーゲートパターン２０８ａ、２０８ｂの表面を露出させる。
【０１０８】
また、その後、特に図示はしないが、閾値電圧の高い方のＭＯＳトランジスタ領域において、ダミーゲートパターン２０８ａ、シリコン窒化膜２０９ａを、また、閾値電圧の低い方のＭＯＳトランジスタ領域において、ダミーゲートパターン２０８ｂ、シリコン窒化膜２０９ｂを、ＣＤＥ法等を用いて同時に除去し、各々の領域にゲート溝を形成する。
【０１０９】
次に、各ゲート溝において、ゲート絶縁膜、次いで、ゲート電極層を埋め込み形成し、閾値電圧の高い方、及び閾値電圧の低い方のＮ型のＭＯＳトランジスタを形成する。ここでは、前述の各実施の形態と同様に、ＭＯＳトランジスタにおいて、高速性と良好な制御性を図るべく、ゲート絶縁膜の材料には、所謂、高誘電率膜、強誘電体膜等を用い、また、ゲート電極層の材料には金属を用いて、所謂、メタルゲート電極層を形成する。
【０１１０】
ここでは、図１０（ａ）に示すように、閾値電圧の高い方のＮ型のＭＯＳトランジスタ領域において、ゲート溝の内面に沿って、ゲート絶縁膜として、高誘電率膜であるＴａ２Ｏ５膜２１５ａを形成する。その後、その上に、バリアメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）２１６ａ、次いで、ゲート電極層として、タングステン膜（＝Ｗ膜）２１７ａを順次埋め込み形成する。また、ここでは、閾値電圧の低い方のＮ型のＭＯＳトランジスタ領域においても、同様に、ゲート溝の内面に沿って、ゲート絶縁膜として、高誘電率膜であるＴａ２Ｏ５膜２１５ｂを形成する。その後、その上に、バリアメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）２１６ｂ、次いで、ゲート電極層として、タングステン膜（＝Ｗ膜）２１７ｂを順次埋め込み形成する。
【０１１１】
このように、一例に、ゲート絶縁膜の材料には、高誘電率膜であるＴａ２Ｏ５膜、また、ゲート電極層の材料には、高融点金属であるタングステン膜を用い、所謂、メタルゲート電極層を形成する。
【０１１２】
また、ここでは、チャネル領域を構成するシリコン薄膜パターン２０３ａ、２０３ｂの側面は、図１０（ｂ）（＝図１０（ａ）に垂直な方向の断面図）に示すように、シリコン窒化膜２１８、２１９によって予め保護されている。その後、この状態で、チャネル領域を構成するシリコン薄膜パターン２０３ａ、２０３ｂを左右両側、及び上方から覆うようして、Ｔａ2Ｏ5膜２１５ａ、２１５ｂ（＝ゲート絶縁膜）、窒化チタン膜（＝ＴｉＮ膜）２１６ａ、２１６ｂ（＝バリアメタル層）、及びタングステン（Ｗ）２１７ａ、２１７ｂ（＝ゲート電極層）を、順次形成する。
【０１１３】
以上のようにして、閾値電圧の高い方のＭＯＳトランジスタ２２０、及び閾値電圧の低い方のＭＯＳトランジスタ２２１を形成する。なお、シリコン薄膜パターン２０３ａ、２０３ｂの幅であるＷａ及びＷｂがそれぞれ、ＭＯＳトランジスタ２２０、及びのＭＯＳトランジスタ２２１のチャネル領域の厚さとなる。
【０１１４】
具体的な手順としては、以下のようにして、ＭＯＳ型トランジスタのゲート絶縁膜、埋め込みゲート電極層を順番に形成する。
【０１１５】
先ず、閾値電圧の高い方のＮ型のＭＯＳトランジスタ領域において、ゲート溝の底部に弗酸（＝ＨＦ）処理を施し、シリコン薄膜２０３ａの側面を露出させ、その後、ＣＶＤ法等を用いて、その表層部にシリコン窒化膜２１８（例：窒化オキシナイトライド膜（＝ＮＯ膜））を０．７ｎｍ程度の厚さで形成する。また、このとき、同時に、閾値電圧の低い方のＮ型のＭＯＳトランジスタ領域において、ゲート溝の底部に弗酸（＝ＨＦ）処理を施し、同様に、シリコン薄膜２０３ｂの側面の表層部にシリコン窒化膜２１９（例：窒化オキシナイトライド膜（＝ＮＯ膜））を０．７ｎｍ程度の厚さで形成する（以上、図１０（ｂ）を参照する）。
【０１１６】
次いで、閾値電圧の高い方、及び閾値電圧の低い方のＮ型のＭＯＳトランジスタ領域において、ＣＶＤ法等を用い、ゲート絶縁膜として、Ｔａ２Ｏ５膜２１５を３ｎｍ程度の膜厚で形成する。また、その後、バリアメタル層の材料として、窒化チタン膜（ＴｉＮ膜）２１６ａ、２１６ｂを５ｎｍの膜厚で、次いで、ＣＶＤ法、またはブランケット成長法等を用い、ゲート電極層の材料として、タングステン膜（＝Ｗ膜）２１７ａ、２１７ｂを１５０ｎｍ程度の膜厚で、積層状に形成する。
【０１１７】
次に、公知のＣＭＰ法によって、窒化チタン（ＴｉＮ）膜２１６ａ、２１６ｂ、及びタングステン（Ｗ）膜２１７ａ、２１７ｂを一部除去して、シリコン活性層（＝ＳＯＩ層）１０３上において全体を平坦化し、各ゲート溝内部にタングステン（Ｗ）を埋め込むように残して、ゲート電極層を形成する。このとき、ゲート絶縁膜の膜厚は、シリコン酸化膜の膜厚に換算して、１．５ｎｍ程度以下となる。
【０１１８】
本実施の形態では、ＭＯＳトランジスタを形成する過程では、ソース領域、及びドレイン領域、次いで、ゲート電極層を形成する。従って、その後、４５０℃以上の高温で熱処理を行う必要がない。前述の実施の形態で示した高誘電率膜、または強誘電体膜をゲート絶縁膜に使用することができ、またゲート電極にはメタル材料（ＴｉＮ、ＷＮ、Ａｌ、Ｗ、Ｒｕ等）を使用することができる。
【０１１９】
次に、公知の製造工程を適用して、前述の如く形成されたＭＯＳ型のトランジスタの上層に、配線層構造等を形成する。即ち、ＣＶＤ法等で、層間絶縁膜としてＴＥＯＳ膜を形成する。その後、ＴＥＯＳ膜において、ゲート電極層、ソース領域、ドレイン領域上の各位置に、コンタクトホールを開孔し、上層の金属配線層（例：銅（Ｃｕ）配線層）形成して、ゲート電極層、ソース領域、ドレイン領域と電気的に接続する。ここでは、所謂、デュアルダマシン構造を適用することが可能である。
【０１２０】
本実施の形態では、本発明の趣旨を逸脱しない限りにおいて、その他の変更を行うことが可能である。
【０１２１】
【発明の効果】
本発明によれば、同一の半導体基板上に、互いに閾値電圧の異なるトランジスタを複数設けて、半導体装置の性能を高めることができる。また、本発明によれば、特に煩雑な製造工程を用いず、個々のトランジスタにおいて、容易に閾値電圧の値を変化させることができる。従って、回路設計上の自由度を高めることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図２】本発明の第一の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図３】本発明の第一の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図４】本発明の第一の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図５】本発明の第二の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図６】本発明の第二の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図７】本発明の第二の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図８】本発明の第三の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図９】本発明の第三の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図１０】本発明の第三の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【符号の説明】
１０１、２０１・・・シリコン支持基板
１０２、２０２・・・埋め込みシリコン酸化膜
１０３、２０３・・・シリコン活性層（＝ＳＯＩ層）
１０４、２０４・・・ＳＯＩ基板
１０５・・・素子分離領域
１０６・・・素子形成領域
１０７、１３１、２０５・・・シリコン酸化膜
１０８・・・多結晶シリコン膜
１０９、１３３、２０６、２１８、２１９・・・シリコン窒化膜
１１０、１２２、１２９・・・フォトレジスト膜
１１１、１１２、２０８ａ、２０８ｂ・・・ダミーゲートパターン
１１３、１１４・・・サイドウォール
１１５・・・シリコンのエピタキシャル層
１１６・・・Ｎ型の不純物
１１７ａ、１１８ａ、２１２ａ、２１３ａ・・・Ｎ＋型不純物拡散層（＝ソース領域）
１１７ｂ、１１８ｂ、２１２ｂ、２１３ｂ・・・Ｎ＋型不純物拡散層（＝ドレイン領域）
１１９、２１４・・・ＴＥＯＳ膜
１２０、１２１、１３０、１３２・・・ゲート溝
１２４、１３４、２１５ａ、２１５ｂ・・・Ｔａ２Ｏ５膜（＝ゲート絶縁膜）
１２５、１３５、２１６ａ、２１６ｂ・・・窒化チタン（ＴｉＮ）膜（＝バリアメタル層）
１２６、１３６、２１７ａ、２１７ｂ・・・タングステン（Ｗ）膜（＝ゲート電極層）
１２７、１３７、２２０・・・閾値電圧の高い方のＭＯＳトランジスタ
１２８、１３８、２２１・・・閾値電圧の低い方のＭＯＳトランジスタ
２０５ａ、２０５ｂ、２０７ａ、２０７ｂ・・・シリコン酸化膜パターン
２０９ａ、２０９ｂ・・・シリコン窒化膜パターン
【発明の属する技術分野】
本発明は、半導体装置、及び半導体装置の製造方法に係り、トランジスタの閾値電圧の制御に関係するものである。
【０００２】
【従来の技術】
現在、高性能の半導体トランジスタを製造するにあたって、動作速度の向上、消費電力の低減を実現するために、単結晶のシリコン基板に替わって、所謂ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板（＝シリコン支持基板と表面のシリコン層の間に、シリコン酸化膜等の埋め込み絶縁膜が介在する基板）が使われ始めている。
【０００３】
ＳＯＩ基板を用いた半導体トランジスタには、大きく分けて、完全空乏型ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）トランジスタと部分空乏型ＳＯＩトランジスタ等がある。このなかで、完全空乏型ＳＯＩトランジスタには、低寄生容量による消費電力の低減、また、低閾値電圧であることによって、ゲート電極の材料を多結晶シリコンから金属へと替え、所謂メタルゲートの使用が可能となる等の特長があることが知られている。
【０００４】
この完全空乏型ＳＯＩトランジスタでは、トランジスタの動作時に、ソース、ドレインの各領域、及び埋め込み絶縁膜によって囲まれる領域を略完全に空乏化するので、ＳＯＩ基板のシリコン活性層の厚さは、部分空乏型ＳＯＩトランジスタの場合と比べて、自ずと薄くする必要がある。
【０００５】
また、完全空乏型（ＦＤ：Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ）のＳＯＩトランジスタには、チャネル領域を二つのゲート電極層で挟んだダブルゲート構造を有する完全空乏型のＳＯＩトランジスタが開発されている。これらの構造を用いれば、ゲート電極層の構造において、制御性を高め、微細化を更に進展させることが可能になる。また、チャネル領域の不純物濃度を低減させて、不純物の散乱、及びチャネル領域の深さ方向において電界を低減させることができる。従って、トランジスタにおいて、チャネル領域でのキャリアの移動度を高め、駆動電流を大きくすることができる。また、チャネル領域を完全に空乏化させた状態でトランジスタを動作させるので、所謂、Ｓ−ｆａｃｔｏｒを６０ｍＶ／ｄｅｃａｄｅ程度の理想的な値まで低減させ、トランジスタの閾値電圧の値を低くすることができる。
【０００６】
また、完全空乏型のＳＯＩトランジスタ等において、高速性を図り、制御性を高めるベく、ゲート電極層に金属材料（例：高融点金属材料）を用いた、所謂メタルゲート電極層を設けること、また、比誘電率の高い材料（以下、高誘電率の材料（＝ｈｉｇｈ−ｋ材料））をゲート絶縁膜に用いる等の技術が開発されてきている。このような場合には、所謂、ダミーゲートプロセスを適用して、トランジスタを製造することが効果的である。
【０００７】
ここで、ダミーゲートプロセスとは、ゲート電極層の設けられる所定の位置に、予め、同じ寸法形状のパターン（＝ダミーゲートパターン）を形成し、次いで、このパターンをマスクにして不純物を導入し、ソース領域、及びドレイン領域を形成する。その後、ダミーゲートパターンを除去し、ゲート電極層に置き換える方法である。一般に、トランジスタを製造する過程では、ソース領域、及びドレイン領域に、１０００℃前後の高温の熱処理を施し、不純物を活性化させる等の処理工程が必要となる。しかしながら、ダミーゲートプロセスでは、ゲート電極層に先んじて、ソース領域、及びドレイン領域を形成する。従って、この場合には、ゲート電極層を形成した後、４５０℃程度以下の比較的低い温度で熱処理を施すだけでよい。
【０００８】
このように、ダミーゲートプロセスを用いれば、トランジスタにおいて、高融点金属材以外にも、耐熱性の低い金属材料を用い、所謂、メタルゲート電極層を形成することができる。また、高誘電率の材料（Ｈｉｇｈ−ｋの材料）を用いて、ゲート絶縁膜を形成することが容易になる。これより、完全空乏型のＳＯＩトランジスタ等において、駆動性、及び制御性を高めることが可能となる。
【０００９】
【発明が解決しようとする課題】
従来の完全空乏型のＳＯＩトランジスタでは、動作時に、チャネル領域（＝シリコン活性層（ＳＯＩ層））の部分を空乏化させる。従って、前述の如く、チャネル領域の不純物の濃度は低く抑えられ、駆動性等を維持するべく、その値には上限が設けられる。
【００１０】
このような場合、イオン注入技術等を用いて、チャネル領域に不純物を導入し、トランジスタの閾値電圧の値を任意に制御することが困難である。従って、同一の半導体基板上に、異なる閾値電圧で複数のトランジスタを任意に形成することが困難である。
【００１１】
また、所謂、メタルゲート電極層、及び高誘電率材料のゲート絶縁膜を用いたトランジスタでは、タングステン（Ｗ）等、ゲート電極層に用いられる金属材料の仕事関数は、シリコン（Ｓｉ）のミッドギャップ（＝バンドギャップの中間、４．６ｅＶ）に近い値を有する。また、単一の金属を材料に用いれば、ゲート電極層の仕事関数の値は固定される。ゲート電極層の材料に多結晶シリコンを用いた場合には、その内部に不純物を導入して、トランジスタの閾値電圧を適当な値に調整することができる。これより、従来、ゲート電極層に金属材料を用いると、多結晶シリコンを用いた場合より、トランジスタの閾値電圧の値（＝絶対値）は高くなり易い。従って、トランジスタの閾値電圧をより低くする等、任意の値に制御することが困難であった。
【００１２】
このように、完全空乏型のＳＯＩトランジスタ等において、ゲート電極層に金属材料を、また、ゲート絶縁膜に高誘電率材料を用いた場合、駆動性、及び制御性を高めることができる。しかしながら、個々のトランジスタの閾値電圧を適正な値に制御し、同一の半導体基板上に、異なる閾値電圧で複数のトランジスタを形成することが困難である。
【００１３】
以上の如く、従来の方法では、完全空乏型ＳＯＩトランジスタ等において、閾値電圧を適正な値に調整することが困難である。これより、同一の半導体基板上に閾値電圧の異なるトランジスタを形成する場合等、回路設計の自由度を高めることが困難である。
【００１４】
以上より、本発明の目的は、このような問題を解決して、高性能な半導体装置を製造することにある。
【００１５】
【課題を解決するための手段】
本発明は、半導体基板と、半導体基板上に形成された絶縁膜と、この絶縁膜上に形成されたシリコン層と、このシリコン層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極層と、前記シリコン層に形成された、ソース領域、ドレイン領域、及びチャネル領域とを有する第一のトランジスタ及び第二のトランジスタを備え、前記第一のトランジスタのチャネル領域を構成するシリコン層の厚さは、前記第二のトランジスタのチャネル領域を構成するシリコン層の厚さよりも薄く、かつ、前記第一のトランジスタのチャネル領域を構成するシリコン層の厚さは１０ｎｍ以下、前記第二のトランジスタのチャネル領域を構成するシリコン層の厚さは１０ｎｍ以上であり、並びに前記第一のトランジスタの閾値電圧の絶対値は前記第二のトランジスタの閾値電圧の絶対値よりも大きいことを特徴とする半導体装置を提供することができる。
また、本発明は、半導体基板と、半導体基板上に形成された絶縁膜と、この絶縁膜上に形成されたシリコン層と、このシリコン層の一側面、或いは前記一側面及び前記一側面と対向する側面に接するように形成されたゲート絶縁膜と、このゲート絶縁膜の側面に接するように形成されたゲート電極層と、前記シリコン層に形成された、ソース領域、ドレイン領域、及びチャネル領域とを有する第一のトランジスタ及び第二のトランジスタを備え、前記第一のトランジスタのチャネル領域の厚さとなる前記シリコン層の幅は、前記第二のトランジスタのチャネル領域の厚さとなる前記シリコン層の幅よりも小さく、かつ、前記第一のトランジスタのチャネル領域の厚さは１０ｎｍ以下、及び前記第二のトランジスタのチャネル領域の厚さは１０ｎｍ以上であり、並びに前記第一のトランジスタの閾値電圧の絶対値は前記第二のトランジスタの閾値電圧の絶対値よりも大きいことを特徴とする半導体装置を提供することができる。
また、半導体基板上に絶縁膜を介して形成されたシリコン層に第一のシリコン薄膜パターン、及び第二のシリコン薄膜パターンを形成する工程と、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンの側壁に絶縁膜を形成する工程と、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンの上及び側壁に、第一のダミーゲートパターン、及び第二のダミーゲートパターンを選択的に形成する工程と、前記第一のダミーゲートパターン、及び前記第二のダミーゲートパターンをマスクにして、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンに不純物を導入し、ソース領域、及びドレイン領域の位置に不純物拡散層を形成する工程と、前記第一及び第二のダミーゲートパターン並びに前記絶縁膜を除去する工程と、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンの側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の側壁にゲート電極を形成する工程とを有し、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンを形成する前記工程において、前記第一のシリコン薄膜パターンにおける前記ソース領域から前記ドレイン領域へ向かう方向と垂直方向の幅が、前記第二のシリコン薄膜パターンにおける前記ソース領域から前記ドレイン領域へ向かう方向と垂直方向の幅よりも小さく、かつ、前記第一のシリコン薄膜パターンの前記幅は１０ｎｍ以下、前記第二のシリコン薄膜パターンの前記幅は１０ｎｍ以上であるように、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンが形成されることを特徴とする半導体装置の製造方法を提供することができる。
【００１６】
また、本発明は、半導体基板上に絶縁膜を介して形成されたシリコン層上に、第一、及び第二のダミーゲートパターンを形成する工程と、前記第一、及び第二のダミーゲートパターンをマスクにして、前記シリコン層に不純物を導入し、ソース領域、及びドレイン領域の位置に不純物拡散層を形成する工程と、前記第一、及び第二のダミーゲートパターンを埋め込むように、前記シリコン層上に絶縁膜を形成する工程と、前記第一、及び第二のダミーゲートパターンを除去し、前記絶縁膜に第一、及び第二の溝を形成する工程と、前記第一の溝において、前記シリコン層をエッチングして、チャネル領域の部分の厚さを薄くする工程と、前記第一、及び第二の溝内において、前記シリコン層上にゲート絶縁膜を形成する工程と、前記第一、及び第二の溝内において、前記ゲート絶縁膜上にゲート電極層を形成する工程とを有することを特徴とする半導体装置の製造方法を提供することができる。
【００１７】
また、本発明は、半導体基板上に絶縁膜を介して形成されたシリコン層上に、第一、及び第二のダミーゲートパターンを形成する工程と、前記第一、第二のダミーゲートパターンをマスクにして、前記シリコン層に不純物を導入し、ソース領域、及びドレイン領域の位置に不純物拡散層を形成する工程と、前記第一、及び第二のダミーゲートパターンを埋め込むように、前記シリコン層上に絶縁膜を形成する工程と、前記第一のダミーゲートパターンを除去し、前記絶縁膜に、第一の溝を形成する工程と、前記第一の溝において、前記シリコン層のチャネル領域の位置にシリコン酸化膜を形成する工程と、前記シリコン酸化膜を除去し、前記シリコン層のチャネル領域の厚さを薄くする工程と、前記第二のダミーゲートパターンを除去し、前記絶縁膜に、第二の溝を形成する工程と、前記シリコン層のチャネル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法を提供することができる。
【００１８】
以上、本発明によれば、個々のトランジスタの閾値電圧を適正な値に制御し、同一の半導体基板上に、異なる閾値電圧で複数のトランジスタを形成することが可能となる。これより、同一の半導体基板上に閾値電圧の異なるトランジスタを形成する場合等、回路設計の自由度を高め、高性能な半導体装置を提供することが可能となる。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の各実施の形態について詳細に説明する。
（第一の実施の形態）
本実施の形態について、図１乃至４を参照して説明する。本実施の形態では、一例に、同一の半導体基板（例：ＳＯＩ（＝Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板）に、閾値電圧の値が異なるように、Ｎ型のＭＯＳトランジスタを複数形成する場合に付いて説明する。
【００２０】
また、図２乃至４は、ＳＯＩ基板に形成されたＮ型のＭＯＳトランジスタにおいて、ゲート電極層の長さ方向に対して、垂直な方向の断面図である。
【００２１】
先ず、図１（ａ）、（ｂ）に示すように、前述の如く形成されたＳＯＩ基板において、所定の素子形成領域のゲート電極層を形成する領域に、ダミーゲートのパターンを形成する。ＳＯＩ基板のシリコン活性層（＝ＳＯＩ）の厚さは、一例に、３０ｎｍ程度とする。
【００２２】
尚、図１（ａ）、（ｂ）は、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の深さ方向（＝厚さ方向）を表す断面図である。
【００２３】
図１（ａ）に示すように、シリコン支持基板１０１上には、埋め込みシリコン酸化膜１０２を介して、所定の厚さまで薄膜化処理の施されたシリコン活性層（＝ＳＯＩ層）１０３が形成されている。このようして、ＳＯＩ基板１０４は、シリコン支持基板１０１／埋め込みシリコン酸化膜１０２／シリコン活性層（＝ＳＯＩ層）１０３から構成される。
【００２４】
次に、図１（ｂ）に示すように、シリコン活性層（＝ＳＯＩ層）１０３に、公知の方法で、浅い溝型の素子分離領域（＝ＳＴＩ領域：Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）１０５を複数形成する。また、各素子分離領域１０５の間は、ＭＯＳ型トランジスタ等、半導体素子が形成される素子領域１０６として使用される。
【００２５】
尚、本実施の形態では、公知の貼り合せ法やＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法等、設計条件等に応じ、適当な方法によって作成されたＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を使用する。
【００２６】
次に、本実施の形態では、図２乃至４に示すように、一例に、ＳＯＩ基板１０４に、完全空乏型のＳＯＩトランジスタを複数形成する。ここでは、これらの完全空乏型のＳＯＩトランジスタは、互いに異なる閾値電圧を有するＮ型のトランジスタとする。
【００２７】
先ず、図２（ａ）に示すように、ＳＯＩ基板１０４において、シリコン活性層（＝ＳＯＩ層）１０３上に、シリコン酸化膜１０７（＝バッファ酸化膜）を介して、多結晶シリコン膜１０８、シリコン窒化膜（ＳｉＮｘ膜）１０９、次いで、フォトレジスト膜１１０を、各々、公知の方法で順次形成する。
【００２８】
ここでは、先ず、ＳＯＩ基板１０４において、シリコン活性層（＝ＳＯＩ層）１０３の表面に、３ｎｍ程度の厚さで、シリコン酸化膜１０７（＝バッファ酸化膜）を薄く形成する。その後、多結晶シリコン膜１０８を厚さ１５０ｎｍ程度で、次いで、シリコン窒化膜（ＳｉＮｘ膜）１０９を厚さ３０ｎｍ程度で形成する。
【００２９】
次に、電子ビーム等により、フォトレジスト膜１１０をゲート電極層の寸法、及び形状に加工して、マスクパターンを形成する。その後、このマスクパターンを用いて、シリコン窒化膜１０９、多結晶シリコン膜１０８、次いで、シリコン酸化膜１０７（＝バッファ酸化膜）の順に、ＲＩＥ法等のドライエッチング技術による加工を施し、パターンを転写する。このようにして、図２（ｂ）に示すように、シリコン活性層（＝ＳＯＩ層）１０３上の所定の位置に、ダミーゲートパターン１１１、１１２を形成する。また、ここでは、その後、ダミーゲートパターン１１１、１１２の両側面に沿って、シリコン窒化膜（＝ＳｉＮｘ膜）等を用い、サイドウォール１１３、１１４を形成する。
【００３０】
ここでは、ダミーゲートパターン１１１は、シリコン酸化膜１０７、多結晶シリコン膜１０８、及びシリコン窒化膜１０９から構成される積層のパターンとして、シリコン活性層（＝ＳＯＩ層）１０３上に形成される。また、ダミーゲートパターン１１２は、シリコン酸化膜１０７、多結晶シリコン膜１０８、及びシリコン窒化膜１０９から構成される積層のパターンとして、シリコン活性層（＝ＳＯＩ層）１０３上に形成される。
【００３１】
尚、ここでは、ドライエッチング技術には、反応性イオンエッチング法（以下、ＲＩＥ法とする）を用い、シリコン窒化膜１０９、多結晶シリコン膜１０８、シリコン酸化膜１０７の順にエッチングして、ゲートパターンを転写し、ダミーゲートパターン１１１、１１２を形成する。
【００３２】
次に、図２（ｃ）に示すように、ダミーゲートパターン１１１、１１２に沿い、その両側の位置において、エピタキシャル成長法を用い、シリコン活性層（＝ＳＯＩ）１０３上に、シリコンのエピタキシャル層１１５を形成する。このように、シリコン層１０３（＝ＳＯＩ層）において、ソース領域、及びドレイン領域を形成する部分の厚さを増やす。
【００３３】
ここでは、シリコン活性層（＝ＳＯＩ）１０３にエピタキシャル成長法を施す前に、水素雰囲気によるアニール処理を行う。シリコン活性層（＝ＳＯＩ層）１０３は、その厚さが２５０Å以上であれば、凝集を起こすことはない。本実施の形態では、前述の如くシリコン活性層（＝ＳＯＩ層）１０３の厚さは、３００Åであり、凝集を起こさずに、水素雰囲気によるアニ―ル処理を行うことができる。
【００３４】
次に、イオン注入技術等を用い、ダミーゲートパターン１１２、１１３をマスクにして、図３（ａ）に示すように、シリコン活性層（＝ＳＯＩ）１０３のソース領域、及びドレイン領域の位置に、Ｎ型の不純物１１６（Ｐ（リン）、またはＡｓ（砒素））を導入し、その後、熱処理を行い、不純物１１６を活性化させて、高濃度のＮ＋型の不純物拡散層１１７ａ、１１７ｂ、１１８ａ、１１８ｂを形成する。ここでは、高濃度のＮ＋型の不純物拡散層１１７ａ、１１８ａはソース領域を構成し、また、高濃度のＮ＋型の不純物拡散層１１７ｂ、１１８ｂは、ドレイン領域を構成する。
【００３５】
次に、図３（ｂ）に示すように、層間絶縁膜として、ＴＥＯＳ膜（＝テトラエトキシシラン膜）１１９を２３０ｎｍ程度の膜厚で堆積させ、その後、全体をＣＭＰ法等で平坦化して、ダミーゲートパターン１１１、１１２の表面を露出させる。
【００３６】
次に、図３（ｃ）に示すように、ダミーゲートパターン１１１、１１２を除去し、シリコン活性層１０３に、ゲート溝１２０、１２１を形成する。
【００３７】
ここでは、先ず、熱リン酸によるエッチング処理によって、シリコン窒化膜１０９ａ、１０９ｂのパターンを除去し、次いで、ケミカルドライエッチング法（ＣＤＥ法：Ｃｈｅｍｉｃａｌ−Ｄｒｙ−Ｅｔｃｈｉｎｇ法）によって、ＴＥＯＳ膜１１９内に埋め込まれた多結晶シリコン膜１０８のパターンを除去する。
【００３８】
次に、同一の半導体基板、即ち、ＳＯＩ基板１０４上に、閾値電圧の異なるＭＯＳトランジスタを作り分ける。ここでは、一例に、同一のＳＯＩ基板１０４上に、閾値電圧の高い方のＭＯＳトランジスタ、次いで、閾値電圧の低い方のＭＯＳトランジスタの順に形成する。
【００３９】
先ず一例に、図４（ａ）に示すように、フォトレジスト膜１２２で、閾値電圧の低い方のＭＯＳトランジスタを形成する領域を覆う。その後、この状態で、閾値電圧の高い方のＭＯＳトランジスタを形成する領域において、ゲート溝１２０の底部に在るシリコン酸化膜１０７を弗酸（ＨＦ）等で除去し、その後、ＣＤＥ法、またはＲＩＥ法等を用いてリセス処理を行い、深さ方向において、シリコン活性層（＝ＳＯＩ層）１０３の厚さを薄くする。ここでは、リセス処理を制御して、シリコン活性層（＝ＳＯＩ層）１０３の残りの厚さを５０Å程度にまで薄くする。
【００４０】
ここでは、閾値電圧の高い方のＭＯＳトランジスタにおいて、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さをＴａ、また、閾値電圧の低い方のＭＯＳトランジスタにおいて、シリコン活性層（＝ＳＯＩ層）１０３の厚さをＴｂとする。
【００４１】
次に、酸素プラズマ等を用いたアッシング処理で、図４（ｂ）に示すように、フォトレジスト膜１２２を除去する。ここでは、閾値電圧の低い方のトランジスタを形成する領域では、シリコン活性層（＝ＳＯＩ層）１０３にリセス処理等を施さず、その厚さＴｂを３００Å程度に維持する。このとき、Ｎ型のＭＯＳトランジスタにおいて、閾値電圧の高い方のＭＯＳトランジスタでは、シリコン活性層１０３の厚さＴａは５０Å程度、また、閾値電圧の低い方のＭＯＳトランジスタでは、シリコン活性層１０３の厚さＴｂは、３００Å程度となる。
【００４２】
次に、図４（ｃ）に示すように、ゲート溝１２０、１２１の各々において、ゲート絶縁膜、次いで、ゲート電極層を埋め込み形成し、閾値電圧の異なるＮ型のＭＯＳトランジスタを形成する。ここでは、Ｎ型のＭＯＳトランジスタにおいて、高速性と良好な制御性を図るべく、ゲート絶縁膜の材料には、所謂、高誘電率膜、または強誘電体膜等を用い、また、ゲート電極層の材料には金属を用いて、所謂、メタルゲート電極層を形成する。
【００４３】
ここでは、ゲート溝１２０、１２１において、シリコン窒化膜１２３（例：窒化オキシナイトライド膜（＝ＮＯ膜））介し、ゲート絶縁膜として、高誘電率膜であるＴａ２Ｏ５膜１２４を形成する。その後、バリアメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）１２５、及びゲート電極層として、タングステン（Ｗ）膜１２６を埋め込み形成する。このように、ゲート絶縁膜の材料には、高誘電率のＴａ２Ｏ５、また、ゲート電極層の材料には、高融点金属であるタングステン（Ｗ）を用い、所謂、メタルゲート電極層を形成する。以上のようにして、ＳＯＩ基板１０４上に、閾値電圧の高い方のＭＯＳトランジスタ１２７、閾値電圧の低い方のＭＯＳトランジスタ１２８を形成する。
【００４４】
具体的な手順としては、以下のように、公知のダマシンゲートプロセスを用いて、ＭＯＳトランジスタのゲート絶縁膜、埋め込みゲート電極を順番に形成する。
【００４５】
先ず、ゲート溝１２０、１２１の各底部において、自然酸化膜等を除去するべく、弗酸（＝ＨＦ）処理を施してシリコン活性層（＝ＳＯＩ層）１０３の表面を露出させる。その後、ＣＶＤ法等を用いて、シリコン窒化膜１２４（例：窒化オキシナイトライド膜（＝ＮＯ膜））を０．７ｎｍ程度の厚さで形成する。次いで、その上に、ＣＶＤ法等を用い、ゲート絶縁膜として、Ｔａ２Ｏ５膜１２５を３ｎｍ程度の膜厚で形成する。
【００４６】
次に、ＣＶＤ法等を用い、バリアメタル層の材料として、窒化チタン膜（ＴｉＮ膜）１２６を５ｎｍの膜厚で、その後、ＣＶＤ法、またはブランケット成長法等を用い、ゲート電極層の材料として、タングステン膜（＝Ｗ膜）１２７を１５０ｎｍ程度の膜厚で、積層状に形成する。
【００４７】
次に、公知のＣＭＰ法によって、窒化チタン（ＴｉＮ）膜１２６、及びタングステン（Ｗ）膜１２７を一部除去して、シリコン活性層（＝ＳＯＩ層）１０３上の面全体を平坦化し、ゲート溝１２０、１２１の内部にタングステン（Ｗ）を埋め込むように残して、ゲート電極層を形成する。
【００４８】
ＭＯＳ型トランジスタにおいて、ゲート溝１２０、１２１の内部に埋め込まれたタングステン（Ｗ）１２７は、ゲート電極層として、ソース領域、及びドレイン領域（＝不純物拡散層１１７ａ、１１７ｂ、１１８ａ、１１８ｂ）とともに機能する。
【００４９】
ここでは、Ｔａ２Ｏ５膜１２５（＝ゲート絶縁膜）において、シリコン酸化膜等の膜厚に換算して、１．５ｎｍ以下の膜厚に相当する制御性を有することになる。従って、トランジスタの制御性を高めることが可能となる。
【００５０】
本実施の形態では、ＭＯＳトランジスタのゲート絶縁膜、及びゲート電極層を形成した後、特に、８００乃至１０００℃程度の高温で熱処理を行うと、ゲート電極層（＝メタルゲート電極層）を構成する金属の原子が、ゲート絶縁膜の内部に拡散する。このような場合、所謂、ゲート絶縁膜の耐圧が劣化する。また、Ｔａ２Ｏ５膜１２等の高誘電率膜（＝Ｈｉｇｈ−ｋ膜）と、シリコン活性層（＝ＳＯＩ層）１０３との界面には、比誘電率の低い薄膜が形成され、機能上、ゲート絶縁膜の実行的な膜厚が著しく増大して、制御性が低下することにもなる。
【００５１】
本実施の形態では、ＭＯＳトランジスタを製造する過程で、ゲート電極層よりも先に、ソース領域、及びドレイン領域を形成する。この場合、ゲート電極層を形成した後、特に４５０℃以上の高温で熱処理を行う必要がない。従って、ゲート絶縁膜には、高誘電率膜、または強誘電体膜として、Ｔａ２Ｏ５膜の他に、ＴｉＯ２膜、ＳｉＮ膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜、ＨｆＯ２膜、ＺｒＯ２膜、Ｌａ２Ｏ３膜、Ｇｄ２Ｏ３膜、Ｙ２Ｏ３膜、ＣａＦ２膜、ＣａＳｎＦ２膜、ＣｅＯ２膜、Ｙｔｔｒｉａ Ｓｔａｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉａの膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ４膜、ＨｆＳｉＯ４膜、Ｇｄ２ＳｉＯ５膜、２Ｌａ２Ｏ３膜／３ＳｉＯ２膜（＝積層膜）等を使用することができる。また、ゲート電極層には、金属材料として、タングステン（Ｗ）の他に、ＴｉＮ、ＷＮ、Ａｌ、Ｒｕ等を使用することができる。
【００５２】
次に、公知の製造工程を適用して、前述の如く形成されたＭＯＳ型のトランジスタの上層に、配線層構造等を形成する。即ち、ＣＶＤ法等で、層間絶縁膜としてＴＥＯＳ膜を形成する。その後、ＴＥＯＳ膜において、ゲート電極層、ソース領域、ドレイン領域上の各位置に、コンタクトホールを開孔し、上層の金属配線層（例：銅（Ｃｕ）配線層）形成して、ゲート電極層、ソース領域、ドレイン領域と電気的に接続する。ここでは、所謂、デュアルダマシン配線構造を適用することが可能である。
【００５３】
以上のようにして、ＳＯＩ基板１０４上に、異なる閾値電圧を有する完全空乏型のＮ型ＭＯＳトランジスタを複数形成する。ここでは、閾値電圧の低い方のトランジスタ１２８は、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さが３００Å程度であり、閾値電圧の値は、０．１５Ｖ程度となる。一方、閾値電圧の高い方のＭＯＳトランジスタ１２７は、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さが５０Å程度であり、閾値電圧の値は、０．５Ｖ程度となる。
【００５４】
所謂、メタルゲート電極層等、ゲート電極層に金属材料を用いた場合には、前述の如く、多結晶シリコンを用いる場合よりも、トランジスタの閾値電圧の値が上昇し易くなる。本実施の形態では、前述の如く、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを３００Å程度まで薄くして、トランジスタの閾値電圧の値を０．１５Ｖ程度まで低くすることができる。
【００５５】
また、本実施の形態では、一例に、前述の如くシリコン活性層（＝ＳＯＩ層）１０３の厚さを更に５０Å程度まで薄くして、逆に、トランジスタの閾値電圧の値を０．５Ｖ程度まで高くする。チャネル領域の深さ（＝シリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度以下にすると、量子効果によってサブバンドが形成され、逆に、トランジスタの閾値電圧の値が上昇することになる。
【００５６】
本実施の形態では、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度まで薄くして、トランジスタの閾値電圧の値を徐々に低くすることができる。また、更に、シリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度よりも薄くして、逆に、トランジスタの閾値電圧の値を徐々に高くするように調整することが可能となる。
【００５７】
このような場合、本実施の形態では、前述の如く、ダマシンゲートプロセスを適用し、ドライエッチング技術等を用いて、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度までの範囲で薄くして、トランジスタの閾値電圧の値を低くする。また、トランジスタの閾値電圧の値をより高くする場合には、前述の如くドライエッチング技術等を用いて、チャネル領域の深さ、即ち、シリコン活性層（＝ＳＯＩ層）１０３の厚さを更に１００Å程度よりも薄くすれば良い。従って、完全空乏型のＳＯＩトランジスタにおいて、同一の半導体基板（＝ＳＯＩ基板１０４）上に、異なる閾値電圧を有するトランジスタを複数形成し、半導体装置の性能を高めることができる。
【００５８】
また、本実施の形態では、ソース領域、及びドレイン領域を形成した後、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）のみを薄くする。従って、ソース領域、及びドレイン領域を形成する過程で、シリコン層の厚さは十分に確保されており、水素雰囲気等によるアニール処理時、凝集が起こすことがない。
本実施の形態では、ＳＯＩ基板１０４に形成された、ＬＤＤ（Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を有するトランジスタを製造する場合にも適用することが可能である。また、ゲート電極層に、多結晶シリコンを用いた場合にも、適用することができる。
【００５９】
尚、本実施の形態では、導入する不純物を替えて、ＳＯＩ基板１０４に、Ｐ型のＭＯＳトランジスタを形成することも可能である。また、同一のＳＯＩ基板上に、Ｎ型、及びＰ型のＭＯＳトランジスタを設け、ＳＯＩ基板にＣＭＯＳトランジスタを形成することも可能である。
（第二の実施の形態）
本実施の形態について、図５乃至７を参照して説明する。本実施の形態では、（第一の実施の形態）と同様に、同一の半導体基板（例：ＳＯＩ基板）に、閾値電圧の異なるようにして、Ｎ型のＭＯＳトランジスタを複数形成する場合に付いて説明する。また、（第一の実施の形態）と同一の構造を有する部分に付いては、同じ符号を引用して、詳細な説明は省略するものとする。
【００６０】
尚、図５乃至７は、ＳＯＩ基板に形成されたＮ型のＭＯＳトランジスタにおいて、ゲート電極層の長さ方向に、垂直な方向の断面図である。
【００６１】
本実施の形態では、（第一の実施の形態）と同様に、ＳＯＩ基板１０４（＝シリコン支持基板１０１／埋め込みシリコン酸化膜１０２／シリコン活性層（＝ＳＯＩ層）１０３）を用いる。また、ここでは、シリコン活性層（＝ＳＯＩ層）１０３の厚さは、３００Å程度の厚さにする。
【００６２】
本実施の形態では、（第一の実施の形態）と同様に、シリコン活性層（＝ＳＯＩ層）１０３の表面に、３ｎｍ程度の厚さで、シリコン酸化膜１０７（＝バッファ酸化膜）を形成する。その後、多結晶シリコン膜１０８を厚さ１５０ｎｍ程度で、次いで、シリコン窒化膜（ＳｉＮｘ膜）１０９を厚さ３０ｎｍ程度で形成する。
【００６３】
次に、（第一の実施の形態）と同様の手順で、電子ビーム等により、シリコン窒化膜１０９、多結晶シリコン膜１０８、次いで、シリコン酸化膜１０７（＝バッファ酸化膜）の順に、ＲＩＥ法等のドライエッチング技術による加工を施し、パターンを転写する。ゲートのパターンを形成し、図５（ａ）に示すように、形成する。ダミーゲートの側面にＳｉＮ側壁を形成する。また、ここでは、その後、ダミーゲートパターン１１１、１１２の両側面に沿って、シリコン窒化膜（＝ＳｉＮｘ膜）等を用い、サイドウォール１１３、１１４を形成する。
【００６４】
次に、図５（ｂ）に示すように、ダミーゲートパターン１１１、１１２に沿い、その両側の位置において、エピタキシャル成長法を用い、シリコン活性層（＝ＳＯＩ層）１０３上に、シリコンのエピタキシャル層１１５を形成する。このように、シリコン活性層（＝ＳＯＩ層）１０３において、ソース領域、及びドレイン領域を形成する部分の厚さを増やす。
【００６５】
ここでは、エピタキシャル成長法を施す前に、水素雰囲気によるアニール処理を行うが、（第一の実施の形態）で述べたように、シリコン活性層（＝ＳＯＩ層）１０３の厚さは３００Åあり、凝集を起こさずに処理することができる。
【００６６】
次に、イオン注入技術等を用い、ダミーゲートパターン１１１、１１２をマスクにして、図５（ｃ）に示すように、Ｎ型の不純物１１６（Ｐ（リン）、またはＡｓ（砒素））を導入し、ソース領域を構成する高濃度のＮ＋型不純物拡散層１１７ａ、１１８ａ、及びドレイン領域を構成する高濃度のＮ＋型不純物拡散層１１７ｂ、１１８ｂを形成する。
【００６７】
次に、図６（ａ）に示すように、層間絶縁膜として、ＴＥＯＳ膜１１９を２３０ｎｍ程度の厚さで堆積させ、その後、全体をＣＭＰ法等で平坦化して、ダミーゲートパターン１１１、１１２の表面を露出させる。
【００６８】
次に、本実施の形態の方法を用い、同一の半導体基板、即ち、ＳＯＩ基板１０４に、閾値電圧の異なるＭＯＳトランジスタを作り分ける。ここでは、一例に、同一のＳＯＩ基板１０４上に、閾値電圧の高い方のＭＯＳトランジスタ、次いで、閾値電圧の低い方のＭＯＳトランジスタの順に形成する。
【００６９】
先ず、図６（ｂ）に示すように、閾値電圧の低い方のトランジスタを形成する領域をフォトレジスト膜１２９で覆う。その後、この状態で、閾値電圧の高い方のＭＯＳトランジスタを形成する領域において、ダミーゲートパターン１１１を熱リン酸によるエッチング処理、ＣＤＥ法等によって除去し、ゲート溝１３０を形成する。
【００７０】
ここでは、先ず、熱リン酸によるエッチング処理によって、シリコン窒化膜１０９のパターンを除去し、次いで、ケミカルドライエッチング法（ＣＤＥ法：Ｃｈｅｍｉｃａｌ−Ｄｒｙ−Ｅｔｃｈｉｎｇ法）によって、ＴＥＯＳ膜１１９内に埋め込まれた多結晶シリコン膜１０８のパターンを除去する。その後、ゲート溝１３０の底部に在るシリコン酸化膜１０７を弗酸（ＨＦ）等で除去する。
【００７１】
次に、フォトレジスト膜１２９を除去し、図６（ｃ）に示すように、閾値電圧の高い方のＭＯＳトランジスタを形成する領域において、熱処理を施し、ゲート溝１３０底部のシリコン活性層（＝ＳＯＩ層）１０３の一部を酸化して、シリコン酸化膜（＝ＳｉＯ２膜）１３１を形成する。ここでは、シリコン活性層（＝ＳＯＩ層）１０３が、５０Å程度の厚さで残るように、シリコン酸化膜１３０の膜厚を制御する。一方、閾値電圧の低い方のＭＯＳトランジスタを形成する領域では、シリコン活性層（＝ＳＯＩ層）１０３をリセス処理せずに、３００Å程度の厚さに維持する。
【００７２】
ここでは、閾値電圧の高い方のＭＯＳトランジスタにおいて、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さをＴａ、また、閾値電圧の低い方のＭＯＳトランジスタにおいて、シリコン活性層（＝ＳＯＩ層）１０３の厚さをＴｂとする。
【００７３】
次に、図７（ａ）に示すように、閾値電圧の低い方のＭＯＳトランジスタ領域において、ダミーゲートパターン１１２を除去する。ここでは、ＴＥＯＳ膜１１９内に熱リン酸によるエッチング処理によって、シリコン窒化膜１０９のパターンを除去し、次いで、ケミカルドライエッチング法（＝ＣＤＥ法）によって、埋め込まれた多結晶シリコン膜１０８のパターンを除去する。
【００７４】
次に、この状態で、図７（ｂ）に示すように、シリコン酸化膜１０７、１３１を弗酸（ＨＦ）等で同時に除去する。このとき、Ｎ型のＭＯＳトランジスタにおいて、閾値電圧の高い方のＭＯＳトランジスタを形成する領域において、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さＴａは５０Å程度、また、閾値電圧の低い方のＭＯＳトランジスタでは、シリコン活性層１０３の厚さＴｂは３００Å程度となる。
【００７５】
次に、図７（ｃ）に示すように、ゲート溝１３０、１３２の各々において、ゲート絶縁膜、次いで、ゲート電極層を埋め込み形成し、閾値電圧の異なるＮ型のＭＯＳトランジスタを複数形成する。
【００７６】
ここでは、（第一の実施の形態）と同様に、ＭＯＳトランジスタにおいて、高速性と良好な制御性を図るべく、ゲート絶縁膜の材料には、所謂、高誘電率膜、または強誘電体膜等を用い、また、ゲート電極層の材料には金属を用いて、所謂、メタルゲート電極層を形成する。
【００７７】
また、ゲート溝１３０、１３２において、シリコン窒化膜１３３（例：窒化オキシナイトライド膜（＝ＮＯ膜））介し、ゲート絶縁膜として、高誘電率のＴａ２Ｏ５膜１３４を形成する。その後、バリアメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）１３５、及びゲート電極層として、タングステン（Ｗ）材１３６を埋め込み形成する。このように、ゲート絶縁膜の材料には、高誘電率のＴａ２Ｏ５、また、ゲート電極層の材料には、高融点金属であるタングステン（Ｗ）を用い、所謂、メタルゲート電極層を形成する。以上のようにして、ＳＯＩ基板１０４上に、閾値電圧の高い方のＭＯＳトランジスタ１３７、閾値電圧の低い方のＭＯＳトランジスタ１３８を形成する。
【００７８】
具体的な手順としては、以下のように、公知のダマシンゲートプロセスを用いて、ＭＯＳトランジスタのゲート絶縁膜、埋め込みゲート電極を順番に形成する。
【００７９】
先ず、ゲート溝１３０、１３２の各底部において、自然酸化膜等を除去するべく、弗酸（＝ＨＦ）処理を施してシリコン活性層（＝ＳＯＩ）１０３の表面を露出させる。その後、ＣＶＤ法等を用いて、シリコン窒化膜１３３（例：窒化オキシナイトライド膜（＝ＮＯ膜））を０．７ｎｍ程度の厚さで形成する。次いで、その上に、ＣＶＤ法等を用い、ゲート絶縁膜として、Ｔａ２Ｏ５膜１３４を３ｎｍ程度の膜厚で形成する。
【００８０】
次に、ＣＶＤ法等を用い、バリアメタル層の材料として、窒化チタン膜（ＴｉＮ膜）１３５を５ｎｍの膜厚で、その後、ＣＶＤ法、またはブランケット成長法等を用い、ゲート電極層の材料として、タングステン膜（＝Ｗ膜）１３６を１５０ｎｍ程度の膜厚で、積層状に形成する。
【００８１】
次に、公知のＣＭＰ法等によって、窒化チタン（ＴｉＮ）膜１３５、及びタングステン（Ｗ）膜１３６を一部除去して、シリコン活性層（＝ＳＯＩ層）１０３上の面全体を平坦化し、ゲート溝１３０、１３２の内部にタングステン（Ｗ）を埋め込むように残して、ゲート電極層を形成する。
【００８２】
ＭＯＳ型トランジスタにおいて、ゲート溝１３０、１３２の内部に埋め込まれたタングステン（Ｗ）膜１３６は、ゲート電極層として、ソース領域、及びドレイン領域（＝不純物拡散層１１７ａ、１１７ｂ、１１８ａ、１１８ｂ）とともに機能する。
【００８３】
ここでは、Ｔａ２Ｏ５膜１２５（＝ゲート絶縁膜）において、酸化膜の膜厚に換算して、１．５ｎｍ以下の膜厚に相当する制御性を有することになる。従って、トランジスタの制御性を高めることが可能となる。
【００８４】
本実施の形態では、トランジスタのゲート絶縁膜、及びゲート電極層を形成した後、特に、８００乃至１０００℃程度の高温で熱処理を行うと、ゲート電極層（＝メタルゲート電極層）を構成する金属の原子が、ゲート絶縁膜の内部に拡散する。このような場合、所謂、ゲート絶縁膜の耐圧が劣化する。また、Ｔａ２Ｏ５膜等の高誘電率膜（＝Ｈｉｇｈ−ｋ膜）と、シリコン活性層（＝ＳＯＩ層）１０３との界面には、比誘電率の低い薄膜が形成され、機能上、ゲート絶縁膜の実行的な膜厚が著しく増大して、制御性が低下することにもなる。
【００８５】
その後、（第一の実施の形態）で説明したのと同様の手順で、ＭＯＳ型のトランジスタの上層に、デュアルダマシン配線構造等を形成する。
【００８６】
本実施の形態では、トランジスタにおいて、ゲート電極層よりも先に、ソース領域、及びドレイン領域を形成する。ゲート電極層を形成した後には、４５０℃以上の高温で熱処理を行う必要がない。従って、（第一の実施の形態）と同様に、ゲート絶縁膜には、高誘電率膜、または強誘電体膜として、Ｔａ２Ｏ５膜の他に、ＴｉＯ２膜、ＳｉＮ膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜、ＨｆＯ２膜、ＺｒＯ２膜、Ｌａ２Ｏ３膜、Ｇｄ２Ｏ３膜、Ｙ２Ｏ３膜、ＣａＦ２膜、ＣａＳｎＦ２膜、ＣｅＯ２膜、Ｙｔｔｒｉａ Ｓｔａｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉａの膜、Ａｌ２Ｏ３膜、ＺｒＳｉＯ４膜、ＨｆＳｉＯ４膜、Ｇｄ２ＳｉＯ５膜、２Ｌａ２Ｏ３膜／３ＳｉＯ２膜（＝積層膜）等を使用することができる。また、ゲート電極層には、金属材料として、タングステン（Ｗ）の他に、ＴｉＮ、ＷＮ、Ａｌ、Ｒｕ等を使用することができる。
【００８７】
本実施の形態では、トランジスタのゲート絶縁膜、及びゲート電極層を形成した後、特に、８００乃至１０００℃程度の高温で熱処理を行うと、ゲート電極層（＝メタルゲート電極層）を構成する金属の原子が、ゲート絶縁膜の内部に拡散する。このような場合、所謂、ゲート絶縁膜の耐圧が劣化する。また、Ｔａ２Ｏ５膜１２等の高誘電率膜（＝Ｈｉｇｈ−ｋ膜）と、シリコン活性層（＝ＳＯＩ層）１０３との界面には、比誘電率の低い薄膜が形成され、機能上、ゲート絶縁膜の実行的な膜厚が著しく増大して、制御性が低下することにもなる。
【００８８】
以上のようにして、ＳＯＩ基板１０４上に、異なる閾値電圧を有する完全空乏型のＮ型ＭＯＳトランジスタを複数形成する。ここでは、閾値電圧の低い方のトランジスタ１２８は、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さＴｂが３００Å程度であり、閾値電圧の値は、０．１５Ｖ程度となる。一方、閾値電圧の高い方のトランジスタは、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さが５０Å程度であり、閾値電圧の値は、０．５Ｖ程度となる。
【００８９】
所謂、メタルゲート電極層等、ゲート電極層に金属材料を用いた場合には、前述の如く、多結晶シリコンを用いる場合よりも、トランジスタの閾値電圧の値が上昇し易くなる。本実施の形態では、前述の如く、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを３００Å程度まで薄くして、トランジスタの閾値電圧の値を０．１５Ｖ程度まで低くすることができる。
【００９０】
また、本実施の形態では、一例に、前述の如くシリコン活性層（＝ＳＯＩ層）１０３の厚さを更に５０Å程度まで薄くして、逆に、トランジスタの閾値電圧の値を０．５Ｖ程度まで高くする。チャネル領域の深さ（＝シリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度以下にすると、量子効果によってサブバンドが形成され、逆に、トランジスタの閾値電圧の値が上昇することになる。
【００９１】
本実施の形態では、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度まで薄くして、トランジスタの閾値電圧の値を徐々に低くすることができる。また、更に、シリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度よりも薄くして、逆に、トランジスタの閾値電圧の値を徐々に高くするように調整することが可能となる。
【００９２】
このような場合、本実施の形態では、前述の如く、ダマシンゲートプロセスを適用し、酸化、次いでエッチング技術等を用いて、チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度までの範囲で薄くして、トランジスタの閾値電圧の値を低くする。また、トランジスタの閾値電圧の値をより高くする場合には、シリコン酸化膜の膜厚を前述の如くドライエッチング技術等を用いて、チャネル領域の深さ、即ち、シリコン活性層（＝ＳＯＩ層）１０３の厚さを更に１００Å程度よりも薄くなるようにすれば良い。従って、完全空乏型のＳＯＩトランジスタにおいて、同一の半導体基板（＝ＳＯＩ基板１０４）上に、異なる閾値電圧を有するトランジスタを複数形成し、半導体装置の性能を高めることができる。
【００９３】
即ち、ダマシンゲートのプロセスにより、同一の半導体基板上において、シリコン活性層（＝ＳＯＩ層）のチャネル領域（ＳＯＩ）の厚さに差を設けて、容易に、相互に異なる閾値電圧（Ｖｔｈ）を有する複数のＳＯＩ−ＭＯＳトランジスタを形成することができる。 また、本実施の形態では、シリコン活性層（＝ＳＯＩ層）１０３の表層部にシリコン酸化膜１３１を形成して、チャネル領域に相当するシリコン活性層（ＳＯＩ）の厚さを薄くする。また、シリコン酸化膜１３１は、弗素（ＨＦ）等でウエットエッチング処理を行い、容易に除去することができる。このように、本実施の形態では、ＣＤＥ法、またはＲＩＥ法等を用いる場合とは異なり、チャネル領域を構成するシリコン活性層１０３の部分を削らず、ゲート絶縁膜（例：Ｔａ２Ｏ５膜）との界面に損傷を与えることはなく、半導体装置において、キャリア移動度等の電気特性を高めることができる。
【００９４】
本実施の形態では、ＳＯＩ基板に形成された、ＬＤＤ（Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を有するトランジスタを製造する場合にも適用することが可能である。また、ゲート電極層に、多結晶シリコンを用いた場合にも、適用することができる。
【００９５】
尚、本実施の形態では、導入する不純物を替えて、ＳＯＩ基板１０４に、Ｐ型のＭＯＳトランジスタを形成することも可能である。また、同一のＳＯＩ基板上に、Ｎ型、及びＰ型のＭＯＳトランジスタを設け、ＳＯＩ基板にＣＭＯＳトランジスタを形成することも可能である。
（第三の実施の形態）
本実施の形態について、図８乃至１０を参照して説明する。本実施の形態では、一例に、前述の各実施の形態と同様に、ＳＯＩ基板を用い、チャネル領域をシリコン（Ｓｉ）の薄膜（所謂、シリコン（Ｓｉ）−ｆｉｎ膜）で構成するＭＯＳトランジスタを形成する。
【００９６】
尚、図８（ａ）、図９（ａ）、及び図１０（ａ）は、ゲート電極層の長さ方向に、垂直な方向の断面図を表す。また、図８（ｂ）、図９（ｂ）、及び図１０（ｂ）は、チャネル領域の長さ方向に、垂直な方向の断面図を表す。
【００９７】
先ず、図８（ａ）に示すように、シリコン支持基板２０１上には、埋め込みシリコン酸化膜２０２を介して、所定の厚さまで薄膜化処理の施されたシリコン活性層（＝ＳＯＩ層）２０３が形成されている。このようして、ＳＯＩ基板２０４は、シリコン支持基板２０１／埋め込みシリコン酸化膜２０２／シリコン活性層（＝ＳＯＩ層）２０３から構成される。
【００９８】
ここで、シリコン活性層（＝ＳＯＩ層）２０３の厚さは、一例に、５０ｎｍ（＝５００Å）程度とする。また、シリコン活性層（＝ＳＯＩ層）２０３の表層部には、薄く、シリコン酸化膜２０５を３ｎｍ程度の膜厚で、次いで、ＣＶＤ法等で、シリコン窒化膜２０６を１０ｎｍ程度の膜厚で順次形成する。
【００９９】
次に、シリコン窒化膜２０６上に、電子ビーム等によりフォトレジスト膜のパターンを形成し、このパターンをマスクにして、ＲＩＥ法等のドライエッチング技術を用い、シリコン窒化膜２０６、シリコン酸化膜２０５、及びシリコン活性層（＝ＳＯＩ層）１０３を順次加工する。
【０１００】
ここでは、図８（ｂ）（＝図８（ａ）に垂直な方向の断面図）に示すように、閾値電圧の高い方のＭＯＳトランジスタ領域において、埋め込みシリコン酸化膜２０２上に、幅５０Å程度のシリコン薄膜パターン２０３ａ、シリコン酸化膜パターン２０５ａ、及びシリコン窒化膜パターン２０６ａを形成する。また、このとき、同時に、閾値電圧の低い方のＭＯＳトランジスタ領域においては、埋め込みシリコン酸化膜２０２上に、幅３００Å程度のシリコン薄膜パターン２０３ｂ、シリコン酸化膜パターン２０５ｂ、及びシリコン窒化膜パターン２０６ｂを形成する。
【０１０１】
尚、ここでは、シリコン薄膜パターン２０３ａの側面において、表層部に薄く、シリコン酸化膜２０７ａを２ｎｍ程度の膜厚で形成する。また、シリコン薄膜パターン２０３ｂの側面においても、表層部に薄く、シリコン酸化膜２０７ｂを２ｎｍ程度の膜厚で形成する。
【０１０２】
次に、図９（ａ）に示すように、多結晶シリコン膜を材料とするダミーゲートパターン２０８ａ、２０８ｂ、シリコン窒化膜パターン２０９ａ、ｂ、及びそれらの側壁に沿って、サイドウォール２１０、２１１を形成する。また、閾値電圧の高い方のＭＯＳトランジスタ領域において、ソース領域、ドレイン領域の位置に不純物を導入して、高濃度のＮ＋型不純物拡散層２１２ａ、２１２ｂを、また閾値電圧の低い方のＭＯＳトランジスタ領域においては、同様にして、高濃度のＮ＋型不純物拡散層２１３ａ、２１３ｂを形成する、その後、全体をＴＥＯＳ膜２１４で覆い、平坦化させて、シリコン窒化膜パターン２０９ａ、２０９ｂを露出させる。
【０１０３】
尚、このとき、図９（ｂ）（＝図９（ａ）に垂直な方向の断面図）に示すように、チャネル領域を構成するシリコン薄膜パターン２０３ａは、多結晶シリコン膜を材料とするダミーゲートパターン２０８ａ、シリコン窒化膜パターン２０９ａによって覆われる。また、チャネル領域を構成するシリコン薄膜パターン２０３ｂは、多結晶シリコン膜を材料とするダミーゲートパターン２０８ａ、シリコン窒化膜パターン２０９ｂによって覆われる。
【０１０４】
具体的には、以下のように、公知のダマシンゲートプロセスを用い、閾値電圧の高い方、及び閾値電圧の低い方のＮ型のＭＯＳトランジスタ領域に、ダミーゲートパターンを形成する。先ず、前述の如く設けられたシリコン薄膜パターン２０３ａ、２０３ｂを覆うようにして、シリコン窒化膜パターン２０６ａ、２０６ｂ上に、多結晶シリコン膜を１５０ｎｍ程度の膜厚で所定領域に渡って形成する。その後、ＣＭＰ法等を用いて、多結晶シリコン膜の表面を平坦化し、その上に、シリコン窒化膜を３０ｎｍ程度の膜厚で形成する。その後、電子ビーム等によりフォトレジストのパターンを形成し、このパターンをマスクにして、ＲＩＥ法等のドライエッチング技術を用い、シリコン窒化膜、次いで、多結晶シリコン膜の積層膜を順次、所定の形状、及び寸法に加工する。このようにして、前述の如く、閾値電圧の高い方のＭＯＳトランジスタ領域において、ダミーゲートパターン２０８ａ、及びシリコン窒化膜パターン２０９ａを積層状に形成する。また、閾値電圧の低い方のＭＯＳトランジスタ領域においても、ダミーゲートパターン２０８ｂ、及びシリコン窒化膜パターン２０９ｂを積層状に形成する。ここでは、ダミーゲートパターン２０８ａ、２０８ｂを形成する過程で、シリコン窒化膜パターン２０６ａ、２０６ｂは、所謂、エッチングストッパーとして機能し、各々、シリコン薄膜パターン２０３ａ、２０３ｂを保護する。
【０１０５】
次いで、ダミーゲートパターン２０３ａ、２０３ｂの両側面に沿って、シリコン窒化膜等を用いて、サイドウォール２１０、２１１を形成する。その後、閾値電圧の高い方のＭＯＳトランジスタ領域において、ダミーゲートパターン２０８ａ、サイドウォール２１０をマスクにして、ソース領域、及びドレイン領域の位置にＮ型の不純物（＝リン（Ｐ）、または、砒素（Ａｓ））を導入し、前述の如く、高濃度のＮ＋型不純物拡散層２１２ａ、２１２ｂを形成する。また、閾値電圧の低い方のＭＯＳトランジスタ領域においても、同様に、ダミーゲートパターン２０８ｂ、サイドウォール２１１をマスクにしてＮ型の不純物を導入し、高濃度のＮ＋型不純物拡散層２１３ａ、２１３ｂを形成する。
【０１０６】
尚、ここでは、斜めイオン注入法、または固相拡散法等、公知の方法を用いて、Ｎ型の不純物を導入して、高濃度のＮ＋型不純物拡散層２１２ａ、２１２ｂ、２１３ａ、２１３ｂを形成することができる。
【０１０７】
次いで、ＴＥＯＳ膜２１４を２００ｎｍ程度の膜厚で形成し、ＣＭＰ法で平坦化して、ダミーゲートパターン２０８ａ、２０８ｂの表面を露出させる。
【０１０８】
また、その後、特に図示はしないが、閾値電圧の高い方のＭＯＳトランジスタ領域において、ダミーゲートパターン２０８ａ、シリコン窒化膜２０９ａを、また、閾値電圧の低い方のＭＯＳトランジスタ領域において、ダミーゲートパターン２０８ｂ、シリコン窒化膜２０９ｂを、ＣＤＥ法等を用いて同時に除去し、各々の領域にゲート溝を形成する。
【０１０９】
次に、各ゲート溝において、ゲート絶縁膜、次いで、ゲート電極層を埋め込み形成し、閾値電圧の高い方、及び閾値電圧の低い方のＮ型のＭＯＳトランジスタを形成する。ここでは、前述の各実施の形態と同様に、ＭＯＳトランジスタにおいて、高速性と良好な制御性を図るべく、ゲート絶縁膜の材料には、所謂、高誘電率膜、強誘電体膜等を用い、また、ゲート電極層の材料には金属を用いて、所謂、メタルゲート電極層を形成する。
【０１１０】
ここでは、図１０（ａ）に示すように、閾値電圧の高い方のＮ型のＭＯＳトランジスタ領域において、ゲート溝の内面に沿って、ゲート絶縁膜として、高誘電率膜であるＴａ２Ｏ５膜２１５ａを形成する。その後、その上に、バリアメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）２１６ａ、次いで、ゲート電極層として、タングステン膜（＝Ｗ膜）２１７ａを順次埋め込み形成する。また、ここでは、閾値電圧の低い方のＮ型のＭＯＳトランジスタ領域においても、同様に、ゲート溝の内面に沿って、ゲート絶縁膜として、高誘電率膜であるＴａ２Ｏ５膜２１５ｂを形成する。その後、その上に、バリアメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）２１６ｂ、次いで、ゲート電極層として、タングステン膜（＝Ｗ膜）２１７ｂを順次埋め込み形成する。
【０１１１】
このように、一例に、ゲート絶縁膜の材料には、高誘電率膜であるＴａ２Ｏ５膜、また、ゲート電極層の材料には、高融点金属であるタングステン膜を用い、所謂、メタルゲート電極層を形成する。
【０１１２】
また、ここでは、チャネル領域を構成するシリコン薄膜パターン２０３ａ、２０３ｂの側面は、図１０（ｂ）（＝図１０（ａ）に垂直な方向の断面図）に示すように、シリコン窒化膜２１８、２１９によって予め保護されている。その後、この状態で、チャネル領域を構成するシリコン薄膜パターン２０３ａ、２０３ｂを左右両側、及び上方から覆うようして、Ｔａ2Ｏ5膜２１５ａ、２１５ｂ（＝ゲート絶縁膜）、窒化チタン膜（＝ＴｉＮ膜）２１６ａ、２１６ｂ（＝バリアメタル層）、及びタングステン（Ｗ）２１７ａ、２１７ｂ（＝ゲート電極層）を、順次形成する。
【０１１３】
以上のようにして、閾値電圧の高い方のＭＯＳトランジスタ２２０、及び閾値電圧の低い方のＭＯＳトランジスタ２２１を形成する。なお、シリコン薄膜パターン２０３ａ、２０３ｂの幅であるＷａ及びＷｂがそれぞれ、ＭＯＳトランジスタ２２０、及びのＭＯＳトランジスタ２２１のチャネル領域の厚さとなる。
【０１１４】
具体的な手順としては、以下のようにして、ＭＯＳ型トランジスタのゲート絶縁膜、埋め込みゲート電極層を順番に形成する。
【０１１５】
先ず、閾値電圧の高い方のＮ型のＭＯＳトランジスタ領域において、ゲート溝の底部に弗酸（＝ＨＦ）処理を施し、シリコン薄膜２０３ａの側面を露出させ、その後、ＣＶＤ法等を用いて、その表層部にシリコン窒化膜２１８（例：窒化オキシナイトライド膜（＝ＮＯ膜））を０．７ｎｍ程度の厚さで形成する。また、このとき、同時に、閾値電圧の低い方のＮ型のＭＯＳトランジスタ領域において、ゲート溝の底部に弗酸（＝ＨＦ）処理を施し、同様に、シリコン薄膜２０３ｂの側面の表層部にシリコン窒化膜２１９（例：窒化オキシナイトライド膜（＝ＮＯ膜））を０．７ｎｍ程度の厚さで形成する（以上、図１０（ｂ）を参照する）。
【０１１６】
次いで、閾値電圧の高い方、及び閾値電圧の低い方のＮ型のＭＯＳトランジスタ領域において、ＣＶＤ法等を用い、ゲート絶縁膜として、Ｔａ２Ｏ５膜２１５を３ｎｍ程度の膜厚で形成する。また、その後、バリアメタル層の材料として、窒化チタン膜（ＴｉＮ膜）２１６ａ、２１６ｂを５ｎｍの膜厚で、次いで、ＣＶＤ法、またはブランケット成長法等を用い、ゲート電極層の材料として、タングステン膜（＝Ｗ膜）２１７ａ、２１７ｂを１５０ｎｍ程度の膜厚で、積層状に形成する。
【０１１７】
次に、公知のＣＭＰ法によって、窒化チタン（ＴｉＮ）膜２１６ａ、２１６ｂ、及びタングステン（Ｗ）膜２１７ａ、２１７ｂを一部除去して、シリコン活性層（＝ＳＯＩ層）１０３上において全体を平坦化し、各ゲート溝内部にタングステン（Ｗ）を埋め込むように残して、ゲート電極層を形成する。このとき、ゲート絶縁膜の膜厚は、シリコン酸化膜の膜厚に換算して、１．５ｎｍ程度以下となる。
【０１１８】
本実施の形態では、ＭＯＳトランジスタを形成する過程では、ソース領域、及びドレイン領域、次いで、ゲート電極層を形成する。従って、その後、４５０℃以上の高温で熱処理を行う必要がない。前述の実施の形態で示した高誘電率膜、または強誘電体膜をゲート絶縁膜に使用することができ、またゲート電極にはメタル材料（ＴｉＮ、ＷＮ、Ａｌ、Ｗ、Ｒｕ等）を使用することができる。
【０１１９】
次に、公知の製造工程を適用して、前述の如く形成されたＭＯＳ型のトランジスタの上層に、配線層構造等を形成する。即ち、ＣＶＤ法等で、層間絶縁膜としてＴＥＯＳ膜を形成する。その後、ＴＥＯＳ膜において、ゲート電極層、ソース領域、ドレイン領域上の各位置に、コンタクトホールを開孔し、上層の金属配線層（例：銅（Ｃｕ）配線層）形成して、ゲート電極層、ソース領域、ドレイン領域と電気的に接続する。ここでは、所謂、デュアルダマシン構造を適用することが可能である。
【０１２０】
本実施の形態では、本発明の趣旨を逸脱しない限りにおいて、その他の変更を行うことが可能である。
【０１２１】
【発明の効果】
本発明によれば、同一の半導体基板上に、互いに閾値電圧の異なるトランジスタを複数設けて、半導体装置の性能を高めることができる。また、本発明によれば、特に煩雑な製造工程を用いず、個々のトランジスタにおいて、容易に閾値電圧の値を変化させることができる。従って、回路設計上の自由度を高めることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図２】本発明の第一の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図３】本発明の第一の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図４】本発明の第一の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図５】本発明の第二の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図６】本発明の第二の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図７】本発明の第二の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図８】本発明の第三の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図９】本発明の第三の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【図１０】本発明の第三の実施の形態に関係する半導体装置の製造工程を表す断面図である。
【符号の説明】
１０１、２０１・・・シリコン支持基板
１０２、２０２・・・埋め込みシリコン酸化膜
１０３、２０３・・・シリコン活性層（＝ＳＯＩ層）
１０４、２０４・・・ＳＯＩ基板
１０５・・・素子分離領域
１０６・・・素子形成領域
１０７、１３１、２０５・・・シリコン酸化膜
１０８・・・多結晶シリコン膜
１０９、１３３、２０６、２１８、２１９・・・シリコン窒化膜
１１０、１２２、１２９・・・フォトレジスト膜
１１１、１１２、２０８ａ、２０８ｂ・・・ダミーゲートパターン
１１３、１１４・・・サイドウォール
１１５・・・シリコンのエピタキシャル層
１１６・・・Ｎ型の不純物
１１７ａ、１１８ａ、２１２ａ、２１３ａ・・・Ｎ＋型不純物拡散層（＝ソース領域）
１１７ｂ、１１８ｂ、２１２ｂ、２１３ｂ・・・Ｎ＋型不純物拡散層（＝ドレイン領域）
１１９、２１４・・・ＴＥＯＳ膜
１２０、１２１、１３０、１３２・・・ゲート溝
１２４、１３４、２１５ａ、２１５ｂ・・・Ｔａ２Ｏ５膜（＝ゲート絶縁膜）
１２５、１３５、２１６ａ、２１６ｂ・・・窒化チタン（ＴｉＮ）膜（＝バリアメタル層）
１２６、１３６、２１７ａ、２１７ｂ・・・タングステン（Ｗ）膜（＝ゲート電極層）
１２７、１３７、２２０・・・閾値電圧の高い方のＭＯＳトランジスタ
１２８、１３８、２２１・・・閾値電圧の低い方のＭＯＳトランジスタ
２０５ａ、２０５ｂ、２０７ａ、２０７ｂ・・・シリコン酸化膜パターン
２０９ａ、２０９ｂ・・・シリコン窒化膜パターン
Claims (7)
- 半導体基板と、
半導体基板上に形成された絶縁膜と、
この絶縁膜上に形成されたシリコン層と、
このシリコン層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極層と、
前記シリコン層に形成された、ソース領域、ドレイン領域、及びチャネル領域とを有する第一のトランジスタ及び第二のトランジスタを備え、
前記第一のトランジスタのチャネル領域を構成するシリコン層の厚さは、前記第二のトランジスタのチャネル領域を構成するシリコン層の厚さよりも薄く、かつ、前記第一のトランジスタのチャネル領域を構成するシリコン層の厚さは１０ｎｍ以下、及び前記第二のトランジスタのチャネル領域を構成するシリコン層の厚さは１０ｎｍ以上であり、並びに前記第一のトランジスタの閾値電圧の絶対値は前記第二のトランジスタの閾値電圧の絶対値よりも大きいことを特徴とする半導体装置。 - 半導体基板上に絶縁膜を介して形成されたシリコン層上に、第一、及び第二のダミーゲートパターンを形成する工程と、
前記第一、及び第二のダミーゲートパターンをマスクにして、前記シリコン層に不純物を導入し、ソース領域、及びドレイン領域の位置に不純物拡散層を形成する工程と、
前記第一、及び第二のダミーゲートパターンを埋め込むように、前記シリコン層上に絶縁膜を形成する工程と、
前記第一、及び第二のダミーゲートパターンを除去し、前記絶縁膜に第一、及び第二の溝を形成する工程と、
前記第一の溝において、前記シリコン層をエッチングして、チャネル領域の部分の厚さを薄くする工程と、
前記第一、及び第二の溝内において、前記シリコン層上にゲート絶縁膜を形成する工程と、
前記第一、及び第二の溝内において、前記ゲート絶縁膜上にゲート電極層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第一の溝において、前記シリコン層をエッチングして、その厚さを１０ｎｍ以下に
薄くすることを特徴とする請求項２に記載の半導体装置の製造方法。 - 半導体基板上に絶縁膜を介して形成されたシリコン層上に、第一、及び第二のダミーゲートパターンを形成する工程と、
前記第一、第二のダミーゲートパターンをマスクにして、前記シリコン層に不純物を導入し、ソース領域、及びドレイン領域の位置に不純物拡散層を形成する工程と、
前記第一、及び第二のダミーゲートパターンを埋め込むように、前記シリコン層上に絶縁膜を形成する工程と、
前記第一のダミーゲートパターンを除去し、前記絶縁膜に、第一の溝を形成する工程と、
前記第一の溝において、前記シリコン層のチャネル領域の位置にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を除去し、前記シリコン層のチャネル領域の厚さを薄くする工程と、
前記第二のダミーゲートパターンを除去し、前記絶縁膜に、第二の溝を形成する工程と、
前記シリコン層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記シリコン酸化膜を除去し、前記シリコン層のチャネル領域の厚さを１０ｎｍ以下に薄くすることを特徴とする請求項４に記載の半導体装置の製造方法。
- 半導体基板と、
半導体基板上に形成された絶縁膜と、
この絶縁膜上に形成されたシリコン層と、
このシリコン層の一側面、或いは前記一側面及び前記一側面と対向する側面に接するように形成されたゲート絶縁膜と、このゲート絶縁膜の側面に接するように形成されたゲート電極層と、
前記シリコン層に形成された、ソース領域、ドレイン領域、及びチャネル領域とを有する第一のトランジスタ及び第二のトランジスタを備え、
前記第一のトランジスタのチャネル領域の厚さとなる前記シリコン層の幅は、前記第二のトランジスタのチャネル領域の厚さとなる前記シリコン層の幅よりも小さく、かつ、前記第一のトランジスタのチャネル領域の厚さは１０ｎｍ以下、及び前記第二のトランジスタのチャネル領域の厚さは１０ｎｍ以上であり、並びに前記第一のトランジスタの閾値電圧の絶対値は前記第二のトランジスタの閾値電圧の絶対値よりも大きいことを特徴とする半導体装置。 - 半導体基板上に絶縁膜を介して形成されたシリコン層に第一のシリコン薄膜パターン、及び第二のシリコン薄膜パターンを形成する工程と、
前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンの側壁に絶縁膜を形成する工程と、
前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンの上及び側壁に、第一のダミーゲートパターン、及び第二のダミーゲートパターンを選択的に形成する工程と、
前記第一のダミーゲートパターン、及び前記第二のダミーゲートパターンをマスクにして、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンに不純物を導入し、ソース領域、及びドレイン領域の位置に不純物拡散層を形成する工程と、
前記第一及び第二のダミーゲートパターン並びに前記絶縁膜を除去する工程と、
前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンの側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の側壁にゲート電極を形成する工程とを有し、
前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンを形成する前記工程において、前記第一のシリコン薄膜パターンにおける前記ソース領域から前記ドレイン領域へ向かう方向と垂直方向の幅が、前記第二のシリコン薄膜パターンにおける前記ソース領域から前記ドレイン領域へ向かう方向と垂直方向の幅よりも小さく、かつ、前記第一のシリコン薄膜パターンの前記幅は１０ｎｍ以下、前記第二のシリコン薄膜パターンの前記幅は１０ｎｍ以上であるように、前記第一のシリコン薄膜パターン、及び前記第二のシリコン薄膜パターンが形成されることを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002095879A JP3634320B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置及び半導体装置の製造方法 |
| US10/393,017 US6879001B2 (en) | 2002-03-29 | 2003-03-21 | Semiconductor device and manufacturing method of semiconductor device |
| CNB031215785A CN1235291C (zh) | 2002-03-29 | 2003-03-31 | 半导体器件和半导体器件的制造方法 |
| US10/991,485 US7198994B2 (en) | 2002-03-29 | 2004-11-19 | Semiconductor device and manufacturing method of semiconductor device |
| US11/709,270 US7479423B2 (en) | 2002-03-29 | 2007-02-22 | Semiconductor device and manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002095879A JP3634320B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003298060A JP2003298060A (ja) | 2003-10-17 |
| JP3634320B2 true JP3634320B2 (ja) | 2005-03-30 |
Family
ID=28449733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002095879A Expired - Fee Related JP3634320B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置及び半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6879001B2 (ja) |
| JP (1) | JP3634320B2 (ja) |
| CN (1) | CN1235291C (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347420A (ja) * | 2002-05-23 | 2003-12-05 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US7316979B2 (en) * | 2003-08-01 | 2008-01-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for providing an integrated active region on silicon-on-insulator devices |
| KR100486654B1 (ko) * | 2003-08-07 | 2005-05-03 | 동부아남반도체 주식회사 | 반도체의 삼중 게이트 산화막 형성방법 |
| SG113006A1 (en) * | 2004-01-04 | 2005-07-28 | Teradyne Inc | Silicon-on-insulator channel architecture of automatic test equipment |
| US7115947B2 (en) * | 2004-03-18 | 2006-10-03 | International Business Machines Corporation | Multiple dielectric finfet structure and method |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| JP2006269520A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US20060228850A1 (en) * | 2005-04-06 | 2006-10-12 | Pang-Yen Tsai | Pattern loading effect reduction for selective epitaxial growth |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| JP5114881B2 (ja) * | 2005-07-26 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR100698013B1 (ko) | 2005-12-08 | 2007-03-23 | 한국전자통신연구원 | 쇼트키 장벽 관통 트랜지스터 및 그 제조 방법 |
| JP2007281280A (ja) | 2006-04-10 | 2007-10-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8581260B2 (en) * | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
| US7929332B2 (en) * | 2007-06-29 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and semiconductor device |
| US8208233B2 (en) * | 2008-03-18 | 2012-06-26 | Mediatek Inc. | ESD protection circuit and method thereof |
| ATE493964T1 (de) * | 2008-07-01 | 2011-01-15 | Procter & Gamble | Verfahren zur reduzierung des auftretens von kränklicher oder blasser haut |
| US8058119B2 (en) | 2008-08-27 | 2011-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device scheme of HKMG gate-last process |
| US8084824B2 (en) * | 2008-09-11 | 2011-12-27 | United Microelectronics Corp. | Metal gate transistor and method for fabricating the same |
| TWI392092B (zh) * | 2008-11-10 | 2013-04-01 | Univ Nat Sun Yat Sen | 具π型半導體導通層之半導體裝置及其製造方法 |
| DE102009021480B4 (de) * | 2009-05-15 | 2013-10-24 | Globalfoundries Dresden Module One Llc & Co. Kg | Reduzierte Siliziumdicke in n-Kanaltransistoren in SOI-CMOS Bauelementen |
| US8422273B2 (en) * | 2009-05-21 | 2013-04-16 | International Business Machines Corporation | Nanowire mesh FET with multiple threshold voltages |
| KR101095787B1 (ko) * | 2009-07-28 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성방법 |
| US8476126B2 (en) * | 2010-02-08 | 2013-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate stack for high-K/metal gate last process |
| CN102194747A (zh) * | 2010-03-03 | 2011-09-21 | 中国科学院微电子研究所 | 形成沟道材料的方法 |
| JPWO2012035888A1 (ja) | 2010-09-17 | 2014-02-03 | 三菱瓦斯化学株式会社 | シリコンエッチング液及びそれを用いたトランジスタの製造方法 |
| US8519454B2 (en) * | 2011-03-30 | 2013-08-27 | International Business Machines Corporation | Structure and process for metal fill in replacement metal gate integration |
| US8497198B2 (en) * | 2011-09-23 | 2013-07-30 | United Microelectronics Corp. | Semiconductor process |
| US9406567B1 (en) * | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
| US20130237046A1 (en) * | 2012-03-09 | 2013-09-12 | Chien-Ting Lin | Semiconductor process |
| CN103325683A (zh) * | 2012-03-23 | 2013-09-25 | 联华电子股份有限公司 | 鳍状场效晶体管及其工艺 |
| US9123743B2 (en) | 2013-03-08 | 2015-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and methods for forming the same |
| US9076848B2 (en) * | 2013-03-12 | 2015-07-07 | International Business Machines Corporation | Semiconductor device channels |
| US9111935B2 (en) | 2013-03-12 | 2015-08-18 | International Business Machines Corporation | Multiple-patterned semiconductor device channels |
| US9099471B2 (en) | 2013-03-12 | 2015-08-04 | International Business Machines Corporation | Semiconductor device channels |
| CN104425283B (zh) * | 2013-09-10 | 2017-08-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| US9018711B1 (en) * | 2013-10-17 | 2015-04-28 | Globalfoundries Inc. | Selective growth of a work-function metal in a replacement metal gate of a semiconductor device |
| US9698019B2 (en) * | 2014-03-14 | 2017-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | N-work function metal with crystal structure |
| US9412820B2 (en) * | 2014-08-11 | 2016-08-09 | Stmicroelectronics, Inc. | Semiconductor device with thinned channel region and related methods |
| US9349652B1 (en) * | 2014-12-12 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor device with different threshold voltages |
| US9786755B2 (en) * | 2015-03-18 | 2017-10-10 | Stmicroelectronics (Crolles 2) Sas | Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit |
| CN108807382B (zh) * | 2018-06-14 | 2020-11-24 | 上海华力集成电路制造有限公司 | 具有hkmg的半导体集成电路 |
| US20210118874A1 (en) * | 2019-10-21 | 2021-04-22 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
| US11664419B2 (en) * | 2020-10-07 | 2023-05-30 | Applied Materials, Inc. | Isolation method to enable continuous channel layer |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214578A (ja) * | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
| JP2660451B2 (ja) | 1990-11-19 | 1997-10-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US6054355A (en) | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
| US6020024A (en) * | 1997-08-04 | 2000-02-01 | Motorola, Inc. | Method for forming high dielectric constant metal oxides |
| US6143593A (en) * | 1998-09-29 | 2000-11-07 | Conexant Systems, Inc. | Elevated channel MOSFET |
| FR2791178B1 (fr) | 1999-03-19 | 2001-11-16 | France Telecom | NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION |
| US6333532B1 (en) * | 1999-07-16 | 2001-12-25 | International Business Machines Corporation | Patterned SOI regions in semiconductor chips |
| US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
| JP2001257357A (ja) | 2000-03-08 | 2001-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP3906020B2 (ja) * | 2000-09-27 | 2007-04-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2002231950A (ja) * | 2001-01-30 | 2002-08-16 | Takuo Sugano | 完全反転型ｓｏｉｍｏｓｆｅｔ |
| US6686630B2 (en) * | 2001-02-07 | 2004-02-03 | International Business Machines Corporation | Damascene double-gate MOSFET structure and its fabrication method |
| US6660598B2 (en) * | 2002-02-26 | 2003-12-09 | International Business Machines Corporation | Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region |
-
2002
- 2002-03-29 JP JP2002095879A patent/JP3634320B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-21 US US10/393,017 patent/US6879001B2/en not_active Expired - Fee Related
- 2003-03-31 CN CNB031215785A patent/CN1235291C/zh not_active Expired - Fee Related
-
2004
- 2004-11-19 US US10/991,485 patent/US7198994B2/en not_active Expired - Fee Related
-
2007
- 2007-02-22 US US11/709,270 patent/US7479423B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1450658A (zh) | 2003-10-22 |
| US20030183877A1 (en) | 2003-10-02 |
| US7198994B2 (en) | 2007-04-03 |
| CN1235291C (zh) | 2006-01-04 |
| US20050093035A1 (en) | 2005-05-05 |
| US7479423B2 (en) | 2009-01-20 |
| JP2003298060A (ja) | 2003-10-17 |
| US6879001B2 (en) | 2005-04-12 |
| US20070148937A1 (en) | 2007-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3634320B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP4524995B2 (ja) | 半導体装置 | |
| US7449733B2 (en) | Semiconductor device and method of fabricating the same | |
| JP4110085B2 (ja) | 二重ゲート型電界効果トランジスタの製造方法 | |
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| TWI503979B (zh) | 包含一場效電晶體於一覆矽的絕緣層構造的半導體裝置 | |
| US6878606B2 (en) | Fabrication method and device structure of shallow trench insulation for silicon wafer containing silicon-germanium | |
| US20050215014A1 (en) | Complementary metal oxide semiconductor (CMOS) transistors having three-dimensional channel regions and methods of forming same | |
| US20020011613A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2003332582A (ja) | 半導体装置及びその製造方法 | |
| WO2006006438A1 (ja) | 半導体装置及びその製造方法 | |
| KR20040065297A (ko) | 본체결합식 실리콘-온-인슐레이터 반도체 디바이스 및 그제조방법 | |
| TW200810122A (en) | Semiconductor device and method for manufacturing the same | |
| KR20030004144A (ko) | 반도체장치 및 그 제조방법 | |
| WO2002035606A1 (fr) | Dispositif a semi-conducteurs et procede de production dudit dispositif | |
| JP2002289871A (ja) | 半導体装置及びその製造方法 | |
| JP4940797B2 (ja) | 半導体装置の製造方法 | |
| US8048759B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6900102B2 (en) | Methods of forming double gate electrodes using tunnel and trench | |
| JP2004247341A (ja) | 半導体装置 | |
| JP2007134366A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2004119884A (ja) | 半導体装置 | |
| JP5676111B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004207726A (ja) | 二重ゲート型電界効果トランジスタおよびその製造方法 | |
| JP4011014B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040625 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040709 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040906 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041222 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |