KR20040065297A - 본체결합식 실리콘-온-인슐레이터 반도체 디바이스 및 그제조방법 - Google Patents
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Abstract
실리콘-온-인슐레이터(SOI)(10, 20, 40)를 사용한 집적 회로(200)는 그 트랜지스터의 대부분이 그 채널(바디)이 부유 상태이다. 그러나, 트랜지스터 중 일부는 원하는 동작 특성을 달성하기 위해 사전결정된 바이어스에 연결된 그 채널을 가져야만 한다. 필요한 바이어스를 달성하기 위해, 접점 경로(42)가 SOI 기판(10, 20, 40)의 반도체 층(40)내에, 그리고, 트랜지스터의 게이트의 연장부 아래에 제공된다. 연장부는 트랜지스터 대부분을 위한 것 보다 두꺼운, 그러나, 고 전압 응용분야를 위해 일반적으로 사용되는 소정의 두꺼운 게이트 인슐레이터 디바이스를 위해 사용되는 것과 동일한 것이 적합한 인슐레이터(52)에 의해 반도체 층(40)으로부터 분리된다. 이 보다 두꺼운 인슐레이터(52)는 커패시턴스를 유리하게 감소시키지만, 그러나, 프로세스 복잡성을 증가시키지는 않으며, 그 이유는 프로세스에 의해 이미 필요한 인슐레이터를 사용하기 때문이다.
Description
실리콘-온-인슐레이터(SOI) 기술은 벌크 실리콘소자 기술에 비하여 많은 장장점을 제공하도록 개발되었다. 공지된 바와 같이, SOI 는 종래 벌크(bulk) 실리콘 회로에 대하여 속도 및 전력소비면에서 개선되어 있다. SOI 기술의 몇가지 이득은 반도체장치내의 여러 접속부에서 감소된 용량에 기초하며, 반면 부체(floating body) 자체로부터 추가의 이득이 유도된다.
부체 디바이스가 스위치되는 속도가 디바이스의 이전 상태에 의해 영향을 받을 수 있기 때문에, 스위칭 속도에서 바람직하지 않은 편차가 발생할 수 있다. 따라서, 부체 커플링이 SOI 기술을 사용하여 내장된 회로의 어떤 부분에 장점을 제공할 수 있지만, 어떤 경우에 특정한 디바이스를 위해 공지된 본체 포텐셜(body potential)이 요구된다. 그와 같이, 본체결합식 SOI 디바이스에서 본체의 포텐셜을알면, 디바이스의 스위칭 특성이 디바이스의 이전 상태에 관계없이 재생산 및 예측할 수 있다는 것을 보장한다.
SOI 회로내에 본체결합식 디바이스를 허용하기 위해서, 개별 디바이스들의 활성 영역을 공지된 포텐셜과 결합하기 위한 수단을 제공하는 어떤 디바이스 구조가 개발되었다. 예를 들어 T- 및 H-게이트 트랜지스터 구조들에서는, 활성 영역이 게이트 구조를 지나서 연장하여 필요한 포텐셜을 활성 영역에 공급하는 수단을 제공하게 된다. 상기 T- 및 H-게이트 구조들은 상당량의 첨가된 게이트 용량을 가지며, 또한 프로세스 제어 발생에 대하여 문제점을 가진다. 추가의 게이트 용량 때문에, T- 및 H-게이트 구조들을 사용할 때 디바이스 속도가 상당히 감소될 수 있다.
SOI 디바이스의 활성 영역내에서 포텐셜를 제어하기 위한 다른 종래 기술에 있어서, 균일한 바이어싱 포텐셜이 필트 산화물(field oxide) 아래에 상기 디바이스들의 본체를 링크함으로써 양호하게 모든 디바이스에 인가될 수 있다. 이것이 트랜지스터들의 본체내의 포텐셜이 알려져 있다는 것을 보장하지만, 공지된 본체 포텐셜을 가지는 디바이스가 부체 디바이스와 공존할 수 없게 한다. 따라서, 부체 디바이스가 회로의 어떤 부분에서는 필요로 하며 반면에 본체결합식 디바이스가 회로의 다른 부분에서 필요로 하기 때문에, 그러한 기술들은 불필요한 제한에 의해 방해된다. 더구나, 웰 구조내에 트랜지스터의 본체를 링크함으로써, SOI 구조에 의해 제공되는 몇개의 절연 장점이 상실된다. 예를 들어, 래치업(latch-up) 및 누설을 회피하는데 관한 몇개의 장점이 사라지게 된다.
따라서, 디바이스의 스위칭 특성을 잘 알 수 있도록 활성 영역 포텐셜에 대하여 적절한 보증을 제공하면서 증가된 게이트 용량 및 감소된 절연 보존성(isolation integrity)과 관련된 불리한 효과를 받지 않는 본체결합식 SOI 디바이스를 필요로 하게 된다.
본 발명은 대체로 반도체 디바이스에 관한 것으로서, 특히 본체결합식 실리콘-온-인슐레이터 반도체 디바이스 구조 및 그 제조방법에 관한 것이다.
도 1 내지 도 9는 본 발명의 특정 실시예에 따라 제1 반도체 디바이스의 일부의 형성에 대한 횡단면도를 도시한다.
도 10은 도 1 내지 9에 도시된 프로세스에 기초하여 형성된 제1 반도체 디바이스의 부분의 상-하 사시도.
도 11은 도 10의 제1 반도체 디바이스의 부분의 다른 횡단면도.
도 12 내지 도 17은 본 발명의 특정 실시예에 따라 제1 반도체 디바이스와 동시에 형성될 수 있는 제2 반도체 디바이스의 일부의 형성에 대한 횡단면도를 도시한다.
본 발명은 동일한 소자들에 대해 동일한 부호를 갖는 첨부 도면을 참고하여 실예를 들어 설명되어 있으며, 이에 제한되지 않는다.
숙련된 기술자는 도면의 소자들이 간략하고 명확하게 도시되어 있으며 크기대로 도시된 것이 아님을 이해할 것이다. 예를 들어, 도면의 일부 소자들의 치수는 다른 소자들에 대하여 과장되어 있어서 본 발명의 실시예를 이해하는데 도움을 준다.
일반적으로, 본 발명은 실리콘-온-인슐레이터(SOI) 디바이스 구조체 및 그 방법을 제공하며, 여기서 실리콘-온-인슐레이터(SOI) 디바이스 구조체는 게이트 전극의 일부와 반도체층의 일부 사이의 와류 게이트 커패시턴스를 감소시키기 위하여 이중 산화물을 활용한다. 이중 산화물의 제 1 부분은 제 1 트랜지스터에 대한 게이트 산화물로 작용한다. 제 1 부분 보다 단위 면적당 작은 커패시턴스를 가지는 이중 산화물의 제 2 부분은 게이트 전극의 연장부로부터 실리콘-온-인슐레이터(SOI) 기판의 반도체 층에서 접촉 경로를 분리시킨다. 제 2 부분은 기판의 다른 영역에 위치한 고전압 인가 트랜지스터에 대한 게이트 산화물의 형성과 동시에 형성될 수 있다. 본 발명은 도 1 내지 도 17에 도시된 일 실시예를 참고하면 더욱 이해할 수 있다. 도 1 내지 도 9는 도 12 내지 도 17에 도시된 제 2 트랜지스터를 포함하는 제 2 반도체 디바이스(300)와 동시에 형성될 수 있는 제 1 트랜지스터를 포함하는 제 1 반도체 디바이스(200)의 형성을 도시한다.
도 1은 실리콘-온-인슐레이터(SOI) 기판에 대해서 필드 산화물 영역(30)을 형성한 이후에, 제 1 반도체 디바이스(200)의 일부의 횡단면을 도시한다. 실리콘-온-인슐레이터(SOI) 기판은 하부 기판(10), 매입 절연층(20) 및 반도체 층(40)을 포함한다. 하부 기판(10)은 실리콘, 사파이어 또는 상부 절연 및 반도체 층에 대한 적당한 기계 지지부를 제공하는 다른 재질일 수 있다. 실리콘은 원하는 열 및반응 특성으로 인하여 하부 기판(10)에 대해서 양호한 물질일 수 있다. 매입 절연층(20) 또는 매입 산화물층(BOX)이 하부 기판(10) 상에 형성된다. 이것은 일반적으로 평방 센티미터당 1 ×1018차수의 이온과 평방 센티미터당 적어도 1×1016이온의 도스에 대한 약 100 내지 200KeV의 범위 및 에너지에서 반도체계 물질 내에 산소 또는 질소 이온을 이식함으로써 달성될 수 있다. 열은 통상적으로 결정을 유지하기 위하여 이식 동안 반도체계 물질에 인가된다. 기판은 약 1 내지 5 시간 범위 내에서, 한번에 약 1000 내지 1200 ℃의 범위의 온도에서 어닐링된다. 상기 단계들은 매입 절연층(20)과 반도체층(40)을 형성하고, 상기 반도체층(40)은 약 2500Å 이하의 두께와 통상적으로 약 300 내지 1500Å의 범위의 두께를 가지는 단결정층일 수 있다. 반도체층(40)은 트랜지스터가 형성되는 상단면을 갖는 활성 영역을 포함한다.
다른 실시예에서, 도 1의 기판은 종래 웨이퍼-웨이퍼 접착 기술에 의해서 형성될 수 있다. 아직 다른 실시예에서, 반도체층(40)은 디바이스가 형성되는 상부 실리콘층에 대한 적당한 기계 지지부를 제공할 수 있는 다른 절연 물질의 기판 또는 사파이어 기판에 대해서 형성된다. 웨이퍼-웨이퍼 접착 기술은 실리콘 게르마늄 및 실리콘 탄화물이 아닌 결정막을 이용할 수 있다.
도 1에 도시된 바와 같이, 필드 산화물 영역(30)은 반도체층(40)의 에칭에 의한 얕은 트렌치 절연(shallow trench isolation)거ㅣ, 고밀도 플라즈마(HDP) 증착에 의한 실리콘 산화물과 같은 절연 물질의 증착, 반도체층(40)과 공통 평면이되도록, 절연층을 화학 기계 폴리싱(CMP)함으로써 형성될 수 있다. 이 공정은 당기술에 숙련된 기술자에게 널리 공지된 CMP 정지층 및 비반사층, 응력 경감층, 아트 포토리소그래피 상태를 이용하는 것을 포함할 수 있다. 다른 실시예에서, 필드 산화물(30)은 실리콘의 국부 산화(LOCOS)를 실행함으로써 형성된다.
도면은 본체결합식 N-채널 디바이스 또는 N-금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 형성에 대응한다. 이와 같이, NMOS 트랜지스터의 본체는 P-형이다. 비록, 반도체층은 반도체 물질의 결정 성장으로 인하여 매우 가볍게 도핑될 수 있지만, 이온 이식은 후에 P-형 본체에 전도성 경로를 제공하는 더욱 높은 P-도핑 또는 활성 영역(40)을 형성하기 위하여, 반도체층(40)에서 도펀트를 증가시키도록 반도체층(40)의 활성 영역 또는 적어도 일부에서 실행될 수 있다.
도 12는 하부 기판(10), 매입 절연층(20), 반도체층(40) 및 필드 산화물 영역(30)을 형성하기 위하여, 제 1 반도체 디바이스(200) 위에 동일 공정을 연속으로 이용하여 형성된 제 2 반도체 디바이스(300)의 일부의 횡단면을 도시한다. 제 2 반도체 디바이스(300)는 제 1 반도체 디바이스 또는 웨이퍼(200)와 동일한 기판 또는 웨이퍼 상에 형성될 수 있다. 상술한 바와 같이, 제 1 반도체 디바이스(200)와 제 2 반도체 디바이스(300)는 반도체 웨이퍼의 다른 영역 상의 디바이스이므로 동일 공정을 연속하여 겪게 된다.
도 2에 도시된 바와 같이, 반도체층(40)을 도핑한 이후에, 두꺼운 절연층(50)은 반도체층(40)의 상단면 상에 화학 증기 증착(CVD), 열 성장 또는 등에 의해서 형성된다. 두꺼운 절연층(50)에 대한 물질은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 5산화물, 어떤 다른 높은 유전체의 일정한 물질, 실리콘 산소질화물, 실리콘 질화물 또는 어떤 다른 절연물질을 포함한다. 상기 재료는 반도체층(40)과 후속하여 형성된 얇은의 절연층 및 게이트 전극에 대해 선택된 재료와 호환될 수 있게 선택되는 것이 바람직하다. 상기 두꺼운(두꺼운) 절연층(50)도 도 13에 도시된 바와 같이, 제 2 반도체 디바이스(300) 위로 성장되어 게이트 인슐레이터를 형성한다.
도 3에 도시된 바와 같이, 두꺼운 절연층(50)을 형성한 후에, 제 1 포토레지스트층(60)이 제 1 반도체 디바이스(200) 위로 형성 및 패터닝되어 상기 제 1 반도체 디바이스(200) 위의 상기 두꺼운 절연층(50)의 일부분을 노출시킨다. 하기로부터 보다 명확해지는 바와 같이, 상기 두꺼운 절연층의 노출된 부분은 후속 형성 트랜지스터의 폭으로 된다. 상기 두꺼운 절연층(50)의 노출된 부분은 에칭 공정에 의해 제거되며, 상기 에칭 공정은 반도체층(40)의 상부면의 일부분을 노출시키기 위해 HF를 사용하는 습식 공정이 바람직하다. 선택적으로, 건식 에칭 공정이 사용될 수도 있다. 그러나, 상기 건식 에칭은 상기 반도체층(40)을 손상시킬 수 있다. 또한, 상기 제 1 포토레지스트층(60) 역시 도 14에 도시된 바와 같이, 상기 제 2 반도체 디바이스(300)의 전체 구조 위로 형성되어 패터닝된다.
도 4에 도시된 바와 같이, 상기 두꺼운 절연층(50)을 에칭한 후에, 상기 제 1 포토레지스트층(60)은 종래의 공정을 사용하여 제거되고, 그에 따라 두꺼운 인슐레이터(52)가 제 1 반도체 디바이스(200) 위에 배치된다. 상기 포토레지스트층(60) 역시 상기 제 2 반도체 디바이스(300)로부터 제거되어 도 15에 도시된 바와 같이,두꺼운 게이트 인슐레이터(352)를 노출시킨다. 상기 두꺼운 인슐레이터(52, 352)를 형성한 후에, 포토레지스트층(도시되지 않음)은 상기 제 2 반도체 디바이스(300) 위로 형성되고 패터닝되어 상기 두꺼운 게이트 인슐레이터(352)를 보호할 수 있다. 그러나, 이는 필수적인 것은 아니며, 상기 도면들에 도시된 실시예에서는 수행되지 않는다.
상기 두꺼운 인슐레이터(52)를 형성한 후에, CVD, 원자층 증착, 열성장 등에 의해 반도체층(40)의 제 1 부분 위로 얇은 인슐레이터(55)가 형성된다. 도 5에는 상기 층들의 얇은의 정도(thinness) 및 처리 성질로 인해 첨예한 모서리로 되는 얇은 인슐레이터(55)로부터 두꺼운 인슐레이터(52)까지의 전이부가 도시되지만, 상기 전이부는 가장 평활하다. 상기 얇은 인슐레이터(55)는 상기 두꺼운 인슐레이터(52)에 대해 기술된 임의의 재료로 이루어질 수 있고, 상기 얇은 인슐레이터(55) 및 두꺼운 인슐레이터(52)는 동일한 재료로 이루어질 수 있거나 그렇지 않을 수도 있다. 그러므로, 일 실시예에서, 상기 두꺼운 인슐레이터(52) 및 얇은 인슐레이터(55)는 상이한 유전 상수를 가질 수 있으며, 실질적으로 동일한 두께로 이루어질 수 있고, 상기 두꺼운 인슐레이터(52)는 단위 면적당 커패시턴스가 상기 얇은 인슐레이터(55)보다는 작다. 따라서, 상기 인슐레이터에 대한 두꺼운 및 얇은의 기재는 본 발명의 모든 실시예들 각각보다 두꺼워지는 얇은의 재료만을 한정하는 것은 아니다. 대신에, 모든 실시예에서, 재료 또는 두께에 무관하게, 상기 얇은 인슐레이터(55)는, 재료 또는 두께에 무관하게 상기 두꺼운 인슐레이터(52)보다 작은 단위 면적당 커패시턴스를 갖는다. 이는 선택된 재료의 유전 상수를 변경하거나 두께를 변경시킴으로써 달성될 수 있다. 예를 들어, 상기 얇은 인슐레이터(55) 및 두꺼운 인슐레이터(52)가 동일한 재료인 경우의 실시예에서, 상기 얇은 인슐레이터(55)는 실질적으로 상기 두꺼운 인슐레이터(52)보다 얇은이다.
일 실시예에서, 상기 두꺼운 인슐레이터(52)는 상기 얇은 인슐레이터(55)보다는 대략 두배 두껍다. 일반적으로 상기 얇은 인슐레이터(55)는 10㎚보다 작으며 통상 1 내지 8㎚ 범위일 수 있다. 상기 얇은 인슐레이터(55)의 형성 도중에, 상기 두꺼운 인슐레이터(52)는 상기 얇은 인슐레이터(55)와 동일한 성장 공정에 노출될 수 있기 때문에 상기 제 1 반도체 디바이스(200)의 두꺼운 인슐레이터(52)는 두께가 증가할 수 있다. 따라서, 상기 두꺼운 인슐레이터(52)가 두 가지 재료를 포함하도록 하는 것이 가능하다. 유사하게, 상기 제 2 반도체 디바이스(300)의 상기 두꺼운 인슐레이터(352)는 상기 얇은 인슐레이터(55)를 형성하는데 사용된 공정 도중에 노출되면 두께가 증가할 수 있거나 두 가지 재료를 포함할 수 있다.
상기 얇은 인슐레이터(55)의 형성 후에, 종래의 공정을 사용하여 포토레지스트층(도시되지 않음)이 제거되며, 게이트 전극 층은 필드 옥사이드 구역(30), 얇은 인슐레이터(55) 및 두꺼운 인슐레이터(52) 위로 형성된다. 이는 다결정 실리콘(폴리실리콘) 또는 비정질 실리콘층을 게이트 재료층으로서 증착함으로써 달성될 수 있다. 상기 게이트 재료층은 상기 도핑 재료가 초기에 증착되도록 제위치에서 도핑될 수 있고, 후속 증착을 발생하는 개별 작업 도중에 도핑된다. 통상적으로, 상기 게이트 전극층은 CVD에 의해 형성되며 폴리실리콘이다. 그러나, 바람직한 작업 기능을 갖는 실리콘 게르마늄, 티타늄 니트라이드, 텅스텐, 탄탈륨 니트라이드 또는임의의 재료 등의 다른 재료가 사용될 수 있다. 또한, 상기 게이트 전극층은 금속을 포함할 수 있다.
도 6에 도시된 바와 같이, 상기 게이트 전극층의 증착 이후에, 포토레지스트층의 사용을 포함할 수 있는 패터닝 단계가 게이트 전극(게이트 컨덕터)(75)을 초래하는 게이트 전극층의 부분들을 선택적으로 제거하기 위해 에칭 작업과 함께 사용된다. 다음으로, 실리콘 니트라이드와 같은 절연 재료는 도 6에 도시된 바와 같이 측벽 스페이서(79)를 형성하도록 형성 및 패터닝된다. 상기 스페이서(79)는 옥사이드, 니트라이드 등을 포함하는 일층 또는 다층을 정합 증착 및 이방성 에칭함으로써 게이트 전극(75)의 측벽들을 따라 상기 게이트 전극(75)에 인접하게 형성된다. 상기 스페이서(79)의 형성시에, 두꺼운 인슐레이터(52)의 일부분이 제거될 수 있다. 결과적으로, NMOS 디바이스에 관한 소망 게이트 구조가 형성된다. 동일한 공정으로 인해, 도 16에 도시된 바와 같이, 제 2 반도체 디바이스(300)의 게이트 전극(375) 및 스페이서(379)가 형성된다.
도 7에 도시된 바와 같이, 게이트 전극(75)과 스페이서들(79)을 형성한 후에, 제 2 반도체 디바이스(300)(도시 생략)와 제 1 반도체 디바이스(200)의 일부를 보호하기 위해 제 2 포토레지스트층(80)의 사용을 포함하는 패터닝은 P+ 임플란트 작동을 촉진하기 위해 실행된다. 일 실시예에서, 붕소는 3.5E15 원자/㎤의 도세이지(dosage)를 사용하는 5KeV 에너지로 주입된다. 숙력공들은 다른 p-형 종류와 조건들이 사용되는 것을 인식한다.
도 8에 도시된 바와 같이, P+ 임플란트는 NMOS 디바이스를 위한 (오옴) 바디점점(42)으로서 작용하는 제 2 반도체층(40)의 일부를 도핑하고 반도체층(40) 내에 도핑 영역(90)을 형성하기 위해 작용한다. 동일한 임플란트 작용은 소스 영역과, 드레인 영역, 및 도 1 내지 도 9에 도시된 제 1 반도체 디바이스(200)의 일부와 수직하게 그리고 제 1 반도체 디바이스(200)에 걸쳐서 형성되는 보완적인 PMOS 디바이스용 게이트 전극을 도핑하기 위해 작용한다. 소스 및 드레인 영역의 형성은 그 사이에 채널(41)을 생성하고, 여기서 채널(41)은 디바이스의 본체 영역(41)으로서 참조된다. 부가적으로, N+ 임플란트는 제 1 및 제 2 반도체 디바이스(200, 300) 각각을 위해 도 11 및 도 16에 도시된 바와 같이 소스 및 드레인 영역들(140 또는 340)과 제 1 및 제 2 반도체 디바이스(200, 300) 양자의 NMOS 디바이스용 게이트 전극들(75, 375)을 도핑하기 위해 제 1 반도체 디바이스(200)의 일부를 마스크하기 위해 포토레지스트층을 사용하여 실행된다. 이 임플란트는 도시되지 않은 기판의 면적들상에 형성된 보완적인(PMOS) 디바이스의 본체 접촉 영역(41)을 도핑하기 위해 또한 사용될 수 있다.
주입 후에 제 2 포토레지스트층(80)은 통상적인 공정을 사용하여 제거된다. 클리닝은 제 1 반도체 디바이스(200)의 도핑된 영역(90)에 걸친 어떤 잔류 절연층들과 제 2 반도체 디바이스(300)의 반도체층(40)의 어떤 도핑된 면적들을 제거하기 위해 실행된다. 실리사이드(도시 생략)는 제 1 반도체 디바이스(200)의 도핑된 영역(90)과 시트 및 접점 저항을 감소시키기 위해 제 2 반도체 디바이스(300)의 반도체층(40)의 어떤 도핑된 면적들에 걸쳐서 형성될 수 있다.
도 9는 NMOS 디바이스 및 관련된 상호 접속부의 완료와 관련하여 후속하는처리 단계에 이어지는 도 8의 SOI 기판의 단면도를 도시한다. 인터레벨 유전체(ILD) 층(90)은 도 8의 구조와 겹쳐지게 형성된다. 연속하여 평탄화, 패터닝, 및 에칭은 텅스텐과 같은 금속일 수 있는 접점(110, 112)이 형성되는 접촉 영역을 포함하는 소정 ILD 층(100)을 제공한다. NMOS 디바이스(도 10에 도시됨)용 소스 및 드레인과 관련된 부가적인 접점을 위한 영역의 형성이 또한 상기 패터닝과 에칭 작동 중에 발생한다.
접점(110)은 게이트 전극(75)으로의 억세스를 제공하고, 여기서 접점(110)은 중첩 상호 접속층(130)의 일부에 결합된다. 유사하게, 접점(112)은 중첩 상호 접속층(130)을 도핑된 영역(90)을 통하여 본체 영역(40)에 결합하기 위한 수단을 제공한다. 표준 금속화 단계는 상호 접속층(130)에 소정 트레이스들을 형성하기 위해 사용되고, 여기서 이들 트레이스들은 제 2 ILD(135)에 의해 분리된다. 본 기술 분야에 숙련된 자들에게 명백하게 나타나는 바와 같이, 부가적인 상호 접속층은 회로를 위한 부가적인 배선 성능을 부가할 수 있다. 이들 층들과 그 증착 및 패터닝 기술의 상세가 본 명세서에 상세히 기술되어 있지 않을지라도, 본 기술분야에 숙련된 자들은 본 기술 상태(예를 들면, 할로(halo) 및 확장 드레인 엔지니어링, 실리사이드, 베리어층, 캡핑층, 에칭 스톱층, 등등)가 이들 층들의 형성시에 의지함을 이해한다. 동일한 공정은 도 18에 도시된 바와 같이 제 2 반도체 디바이스(300)용 제 2 ILD(135)와 상호 접속층(130) 아래의 ILD 층(100) 내에 소스 및 드레인 접점(314, 316)을 형성하기 위해 사용된다.
도 10은 상술한 도 1 내지 도 9에 대해 기술한 각종 단계들을 사용하여 형성된 반도체 디바이스의 상부에서 아래로 도시한 도면이다. 도 1 내지 도 9는 많은 수(9)로 표시된 축선을 따라 디바이스 교차 접점(110, 112)의 단면에 대응한다. 종래의 도면들에 도시되지 않은 도 10의 도면에 도시된 특징은 게이트 전극(75)의 형성후에 실행되는 N+ 임플란트 작동에 의해 적합하게 도핑되는 소스 및 드레인 영역(140)을 포함한다. 소스 및 드레인 접점(114, 116)은 소스/드레인 영역들(140)에 상호 통신 성능을 제공하고, 상호 접속층 부분(130)은 소스 및 드레인 영역들(140)에 전기 신호의 공급을 촉진한다. 도 10에 도시된 바와 같이, 게이트 전극(75)은 실질적으로 T형상이고, 그 의미는 서로 대략 수직한 두개의 사각형 부분으로 구성되는 게이트 전극이며, 두꺼운 인슐레이터(52)는 상기 디바이스의 채널(41)에 인접하고 본체 접점(42)에 걸친 게이트 전극(175)의 일부 아래에 실질적으로 놓여있다. 이러한 T형상은 단면도로서 도 6과 도 15와 관련하여 상술한 게이트 전극층의 일부를 제거함으로써 형성된다. 상부 평면에서 볼 때에, 상기 게이트 전극층이 패턴닝될 때에, 상기 게이트 전극층(게이트 도체)의 제 1, 제 2 및 제 3 부분은 제거되고, 상기 게이트 도체의 제 1 부분은 활성 영역에서 상기 얇은 인슐레이터(55)와 제 1 영역(101)을 중첩시키고, 상기 게이트 도체의 제 2 부분은 활성 영역에서 상기 얇은 인슐레이터(55)와 제 2 영역(102)을 중첩시키며, 상기 게이트 도체의 제 3 부분은 활성 영역에서 두꺼운 인슐레이터(52)와 제 3 영역(103)을 중첩시킨다. 상기 잔존 게이트 전극은 상기 제거된 제 1 및 제 2 영역사이에 놓이고, 활성 영역에서 상기 두꺼운 인슐레이터(55)와 영역위에 놓이게 된다. 상기 활성 영역(41)과 제 1 영역(101) 및 제 2 영역(102)이 제 3 영역(103)과는 다른도체 형태로 도프될 때에, 상기 제 3 영역은 트랜지스터의 동일한 도체 형태의 보다 높은 세기로 도프된다. 일 실시예에서, 상기 게이트 전극아래의 영역은 제 3 영역과 동일한 도전성이다. 이미 설명한 바와 같이, 접촉부(112,114 및 116)는 제 1(101), 제 2(102) 및 제 3(103) 영역으로 형성된다. 와류 커패시턴스(parasitic capacitance)를 최소로 하고 또한 제조 한계를 고려하기 위하여, 상기 두꺼운 인슐레이터(52)는 채널 영역의 작은 부분을 중첩시킬 수 있다.
상기 구조는 두꺼운 인슐레이터(52)를 포함하고, 상기 게이트 전극(75) 및 본체 접촉 영역(90)이 상기 채널의 대향된 단부에서 반복될 수 있으므로, 포토리소그라피 오정렬과 같은 제조 변화의 임팩트가 감소하게 된다. 일 실시예에서, 상기 게이트 전극(75)는 거의 H형상으로 되며, 이는 상기 게이트 전극이 3개의 직사각형 부분으로 구성된다는 것을 의미하고, 여기에서 상기 제 1 및 제 2 직사각형 부분은 서로에 대하여 거의 평행하고, 제 3의 직사각형 부분에 의하여 서로 연결되며, 상기 제 3의 직사각형 부분은 상기 제 1 및 제 2 직사각형 부분에 거의 수직으로 되어 있다.
도 11은 서로 다른 단면축(도 10에서 도면부호 11로 지시된 선)을 따라서 취해진 도 10의 장치의 상부 평면도이다. 도 11에 도시된 장치의 단면도는 종래의 플로팅(floating) 본체 장치의 단면도와는 다르다. 도시된 바와 같이, 상기 장치의 채널 영역(41)을 포함하는 반도체 층(40)은 상기 묻혀진 절연층(20)을 중첩시키고 상기 게이트 인슐레이터(55)아래에서 상기 소스와 드레인 영역(140)사이에 위치된다. 상기 필드 산화물 영역(30)은 다른 트랜지스터를 포함하는 반도체 기판의 다른 부분을 형성하는 각 측부상에서 상기 장치를 격리시킨다. 접촉부(114 및 116)는 제 1 ILD(100)에 의하여 서로 격리되고, 도 9에 도시된 바와 같이 제 2 ILD(135)에 의하여 서로 격리되는 금속층(530)에 연결된다.
도 16은 도 12 내지 도 16에 도시된 제 2 반도체 디바이스(300)의 단면도이다. 도 16에 도시된 제 2 트랜지스터는 상기 게이트 인슐레이터의 두께에 대하여 도 11에 도시된 제 1 트랜지스터와는 다르다. 상기 제 2 게이트 인슐레이터(352)의 두께는 제 1 게이트 인슐레이터(52)보다는 두껍게 되어 있는데, 왜냐 하면 상기 제 2 게이트 인슐레이터는 상기 인슐레이터(52)를 형성할 때에 형성되기 때문이다. (또한, 상기 제 2 게이트 인슐레이터(352)와 제 1 게이트 인슐레이터(55)는 2개의 서로 다른 재료가 사용된다면 거의 동일한 두께로 되고, 따라서 상기 제 2 게이트 인슐레이터(352)의 영역당 캐패시턴스는 상기 제 1 게이트 인슐레이터(55)의 것보다 더 크게 된다.) 상기 반도체층(40)은 상기 소스와 드레인 영역(340)사이에 위치되고 묻혀진 절연층(20)에 중첩하고 또한 게이트 인슐레이터(352) 아래에 있는 제 2 트랜지스터의 채널 영역(341)을 포함한다. 상기 제 1 산화물 영역(30)은 각 측부상에서 상기 장치를 격리시킨다. 제 1 ILD(100)에 의하여 분리되는 접촉부(314 및 316)는 상기 제 2 ILD(135)에 의하여 서로 격리되는 금속층(130)에 연결된다.
또한, 다른 공정이 본래의 산화물을 제거하기 위하여 프리-크린(pre-clean)과 같은 것을 상술된 것에 부가될 수 있으며, 상기 네이트브 산화물은 두꺼운 절연층(50)과 얇은 절연층(55) 및, 새크리피셜 산화(sacrificial oxidation)의 형성이전에 형성될 수 있다. 또한, 다른 공정의 시이퀀스가 사용될 수 있다. 예를 들면, 다른 노출된 두꺼운 인슐레이터(52)는 샐리시데이션(salicidation)이전에 게이트 전극 에칭, 스페이셔 형성, 또는 크리닝 공정동안에 제거될 수 있다.
다른 실시예에서, 상기 얇은 인슐레이터(55)와 두꺼운 인슐레이터(52)는 서로 다른 산화물과 같은 다른 공정 시이퀀스에 의하여 형성될 수 있다. 서로 다른 산화는 질소로 상기 반도체층(40)을 도핑하거나, 플루오르, 아르곤, 또는 다른 적절한 종으로서 상기 반도체층(40)을 도핑함으로써 상기 두꺼운 산화물의 성장을 가속시킴에 의하여 성취될 수 있다.
통상적인 SOI 회로에서, 이것은 제한된 수의 본체결합식 디바이스(body-tied device)를 포함하는 것이 단지 바람직할 수 있다. 예를 들면, 부체 디바이스에 대향되어 있는 본체결합식 디바이스에 있는 회로상에서의 디바이스의 퍼센트는 5-10% 정도가 될 수 있다. 다른 실시예에서, 보다 작은 본체결합식 디바이스가 요구될 수 있다. 이와 같이, 상기 두꺼운 인슐레이터(52)를 형성하기 위하여 제 1 포토레지스트 층(60)을 패터닝하는 것과 관련된 마스크는 패턴된 영역의 밀도가 매우 낮게 될 수 있도록 될 수 있다.
상기 설명된 공정과 구조가 와류 커패시턴스를 감소시키고, 공지되거나 또는 고정된 본체의 포텐셜을 제공하거나 할 수 있도록 하며, 상승된 게이트 바이어스에서 상기 두꺼운 인슐레이터(52)아래에서 본체 저항을 감소시킨다. 통상적으로, 전류 기술은 다양한 게이트 인슐레이터 두께로써 트랜지스터의 동시 형성을 사용하기 때문에, 상기 제 1 반도체 디바이스(200)의 2개의 서로 다른 인슐레이터의 형성은어떠한 공정의 복잡성 또는 가격을 부가시키지 않는다.
도면들 및 첨부 문헌들은 NMOS 트랜지스터의 형성을 설명한다. 일반적으로 당업자들에게 명백한 바와 같이, 첨가된 게이트 커패시턴스 및 종래 기술의 본체결합식 디바이스와 관련된 다른 유해한 측면 효과를 갖지 않는 SOI 디바이스를 위한 바이어스 장점을 제공하기 위해, 역 도전율의 도펀트 재료를 사용하는 유사한 처리(즉, 소스/드레인용 P+ 도핑, 전도성 본체 영역용 N+ 도핑 등)가 사용될 수 있다.
상술된 상세한 설명에 있어서, 본 발명은 특정 실시예들에 대해 설명하였다. 그러나, 당업자라면, 첨부된 청구범위들에서 제시하고 있는 바와 같이, 본 발명의 범위를 벗어나지 않는 한도 내에서 다양한 변경과 수정이 가능함을 알 수 있을 것이다. 따라서, 상세한 설명 및 도면들은 제한을 위해서가 아니라 단지 설명을 위해 기술되었으며, 상술된 바와 같은 모든 변경들도 본 발명의 범위 내에 포함되도록 의도하였다.
이익, 장점, 및 문제에 대한 해법들은 특정 실시예들에 대해 상술되었다. 그러나, 그와 같은 이익, 장점, 문제에 대한 해법, 및, 어떠한 이익, 장점, 또는 더욱 명백하게 하기 위한 어떠한 해법을 야기시킬 수 있는 요소들은 청구항들 모두 또는 일부에 대한 임계적이고, 필수적이거나 또는 본질적인 특징이나 요소들로 간주될 수 없다. 여기서 사용된 바와 같이, "포함하다(comprises)" 또는 "포함하는(comprising)"라는 용어, 또는 기타 다른 변형은 비제한적으로 사용되도록 의도되었으며, 따라서, 요소들의 목록을 포함하는 처리, 방법, 제품 또는 장치들은 그와 같은 요소들만을 포함하는 것이 아니라, 처리, 방법, 제품 또는 장치에 대한 속성이나 명백하게 기재되지 않은 다른 요소들도 포함할 수 있다.
Claims (4)
- 반도체 디바이스(200) 제조 방법에 있어서,반도체층이 절연층 위에 놓이며 상부면을 구비한 활성 영역(40)을 포함하는, 반도체층(40)과 절연층(20)을 갖는 기판(10)을 제공하는 단계와;상기 활성 영역을 제 1 도전율 타입으로 도핑하는 단계와;상부면상에 제 1 게이트 절연층(50)을 형성하는 단계와;상기 상부면의 제 1 부분을 노출시키기 위해 상기 제 1 게이트 절연층의 일부를 에칭시키는 단계와;제 2 게이트 절연층이 제 1 게이트 절연층보다 얇도록, 상기 상부면의 제 1 부분 위에 제 2 게이트 절연층(55)을 형성하는 단계와;상기 제 1 게이트 절연층(52)과 제 2 게이트 절연층(55) 위에 게이트 도체(75)를 형성하는 단계와;상기 게이트 도체의 제 1 부분이 제 2 게이트 절연층(55)과 활성 영역(40)의 제 1 영역 위에 위치하고, 상기 게이트 도체의 제 2 부분이 제 2 게이트 절연층(55)과 활성 영역(40)의 제 2 영역 위에 위치하고, 상기 게이트 도체(75)의 제 3 부분이 제 1 게이트 절연층(50)과 활성 영역(40)의 제 3 영역 위에 위치하도록, 상기 게이트 도체(75)의 제 1 , 제 2 및 제 3 부분을 제거하는 단계와;상기 제 3 영역을 제 1 도전율 타입의 고농도로 도핑하는 단계와;상기 제 1 영역 및 제 2 영역을 제 2 도전율 타입으로 도핑하는 단계; 및상기 제 1, 제 2, 및 제 3 영역에 접점을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
- 반도체 디바이스(200) 제조 방법에 있어서,반도체 층(40) 및 절연층(20)을 구비한 기판으로서, 상기 반도체 층(40)이 상기 절연층 위에 배치되고, 상단면을 가지는 활성 영역을 포함하는 기판을 제공하는 단계;상기 활성 영역(40)을 제 1 도전형으로 도핑하는 단계;상기 활성 영역 위에 제 1(56) 및 제 2(52) 절연층을 서로 인접하게 형성하는 단계로서, 상기 제 1 절연층은 상기 제 2 절연 층 보다 작은 단위 면적당 커패시턴스를 가지는 제 1 및 제 2 절연층을 형성하는 단계;상기 제 1 절연층 위에, 그리고, 상기 제 2 절연층 위에 게이트 도전체(75)를 형성하는 단계;상기 게이트 도전체의 제 1, 제 2 및 제 3 부분을 제거하는 단계로서, 상기 게이트 도전체의 상기 제 1 부분은 상기 제 2 절연층 및 상기 활성 영역의 제 1 영역위에 배치되고, 상기 게이트 도전체의 상기 제 2 부분은 상기 제 2 절연층 및 상기 활성 영역의 제 2 영역 위에 배치되며, 상기 게이트 도전체의 상기 제 3 부분은 상기 제 1 절연층과 상기 활성 영역의 제 3 영역 위에 배치되는 게이트 도전체의 제 1, 제 2 및 제 3 부분을 제거하는 단계;상기 제 2 도전형의 보다 높은 농도로 상기 제 3 영역을 도핑하는 단계;상기 제 1 및 제 2 영역을 제 2 도전형으로 도핑하는 단계; 및상기 제 1, 제 2 및 제 3 영역에 대한 접점(110, 112, 114, 116)을 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
- 반도체 디바이스에 있어서,절연층(20)위에 배치된 반도체층(40)으로서, 상단면을 가지는 제 1 활성 영역을 구비한 반도체 층을 포함하는 기판;제 1 도전형으로 도핑된, 채널 영역(41) 및 제 1 활성 영역내의 채널 영역으로의 접점 경로(42) 위에 배치된 게이트 도전체(75); 및상기 게이트 도전체와 상기 접점 경로 사이의 제 1 두께의 제 1 부분(52) 및 상기 게이트 도전체와 상기 채널 영역 사이의 제 2 두께의 제 2 부분(55)을 가지며, 상기 제 1 두께가 상기 제 2 두께 보다 큰, 상기 제 1 활성 영역의 상단면위, 및 상기 게이트 도전체 아래의 인슐레이터를 포함하는 반도체 디바이스.
- 반도체 디바이스 제조 방법에 있어서,반도체 층(40) 및 절연층(20)을 가지는 기판으로서, 상기 반도체 층(40)이 상기 절연층(20)위에 배치되고, 활성 영역(40)을 포함하는 기판을 제공하는 단계,상기 활성 영역을 도핑하는 단계;상기 활성 영역상에 제 1 게이트 절연층(52)을 형성하는 단계;상기 활성 영역의 제 1 부분을 노출시키도록 상기 제 1 게이트 절연층의 일부를 에칭하는 단계;상기 활성 영역의 상기 제 1 부분위의 제 2 게이트 절연층(55)으로서, 상기 제 1 게이트 절연층 보다 얇은 제 2 게이트 절연층을 형성하는 단계;상기 제 1 게이트 절연층 및 상기 제 2 게이트 절연층 위에 게이트 전극층(75)을 형성하는 단계;상기 활성 영역의 일부를 노출시키고, 상기 제 1 게이트 절연층의 부분들 및 상기 제 2 게이트 절연층의 부분들 위에 게이트 전극을 형성하도록 상기 게이트 전극층의 부분들을 제거하는 단계;소스 및 드레인 영역(140)을 형성하도록 상기 활성 영역의 상기 노출부의 부분들을 도핑하는 단계; 및상기 소스 및 드레인 영역에 대한 접점(114, 116)을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
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