JP3626631B2 - Lsiチップの実装構造 - Google Patents
Lsiチップの実装構造 Download PDFInfo
- Publication number
- JP3626631B2 JP3626631B2 JP16808799A JP16808799A JP3626631B2 JP 3626631 B2 JP3626631 B2 JP 3626631B2 JP 16808799 A JP16808799 A JP 16808799A JP 16808799 A JP16808799 A JP 16808799A JP 3626631 B2 JP3626631 B2 JP 3626631B2
- Authority
- JP
- Japan
- Prior art keywords
- lsi chip
- substrate
- lsi
- mounting structure
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Description
【0001】
【発明の属する技術分野】
本発明はLSIチップの実装構造に関するものであり、特にシリコン基板ボールグリッドアレイに関するものである。
【0002】
【従来の技術】
近年、LSIパッドの微細化は急速に進んでいる。これは、CSP(チップ・サイズ・パッケージ)実装、フリップチップ実装が普及してきたことを示している。回路実装学会誌(VOL.11 No.7 NOV.1996)P.469の図に示すように、現在ではボールグリッドアレイに搭載するLSIについてもフリップチップ実装することが一般的になってきている。簡単な断面図を図4に示す。プリント基板にフリップチップ実装をする場合、図4にも示すような通常の貫通スルーホールのプリント基板6ではフリップチップを受けるパッドを製造することができないため、表面にビルドアップ層を1〜2層形成し、微細なパッドを製造している。図4では、ビルドアップ層11がコア基板12の両表面に形成されている。また、COB(チップ・オン・ボード)をフリップチップ実装で行う場合を図5に示す。COBは、フリップチップLSIを基板に直接搭載する実装方式である。図5において、LSI1を実装するために、ビルドアップ配線基板21はビルドアップ層20を形成している。
【0003】
【発明が解決しようとする課題】
しかし、その微細化されたフリップチップを実装する実装基板、ケース基板についてその進歩はLSIの進歩に対して決して早いとは言えない。現在、2000ピンクラスのLSIを実装するためにはビルドアップ層は4層必要となる。多層化することは非常に困難なことであり、価格の上昇の要因となってしまう。LSIのパッドにおいて更なる微細化が進んだ場合、ビルドアップ層は多層化、微細化を進める必要がある。
【0004】
また、COBに用いるビルドアップ基板のビルドアップ層は、フリップチップを搭載するエリアだけに形成することはできないため、フリップチップ用多ピンLSIが1個でも搭載する場合には、基板全面をビルドアップ層を形成する。そのためビルドアップ基板は面積が大きくなると歩留まりの低下、コストの上昇を招くことになる。
【0005】
ビルドアップ基板の他に、従来技術による微細化配線が可能な基板としては、ガラスセラミックのベース基板の上に銅のパターンとポリイミドとを積層した基板もあるが、これはビルドアップ基板以上に高価でありコストアップの原因になる。
【0006】
本発明の目的は、LSIのプロセスを使用することによりLSIの微細化に対応したLSIチップの実装構造を提供することである。
【0007】
【課題を解決するための手段】
本発明によれば、第1の基板と、前記第1の基板上に実装される第2の基板と、前記第2の基板上に実装されるLSIチップと、前記第2の基板に積層され、前記LSIチップと同等の熱膨張係数を有する補強板とを含み、前記LSIチップ及び前記第2の基板は、シリコンで形成され、前記第2の基板は、前記LSIチップの入出力パッドを介して前記LSIチップと接続され、接続用パッド、及び、前記LSIチップの入出力パッドと前記接続用パッドとを接続する配線を有し、前記接続用パッドを介して前記第1の基板に接続され、前記配線により前記LSIチップの入出力パッドのピンのピッチが前記接続用パッドのピンのピッチまで展開されていることを特徴とするLSIチップの実装構造が得られる。
【0008】
【0009】
【0010】
【0011】
【0012】
【0013】
【0014】
【発明の実施の形態】
以下、本発明の一実施の形態について図1〜図3を参照して詳細に説明する。1はLSIチップである。LSIチップ(ベアチップ)1は回路面に入出力パッド8(図2参照)を有するベアチップである。入出力パッド8は0.1mmピッチで2000ピンを配列している。図2に示すようにLSIチップ1の外形は10mmでほぼフルグリッドに入出力パッド8を配列している。3はシリコン基板であり、信号層1層、GND、及び電源層からなる。
【0015】
シリコン基板3には、シリコン基板3とプリント基板6を接続するPWB(プリンテッド ワイヤリング ボード)接続パッド9が形成されている。シリコン基板3の内部の配線は入出力パッド8とPWB接続パッド9を接続するものである。配線ルールはLSIチップ1内部よりも粗いが、0.1mmピッチのパッドに対しては配線層1層で十分に引くことができる。配線ルールは最も微細なところで線幅及び間隙をそれぞれ0.01mm及び0.01mmとした。φ0.6mmのPWB接続用パッド9は1.0mmピッチで2000個二次元に配列している。
【0016】
LSIチップ1の入出力パッド8のピンのピッチはPWB接続パッド9のピンのピッチまで展開することができることに本発明の特徴がある。シリコン基板1の外形は図3に示すように、50mm程度であり、その板厚は1mm程度である。
【0017】
4は窒化アルミの板であり、その板厚は1mmである。窒化アルミ板4は、シリコン基板3の補強のために使用している。窒化アルミは熱膨張係数がシリコンに近くシリコンと接着する場合に反りが小さいという優れた効果を有する。また、熱伝導率も高いためLSIの発熱を放出する役目を果たすことができる。尚、本実施の形態では上記補強板として窒化アルミ板を用いたが、熱膨張係数がシリコンに近く、熱伝導率が高い材料で形成されていれば他の材料でもよい。
【0018】
2はシリコン基板3と窒化アルミ板4を機械的に接合するための接着剤である。接着剤には接合の信頼性が必要であることはもちろん、熱の伝達経路にもなるため熱伝導率の良いものを選択する必要がある。本実施の形態では、熱伝導率の良いAg(銀)を含んだエポキシ接着剤を使用している。接着剤の厚さは100μm以下となるようにコントロールすることが望ましい。
【0019】
5は、シリコン基板3とプリント基板6を電気的に接続するはんだバンプである。LSIの高さが0.5〜0.6mmあるため、はんだバンプ5は0.8mm程度を確保する必要がある。はんだバンプ5は高温はんだ等のコアを入れることにより高さをコントロールすることができるが、共晶はんだのはんだボールだけでも良い。
【0020】
6はプリント基板である。本発明のシリコン基板BGA(ボールグリッドアレイ)を使用することによりプリント基板は微細化を行うこと無しに多ピンBGAを実装することができるため、本実施の形態では、通常のプリント基板を使用することができる。
【0021】
以下、本発明の実装構造を有するシリコン基板ボールグリッドアレイの組立方法について述べる。まず、窒化アルミ板4とシリコン基板3を接着する。接着剤はAgエポを使用した。次に、LSIチップ1をシリコン基板3上にフリップチップ実装した後、アンダーフィル7で樹脂封止する。基板、LSI共にシリコンで同じ材料であるため、アンダーフィルは本来の目的では必要としないが、取り扱いを容易にするため本実施例ではアンダーフィルを充填している。しかしながらアンダーフィルを充填しなくても以下に述べる本発明の効果は得られる。最後に、半田ボールをシリコン基板3上に取り付けることにより、シリコン基板ボールグリッドアレイが完成する。これを、プリント基板6上に搭載した図が図1である。
【0022】
【発明の効果】
本発明は、シリコン基板を採用して、補強板を貼り付けることにより、シリコン基板上でLSIのパッドピッチをPWBのパッドピッチまで展開して半田ボールに接続させて、シリコン基板BGAとしているので、LSIと同じ材料、プロセスを使用することができる。したがって、LSIパッドピッチの微細化に対して、基板の微細化を同等に進歩させることができる。
【0023】
また、多層化を行う必要が無く、ビルドアップ基板、ポリイミド基板の様な多層化による歩留まりの低下、コストのアップを抑えることができる。
【0024】
また、シリコン基板BGAはLSIと同じ材料を使用しているため、反りが少ない。
【図面の簡単な説明】
【図1】本発明のLSIチップの実装構造を説明するための図である。
【図2】LSIチップの構造を示した図である。
【図3】本発明のLSIチップの実装構造を有するシリコン基板の構造を示した図である。
【図4】従来のLSIチップの実装構造の一例を説明するための図である。
【図5】従来のLSIチップの実装構造の他の例を説明するための図である。
【符号の説明】
1 LSIチップ
2 接着剤
3 シリコン基板
4 窒化アルミ板
5 はんだバンプ
6 プリント基板
7 アンダーフィル
8 入出力パッド
9 PWB接続パッド
10,21 ビルドアップ配線基板
11,20 ビルドアップ層
12 コア基板
【発明の属する技術分野】
本発明はLSIチップの実装構造に関するものであり、特にシリコン基板ボールグリッドアレイに関するものである。
【0002】
【従来の技術】
近年、LSIパッドの微細化は急速に進んでいる。これは、CSP(チップ・サイズ・パッケージ)実装、フリップチップ実装が普及してきたことを示している。回路実装学会誌(VOL.11 No.7 NOV.1996)P.469の図に示すように、現在ではボールグリッドアレイに搭載するLSIについてもフリップチップ実装することが一般的になってきている。簡単な断面図を図4に示す。プリント基板にフリップチップ実装をする場合、図4にも示すような通常の貫通スルーホールのプリント基板6ではフリップチップを受けるパッドを製造することができないため、表面にビルドアップ層を1〜2層形成し、微細なパッドを製造している。図4では、ビルドアップ層11がコア基板12の両表面に形成されている。また、COB(チップ・オン・ボード)をフリップチップ実装で行う場合を図5に示す。COBは、フリップチップLSIを基板に直接搭載する実装方式である。図5において、LSI1を実装するために、ビルドアップ配線基板21はビルドアップ層20を形成している。
【0003】
【発明が解決しようとする課題】
しかし、その微細化されたフリップチップを実装する実装基板、ケース基板についてその進歩はLSIの進歩に対して決して早いとは言えない。現在、2000ピンクラスのLSIを実装するためにはビルドアップ層は4層必要となる。多層化することは非常に困難なことであり、価格の上昇の要因となってしまう。LSIのパッドにおいて更なる微細化が進んだ場合、ビルドアップ層は多層化、微細化を進める必要がある。
【0004】
また、COBに用いるビルドアップ基板のビルドアップ層は、フリップチップを搭載するエリアだけに形成することはできないため、フリップチップ用多ピンLSIが1個でも搭載する場合には、基板全面をビルドアップ層を形成する。そのためビルドアップ基板は面積が大きくなると歩留まりの低下、コストの上昇を招くことになる。
【0005】
ビルドアップ基板の他に、従来技術による微細化配線が可能な基板としては、ガラスセラミックのベース基板の上に銅のパターンとポリイミドとを積層した基板もあるが、これはビルドアップ基板以上に高価でありコストアップの原因になる。
【0006】
本発明の目的は、LSIのプロセスを使用することによりLSIの微細化に対応したLSIチップの実装構造を提供することである。
【0007】
【課題を解決するための手段】
本発明によれば、第1の基板と、前記第1の基板上に実装される第2の基板と、前記第2の基板上に実装されるLSIチップと、前記第2の基板に積層され、前記LSIチップと同等の熱膨張係数を有する補強板とを含み、前記LSIチップ及び前記第2の基板は、シリコンで形成され、前記第2の基板は、前記LSIチップの入出力パッドを介して前記LSIチップと接続され、接続用パッド、及び、前記LSIチップの入出力パッドと前記接続用パッドとを接続する配線を有し、前記接続用パッドを介して前記第1の基板に接続され、前記配線により前記LSIチップの入出力パッドのピンのピッチが前記接続用パッドのピンのピッチまで展開されていることを特徴とするLSIチップの実装構造が得られる。
【0008】
【0009】
【0010】
【0011】
【0012】
【0013】
【0014】
【発明の実施の形態】
以下、本発明の一実施の形態について図1〜図3を参照して詳細に説明する。1はLSIチップである。LSIチップ(ベアチップ)1は回路面に入出力パッド8(図2参照)を有するベアチップである。入出力パッド8は0.1mmピッチで2000ピンを配列している。図2に示すようにLSIチップ1の外形は10mmでほぼフルグリッドに入出力パッド8を配列している。3はシリコン基板であり、信号層1層、GND、及び電源層からなる。
【0015】
シリコン基板3には、シリコン基板3とプリント基板6を接続するPWB(プリンテッド ワイヤリング ボード)接続パッド9が形成されている。シリコン基板3の内部の配線は入出力パッド8とPWB接続パッド9を接続するものである。配線ルールはLSIチップ1内部よりも粗いが、0.1mmピッチのパッドに対しては配線層1層で十分に引くことができる。配線ルールは最も微細なところで線幅及び間隙をそれぞれ0.01mm及び0.01mmとした。φ0.6mmのPWB接続用パッド9は1.0mmピッチで2000個二次元に配列している。
【0016】
LSIチップ1の入出力パッド8のピンのピッチはPWB接続パッド9のピンのピッチまで展開することができることに本発明の特徴がある。シリコン基板1の外形は図3に示すように、50mm程度であり、その板厚は1mm程度である。
【0017】
4は窒化アルミの板であり、その板厚は1mmである。窒化アルミ板4は、シリコン基板3の補強のために使用している。窒化アルミは熱膨張係数がシリコンに近くシリコンと接着する場合に反りが小さいという優れた効果を有する。また、熱伝導率も高いためLSIの発熱を放出する役目を果たすことができる。尚、本実施の形態では上記補強板として窒化アルミ板を用いたが、熱膨張係数がシリコンに近く、熱伝導率が高い材料で形成されていれば他の材料でもよい。
【0018】
2はシリコン基板3と窒化アルミ板4を機械的に接合するための接着剤である。接着剤には接合の信頼性が必要であることはもちろん、熱の伝達経路にもなるため熱伝導率の良いものを選択する必要がある。本実施の形態では、熱伝導率の良いAg(銀)を含んだエポキシ接着剤を使用している。接着剤の厚さは100μm以下となるようにコントロールすることが望ましい。
【0019】
5は、シリコン基板3とプリント基板6を電気的に接続するはんだバンプである。LSIの高さが0.5〜0.6mmあるため、はんだバンプ5は0.8mm程度を確保する必要がある。はんだバンプ5は高温はんだ等のコアを入れることにより高さをコントロールすることができるが、共晶はんだのはんだボールだけでも良い。
【0020】
6はプリント基板である。本発明のシリコン基板BGA(ボールグリッドアレイ)を使用することによりプリント基板は微細化を行うこと無しに多ピンBGAを実装することができるため、本実施の形態では、通常のプリント基板を使用することができる。
【0021】
以下、本発明の実装構造を有するシリコン基板ボールグリッドアレイの組立方法について述べる。まず、窒化アルミ板4とシリコン基板3を接着する。接着剤はAgエポを使用した。次に、LSIチップ1をシリコン基板3上にフリップチップ実装した後、アンダーフィル7で樹脂封止する。基板、LSI共にシリコンで同じ材料であるため、アンダーフィルは本来の目的では必要としないが、取り扱いを容易にするため本実施例ではアンダーフィルを充填している。しかしながらアンダーフィルを充填しなくても以下に述べる本発明の効果は得られる。最後に、半田ボールをシリコン基板3上に取り付けることにより、シリコン基板ボールグリッドアレイが完成する。これを、プリント基板6上に搭載した図が図1である。
【0022】
【発明の効果】
本発明は、シリコン基板を採用して、補強板を貼り付けることにより、シリコン基板上でLSIのパッドピッチをPWBのパッドピッチまで展開して半田ボールに接続させて、シリコン基板BGAとしているので、LSIと同じ材料、プロセスを使用することができる。したがって、LSIパッドピッチの微細化に対して、基板の微細化を同等に進歩させることができる。
【0023】
また、多層化を行う必要が無く、ビルドアップ基板、ポリイミド基板の様な多層化による歩留まりの低下、コストのアップを抑えることができる。
【0024】
また、シリコン基板BGAはLSIと同じ材料を使用しているため、反りが少ない。
【図面の簡単な説明】
【図1】本発明のLSIチップの実装構造を説明するための図である。
【図2】LSIチップの構造を示した図である。
【図3】本発明のLSIチップの実装構造を有するシリコン基板の構造を示した図である。
【図4】従来のLSIチップの実装構造の一例を説明するための図である。
【図5】従来のLSIチップの実装構造の他の例を説明するための図である。
【符号の説明】
1 LSIチップ
2 接着剤
3 シリコン基板
4 窒化アルミ板
5 はんだバンプ
6 プリント基板
7 アンダーフィル
8 入出力パッド
9 PWB接続パッド
10,21 ビルドアップ配線基板
11,20 ビルドアップ層
12 コア基板
Claims (3)
- 第1の基板と、
前記第1の基板上に実装される第2の基板と、
前記第2の基板上に実装されるLSIチップと、
前記第2の基板に積層され、前記LSIチップと同等の熱膨張係数を有する補強板とを含み、
前記LSIチップ及び前記第2の基板は、シリコンで形成され、
前記第2の基板は、
前記LSIチップの入出力パッドを介して前記LSIチップと接続され、
接続用パッド、及び、前記LSIチップの入出力パッドと前記接続用パッドとを接続する配線を有し、
前記接続用パッドを介して前記第1の基板に接続され、
前記配線により前記LSIチップの入出力パッドのピンのピッチが前記接続用パッドのピンのピッチまで展開されていることを特徴とするLSIチップの実装構造。 - 前記第2の基板は、第1の面と第2の面とを有し、
前記第1の面において、前記LSIチップの入出力パッドを介して前記LSIチップと接続されるとともに、前記第1の面に前記接続用パッドが設けられ、
前記第2の面に前記補強板が積層されていることを特徴とする請求項1に記載のLSIチップの実装構造。 - 前記補強板は窒化アルミの板であることを特徴とする請求項1又は2のいずれか一項に記載のLSIチップの実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16808799A JP3626631B2 (ja) | 1999-06-15 | 1999-06-15 | Lsiチップの実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16808799A JP3626631B2 (ja) | 1999-06-15 | 1999-06-15 | Lsiチップの実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000357709A JP2000357709A (ja) | 2000-12-26 |
JP3626631B2 true JP3626631B2 (ja) | 2005-03-09 |
Family
ID=15861612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16808799A Expired - Fee Related JP3626631B2 (ja) | 1999-06-15 | 1999-06-15 | Lsiチップの実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3626631B2 (ja) |
-
1999
- 1999-06-15 JP JP16808799A patent/JP3626631B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000357709A (ja) | 2000-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI476888B (zh) | 嵌埋穿孔中介層之封裝基板及其製法 | |
KR100856609B1 (ko) | 반도체장치 및 그 제조방법 | |
US6555917B1 (en) | Semiconductor package having stacked semiconductor chips and method of making the same | |
KR101767108B1 (ko) | 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법 | |
JP5330184B2 (ja) | 電子部品装置 | |
EP1134804B1 (en) | Thermally enhanced semiconductor carrier | |
US20090166873A1 (en) | Inter-connecting structure for semiconductor device package and method of the same | |
US20080157327A1 (en) | Package on package structure for semiconductor devices and method of the same | |
TW200931628A (en) | Stacking die package structure for semiconductor devices and method of the same | |
JP2009239256A (ja) | 半導体装置及びその製造方法 | |
KR20010062512A (ko) | 멀티 플립칩 반도체 어셈블리 | |
JP2008016519A (ja) | 半導体装置及びその製造方法 | |
CN101252125A (zh) | 具减缩结构的复数晶粒封装结构与其形成方法 | |
TWI694566B (zh) | 半導體封裝載板及其製法與電子封裝件 | |
CN113035786A (zh) | 半导体结构及其制造方法 | |
TWI301648B (en) | Semiconductor device with low cte substrates | |
TWI391084B (zh) | 具有散熱件之電路板結構 | |
JPWO2003012863A1 (ja) | 半導体装置及びその製造方法 | |
CN116895636B (zh) | 封装基板及其制法 | |
TWI826339B (zh) | 2.5d封裝結構及製備方法 | |
TW200536074A (en) | Chip package structure and process for fabricating the same | |
CN116053251A (zh) | 封装结构、芯片、电子设备及芯片封装方法 | |
KR20180036947A (ko) | 반도체 패키지용 상호 연결 구조체 및 상호 연결 구조체의 제조 방법 | |
JP3626631B2 (ja) | Lsiチップの実装構造 | |
TW200531235A (en) | Multi-chip package structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030611 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040921 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041203 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |