TWI610314B - 半導體積體電路裝置 - Google Patents

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TWI610314B
TWI610314B TW103115067A TW103115067A TWI610314B TW I610314 B TWI610314 B TW I610314B TW 103115067 A TW103115067 A TW 103115067A TW 103115067 A TW103115067 A TW 103115067A TW I610314 B TWI610314 B TW I610314B
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Abstract

本發明之半導體積體電路裝置包含：第1節點，其係被施加第1電壓；第2節點，其係被施加第2電壓；及電極。於上述第1節點與上述電極之間連接PMOS電晶體，於上述第2節點與上述電極之間連接NMOS電晶體。對上述PMOS電晶體之閘極電極供給較上述第2電壓更低之電壓之控制信號，對上述NMOS電晶體之閘極電極供給較上述第1電壓更高之電壓之控制信號。

Description

半導體積體電路裝置
本實施形態係一般關於半導體積體電路裝置。
伴隨著半導體積體電路裝置之動作速度之高速化，有時會產生由半導體積體電路裝置間之阻抗之不匹配引起之信號之反射之問題。為了解決該信號之反射之問題，已知有一種於半導體積體電路裝置之電極附近具備稱為片內終端子(ODT)電路之阻抗調整電路之構造。
為了抑制經由電極傳送之信號之失真，較理想為ODT電路具有線形性。又，必須實現抑制由具備ODT電路所引起之引腳電容之增加。
本發明係提供一種具備於線形區域動作之ODT電路之半導體積體電路裝置。
根據本實施形態，提供一種半導體積體電路裝置，其具有：第1節點，其係被施加第1電壓；第2節點，其係被施加第2電壓；電極；第1 PMOS電晶體，其係使源極/汲極流道連接於上述第1節點與上述電極之間；第1 NMOS電晶體，其係使源極/汲極流道連接於上述第2節點與上述電極之間；及控制電路，其係對上述第1 PMOS電晶體之閘極電極與上述第1 NMOS電晶體之閘極電極供給控制信號。上述控制電路係於使上述第1 PMOS電晶體接通時將較上述第2電壓更低之第3電壓之控制信號供給至上述第1 PMOS電晶體之閘極電極，於使上述第1 NMOS電晶體接通時將較上述第1電壓更高之第4電壓之控制信號 供給至上述第1 NMOS電晶體之閘極電極。
1‧‧‧半導體基板
2‧‧‧電極
3‧‧‧電極
10‧‧‧ODT電路
10-1~10-n‧‧‧ODT構成電路
11‧‧‧控制電路
12‧‧‧控制電路
13‧‧‧預驅動器
14‧‧‧預驅動器
15‧‧‧信號線
15-1‧‧‧信號線
15-2‧‧‧信號線
16‧‧‧電極
16-1‧‧‧電極
16-2‧‧‧電極
17‧‧‧電極
18‧‧‧電流計
19‧‧‧可變電壓源
20‧‧‧輸出緩衝器
30‧‧‧複製ODT電路
30-1~30-n‧‧‧複製ODT構成電路
40‧‧‧控制電路
100‧‧‧第1 PMOS電晶體
100-1~100-n‧‧‧PMOS電晶體
101‧‧‧第1 NMOS電晶體
101-1~101-n‧‧‧NMOS電晶體
102‧‧‧電阻
102-1~102-n‧‧‧電阻
150‧‧‧電源線
151‧‧‧電源線
200‧‧‧第2 PMOS電晶體
201‧‧‧第2 NMOS電晶體
300-1~300-n‧‧‧PMOS電晶體
301-1~301-n‧‧‧NMOS電晶體
A‧‧‧線形區域
B‧‧‧飽和區域
Dout‧‧‧信號
I‧‧‧虛線
IDS‧‧‧汲極電流
NDR‧‧‧控制信號
NDR1~NDRn‧‧‧控制信號
NTEST1~NTESTn‧‧‧控制信號
PDR‧‧‧控制信號
PDR1~PDRn‧‧‧控制信號
PTEST1~PTESTn‧‧‧控制信號
VCCQ‧‧‧第1電源電壓
VDS‧‧‧源極/汲極間之電壓
VGS‧‧‧閘極/源極間之電壓
VSSQ‧‧‧第2電源電壓
圖1係顯示第1實施形態之半導體積體電路裝置之圖。
圖2係用於說明MOS電晶體之特性之圖。
圖3係顯示第2實施形態之ODT電路之圖。
圖4係顯示第3實施形態之半導體積體電路裝置之圖。
圖5係顯示第4實施形態之ODT電路之圖。
圖6係顯示第5實施形態之ODT電路之圖。
圖7係顯示第6實施形態之半導體積體電路裝置之圖。
圖8係顯示第7實施形態之ODT電路之複製電路之圖。
以下參照附加圖式，詳細說明實施形態之半導體積體電路裝置。另，並非藉由該等實施形態限定本發明。
(第1實施形態)
圖1係顯示第1實施形態之半導體積體電路裝置之圖。本實施形態之半導體積體電路裝置具有ODT電路10。ODT電路10具有第1 PMOS電晶體100與第1 NMOS電晶體101。對第1 PMOS電晶體100之源極電極施加第1電源電壓VCCQ，汲極電極係連接於信號線15。第1 NMOS電晶體101之汲極電極係連接於信號線15，對源極電極施加接地電位即第2電源電壓VSSQ。對第1 PMOS電晶體100之閘極電極，自控制電路11供給控制信號PDR。對第1 NMOS電晶體101之閘極電極，自控制電路12供給控制信號NDR。關於控制信號PDR與控制信號NDR，將予以後述。
本實施形態具有輸出緩衝器20。以下，將輸出緩衝器20表述為OCD(晶片外驅動器)20。OCD20具有第2 PMOS電晶體200與第2 NMOS電晶體201。對第2 PMOS電晶體之源極電極供給第1電源電壓 VCCQ，汲極電極係連接於信號線15。信號線15係連接於電極16。電極16係例如供給來自半導體裝置之輸出信號與來自外部之信號之輸入輸出焊墊。第2 NMOS電晶體201之汲極電極係連接於信號線15，對源極電極供給接地電位即第2電源電壓VSSQ。
對第2 PMOS電晶體200之閘極電極供給預驅動器13之輸出信號。對預驅動器13供給信號Dout。信號Dout係自半導體積體電路裝置之內部電路(未圖示)供給。以預驅動器13將信號Dout反轉，而供給至第2 PMOS電晶體200之閘極電極。對第2 NMOS電晶體201之閘極電極供給預驅動器14之輸出信號。對預驅動器14供給所記述之信號Dout。以預驅動器14將信號Dout反轉，而供給至第2 NMOS電晶體201之閘極電極。信號Dout係例如來自內部電路(未圖示)之輸出信號。
供給至ODT電路10之第1 PMOS電晶體100之閘極電極之控制信號PDR係例如如以下所述般設定。於使用ODT電路10調整電阻值之情形時，自控制電路11供給至第1 PMOS電晶體100之閘極電極之控制信號PDR係設定為較第2電源電壓VSSQ更低之電壓VL。藉此，可使第1 PMOS電晶體100於線形區域動作。又，自控制電路12供給至第1 NMOS電晶體101之閘極電極之控制信號NDR係設定為較第1電源電壓VCCQ更高之電壓VH。藉由供給電壓VH，可使第1 NMOS電晶體101於線形區域動作。
較第1電源電壓VCCQ更高之電壓VH係例如使用第1電源電壓VCCQ高電壓產生電路(未圖示)而自第1電源電壓VCCQ產生。例如，作為高電壓產生電路，使用泵電路。NAND型快閃記憶體等之情形時，將第1電源電壓VCCQ升壓，例如產生於記憶體元件寫入資料時所使用之寫入電壓VPRGM。可將該寫入電壓VPRGM經由控制電路12供給至第1 NMOS電晶體101之閘極電極。
較接地電位即第2電源電壓VSSQ更低之電壓VL可將藉由負電壓 產生電路(未圖示)產生之電壓經由控制電路12供給至第1 PMOS電晶體100之閘極電極。
於不使用ODT電路10之狀態之情形時，對第1 PMOS電晶體100之閘極電極，自控制電路11例如施加第1電源電壓VCCQ。藉此，使第1 PMOS電晶體100斷開。又，對第1 NMOS電晶體101之閘極電極，自控制電路12例如施加第2電源電壓VSSQ。藉此，使第1 NMOS電晶體101斷開。
圖2係用於說明MOS電晶體之特性之圖。橫軸表示MOS電晶體之源極/汲極間之電壓VDS，縱軸表示汲極電流IDS。虛線(I)表示夾斷曲線。如通常所知，MOS電晶體具有夾斷曲線(I)之左側所示之線形區域(A)、與夾斷曲線之右側所示之飽和區域(B)。對源極/汲極間之電壓VDS，提高供給至閘極電極之閘極電壓(PMOS電晶體之情形時，相反為降低)，而增大閘極/源極間之電壓VGS時，線形區域(A)擴大。於圖2中，閘極/源極間之電壓係自VGS1向VGS5變高。
夾斷曲線(I)之源極/汲極間之電壓VDS、閘極/源極間之電壓VGS、及閾值電壓Vth之關係可以式(1)表示。
VDS=VGS-Vth…(1)
式(1)可如下式(2)般改寫。
VGS=VDS+Vth…(2)
因此，藉由將閘極/源極間之電壓VGS設定為較於源極/汲極間之電壓VDS加上閾值電壓Vth後之電壓更高之電壓，可使MOS電晶體於線形區域(A)動作。
如圖1所記述，將供給至第1 PMOS電晶體100之閘極電極之控制信號PDR設定為較接地電位即第2電源電壓VSSQ更低之電壓VL。藉此，第1 PMOS電晶體100之閘極/源極間之電壓VGS變高，線形區域(A)擴大。因此，例如，即便信號線15之電位變動，亦可使第1 PMOS 電晶體於線形區域(A)動作。同樣地，藉由將供給至第1 NMOS電晶體101之閘極電極之控制信號NDR設定為較第1電源電壓VCCQ更高之電壓VH，第1 NMOS電晶體101之閘極/源極間之電壓VGS變高，線形區域(A)擴大。因此，例如，即便信號線15之電位變動，亦可使第1 NMOS電晶體101於線形區域(A)動作。
根據第1實施形態，藉由來自控制電路(11、12)之控制信號(PDR、NDR)，可使ODT電路10於線形區域(A)動作。藉此，可減少經由電極16授受之信號之失真。又，供給至ODT電路10之第1 NMOS電晶體101之閘極電極之控制信號NDR係於例如具有NAND型快閃記憶體之半導體積體電路裝置之情形時，由於可直接利用來自半導體積體電路裝置所具備之電壓產生電路之電壓，故無須另外設置用於將電源電壓升壓之電路。
(第2實施形態)
圖3係顯示第2實施形態之ODT電路之圖。對與已述之實施形態對應之構成要素標註相同符號，且僅於必要之情形時進行重複之說明。本實施形態之ODT電路10具有ODT構成電路(10-1至10-n)。各ODT構成電路(10-1至10-n)具有PMOS電晶體(100-1至100-n)與NMOS電晶體(101-1至101-n)。對PMOS電晶體(100-1至100-n)之閘極電極，自控制電路11供給控制信號(PDR1至PDRn)。對NMOS電晶體(101-1至101-n)之閘極電極，自控制電路12供給控制信號(NDR1至NDRn)。
例如，PMOS電晶體(100-1至100-n)之閘極寬度係以特定之比例調整。例如，PMOS電晶體100-2具有PMOS電晶體100-1之2倍之閘極寬度，PMOS電晶體100-n具有PMOS電晶體100-1之2n倍之閘極寬度。即，具有以2之乘數之比例設定之閘極寬度。藉此，可將PMOS電晶體(100-1至100-n)之電阻值設定為與其比例之倒數成比 例之值。同樣地，例如，NMOS電晶體(101-1至101-n)之閘極寬度係以特定之比例調整。例如，NMOS電晶體101-2具有NMOS電晶體101-1之2倍之閘極寬度，NMOS電晶體101-n具有NMOS電晶體101-1之2n倍之閘極寬度。藉此，可將NMOS電晶體(101-1至101-n)之電阻值設定為與其比例之倒數成比例之值。
藉由來自控制電路11之控制信號(PDR1至PDRn)，選擇進行動作之PMOS電晶體。同樣地，藉由來自控制電路12之控制信號(NDR1至NDRn)，選擇進行動作之NMOS電晶體。藉由適當選擇接通之PMOS電晶體與NMOS電晶體，可調整ODT電路10之電阻值。又，藉由以特定之比例設定構成ODT構成電路之MOS電晶體之閘極寬度而預先調整各MOS電晶體之電阻值，電阻值之組合之變化增加，使電阻值容易調整。例如，使用3個閘極寬度相同且電阻值為1歐姆(Ω)之MOS電晶體，且使任一個MOS電晶體接通之情形時之電阻值之組合係1Ω、2Ω(=1+1)、3Ω(=1+1+1)之3種。相對於此，準備以2之乘數之比例調整閘極寬度且具有1Ω、2Ω及4Ω之電阻值之MOS電晶體，且使任一個MOS電晶體接通之情形時之組合係1Ω、2Ω、3Ω(=1Ω+2Ω)、4Ω、5Ω(=1Ω+4Ω)、6Ω(=2Ω+4Ω)、7Ω(=1Ω+2Ω+4Ω)之7種。另，特定之比例並不限於2之乘數。
根據本實施形態，藉由使用複數個ODT構成電路(10-1至10-n)構成ODT電路，控制各ODT構成電路之導通，可調整ODT電路之電阻值。又，藉由以特定之比例設定構成各ODT構成電路之MOS電晶體之尺寸、例如閘極寬度，而預先調整電阻值，可擴大電阻值之組合之變化。
(第3實施形態)
圖4係顯示第3實施形態之半導體積體電路裝置之圖。對與已述之實施形態對應之構成要素標註相同符號，且僅於必要之情形時進行 重複之說明。本實施形態之ODT電路10係於第1 PMOS電晶體100之汲極電極與信號線15之間具有電阻102。電阻102可藉由使配線向使用具有較形成例如電極16或信號線15之導電層(例如鋁、銅、鎢)電阻率更高之電阻率之導電材料(例如多晶矽)之配線層迂迴而實現。或，電阻102亦可藉由使用MOS電晶體，或將配線寬度局部變短，而使配線長度迂迴較長而實現。藉由具備具有線形性之電阻102，即便為第1 PMOS電晶體100產生之電阻之線形性較低之情形，亦可維持第1 PMOS電晶體100與電阻102產生之作為整體之線形性。因此，例如，使第1 PMOS電晶體100接通之控制信號PDR即便不為較接地電位即第2電源電壓VSSQ更低之電壓，亦可設定為第2電源電壓VSSQ。藉此，無須另外設置用於產生負電壓之電壓產生電路。
另，電阻102與第1 PMOS電晶體100之電阻之比例可適當設定。例如，將僅以PMOS電晶體100設定300歐姆(Ω)之電阻之構成設定為將電阻102之電阻值設定為200Ω，將PMOS電晶體100產生之電阻值設定為100Ω。
與僅以第1 PMOS電晶體100構成電阻300Ω之情形相比，於具備電阻102之構成之情形時，第1 PMOS電晶體100之電阻值係設定為小相當於電阻102之電阻值量之100Ω。例如，藉由擴大第1 PMOS電晶體100之閘極寬度可採用電阻值較小之PMOS電晶體之構成。閘極寬度之增加會導致引腳電容之增加。於本實施形態中，ODT電路10之第1 NMOS電晶體101側係僅以第1 NMOS電晶體101構成。因此，相較於與電阻一起構成之情形，為了成為增大第1 NMOS電晶體之電阻值之構成，第1 NMOS電晶體之閘極寬度變窄。因此，可抑制引腳電容之增加。藉由對第1 NMOS電晶體101之閘極電極供給較第1電源電壓VCCQ更高之電壓VH之控制信號，可使第1 NMOS電晶體101於線形區域動作。
(第4實施形態)
圖5係顯示第4實施形態之ODT電路之圖。對與已述之實施形態對應之構成要素標註相同符號，且僅於必要之情形時進行重複之說明。本實施形態之ODT電路10具有ODT構成電路(10-1至10-n)。各ODT構成電路(10-1至10-n)具有PMOS電晶體(100-1至100-n)與NMOS電晶體(101-1至101-n)。對PMOS電晶體(100-1至100-n)之閘極電極，自控制電路11供給控制信號(PDR1至PDRn)。對NMOS電晶體(101-1至101-n)之閘極電極，自控制電路12供給控制信號(NDR1至NDRn)。於各PMOS電晶體(100-1至100-n)之汲極電極與信號線15之間，連接電阻(102-1至102-n)。
例如，PMOS電晶體(100-1至100-n)之閘極寬度係以特定之比例調整。例如，PMOS電晶體100-1之閘極寬度具有PMOS電晶體100-1之2倍之閘極寬度，PMOS電晶體100-n具有PMOS電晶體100-1之2n倍之閘極寬度。即，具有2之乘數之比例。藉此，可將PMOS電晶體(100-1至100-n)之電阻值設定為與其比例之倒數成比例之值。
同樣地，連接於PMOS電晶體(100-1至100-n)之汲極電極之電阻(102-1至102-n)之值亦以特定之比例調整。例如，電阻102-2可設定為電阻102-1之1/2倍，電阻102-n可設定為電阻102-1之1/2n倍。
同樣地，例如，NMOS電晶體(101-1至101-n)之閘極寬度係以特定之比例調整。例如，NMOS電晶體101-2具有NMOS電晶體101-1之2倍之閘極寬度，NMOS電晶體101-n具有NMOS電晶體101-1之2n倍之閘極寬度。藉此，可將NMOS電晶體(101-1至101-n)之電阻值設定為與其比例之倒數成比例之值。
藉由來自控制電路11之控制信號(PDR1至PDRn)，選擇接通之PMOS電晶體。同樣地，藉由來自控制電路12之控制信號(NDR1至 NDRn)，選擇接通之NMOS電晶體。藉由適當選擇接通之PMOS電晶體(100-1至100-n)與NMOS電晶體(101-1至101-n)，可調整ODT電路10之電阻值。又，藉由以特定之比例設定構成ODT構成電路之MOS電晶體之閘極寬度而預先調整各MOS電晶體之電阻值，電阻值之組合之變化增加，使電阻值容易調整。
根據本實施形態，藉由以複數個ODT構成電路(10-1至10-n)構成ODT電路，控制各ODT構成電路之導通，可調整ODT電路之電阻值。又，藉由以特定之比例調整構成各ODT構成電路之電晶體之尺寸，可擴大電阻值之調整之變化。又，藉由以特定之比例調整連接於PMOS電晶體(100-1至100-n)之汲極電極之電阻之值，可進一步擴大電阻值之調整之變化。
(第5實施形態)
圖6係顯示第5實施形態之ODT電路之圖。對與已述之實施形態對應之構成要素標註相同符號，且僅於必要之情形時進行重複之說明。本實施形態之ODT電路10係使構成ODT構成電路(10-1至10-n)之PMOS電晶體(100-1至100-n)之汲極電極經由共通之電阻102而連接於信號線15。
於自控制電路11供給之控制信號(PDR1至PDRn)之控制之下，選擇接通之PMOS電晶體(100-1至100-n)。藉由適當選擇接通之PMOS電晶體，可調整電阻102與第1電源電壓VCCQ之間之電阻值。即，藉由於PMOS電晶體(100-1至100-n)之中適當選擇接通之PMOS電晶體，可調整電阻值。於本實施形態中，例如PMOS電晶體(100-1至100-n)之閘極寬度亦可以2之乘數之比例調整。藉由適當變更接通之PMOS電晶體(100-1至100-n)之組合，可調整電阻值。
根據本實施形態，藉由適當選擇連接於共通之電阻102之PMOS電晶體(100-1至100-n)而接通，可調整電阻值。又，電阻102具有 線形性。因此，藉由提高電阻102產生之電阻值之比例，可緩和PMOS電晶體(100-1至100-n)產生之電阻之線形性。因此，例如，可採用使用接地電位之第2電源電壓VSSQ作為於使PMOS電晶體(100-1至100-n)接通時自控制電路11供給之控制信號(PDR1至PDRn)之構成。該情形時，無須另外設置產生負電源電壓之電路。又，由於PMOS電晶體(100-1至100-n)經由電阻102連接於電極16，故可抑制PMOS電晶體(100-1至100-n)產生之引腳電容之增加。
(第6實施形態)
圖7係顯示第6實施形態之半導體積體電路裝置之圖。對與已述之實施形態對應之構成要素標註相同符號，且僅於必要之情形時進行重複之說明。本實施形態之半導體積體電路裝置具有形成於半導體基板1之複數個電極(2、3、16-1、16-2、17)。於電極2，連接供給第1電源電壓VCCQ之電源線150。於電極3，連接供給接地電位即第2電源電壓VSSQ之電源線151。
例如，電極16-1與電極16-2係進行信號之授受之輸入輸出電極。於電極16-1連接OCD20。對OCD20供給信號Dout。OCD20之輸出信號係經由信號線15-1供給至電極16-1。電極16-1為構成進行信號之授受之輸入輸出電極，而具備接收自半導體基板1之外部供給至電極16-1之信號之輸入緩衝器電路等，但予以省略。關於電極16-2亦為相同。於電極16-2連接信號線15-2。
於信號線15-1連接ODT電路10。作為ODT電路10，可使用已述之任一個實施形態之ODT電路。於電極17連接複製ODT電路30。複製ODT電路30係與ODT電路10相同之構成，例如，構成複製ODT電路30之MOS電晶體之尺寸具有相對於構成ODT電路10之MOS電晶體以特定之比例收縮之尺寸。對ODT電路10與複製ODT電路30，供給來自控制電路40之控制信號。
本實施形態之半導體積體電路裝置可例如使用複製ODT電路30進行ODT電路10之電阻值之調整。具體而言，例如，於電極17連接電流計18與可變電壓源19。於來自控制電路40之控制之下，可使構成複製ODT電路30之PMOS電晶體與NMOS電晶體選擇性接通。藉由以ODT電路10再現成為期望之電阻值時之PMOS電晶體(未圖示)與NMOS電晶體(未圖示)之組合，可調整ODT電路10之電阻值。除了電極16-1以外，於電極16-2亦具備相同之構成之ODT電路10之情形時，使用複製ODT電路30進行電阻值之調整，且將該結果使用於各ODT電路10之調整，藉此可有效進行ODT電路10之電阻值之調整。
(第7實施形態)
圖8係顯示第7實施形態之複製ODT電路30之圖。對與已述之實施形態對應之構成要素標註相同符號，且僅於必要之情形時進行重複之說明。本實施形態之複製ODT電路30係顯示圖3所示之ODT電路10之複製電路之構成。複製ODT電路30具有複數個複製ODT構成電路(30-1至30-n)。各複製ODT構成電路(30-1至30-n)具有PMOS電晶體(300-1至300-n)與NMOS電晶體(301-1至301-n)。複製ODT構成電路(30-1至30-n)之階數等於ODT構成電路(10-1至10-n)之階數。
各複製ODT構成電路(30-1至30-n)之PMOS電晶體(300-1至300-n)具有將ODT構成電路之PMOS電晶體(100-1至100-n)之尺寸以特定之比例收縮後之尺寸。同樣地，複製ODT構成電路(30-1至30-n)之NMOS電晶體(301-1至301-n)具有將ODT構成電路之NMOS電晶體(101-1至101-n)之尺寸以特定之比例收縮後之尺寸。藉由以特定之比例收縮，可於半導體基板1上之較小之區域形成複製ODT電路30。
例如，於測定構成複製ODT電路30之NMOS電晶體(301-1至301 -n)產生之電阻值之情形時，藉由來自控制電路40之控制信號(PTEST1至PTESTn)使各複製ODT構成電路(30-1至30-n)之PMOS電晶體(300-1至300-n)斷開，藉由來自控制電路40之控制信號(NTEST1至NTESTn)使各複製ODT構成電路(30-1至30-n)之NMOS電晶體(301-1至301-n)選擇性接通。於該狀態下，藉由圖7所示之可變電壓源19對電極17施加特定之電壓而測定此時之電流值，藉此可算出構成複製ODT電路30之NMOS電晶體(301-1至301-n)產生之電阻值。可將於獲得較佳之電阻值時接通之複製ODT電路30之NMOS電晶體(301-1至301-n)之組合，使用作為於ODT電路10之NMOS電晶體(101-1至101-n)之中接通之NMOS電晶體之組合。
同樣地，於測定構成複製ODT電路30之PMOS電晶體(300-1至300-n)產生之電阻值之情形時，藉由來自控制電路40之控制信號(NTEST1至NTESTn)使各複製ODT構成電路(30-1至30-n)之NMOS電晶體(301-1至301-n)斷開。對PMOS電晶體(300-1至300-n)之汲極電極施加第1電源電壓VCCQ，藉由來自控制電路40之控制信號(PTEST1至PTESTn)使各複製ODT構成電路(30-1至30-n)之PMOS電晶體(300-1至300-n)選擇性接通。藉由測定此時之電流值，可算出構成複製ODT電路30之PMOS電晶體(300-1至300-n)產生之電阻值。可將於獲得較佳之電阻值時接通之複製ODT電路30之PMOS電晶體(300-1至300-n)之組合，使用作為於ODT電路10之PMOS電晶體(100-1至100-n)之中接通之PMOS電晶體之組合。
例如，於構成複製ODT電路30之各MOS電晶體之閘極寬度收縮至構成ODT電路10之各MOS電晶體之閘極寬度之1/2之構成之情形時，以ODT電路10再現於藉由複製ODT電路30獲得600Ω時於複製ODT電路30中接通之MOS電晶體之組合，藉此，可藉由ODT電路10獲得300Ω之電阻值。
根據本實施形態，提供一種半導體積體電路裝置，其係例如藉由具備將ODT電路10以特定之比例收縮後之複製ODT電路30，不會導致半導體基板1之晶片面積之大幅增加，而可有效進行ODT電路10之電阻調整。
雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變形包含在發明範圍或主旨內，且包含在申請專利範圍所揭示之發明及其均等之範圍內。
10‧‧‧ODT電路
11‧‧‧控制電路
12‧‧‧控制電路
13‧‧‧預驅動器
14‧‧‧預驅動器
15‧‧‧信號線
16‧‧‧電極
20‧‧‧輸出緩衝器
100‧‧‧第1 PMOS電晶體
101‧‧‧第1 NMOS電晶體
200‧‧‧第2 PMOS電晶體
201‧‧‧第2 NMOS電晶體
Dout‧‧‧信號
NDR‧‧‧控制信號
PDR‧‧‧控制信號
VCCQ‧‧‧第1電源電壓
VSSQ‧‧‧第2電源電壓

Claims (13)

  1. 一種半導體積體電路裝置，其包含：第1節點，其係被施加第1電壓；第2節點，其係被施加第2電壓；電極；第1 PMOS電晶體，其係使源極/汲極流道連接於上述第1節點與上述電極之間；第1 NMOS電晶體，其係使源極/汲極流道連接於上述第2節點與上述電極之間；控制電路，其係對上述第1 PMOS電晶體之閘極電極與上述第1 NMOS電晶體之閘極電極供給控制信號；輸出緩衝器，其包含：與上述第1 PMOS電晶體並聯連接的第2 PMOS電晶體、及與上述第1 NMOS電晶體並聯連接的第2 NMOS電晶體；第1信號供給電路，其係對上述第2 PMOS電晶體之閘極電極供給第一輸出信號；及第2信號供給電路，其係對上述第2 NMOS電晶體之閘極電極供給第二輸出信號；且上述控制電路係於使上述第1 PMOS電晶體接通時將較上述第2電壓更低之第3電壓之控制信號供給至上述第1 PMOS電晶體之閘極電極，於使上述第1 NMOS電晶體接通時將較上述第1電壓更高之第4電壓之控制信號供給至上述第1 NMOS電晶體之閘極電極。
  2. 如請求項1之半導體積體電路裝置，其中包含：複數個PMOS電晶體，其等係以使源極/汲極流道連接於上述 第1節點與上述電極之間之方式並聯連接於上述第1 PMOS電晶體；及複數個NMOS電晶體，其等係以使源極/汲極流道連接於上述第2節點與上述電極之間之方式並聯連接於上述第1 NMOS電晶體；且上述控制電路係對上述複數個PMOS電晶體之閘極電極與上述複數個NMOS電晶體之閘極電極供給控制信號。
  3. 如請求項2之半導體積體電路裝置，其中上述複數個PMOS電晶體與上述複數個NMOS電晶體之閘極寬度分別具有以特定之比例調整之尺寸，上述特定之比例係排除1。
  4. 如請求項3之半導體積體電路裝置，其中上述特定之比例係以2之乘數設定。
  5. 如請求項1之半導體積體電路裝置，其中包含電壓產生電路，上述第4電壓係使用輸入至上述電壓產生電路之上述第1電壓而產生。
  6. 一種半導體積體電路裝置，其特徵在於包含：第1節點，其係被施加第1電壓；第2節點，其係被施加第2電壓；電極；第1 PMOS電晶體，其係使源極電極連接於上述第1節點；電阻，其係連接於上述第1 PMOS電晶體之汲極電極與上述電極之間；第1 NMOS電晶體，其係使源極/汲極流道連接於上述第2節點與上述電極之間；及控制電路，其係對上述第1 PMOS電晶體之閘極電極與上述第1 NMOS電晶體之閘極電極供給信號； 輸出緩衝器，其包含：與上述第1 PMOS電晶體並聯連接的第2 PMOS電晶體、及與上述第1 NMOS電晶體並聯連接的第2 NMOS電晶體；第1信號供給電路，其係對上述第2 PMOS電晶體之閘極電極供給第一輸出信號；及第2信號供給電路，其係對上述第2 NMOS電晶體之閘極電極供給第二輸出信號；且上述控制電路係於使上述第1 PMOS電晶體接通時將上述第2電壓供給至上述第1 PMOS電晶體之閘極電極，於使上述第1 NMOS電晶體接通時將較上述第1電壓更高之第4電壓供給至上述第1 NMOS電晶體之閘極電極。
  7. 如請求項6之半導體積體電路裝置，其中包含：複數個PMOS電晶體，其等係以使源極/汲極流道連接於上述第1節點與上述電極之間之方式並聯連接於上述第1 PMOS電晶體；及複數個NMOS電晶體，其等係以使源極/汲極流道連接於上述第2節點與上述電極之間之方式並聯連接於上述第1 NMOS電晶體；且上述控制電路係對上述複數個PMOS電晶體之閘極電極與上述複數個NMOS電晶體之閘極電極供給控制信號。
  8. 如請求項7之半導體積體電路裝置，其中上述複數個PMOS電晶體與上述複數個NMOS電晶體之閘極寬度分別具有以特定之比例調整之尺寸，上述特定之比例係排除1。
  9. 如請求項7之半導體積體電路裝置，其中上述特定之比例係以2之乘數設定。
  10. 如請求項6之半導體積體電路裝置，其中包含： 複數個PMOS電晶體，其等係並聯連接於上述第1 PMOS電晶體，且將來自上述控制電路之控制信號供給至閘極電極；及複數個NMOS電晶體，其等係並聯連接於上述第1 NMOS電晶體，且將來自上述控制電路之控制信號供給至閘極電極。
  11. 如請求項10之半導體積體電路裝置，其中上述複數個PMOS電晶體與上述複數個NMOS電晶體之閘極寬度分別具有以特定之比例調整之尺寸，上述特定之比例係排除1。
  12. 一種半導體積體電路裝置，其包含：第1電路，該第1電路包含：第1節點，其係被施加第1電源電壓；第2節點，其係被施加第2電源電壓；第1電極；第1 PMOS電晶體群，其包含並聯連接於上述第1節點與上述第1電極之間之複數個PMOS電晶體；及第1 NMOS電晶體群，其包含並聯連接於上述第2節點與上述第1電極之間之複數個NMOS電晶體，且該等NMOS電晶體與上述PMOS電晶體同數；第2電路，該第2電路包含：第3節點，其係被施加上述第1電源電壓；第4節點，其係被施加上述第2電源電壓；第2電極；第2 PMOS電晶體群，其係以PMOS電晶體構成，該PMOS電晶體係並聯連接於上述第3節點與上述第2電極之間，與上述第1 PMOS電晶體群之PMOS電晶體同數，且尺寸較上述第1 PMOS電晶體群之PMOS電晶體更小；第2 NMOS電晶體群，其係以NMOS電晶體構成，該NMOS電 晶體係並聯連接於上述第4節點與上述第2電極之間，與上述第1 NMOS電晶體群之NMOS電晶體同數，且尺寸較上述第1 NMOS電晶體群之NMOS電晶體更小；及控制電路，其控制構成上述第1電路之上述第1 PMOS電晶體群之PMOS電晶體與上述第1 NMOS電晶體群之NMOS電晶體、及構成上述第2電路之上述第2 PMOS電晶體群之PMOS電晶體與上述第2 NMOS電晶體群之NMOS電晶體之導通。
  13. 如請求項12之半導體積體電路裝置，其中上述控制電路係於使上述第1 PMOS電晶體群之任一個PMOS電晶體接通時，對該PMOS電晶體之閘極電極供給較上述第2電源電壓更低之電壓，於使上述第1 NMOS電晶體群之任一個NMOS電晶體接通時，對該NMOS電晶體之閘極電極供給較上述第1電源電壓更高之電壓。
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