JP3623491B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ダマシンプロセスを用いて形成した微細配線を備える半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及びチップサイズの縮小化に伴い、配線の微細化及び多層配線化が進められており、多層配線構造を形成する方法として、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）法と呼ばれるプロセスが一般的に行われている。このダマシン法は、絶縁膜にビア孔又は配線溝を形成した後、基板全面に導電性膜を堆積し、化学機械的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨することにより配線やビアを形成するものである。この方法は、エッチング法による加工が困難な銅系の導電材料を用いた多層配線の形成方法として適している。
【０００３】
この従来のダマシンプロセスについて図面を参照して説明する。図１５は、従来のダマシンプロセスの一部を示す工程断面図である。
【０００４】
まず、図１５（ａ）に示すように、例えば、ＭＯＳトランジスタ等が形成された基板１に、ＳｉＮ等の第１エッチングストッパ膜２とＳｉＯ２等の第１配線間絶縁膜３とを順次堆積し、その上に形成したレジストパターンをマスクとして、公知のドライエッチング技術を用いて第１配線間絶縁膜３と第１エッチングストッパ膜２とをエッチングして第１配線溝３ａを形成する。
【０００５】
次に、配線材料の拡散を防止するためのバリア膜となるＴｉＮ等の第１バリアメタル膜４と配線材料となるＣｕのメッキ成長を容易にするためのシードメタル（図示せず）とをスパッタリング法により堆積し、その上にＣｕ５を電解メッキ法等により形成する（図１５（ｂ））。そして、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ５及び第１バリアメタル膜４を除去して、第１配線溝３ａ内に第１Ｃｕ配線５ａを形成する（図１５（ｃ））。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置が形成される。
【０００６】
【発明が解決しようとする課題】
上述したダマシン法によってＣｕの多層配線を形成することができるが、この方法では、配線材料であるＣｕとバリアメタルであるＴｉＮとの密着性が必ずしも良好ではないため、エレクトロマイグレーション耐性が劣化するという問題が生じる。この問題に対して、特開２０００−７７４１３号公報では、ＣｕとＴｉＮとの間にＡｌからなるバリアメタルを介在させる構造を開示している。
【０００７】
具体的に説明すると、この公報記載の技術は、図１６（ａ）に示すように、第１配線間絶縁膜３に形成した第１配線溝３ａにＴｉＮからなる下層バリアメタル膜１８ａを形成した後、Ａｌからなる上層バリアメタル膜１８ｂを形成し、上層バリアメタル膜１８ｂの上にＣｕ５をメッキ成長し、ＣＭＰ法による第１Ｃｕ配線５ａを形成するものであり（図１６（ｂ）、（ｃ）参照）、バリアメタルをこのような積層構造とすることにより、Ｃｕとバリアメタルとの密着性を向上させ、Ｃｕ原子の移動を抑制することにより、高エレクトロマイグレーション耐性を持ったＣｕ配線を形成することができる。
【０００８】
しかしながら、上記公報記載の方法では、配線の微細化に伴ってＣｕの埋め込みが困難になるという問題がある。一般に、配線溝の幅やビア孔の径が小さくなりアスペクト比（配線溝又はビア孔の深さ／配線溝の幅又はビア孔の径）が大きくなるとＣｕの埋め込みが困難になるが、特に上記公報記載の方法では、配線溝やビア孔を形成した後にＴｉＮからなる下層バリアメタル膜１８ａに加えてＡｌからなる上層バリアメタル膜１８ｂも形成するため、上層バリアメタル１８ｂの分だけ埋め込みマージンが小さくなってしまう。その結果、図１７（ａ）に示すように、Ｃｕ５の埋め込み段階で配線溝又はビア孔内にボイド欠陥１９が形成されてしまったり、上層バリアメタル膜１８ｂの膜厚が配線溝の幅やビア孔の径の１／２以上となると配線溝やビア孔そのものがＡｌによって埋め尽くされてしまう。また、微細な配線溝やビア孔に上層バリアメタル膜１８ｂを均一に形成するためには、高い埋め込み性を有する装置が必要になるという問題もある。
【０００９】
また、配線の微細化に伴って、上記配線形成時の埋め込み性の劣化の問題に加えて、配線形成後にボイド欠陥が発生して配線の信頼性が低下するという問題もある。一般に幅の広い配線と幅の狭い配線や径の小さいビアとではＣｕのグレインサイズが異なり、幅広配線ではグレインは大きく、微細配線又は微細ビアではグレインは小さくなる傾向にあり、グレインサイズの違いはエントロピーの違いに相当する。そして、グレインサイズの異なる配線やビアに熱処理が施されると、エントロピーを平均化するように物質が移動するため、微細配線又は微細ビア内のＣｕがエントロピーの低い幅広配線に吸われる輸送現象が発生する。
【００１０】
この輸送現象を図１７（ｂ）で説明すると、ビア内のグレインは小さいためにエントロピーは大きく、一方、配線内のグレインは大きいためにエントロピーは小さくなる。その結果、配線形成後に熱処理が施されると、エントロピーを平均化するためにビア内のＣｕ原子が配線側に移動してしまい、ビア内にボイド欠陥１９が発生して配線の接続信頼性が低下してしまう。
【００１１】
このように、ＣＭＰ法を用いてＣｕ配線を形成するダマシン法では、配線形成時においては、Ｃｕの埋め込みの劣化に伴うボイド欠陥の発生を抑制し、配線形成後においては、Ｃｕ原子の移動に起因するボイド欠陥の発生を抑制することが重要であり、上記公報記載の方法ではこれらの問題を解決することはできない。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、Ｃｕの埋め込み性を劣化させることなく、Ｃｕ原子の輸送現象に起因するボイド欠陥等の発生を抑制することができる半導体装置及びその製造方法を提供することにある。
【００１３】
【問題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、絶縁層に形成される配線溝又はビア孔に、配線又はビアが形成されてなる半導体装置において、前記配線又は前記ビアの少なくとも一つが、その深さ方向に対して、含有比率が略０．１乃至１０ａｔｍ・％の範囲内でＡｌが略均一に分布する全固溶状態のＣｕとＡｌの合金からなるものであり、本発明においては、前記配線は、その最小配線幅が０．１８μｍ以下、配線膜厚が０．３μｍ以上であり、前記絶縁層との間に膜厚０．０１μｍ以上のバリアメタル膜を有する構成とすることができ、前記バリアメタル膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、及び、ＷＮの中から選択される１以上の材料で構成される単層膜又は積層膜とすることができる。
【００１４】
また、本発明の半導体装置の製造方法は、絶縁層に形成される配線溝又はビア孔に、ＣＭＰ法を用いて配線又はビアを形成する工程を有する半導体装置の製造方法において、前記配線溝又は前記ビア孔にＣｕ又はＣｕを含む配線材料を埋設する工程と、前記配線材料上にＡｌ膜又はＡｌを含む金属膜を形成する工程と、所定の温度で熱処理を行い、前記Ａｌ膜又は前記Ａｌを含む金属膜を前記配線材料に全固溶させてＣｕとＡｌの合金を形成する工程とを含むものである。
【００１５】
また、本発明の半導体装置の製造方法は、基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔にバリアメタルを成膜する工程と、前記配線溝又は前記ビア孔にＣｕ又はＣｕを含む配線材料を埋設する工程と、前記配線材料上にＡｌ膜又はＡｌを含む金属膜を形成する工程と、所定の温度で熱処理を行い、前記Ａｌ膜又は前記Ａｌを含む金属膜を前記配線材料に全固溶させてＣｕとＡｌの合金を形成する工程と、ＣＭＰ法により前記絶縁膜上の前記合金と前記バリアメタルとを除去し、前記配線溝又は前記ビア孔内に前記合金からなる配線又はビアを形成する工程と、を少なくとも有するものである。
【００１６】
また、本発明の半導体装置の製造方法は、基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔にバリアメタルを成膜する工程と、前記配線溝又は前記ビア孔をＣｕ又はＣｕを含む配線材料で埋設する工程と、ＣＭＰ法により前記絶縁膜上の前記配線材料を除去する工程と、前記配線材料上にＡｌ膜又はＡｌを含む金属膜を形成する工程と、所定の温度で熱処理を行い、前記Ａｌ膜又は前記Ａｌを含む金属膜を前記配線材料に全固溶させてＣｕとＡｌの合金を形成する工程と、前記絶縁膜上の前記合金と前記バリアメタルとを除去し、前記配線溝又は前記ビア孔内に前記合金からなる配線又はビアを形成する工程と、を少なくとも有するものである。
【００１７】
本発明においては、前記合金のＡｌの含有比率が略０．１乃至１０ａｔｍ・％となるように、前記Ａｌ膜又は前記Ａｌを含む金属膜の膜厚を設定する構成とすることができる。
【００１８】
また、本発明においては、前記熱処理を、略２００乃至２７０℃の温度範囲で行う構成とすることができる。
【００１９】
また、本発明においては、最小配線幅が０．１８μｍ以下であり、配線膜厚が０．３μｍ以上の配線で、バリアメタル膜厚を０．０１μｍ以上有する配線構造に適用する構成とすることもできる。
【００２０】
すなわち、本発明では、Ｃｕダマシン法を用いた半導体装置の製造方法において、Ｃｕのメッキ成長後又はＣＭＰ後に、Ｃｕの上にＡｌ又はＡｌを含む材料を成膜し、措定の温度で熱処理を施すことにより、Ｃｕ内にＡｌを拡散させて全固溶状態の合金とし、これにより拡散係数を減少させて配線間又は配線とビア間の物質移動を抑制してボイド欠陥の発生を抑制することができる。また、Ａｌ又はＡｌを含む材料を配線溝やビア孔内部に形成するのではなく、配線溝やビア孔に埋め込んだＣｕの上に形成するため、配線溝やビア孔のアスペクト比の増加を防止することができ、Ｃｕの埋め込み性の劣化に伴うボイド欠陥の発生も抑制することができる。
【００２１】
【発明の実施の形態】
本発明に係る半導体装置及びその製造方法の好ましい実施の形態について、図１乃至図７を参照して説明する。図１及び図２は、本発明の一実施の形態に係る半導体装置の製造方法の一部を模式的に示す工程断面図であり、図３乃至図６は、本発明の効果を説明するための図である。また、図７は、Ｃｕ配線中のＡｌ濃度の熱処理温度依存性を示す図である。
【００２２】
従来技術で説明したように、Ｃｕの微細配線の形成に際して、Ｃｕとバリアメタルとの密着性を向上させ、エレクトロマイグレーション耐性を向上させるために、ＴｉＮ等の下層バリアメタル膜１８ａ上にＡｌ等の上層バリアメタル膜１８ｂを形成する方法がある。この方法を用いることによりＣｕとバリアメタルとの密着性を向上させることができるが、一方、配線溝やビア孔のアスペクト比が増加し、Ｃｕの埋め込みが困難になるという問題がある。
【００２３】
具体的に説明すると、図３（ａ）に示すように、配線溝又はビア孔にＴｉＮ等のバリアメタルを形成した状態でのＣｕの埋め込み領域の幅をＸ、深さをＹとすると、アスペクト比はＹ／Ｘであるが、図３（ｂ）に示すように、ＴｉＮ等の下層バリアメタル膜１８ａ上に更に厚さＢのＡｌ等からなる上層バリアメタル膜１８ｂを形成すると、Ｃｕの埋め込み領域の深さは変わらないが、幅はＸ−２Ｂに減少し、その結果アスペクト比はＹ／（Ｘ−２Ｂ）となって増加してしまう。
【００２４】
通常、Ｃｕの埋め込みが可能なアスペクト比は２程度であり、配線膜厚（Ｙ）を０．３μｍ以上、配線幅（Ｘ）を０．１８μｍ以下とすると、上層バリアメタル膜１８ｂの膜厚Ｂを０．０１μｍ以上形成することができないため、最小配線幅が０．１８μｍ以下の微細配線に上記公報記載の技術を適用することができなくなってしまう。
【００２５】
また、Ｃｕの埋め込みが可能であったとしても幅広の配線と微細配線とではＣｕの結晶性の差に応じてエントロピーにも差が生じ、配線形成後の熱処理において、エントロピーの平均化に伴って微細配線又は微細ビアから幅広配線にＣｕ原子の移動が起こり、その結果、微細配線又は微細ビア内にボイド欠陥１９が発生してしまう。
【００２６】
これらの問題の内、輸送現象を抑制するためには配線材料の拡散係数を小さくする必要がある。そこで、本願発明者は拡散係数を小さくするために配線材料を合金化する方法を検討した。
【００２７】
配線材料を合金化するにはＣｕに他の金属材料を固溶させればよいが、Ｃｕに供給する材料としては、Ｃｕと合金を形成する材料であることはもちろんのこと、配線の下層に形成されているＭＯＳトランジスタ等に影響を与えないように低温で合金を形成する材料であることが重要である。また、供給量によって材料が析出すると配線の信頼性が劣化することから全固溶することが必要である。更に、合金化することによって一般に強度が向上するが電気伝導度が下がるため、Ｃｕの電気伝導度を最も影響させずにＬＳＩに必要な機械的強度を上げることが求められる。このような各種条件を満たす材料として鋭意検討した結果、低温で合金化が可能であり、かつＣｕに全固溶するＡｌが合金化の金属として適していることを見出した。
【００２８】
次に、ＣｕにＡｌを供給する方法として、上記公報に記載されている構造を用いてＴｉＮ等のバリアメタル上にＡｌ膜を形成すると、上述したように配線溝やビア孔のアスペクト比が増加してＣｕの埋め込み自体が困難になってしまう。また、合金化のための熱処理に際して、ビア部のＣｕが配線面積（配線領域の体積）の大きい配線部から引っ張られるため、上記公報記載の構造ではＣｕとＡｌを均一に合金化することができないことも判明した。
【００２９】
そこで、本願発明者は、ＣｕにＡｌを供給する方法として、Ａｌ膜を配線溝やビア孔内に形成するのではなく、図１及び図２に示すように、配線溝やビア孔に埋め込んだＣｕの上にＡｌ膜を形成し、その後熱処理を行う方法を用いることにより、Ｃｕの合金化と埋め込み性の劣化の防止とを同時に達成することができた。以下、その具体的方法について図面を参照して説明する。
【００３０】
図１に示す方法は合金化後にＣＭＰを行うことを特徴とする方法である。まず、図１（ａ）に示すように、例えば、ＭＯＳトランジスタ等が形成された基板１に、配線溝形成時のストッパとなるＳｉＮ等の第１エッチングストッパ膜２とＣＭＰに対する機械的強度を有するＳｉＯ２等の第１配線間絶縁膜３とを順次堆積し、その上に形成したレジストパターンをマスクとして、公知のドライエッチング技術を用いて第１配線間絶縁膜３と第１エッチングストッパ膜２とをエッチングして第１配線溝を形成する。次に、配線材料の拡散を防止するためのバリア膜となるＴａ／ＴａＮ、ＴｉＮ等の第１バリアメタル膜４と配線材料となるＣｕのメッキ成長を容易にするためのシードメタル（図示せず）とをスパッタリング法により堆積し、その上にＣｕ５を電解メッキ法等により形成した後、Ａｌ６又はＡｌを含む材料（例えば、Ｃｕを０．５％程度含むＡｌＣｕ等）を形成する。
【００３１】
そして、所定の温度で熱処理を行うことにより、図１（ｂ）に示すように、Ｃｕ５とＡｌ６とを全固溶状態で合金化してＣｕ−Ａｌ合金７を形成し、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ−Ａｌ合金７と第１バリアメタル膜４とを除去して、第１配線溝内に第１Ｃｕ−Ａｌ配線７ａを形成する（図１（ｃ））。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置が形成される。
【００３２】
また、図２に示す方法はＣｕのＣＭＰ後に合金化を行うことを特徴とする方法である。まず、図２（ａ）に示すように、基板１に、ＳｉＮ等の第１エッチングストッパ膜２とＳｉＯ２等の第１配線間絶縁膜３とを順次堆積し、レジストパターンをマスクとしてエッチングを行い、第１配線溝を形成する。次に、配線材料の拡散を防止するためのバリア膜となるＴａ／ＴａＮ、ＴｉＮ等の第１バリアメタル膜４と配線材料となるＣｕのメッキ成長を容易にするためのシードメタル（図示せず）とをスパッタリング法により堆積し、その上にＣｕ５を電解メッキ法等により形成する。
【００３３】
次に、図２（ｂ）に示すように、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ５を除去した後、Ａｌ６又はＡｌを含む材料を形成し、所定の温度で熱処理を行うことにより、図２（ｃ）に示すように、配線溝内部のＣｕ５とＡｌ６とを全固溶状態で合金化してＣｕ−Ａｌ合金７を形成する。
【００３４】
そして、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ−Ａｌ合金７と第１バリアメタル膜４とを除去して、第１配線溝内に第１Ｃｕ−Ａｌ配線７ａを形成する（図２（ｄ））。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置が形成される。
【００３５】
このような方法を用いることによって、Ｃｕの埋め込み性を劣化させることなく、簡単かつ確実にＣｕとＡｌの合金を形成することができ、ボイド欠陥に起因する信頼性の低下を防止することができるが、合金の中に含まれるＡｌの量、すなわち、Ｃｕ５上に形成するＡｌ６又はＡｌを含む材料の膜厚や熱処理の条件によって本発明の効果に差異が生じることが考えられる。そこで、好ましいＡｌの含有量及び熱処理条件を設定するために以下の検討を行った。
【００３６】
まず、Ａｌの含有比率に関しては、Ａｌの含有量が少なすぎると拡散係数の減少が不十分となり輸送現象の抑制効果が得られなくなってしまい、また、Ａｌの含有量が多すぎると、抵抗が実質的にＡｌ配線と同等になり、Ｃｕ配線が用いるメリットが損なわれてしまうことが予想される。
【００３７】
図４にビア歩留まりの熱処理時間依存性に関するＡｌ膜厚パラメータデータを示す（７００ｎｍＣｕ）。図４より、２０ｎｍ以下のＡｌを合金化する場合は、効果が見られないものの、４０ｎｍ以上では歩留まりの改善効果が見られた。この場合、Ａｌ４０ｎｍにおける配線中のアルミ含有率は０．１ａｔｍ・％であることが明らかになった。
【００３８】
また、Ｃｕを合金化すると機械的強度が上がるが電気伝導度は低下してしまう。そこで、配線材料の電気伝導度を許容範囲に抑え、かつＬＳＩに必要な機械的強度を達成する観点からもＡｌの含有量を規定する必要がある。そこで、０．７μｍのＣｕをメッキ成長した後、膜厚６０〜１００ｎｍのＡｌ膜を形成して熱処理により合金化した試料（Ｎｏ．１〜７及びリファレンス）を作成し、Ａｌの膜厚、熱処理の条件を変化させた場合の比抵抗及びシート抵抗を求めた。その結果を表１及び図５に示す。
【００３９】
【表１】
【００４０】
表１及び図５より、熱処理の温度が高いほど抵抗値が増加していることがわかる。合金化を促進するためには、熱処理温度は高い方が好ましいが、熱処理温度が高すぎると配線下層に形成されたＭＯＳトランジスタ等に悪影響を与え、また、前述のように熱処理温度が高くなると抵抗値が増加するので、熱処理温度を低く抑える必要もある。図５を参照すると、３００℃で、抵抗値の膜厚依存性が小さく、Ａｌの含有率が増えても抵抗上昇を小さく抑えることができるため、３００℃以下が好ましい。さらに、この温度において、Ｃｕ−Ａｌ合金の抵抗がＣｕのみの抵抗の約１．５倍になるとＡｌの抵抗値と同等となり、Ｃｕ配線のメリットがなくなるため、比抵抗及び３２００Ａ換算シート抵抗がリファレンスの１．５倍程度の抵抗となる１０００Ａより厚い膜厚は不適であり、１０００Ａ以下の膜厚が好ましいことがわかる。ここで、１０００ＡのＡｌ膜厚は、Ａｌの含有率で換算して１０ａｔｍ・％であるので、電気伝導度の観点からはＡｌの含有率は１０ａｔｍ・％以下が好ましいといえる。
【００４１】
さらに、温度に関しては、２７０℃以上より高い温度ではＣｕが軟化し、輸送現象が起こることから熱処理温度は２７０℃以下の温度が好ましい。また、図７のＣｕ配線中のＡｌ濃度の熱処理温度依存性から２００℃以上でＣｕ配線に０．１ａｔｍ・％以上のＡｌが混入できることが分かる。従って、熱処理温度は２００℃以上２７０℃以下の温度範囲が適切である。
【００４２】
なお、上記実験において、ＣｕとＡｌの合金化が行われていることを確認するために、Ａｌの膜厚６０ｎｍ、熱処理条件３５０℃−６０分の試料（試料Ｎｏ．１）と、Ａｌの膜厚８０ｎｍ、熱処理条件３５０℃−６０分の試料（試料Ｎｏ．２）と、Ａｌの膜厚８０ｎｍ、熱処理条件３５０℃−３０分の試料（試料Ｎｏ．５）の試料をＳＩＭＳにより測定した。その結果を図６に示す。図６より、いずれの試料においても深さ方向に対してＡｌが均一に分布しており、本発明の方法で表面のみならず配線又はビア全体を合金化できることがわかる。
【００４３】
このように、配線溝又はビア孔にメッキ成長させたＣｕの上にＡｌ又はＡｌを含む金属材料を成膜して所定の温度条件で熱処理を施すことにより、低温でＣｕにＡｌを全固溶させて合金化することができる。これにより拡散係数を低減して物質移動を抑えることができ、配線形成後の熱処理においてエントロピーの平均化に伴うボイド欠陥の発生を防止することができ、配線の信頼性を向上させることができる。また、Ａｌ又はＡｌを含む材料をＣｕの下層ではなく上層に成膜することによって、配線溝やビア孔のアスペクト比を大きくすることがないため、Ｃｕの埋め込み性を劣化させることがなく、埋め込み不良によるボイド欠陥の発生を防止することもできる。更に、Ｃｕの上層にＡｌ又はＡｌを含む材料を形成するため、高い埋め込み性を有する装置を用いる必要がなく、また、０．２μｍ以下の微細な配線やビアにも本発明の方法を適用することができるという効果も得られる。
【００４４】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００４５】
［実施例１］
まず、本発明の第１の実施例に係る半導体装置の製造方法について、図８乃至図１１を参照して説明する。図８乃至図１１は、本発明の合金化処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。なお、本実施例は、デュアルダマシンプロセスに本発明の合金化処理を適用するものである。以下、その具体的な手順について説明する。
【００４６】
まず、図８（ａ）に示すように、ＭＯＳトランジスタ等が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１配線間絶縁膜３とを順次形成し、その上に、露光の反射を抑制するための反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、第１配線溝３ａを形成するためのレジストパターン（図示せず）を形成する。続いて、公知のドライエッチングを用いて第１配線間絶縁膜３、第１エッチングストッパ膜２を順次エッチングして、それらを貫通する第１配線溝３ａを形成する。その後、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第１エッチングストッパ膜２と第１配線間絶縁膜３の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００４７】
次に、図８（ｂ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第１バリアメタル膜４を成膜（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度成膜）し、続いて、配線材料となるＣｕのめっき成長を容易にするためのＣｕのシードメタル（図示せず）を１００ｎｍ程度形成する。次に、電解めっき法によりＣｕ５を６００ｎｍ程度形成して第１配線溝３ａ内をＣｕ５で埋設する。
【００４８】
次に、本実施例の特徴である合金化処理を行う。実施の形態で説明したように、配線材料の拡散係数を低減するための合金化の材料としては低温での合金化が可能であること、全固溶すること、半導体プロセスに適合可能な材料であること等の条件を満たすことが求められ、このような条件を満たす材料としてＡｌが適当である。また、Ａｌの含有比率が小さすぎると輸送現象の抑制効果が得られず、大きすぎると配線抵抗が大きくなりＣｕ配線のメリットが損なわれる。そこで、図８（ｃ）に示すように、Ｃｕ５の上にＡｌ６又はＡｌを含む材料を６０ｎｍ程度形成する。
【００４９】
次に、合金化のための熱処理を行うが、熱処理温度が低すぎると合金化が不十分となり、高すぎるとＣｕ５が軟化したり基板１に形成したＭＯＳトランジスタが動作不良を起こす等の問題が生じるため、２００℃〜２７０℃程度、好ましくは２５０℃〜２７０℃の温度で熱処理を行う。すると、図８（ｄ）に示すように、Ａｌ６がＣｕ５に全固溶してＣｕ−Ａｌ合金７が形成される。
【００５０】
次に、図８（ｅ）に示すように、ＣＭＰ法を用いて第１配線間絶縁膜３上のＣｕ−Ａｌ合金７及び第１バリアメタル膜４を除去して第１配線間絶縁膜３内に第１Ｃｕ−Ａｌ合金配線７ａを形成する。なお、上記合金化の方法として、Ｃｕ５をＣＭＰ法により研磨した後にＡｌ６を形成して熱処理を施して合金化し、その後、第１配線間絶縁膜３上のＣｕ−Ａｌ合金７及び第１バリアメタル膜４を除去して第１配線間絶縁膜３内に第１Ｃｕ−Ａｌ合金配線７ａを形成する方法（図２の方法）を用いても良い。
【００５１】
次に、図９（ａ）に示すように、第１配線間絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第２エッチングストッパ膜８とビア層間絶縁膜９を形成し、その上に、反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、ビア孔９ａを形成するためのレジストパターン（図示せず）を形成する。その後、公知のドライエッチングを用いてビア層間絶縁膜９、第２エッチングストッパ膜８を順次エッチングして、それらを貫通するビア孔９ａを形成し、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第２エッチングストッパ膜８とビア層間絶縁膜９の材料も特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００５２】
次に、図９（ｂ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第２バリアメタル膜１０を成膜（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度成膜）し、続いて、Ｃｕのシードメタル（図示せず）を１００ｎｍ程度形成する。
【００５３】
次に、図９（ｃ）に示すように、電解めっき法によりＣｕ１１を形成してビア孔９ａ内をＣｕ１１で埋設する。ここで、図７（ｃ）と同様にＣｕ１１上にＡｌを形成してもよいが、配線間又は配線とビアとの間の物質移動を抑制するためには隣接する配線又はビアのいずれかが合金化されていれば物質移動は抑制されるため、必ずしも全ての配線又はビアのＣｕを合金化する必要はない。
【００５４】
例えば、同一層に幅広配線と微細配線（例えば、面積比率が２０：１以上異なる配線）が接続されている場合や、幅広配線と微細なビア（例えば、面積比率が４０：１以上異なる配線とビア）が接続されている場合は、いずれかの層のＣｕを合金化することが好ましいが、面積比率が大きく異ならない配線同士又は配線とビアでは輸送現象が起こりにくく、むしろ抵抗の増加を抑制するために合金化しない方が好ましい場合もある。従って、どの配線又はビアを合金化するかは半導体装置全体のレイアウトや半導体装置に求められる特性等を考慮して定めることが望ましい。
【００５５】
次に、図９（ｄ）に示すように、ＣＭＰ法を用いてビア層間絶縁膜９上のＣｕ１１及び第２バリアメタル膜１０を除去してビア層間絶縁膜９内に第１Ｃｕ−Ａｌ合金配線７ａと接続されるビア１１ａを形成する。その後、図１０（ａ）乃至図１１（ｂ）に示すように、同様に第２配線間絶縁膜１３の第２配線溝１３ａに第３バリアメタル膜１４及びＣｕ１５を形成し、Ａｌ６を形成して熱処理を施して合金化した後、ＣＭＰ法により余分なＣｕ−Ａｌ合金１７を除去して第２Ｃｕ−Ａｌ合金配線１７ａを形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００５６】
このように、本実施例の半導体装置の製造方法によれば、いずれかの配線溝又はビア孔にＣｕを埋設した後、Ａｌ又はＡｌを含む材料を形成して熱処理を施しＣｕ−Ａｌ合金を形成することによって、配線間又は配線とビア間の物質移動を抑制することができ、従来例のようにボイド欠陥が発生して信頼性が低下するという不具合を未然に防止することができる。また、Ａｌを配線溝又はビア内でなくＣｕ上に形成することにより、Ｃｕの埋め込み性の劣化を防止することができ、埋め込み不良によるボイド欠陥の発生も防止することができる。
【００５７】
［実施例２］
次に、本発明の第２の実施例に係る半導体装置の製造方法について、図１２乃至図１４を参照して説明する。図１２乃至図１４は、本発明の合金化処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。なお、本実施例は、ビアファーストデュアルダマシンプロセスに本発明の合金化処理を適用するものである。以下、その具体的な手順について説明する。
【００５８】
前記した第１の実施例と同様に、ＭＯＳトランジスタ等が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１配線間絶縁膜３を順次形成し、レジストパターンを用いて第１配線溝３ａを形成した後、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第１バリアメタル膜４（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度）とＣｕのシードメタルを１００ｎｍ程度形成し、電解めっき法によりＣｕ５を６００ｎｍ程度形成して第１配線溝３ａ内をＣｕ５で埋設する。その後、合金化のためのＡｌ６を６０ｎｍ程度形成し、２００℃〜２７０℃、好ましくは２５０℃〜２７０℃の温度範囲で熱処理を行い、Ｃｕ５とＡｌ６とを合金化させた後、ＣＭＰ法を用いて第１配線間絶縁膜３上のＣｕ−Ａｌ合金７及び第１バリアメタル膜４を除去して第１配線間絶縁膜３内に第１Ｃｕ−Ａｌ合金配線７ａを形成する（図１２（ａ）乃至（ｅ）参照）。
【００５９】
次に、図１３（ａ）に示すように、第１配線間絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第２エッチングストッパ膜８とビア層間絶縁膜９と第２配線溝１３ａのエッチングストッパとなる第３エッチングストッパ膜１２と第２配線間絶縁膜１３とを順次形成し、その上に、ビア孔９ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第２配線間絶縁膜１３、第３エッチングストッパ膜１２、ビア層間絶縁膜９を順次エッチングして、それらを貫通するビア孔９ａを形成する。なお、第２エッチングストッパ膜８、ビア層間絶縁膜９、第３エッチングストッパ膜１２、第２配線間絶縁膜１３の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００６０】
次に、図１３（ｂ）に示すように、第２配線間絶縁膜１３上に、第２配線溝１３ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第３エッチングストッパ膜１２をエッチングストッパとして第２配線間絶縁膜１３をエッチングして第２配線溝１３ａを形成した後、露出した第３エッチングストッパ膜１２及び第２エッチングストッパ膜８を除去する。
【００６１】
次に、図１３（ｃ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル１２を成膜（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度成膜）し、続いて、Ｃｕのシードメタル（図示せず）を１００ｎｍ程度形成し、電解めっき法によりＣｕ１５を６００ｎｍ程度形成してビア孔９ａ及び第２配線溝１３ａをＣｕ１５で埋設する。
【００６２】
その後、Ｃｕを合金化するためのＡｌ１６を６０ｎｍ程度形成し（図１３（ｄ）参照）、２００℃〜２７０℃、好ましくは２５０℃〜２７０℃程度の温度で熱処理を行い、Ｃｕ−Ａｌ合金１７を形成する（図１４（ａ）参照）。
【００６３】
その後、図１４（ｂ）に示すように、ＣＭＰ法を用いて第２配線間絶縁膜１３上のＣｕ−Ａｌ合金１７及び第３バリアメタル膜１４を除去して第１Ｃｕ−Ａｌ合金配線７ａと接続されるビアと第２Ｃｕ−Ａｌ合金配線１７ａとを同時に形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００６４】
このように、本実施例の半導体装置の製造方法によっても、配線溝又はビア孔にＣｕを埋設した後、Ａｌ又はＡｌを含む金属材料を形成して熱処理を施し、Ｃｕ−Ａｌ合金を形成することによって、配線間又は配線とビア間の物質移動を抑制することができる。特に、本実施例の構造では、配線溝とビアとが同時に形成されるため、その後の熱処理によってＣｕ原子の移動が起こりやすく、ボイド欠陥が発生しやすいが、ビア及び配線の双方が合金化されているため、物質移動を確実に抑制することができる。また、従来技術で示したＣｕの埋め込み前にＡｌ膜を形成する方法では、ビアと配線とを同時に埋め込むことは困難であるが、本実施例の方法では、Ｃｕの埋め込み性の劣化を防止することができ、埋め込み不良によるボイド欠陥の発生も防止することができる。
【００６５】
なお、第２の実施例では、デュアルダマシンプロセスの一形態であるビアファーストデュアルダマシンプロセスについて記載したが、第２配線間絶縁膜１３上にハードマスクを形成して配線溝を形成するデュアルハードマスクプロセスやその他のデュアルダマシンプロセスについても同様に適用することができる。
【００６６】
【発明の効果】
以上説明したように、本発明の半導体装置及びその製造方法によれば下記記載の効果を奏する。
【００６７】
本発明の第１の効果は、Ｃｕのグレインサイズの差により配線形成後の熱処理でＣｕ原子が移動してボイド欠陥が発生するという不具合を防止することができ、配線の信頼性を向上させることができるということである。
【００６８】
その理由は、Ｃｕのメッキ成長直後又はＣｕのＣＭＰ後に、Ａｌ又はＡｌを含む金属材料を堆積し熱処理を行うことにより、低温でＣｕとＡｌの合金を形成することができ、これにより、配線形成後に熱が加えられた場合であってもエントロピーの平均化に伴うＣｕの移動を抑制することができ、ボイド欠陥の発生を防止することができるからである。
【００６９】
また、本発明の第２の効果は、Ｃｕの埋め込み性の劣化を防止することができるということである。
【００７０】
その理由は、合金化のためのＡｌ又はＡｌを含む材料を配線溝又はビア内に形成するのではなく、配線溝又はビア孔に埋め込んだＣｕ上に形成するため、配線溝又はビア孔のアスペクト比を増加させることがないからである。また、Ｃｕ上にＡｌ又はＡｌを含む材料を形成することにより、高い埋め込み性を有する装置を用いる必要がなくなり、また、０．２μｍ以下の微細な配線やビアに対して本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図２】本発明の一実施の形態に係る半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図３】本発明の一実施の形態に係る半導体装置と従来構造の半導体装置のアスペクト比の違いを説明する図である。
【図４】本発明の一実施の形態に係る半導体装置におけるビア歩留まりの熱処理時間依存性に関するＡｌ膜厚パラメータデータを示す図である。
【図５】本発明の一実施の形態に係る半導体装置におけるＡｌの膜厚及び熱処理条件と比抵抗又はシート抵抗との相関を示す図である。
【図６】本発明の一実施の形態に係る半導体装置におけるＡｌの深さ方向の分布を示す図である。
【図７】本発明の一実施の形態に係る半導体装置におけるＣｕ配線中のＡｌ濃度の熱処理温度依存性を示す図である。
【図８】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図９】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１０】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１１】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１２】本発明の第２の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１３】本発明の第２の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１４】本発明の第２の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１５】従来の半導体装置の製造方法の一部を示す工程断面図である。
【図１６】従来の半導体装置の製造方法の一部を示す工程断面図である。
【図１７】従来の半導体装置の問題点を示す断面図である。
【符号の説明】
１ 基板
２ 第１エッチングストッパ膜
３ 第１配線間絶縁膜
３ａ 第１配線溝
４ 第１バリアメタル膜
５ Ｃｕ
５ａ 第１Ｃｕ配線
６ Ａｌ
７ Ｃｕ−Ａｌ合金
７ａ 第１Ｃｕ−Ａｌ合金配線
８ 第２エッチングストッパ膜
９ ビア層間絶縁膜
９ａ ビア孔
１０ 第２バリアメタル膜
１１ Ｃｕ
１１ａ ビア
１２ 第３エッチングストッパ膜
１３ 第２配線間絶縁膜
１３ａ 第２配線溝
１４ 第３バリアメタル膜
１５ Ｃｕ
１５ａ 第２Ｃｕ配線
１６ Ａｌ
１７ Ｃｕ−Ａｌ合金
１７ａ 第２Ｃｕ−Ａｌ合金配線
１８ａ、２０ａ 下層バリアメタル膜（ＴｉＮ）
１８ｂ、２０ｂ 上層バリアメタル膜（Ａｌ）
１９ ボイド欠陥
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ダマシンプロセスを用いて形成した微細配線を備える半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及びチップサイズの縮小化に伴い、配線の微細化及び多層配線化が進められており、多層配線構造を形成する方法として、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）法と呼ばれるプロセスが一般的に行われている。このダマシン法は、絶縁膜にビア孔又は配線溝を形成した後、基板全面に導電性膜を堆積し、化学機械的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨することにより配線やビアを形成するものである。この方法は、エッチング法による加工が困難な銅系の導電材料を用いた多層配線の形成方法として適している。
【０００３】
この従来のダマシンプロセスについて図面を参照して説明する。図１５は、従来のダマシンプロセスの一部を示す工程断面図である。
【０００４】
まず、図１５（ａ）に示すように、例えば、ＭＯＳトランジスタ等が形成された基板１に、ＳｉＮ等の第１エッチングストッパ膜２とＳｉＯ２等の第１配線間絶縁膜３とを順次堆積し、その上に形成したレジストパターンをマスクとして、公知のドライエッチング技術を用いて第１配線間絶縁膜３と第１エッチングストッパ膜２とをエッチングして第１配線溝３ａを形成する。
【０００５】
次に、配線材料の拡散を防止するためのバリア膜となるＴｉＮ等の第１バリアメタル膜４と配線材料となるＣｕのメッキ成長を容易にするためのシードメタル（図示せず）とをスパッタリング法により堆積し、その上にＣｕ５を電解メッキ法等により形成する（図１５（ｂ））。そして、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ５及び第１バリアメタル膜４を除去して、第１配線溝３ａ内に第１Ｃｕ配線５ａを形成する（図１５（ｃ））。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置が形成される。
【０００６】
【発明が解決しようとする課題】
上述したダマシン法によってＣｕの多層配線を形成することができるが、この方法では、配線材料であるＣｕとバリアメタルであるＴｉＮとの密着性が必ずしも良好ではないため、エレクトロマイグレーション耐性が劣化するという問題が生じる。この問題に対して、特開２０００−７７４１３号公報では、ＣｕとＴｉＮとの間にＡｌからなるバリアメタルを介在させる構造を開示している。
【０００７】
具体的に説明すると、この公報記載の技術は、図１６（ａ）に示すように、第１配線間絶縁膜３に形成した第１配線溝３ａにＴｉＮからなる下層バリアメタル膜１８ａを形成した後、Ａｌからなる上層バリアメタル膜１８ｂを形成し、上層バリアメタル膜１８ｂの上にＣｕ５をメッキ成長し、ＣＭＰ法による第１Ｃｕ配線５ａを形成するものであり（図１６（ｂ）、（ｃ）参照）、バリアメタルをこのような積層構造とすることにより、Ｃｕとバリアメタルとの密着性を向上させ、Ｃｕ原子の移動を抑制することにより、高エレクトロマイグレーション耐性を持ったＣｕ配線を形成することができる。
【０００８】
しかしながら、上記公報記載の方法では、配線の微細化に伴ってＣｕの埋め込みが困難になるという問題がある。一般に、配線溝の幅やビア孔の径が小さくなりアスペクト比（配線溝又はビア孔の深さ／配線溝の幅又はビア孔の径）が大きくなるとＣｕの埋め込みが困難になるが、特に上記公報記載の方法では、配線溝やビア孔を形成した後にＴｉＮからなる下層バリアメタル膜１８ａに加えてＡｌからなる上層バリアメタル膜１８ｂも形成するため、上層バリアメタル１８ｂの分だけ埋め込みマージンが小さくなってしまう。その結果、図１７（ａ）に示すように、Ｃｕ５の埋め込み段階で配線溝又はビア孔内にボイド欠陥１９が形成されてしまったり、上層バリアメタル膜１８ｂの膜厚が配線溝の幅やビア孔の径の１／２以上となると配線溝やビア孔そのものがＡｌによって埋め尽くされてしまう。また、微細な配線溝やビア孔に上層バリアメタル膜１８ｂを均一に形成するためには、高い埋め込み性を有する装置が必要になるという問題もある。
【０００９】
また、配線の微細化に伴って、上記配線形成時の埋め込み性の劣化の問題に加えて、配線形成後にボイド欠陥が発生して配線の信頼性が低下するという問題もある。一般に幅の広い配線と幅の狭い配線や径の小さいビアとではＣｕのグレインサイズが異なり、幅広配線ではグレインは大きく、微細配線又は微細ビアではグレインは小さくなる傾向にあり、グレインサイズの違いはエントロピーの違いに相当する。そして、グレインサイズの異なる配線やビアに熱処理が施されると、エントロピーを平均化するように物質が移動するため、微細配線又は微細ビア内のＣｕがエントロピーの低い幅広配線に吸われる輸送現象が発生する。
【００１０】
この輸送現象を図１７（ｂ）で説明すると、ビア内のグレインは小さいためにエントロピーは大きく、一方、配線内のグレインは大きいためにエントロピーは小さくなる。その結果、配線形成後に熱処理が施されると、エントロピーを平均化するためにビア内のＣｕ原子が配線側に移動してしまい、ビア内にボイド欠陥１９が発生して配線の接続信頼性が低下してしまう。
【００１１】
このように、ＣＭＰ法を用いてＣｕ配線を形成するダマシン法では、配線形成時においては、Ｃｕの埋め込みの劣化に伴うボイド欠陥の発生を抑制し、配線形成後においては、Ｃｕ原子の移動に起因するボイド欠陥の発生を抑制することが重要であり、上記公報記載の方法ではこれらの問題を解決することはできない。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、Ｃｕの埋め込み性を劣化させることなく、Ｃｕ原子の輸送現象に起因するボイド欠陥等の発生を抑制することができる半導体装置及びその製造方法を提供することにある。
【００１３】
【問題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、絶縁層に形成される配線溝又はビア孔に、配線又はビアが形成されてなる半導体装置において、前記配線又は前記ビアの少なくとも一つが、その深さ方向に対して、含有比率が略０．１乃至１０ａｔｍ・％の範囲内でＡｌが略均一に分布する全固溶状態のＣｕとＡｌの合金からなるものであり、本発明においては、前記配線は、その最小配線幅が０．１８μｍ以下、配線膜厚が０．３μｍ以上であり、前記絶縁層との間に膜厚０．０１μｍ以上のバリアメタル膜を有する構成とすることができ、前記バリアメタル膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、及び、ＷＮの中から選択される１以上の材料で構成される単層膜又は積層膜とすることができる。
【００１４】
また、本発明の半導体装置の製造方法は、絶縁層に形成される配線溝又はビア孔に、ＣＭＰ法を用いて配線又はビアを形成する工程を有する半導体装置の製造方法において、前記配線溝又は前記ビア孔にＣｕ又はＣｕを含む配線材料を埋設する工程と、前記配線材料上にＡｌ膜又はＡｌを含む金属膜を形成する工程と、所定の温度で熱処理を行い、前記Ａｌ膜又は前記Ａｌを含む金属膜を前記配線材料に全固溶させてＣｕとＡｌの合金を形成する工程とを含むものである。
【００１５】
また、本発明の半導体装置の製造方法は、基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔にバリアメタルを成膜する工程と、前記配線溝又は前記ビア孔にＣｕ又はＣｕを含む配線材料を埋設する工程と、前記配線材料上にＡｌ膜又はＡｌを含む金属膜を形成する工程と、所定の温度で熱処理を行い、前記Ａｌ膜又は前記Ａｌを含む金属膜を前記配線材料に全固溶させてＣｕとＡｌの合金を形成する工程と、ＣＭＰ法により前記絶縁膜上の前記合金と前記バリアメタルとを除去し、前記配線溝又は前記ビア孔内に前記合金からなる配線又はビアを形成する工程と、を少なくとも有するものである。
【００１６】
また、本発明の半導体装置の製造方法は、基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔にバリアメタルを成膜する工程と、前記配線溝又は前記ビア孔をＣｕ又はＣｕを含む配線材料で埋設する工程と、ＣＭＰ法により前記絶縁膜上の前記配線材料を除去する工程と、前記配線材料上にＡｌ膜又はＡｌを含む金属膜を形成する工程と、所定の温度で熱処理を行い、前記Ａｌ膜又は前記Ａｌを含む金属膜を前記配線材料に全固溶させてＣｕとＡｌの合金を形成する工程と、前記絶縁膜上の前記合金と前記バリアメタルとを除去し、前記配線溝又は前記ビア孔内に前記合金からなる配線又はビアを形成する工程と、を少なくとも有するものである。
【００１７】
本発明においては、前記合金のＡｌの含有比率が略０．１乃至１０ａｔｍ・％となるように、前記Ａｌ膜又は前記Ａｌを含む金属膜の膜厚を設定する構成とすることができる。
【００１８】
また、本発明においては、前記熱処理を、略２００乃至２７０℃の温度範囲で行う構成とすることができる。
【００１９】
また、本発明においては、最小配線幅が０．１８μｍ以下であり、配線膜厚が０．３μｍ以上の配線で、バリアメタル膜厚を０．０１μｍ以上有する配線構造に適用する構成とすることもできる。
【００２０】
すなわち、本発明では、Ｃｕダマシン法を用いた半導体装置の製造方法において、Ｃｕのメッキ成長後又はＣＭＰ後に、Ｃｕの上にＡｌ又はＡｌを含む材料を成膜し、措定の温度で熱処理を施すことにより、Ｃｕ内にＡｌを拡散させて全固溶状態の合金とし、これにより拡散係数を減少させて配線間又は配線とビア間の物質移動を抑制してボイド欠陥の発生を抑制することができる。また、Ａｌ又はＡｌを含む材料を配線溝やビア孔内部に形成するのではなく、配線溝やビア孔に埋め込んだＣｕの上に形成するため、配線溝やビア孔のアスペクト比の増加を防止することができ、Ｃｕの埋め込み性の劣化に伴うボイド欠陥の発生も抑制することができる。
【００２１】
【発明の実施の形態】
本発明に係る半導体装置及びその製造方法の好ましい実施の形態について、図１乃至図７を参照して説明する。図１及び図２は、本発明の一実施の形態に係る半導体装置の製造方法の一部を模式的に示す工程断面図であり、図３乃至図６は、本発明の効果を説明するための図である。また、図７は、Ｃｕ配線中のＡｌ濃度の熱処理温度依存性を示す図である。
【００２２】
従来技術で説明したように、Ｃｕの微細配線の形成に際して、Ｃｕとバリアメタルとの密着性を向上させ、エレクトロマイグレーション耐性を向上させるために、ＴｉＮ等の下層バリアメタル膜１８ａ上にＡｌ等の上層バリアメタル膜１８ｂを形成する方法がある。この方法を用いることによりＣｕとバリアメタルとの密着性を向上させることができるが、一方、配線溝やビア孔のアスペクト比が増加し、Ｃｕの埋め込みが困難になるという問題がある。
【００２３】
具体的に説明すると、図３（ａ）に示すように、配線溝又はビア孔にＴｉＮ等のバリアメタルを形成した状態でのＣｕの埋め込み領域の幅をＸ、深さをＹとすると、アスペクト比はＹ／Ｘであるが、図３（ｂ）に示すように、ＴｉＮ等の下層バリアメタル膜１８ａ上に更に厚さＢのＡｌ等からなる上層バリアメタル膜１８ｂを形成すると、Ｃｕの埋め込み領域の深さは変わらないが、幅はＸ−２Ｂに減少し、その結果アスペクト比はＹ／（Ｘ−２Ｂ）となって増加してしまう。
【００２４】
通常、Ｃｕの埋め込みが可能なアスペクト比は２程度であり、配線膜厚（Ｙ）を０．３μｍ以上、配線幅（Ｘ）を０．１８μｍ以下とすると、上層バリアメタル膜１８ｂの膜厚Ｂを０．０１μｍ以上形成することができないため、最小配線幅が０．１８μｍ以下の微細配線に上記公報記載の技術を適用することができなくなってしまう。
【００２５】
また、Ｃｕの埋め込みが可能であったとしても幅広の配線と微細配線とではＣｕの結晶性の差に応じてエントロピーにも差が生じ、配線形成後の熱処理において、エントロピーの平均化に伴って微細配線又は微細ビアから幅広配線にＣｕ原子の移動が起こり、その結果、微細配線又は微細ビア内にボイド欠陥１９が発生してしまう。
【００２６】
これらの問題の内、輸送現象を抑制するためには配線材料の拡散係数を小さくする必要がある。そこで、本願発明者は拡散係数を小さくするために配線材料を合金化する方法を検討した。
【００２７】
配線材料を合金化するにはＣｕに他の金属材料を固溶させればよいが、Ｃｕに供給する材料としては、Ｃｕと合金を形成する材料であることはもちろんのこと、配線の下層に形成されているＭＯＳトランジスタ等に影響を与えないように低温で合金を形成する材料であることが重要である。また、供給量によって材料が析出すると配線の信頼性が劣化することから全固溶することが必要である。更に、合金化することによって一般に強度が向上するが電気伝導度が下がるため、Ｃｕの電気伝導度を最も影響させずにＬＳＩに必要な機械的強度を上げることが求められる。このような各種条件を満たす材料として鋭意検討した結果、低温で合金化が可能であり、かつＣｕに全固溶するＡｌが合金化の金属として適していることを見出した。
【００２８】
次に、ＣｕにＡｌを供給する方法として、上記公報に記載されている構造を用いてＴｉＮ等のバリアメタル上にＡｌ膜を形成すると、上述したように配線溝やビア孔のアスペクト比が増加してＣｕの埋め込み自体が困難になってしまう。また、合金化のための熱処理に際して、ビア部のＣｕが配線面積（配線領域の体積）の大きい配線部から引っ張られるため、上記公報記載の構造ではＣｕとＡｌを均一に合金化することができないことも判明した。
【００２９】
そこで、本願発明者は、ＣｕにＡｌを供給する方法として、Ａｌ膜を配線溝やビア孔内に形成するのではなく、図１及び図２に示すように、配線溝やビア孔に埋め込んだＣｕの上にＡｌ膜を形成し、その後熱処理を行う方法を用いることにより、Ｃｕの合金化と埋め込み性の劣化の防止とを同時に達成することができた。以下、その具体的方法について図面を参照して説明する。
【００３０】
図１に示す方法は合金化後にＣＭＰを行うことを特徴とする方法である。まず、図１（ａ）に示すように、例えば、ＭＯＳトランジスタ等が形成された基板１に、配線溝形成時のストッパとなるＳｉＮ等の第１エッチングストッパ膜２とＣＭＰに対する機械的強度を有するＳｉＯ２等の第１配線間絶縁膜３とを順次堆積し、その上に形成したレジストパターンをマスクとして、公知のドライエッチング技術を用いて第１配線間絶縁膜３と第１エッチングストッパ膜２とをエッチングして第１配線溝を形成する。次に、配線材料の拡散を防止するためのバリア膜となるＴａ／ＴａＮ、ＴｉＮ等の第１バリアメタル膜４と配線材料となるＣｕのメッキ成長を容易にするためのシードメタル（図示せず）とをスパッタリング法により堆積し、その上にＣｕ５を電解メッキ法等により形成した後、Ａｌ６又はＡｌを含む材料（例えば、Ｃｕを０．５％程度含むＡｌＣｕ等）を形成する。
【００３１】
そして、所定の温度で熱処理を行うことにより、図１（ｂ）に示すように、Ｃｕ５とＡｌ６とを全固溶状態で合金化してＣｕ−Ａｌ合金７を形成し、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ−Ａｌ合金７と第１バリアメタル膜４とを除去して、第１配線溝内に第１Ｃｕ−Ａｌ配線７ａを形成する（図１（ｃ））。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置が形成される。
【００３２】
また、図２に示す方法はＣｕのＣＭＰ後に合金化を行うことを特徴とする方法である。まず、図２（ａ）に示すように、基板１に、ＳｉＮ等の第１エッチングストッパ膜２とＳｉＯ２等の第１配線間絶縁膜３とを順次堆積し、レジストパターンをマスクとしてエッチングを行い、第１配線溝を形成する。次に、配線材料の拡散を防止するためのバリア膜となるＴａ／ＴａＮ、ＴｉＮ等の第１バリアメタル膜４と配線材料となるＣｕのメッキ成長を容易にするためのシードメタル（図示せず）とをスパッタリング法により堆積し、その上にＣｕ５を電解メッキ法等により形成する。
【００３３】
次に、図２（ｂ）に示すように、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ５を除去した後、Ａｌ６又はＡｌを含む材料を形成し、所定の温度で熱処理を行うことにより、図２（ｃ）に示すように、配線溝内部のＣｕ５とＡｌ６とを全固溶状態で合金化してＣｕ−Ａｌ合金７を形成する。
【００３４】
そして、ＣＭＰ法によって第１配線間絶縁膜３上のＣｕ−Ａｌ合金７と第１バリアメタル膜４とを除去して、第１配線溝内に第１Ｃｕ−Ａｌ配線７ａを形成する（図２（ｄ））。その後、同様の工程を繰り返すことにより、所望の多層配線構造の半導体装置が形成される。
【００３５】
このような方法を用いることによって、Ｃｕの埋め込み性を劣化させることなく、簡単かつ確実にＣｕとＡｌの合金を形成することができ、ボイド欠陥に起因する信頼性の低下を防止することができるが、合金の中に含まれるＡｌの量、すなわち、Ｃｕ５上に形成するＡｌ６又はＡｌを含む材料の膜厚や熱処理の条件によって本発明の効果に差異が生じることが考えられる。そこで、好ましいＡｌの含有量及び熱処理条件を設定するために以下の検討を行った。
【００３６】
まず、Ａｌの含有比率に関しては、Ａｌの含有量が少なすぎると拡散係数の減少が不十分となり輸送現象の抑制効果が得られなくなってしまい、また、Ａｌの含有量が多すぎると、抵抗が実質的にＡｌ配線と同等になり、Ｃｕ配線が用いるメリットが損なわれてしまうことが予想される。
【００３７】
図４にビア歩留まりの熱処理時間依存性に関するＡｌ膜厚パラメータデータを示す（７００ｎｍＣｕ）。図４より、２０ｎｍ以下のＡｌを合金化する場合は、効果が見られないものの、４０ｎｍ以上では歩留まりの改善効果が見られた。この場合、Ａｌ４０ｎｍにおける配線中のアルミ含有率は０．１ａｔｍ・％であることが明らかになった。
【００３８】
また、Ｃｕを合金化すると機械的強度が上がるが電気伝導度は低下してしまう。そこで、配線材料の電気伝導度を許容範囲に抑え、かつＬＳＩに必要な機械的強度を達成する観点からもＡｌの含有量を規定する必要がある。そこで、０．７μｍのＣｕをメッキ成長した後、膜厚６０〜１００ｎｍのＡｌ膜を形成して熱処理により合金化した試料（Ｎｏ．１〜７及びリファレンス）を作成し、Ａｌの膜厚、熱処理の条件を変化させた場合の比抵抗及びシート抵抗を求めた。その結果を表１及び図５に示す。
【００３９】
【表１】
表１及び図５より、熱処理の温度が高いほど抵抗値が増加していることがわかる。合金化を促進するためには、熱処理温度は高い方が好ましいが、熱処理温度が高すぎると配線下層に形成されたＭＯＳトランジスタ等に悪影響を与え、また、前述のように熱処理温度が高くなると抵抗値が増加するので、熱処理温度を低く抑える必要もある。図５を参照すると、３００℃で、抵抗値の膜厚依存性が小さく、Ａｌの含有率が増えても抵抗上昇を小さく抑えることができるため、３００℃以下が好ましい。さらに、この温度において、Ｃｕ−Ａｌ合金の抵抗がＣｕのみの抵抗の約１．５倍になるとＡｌの抵抗値と同等となり、Ｃｕ配線のメリットがなくなるため、比抵抗及び３２００Ａ換算シート抵抗がリファレンスの１．５倍程度の抵抗となる１０００Ａより厚い膜厚は不適であり、１０００Ａ以下の膜厚が好ましいことがわかる。ここで、１０００ＡのＡｌ膜厚は、Ａｌの含有率で換算して１０ａｔｍ・％であるので、電気伝導度の観点からはＡｌの含有率は１０ａｔｍ・％以下が好ましいといえる。
【００４１】
さらに、温度に関しては、２７０℃以上より高い温度ではＣｕが軟化し、輸送現象が起こることから熱処理温度は２７０℃以下の温度が好ましい。また、図７のＣｕ配線中のＡｌ濃度の熱処理温度依存性から２００℃以上でＣｕ配線に０．１ａｔｍ・％以上のＡｌが混入できることが分かる。従って、熱処理温度は２００℃以上２７０℃以下の温度範囲が適切である。
【００４２】
なお、上記実験において、ＣｕとＡｌの合金化が行われていることを確認するために、Ａｌの膜厚６０ｎｍ、熱処理条件３５０℃−６０分の試料（試料Ｎｏ．１）と、Ａｌの膜厚８０ｎｍ、熱処理条件３５０℃−６０分の試料（試料Ｎｏ．２）と、Ａｌの膜厚８０ｎｍ、熱処理条件３５０℃−３０分の試料（試料Ｎｏ．５）の試料をＳＩＭＳにより測定した。その結果を図６に示す。図６より、いずれの試料においても深さ方向に対してＡｌが均一に分布しており、本発明の方法で表面のみならず配線又はビア全体を合金化できることがわかる。
【００４３】
このように、配線溝又はビア孔にメッキ成長させたＣｕの上にＡｌ又はＡｌを含む金属材料を成膜して所定の温度条件で熱処理を施すことにより、低温でＣｕにＡｌを全固溶させて合金化することができる。これにより拡散係数を低減して物質移動を抑えることができ、配線形成後の熱処理においてエントロピーの平均化に伴うボイド欠陥の発生を防止することができ、配線の信頼性を向上させることができる。また、Ａｌ又はＡｌを含む材料をＣｕの下層ではなく上層に成膜することによって、配線溝やビア孔のアスペクト比を大きくすることがないため、Ｃｕの埋め込み性を劣化させることがなく、埋め込み不良によるボイド欠陥の発生を防止することもできる。更に、Ｃｕの上層にＡｌ又はＡｌを含む材料を形成するため、高い埋め込み性を有する装置を用いる必要がなく、また、０．２μｍ以下の微細な配線やビアにも本発明の方法を適用することができるという効果も得られる。
【００４４】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００４５】
［実施例１］
まず、本発明の第１の実施例に係る半導体装置の製造方法について、図８乃至図１１を参照して説明する。図８乃至図１１は、本発明の合金化処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。なお、本実施例は、デュアルダマシンプロセスに本発明の合金化処理を適用するものである。以下、その具体的な手順について説明する。
【００４６】
まず、図８（ａ）に示すように、ＭＯＳトランジスタ等が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１配線間絶縁膜３とを順次形成し、その上に、露光の反射を抑制するための反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、第１配線溝３ａを形成するためのレジストパターン（図示せず）を形成する。続いて、公知のドライエッチングを用いて第１配線間絶縁膜３、第１エッチングストッパ膜２を順次エッチングして、それらを貫通する第１配線溝３ａを形成する。その後、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第１エッチングストッパ膜２と第１配線間絶縁膜３の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００４７】
次に、図８（ｂ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第１バリアメタル膜４を成膜（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度成膜）し、続いて、配線材料となるＣｕのめっき成長を容易にするためのＣｕのシードメタル（図示せず）を１００ｎｍ程度形成する。次に、電解めっき法によりＣｕ５を６００ｎｍ程度形成して第１配線溝３ａ内をＣｕ５で埋設する。
【００４８】
次に、本実施例の特徴である合金化処理を行う。実施の形態で説明したように、配線材料の拡散係数を低減するための合金化の材料としては低温での合金化が可能であること、全固溶すること、半導体プロセスに適合可能な材料であること等の条件を満たすことが求められ、このような条件を満たす材料としてＡｌが適当である。また、Ａｌの含有比率が小さすぎると輸送現象の抑制効果が得られず、大きすぎると配線抵抗が大きくなりＣｕ配線のメリットが損なわれる。そこで、図８（ｃ）に示すように、Ｃｕ５の上にＡｌ６又はＡｌを含む材料を６０ｎｍ程度形成する。
【００４９】
次に、合金化のための熱処理を行うが、熱処理温度が低すぎると合金化が不十分となり、高すぎるとＣｕ５が軟化したり基板１に形成したＭＯＳトランジスタが動作不良を起こす等の問題が生じるため、２００℃〜２７０℃程度、好ましくは２５０℃〜２７０℃の温度で熱処理を行う。すると、図８（ｄ）に示すように、Ａｌ６がＣｕ５に全固溶してＣｕ−Ａｌ合金７が形成される。
【００５０】
次に、図８（ｅ）に示すように、ＣＭＰ法を用いて第１配線間絶縁膜３上のＣｕ−Ａｌ合金７及び第１バリアメタル膜４を除去して第１配線間絶縁膜３内に第１Ｃｕ−Ａｌ合金配線７ａを形成する。なお、上記合金化の方法として、Ｃｕ５をＣＭＰ法により研磨した後にＡｌ６を形成して熱処理を施して合金化し、その後、第１配線間絶縁膜３上のＣｕ−Ａｌ合金７及び第１バリアメタル膜４を除去して第１配線間絶縁膜３内に第１Ｃｕ−Ａｌ合金配線７ａを形成する方法（図２の方法）を用いても良い。
【００５１】
次に、図９（ａ）に示すように、第１配線間絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第２エッチングストッパ膜８とビア層間絶縁膜９を形成し、その上に、反射防止膜と化学増幅型レジストを塗布し、ＫｒＦフォトリソグラフィーによる露光、現像を行い、ビア孔９ａを形成するためのレジストパターン（図示せず）を形成する。その後、公知のドライエッチングを用いてビア層間絶縁膜９、第２エッチングストッパ膜８を順次エッチングして、それらを貫通するビア孔９ａを形成し、酸素プラズマアッシング及び有機剥離液を用いたウェット処理によりレジストパターンと反射防止膜とを剥離し、ドライエッチングの残留物を除去する。なお、第２エッチングストッパ膜８とビア層間絶縁膜９の材料も特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００５２】
次に、図９（ｂ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第２バリアメタル膜１０を成膜（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度成膜）し、続いて、Ｃｕのシードメタル（図示せず）を１００ｎｍ程度形成する。
【００５３】
次に、図９（ｃ）に示すように、電解めっき法によりＣｕ１１を形成してビア孔９ａ内をＣｕ１１で埋設する。ここで、図７（ｃ）と同様にＣｕ１１上にＡｌを形成してもよいが、配線間又は配線とビアとの間の物質移動を抑制するためには隣接する配線又はビアのいずれかが合金化されていれば物質移動は抑制されるため、必ずしも全ての配線又はビアのＣｕを合金化する必要はない。
【００５４】
例えば、同一層に幅広配線と微細配線（例えば、面積比率が２０：１以上異なる配線）が接続されている場合や、幅広配線と微細なビア（例えば、面積比率が４０：１以上異なる配線とビア）が接続されている場合は、いずれかの層のＣｕを合金化することが好ましいが、面積比率が大きく異ならない配線同士又は配線とビアでは輸送現象が起こりにくく、むしろ抵抗の増加を抑制するために合金化しない方が好ましい場合もある。従って、どの配線又はビアを合金化するかは半導体装置全体のレイアウトや半導体装置に求められる特性等を考慮して定めることが望ましい。
【００５５】
次に、図９（ｄ）に示すように、ＣＭＰ法を用いてビア層間絶縁膜９上のＣｕ１１及び第２バリアメタル膜１０を除去してビア層間絶縁膜９内に第１Ｃｕ−Ａｌ合金配線７ａと接続されるビア１１ａを形成する。その後、図１０（ａ）乃至図１１（ｂ）に示すように、同様に第２配線間絶縁膜１３の第２配線溝１３ａに第３バリアメタル膜１４及びＣｕ１５を形成し、Ａｌ６を形成して熱処理を施して合金化した後、ＣＭＰ法により余分なＣｕ−Ａｌ合金１７を除去して第２Ｃｕ−Ａｌ合金配線１７ａを形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００５６】
このように、本実施例の半導体装置の製造方法によれば、いずれかの配線溝又はビア孔にＣｕを埋設した後、Ａｌ又はＡｌを含む材料を形成して熱処理を施しＣｕ−Ａｌ合金を形成することによって、配線間又は配線とビア間の物質移動を抑制することができ、従来例のようにボイド欠陥が発生して信頼性が低下するという不具合を未然に防止することができる。また、Ａｌを配線溝又はビア内でなくＣｕ上に形成することにより、Ｃｕの埋め込み性の劣化を防止することができ、埋め込み不良によるボイド欠陥の発生も防止することができる。
【００５７】
［実施例２］
次に、本発明の第２の実施例に係る半導体装置の製造方法について、図１２乃至図１４を参照して説明する。図１２乃至図１４は、本発明の合金化処理を含む半導体装置の製造方法を示す工程断面図であり、作図の都合上、分図したものである。なお、本実施例は、ビアファーストデュアルダマシンプロセスに本発明の合金化処理を適用するものである。以下、その具体的な手順について説明する。
【００５８】
前記した第１の実施例と同様に、ＭＯＳトランジスタ等が形成された基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第１エッチングストッパ膜２と第１配線間絶縁膜３を順次形成し、レジストパターンを用いて第１配線溝３ａを形成した後、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなる第１バリアメタル膜４（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度）とＣｕのシードメタルを１００ｎｍ程度形成し、電解めっき法によりＣｕ５を６００ｎｍ程度形成して第１配線溝３ａ内をＣｕ５で埋設する。その後、合金化のためのＡｌ６を６０ｎｍ程度形成し、２００℃〜２７０℃、好ましくは２５０℃〜２７０℃の温度範囲で熱処理を行い、Ｃｕ５とＡｌ６とを合金化させた後、ＣＭＰ法を用いて第１配線間絶縁膜３上のＣｕ−Ａｌ合金７及び第１バリアメタル膜４を除去して第１配線間絶縁膜３内に第１Ｃｕ−Ａｌ合金配線７ａを形成する（図１２（ａ）乃至（ｅ）参照）。
【００５９】
次に、図１３（ａ）に示すように、第１配線間絶縁膜３上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、第２エッチングストッパ膜８とビア層間絶縁膜９と第２配線溝１３ａのエッチングストッパとなる第３エッチングストッパ膜１２と第２配線間絶縁膜１３とを順次形成し、その上に、ビア孔９ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第２配線間絶縁膜１３、第３エッチングストッパ膜１２、ビア層間絶縁膜９を順次エッチングして、それらを貫通するビア孔９ａを形成する。なお、第２エッチングストッパ膜８、ビア層間絶縁膜９、第３エッチングストッパ膜１２、第２配線間絶縁膜１３の材料は特に限定されず、エッチングの選択比が得られる材料の組み合わせであればよく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、低誘電率膜等の中から適宜選択することができる。
【００６０】
次に、図１３（ｂ）に示すように、第２配線間絶縁膜１３上に、第２配線溝１３ａを形成するためのレジストパターン（図示せず）を形成した後、公知のドライエッチングを用いて第３エッチングストッパ膜１２をエッチングストッパとして第２配線間絶縁膜１３をエッチングして第２配線溝１３ａを形成した後、露出した第３エッチングストッパ膜１２及び第２エッチングストッパ膜８を除去する。
【００６１】
次に、図１３（ｃ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル１２を成膜（例えば、Ｔａ／ＴａＮを２０ｎｍ／２０ｎｍ程度成膜）し、続いて、Ｃｕのシードメタル（図示せず）を１００ｎｍ程度形成し、電解めっき法によりＣｕ１５を６００ｎｍ程度形成してビア孔９ａ及び第２配線溝１３ａをＣｕ１５で埋設する。
【００６２】
その後、Ｃｕを合金化するためのＡｌ１６を６０ｎｍ程度形成し（図１３（ｄ）参照）、２００℃〜２７０℃、好ましくは２５０℃〜２７０℃程度の温度で熱処理を行い、Ｃｕ−Ａｌ合金１７を形成する（図１４（ａ）参照）。
【００６３】
その後、図１４（ｂ）に示すように、ＣＭＰ法を用いて第２配線間絶縁膜１３上のＣｕ−Ａｌ合金１７及び第３バリアメタル膜１４を除去して第１Ｃｕ−Ａｌ合金配線７ａと接続されるビアと第２Ｃｕ−Ａｌ合金配線１７ａとを同時に形成する。そして、上記工程を所望の回数繰り返して多層配線構造を形成する。
【００６４】
このように、本実施例の半導体装置の製造方法によっても、配線溝又はビア孔にＣｕを埋設した後、Ａｌ又はＡｌを含む金属材料を形成して熱処理を施し、Ｃｕ−Ａｌ合金を形成することによって、配線間又は配線とビア間の物質移動を抑制することができる。特に、本実施例の構造では、配線溝とビアとが同時に形成されるため、その後の熱処理によってＣｕ原子の移動が起こりやすく、ボイド欠陥が発生しやすいが、ビア及び配線の双方が合金化されているため、物質移動を確実に抑制することができる。また、従来技術で示したＣｕの埋め込み前にＡｌ膜を形成する方法では、ビアと配線とを同時に埋め込むことは困難であるが、本実施例の方法では、Ｃｕの埋め込み性の劣化を防止することができ、埋め込み不良によるボイド欠陥の発生も防止することができる。
【００６５】
なお、第２の実施例では、デュアルダマシンプロセスの一形態であるビアファーストデュアルダマシンプロセスについて記載したが、第２配線間絶縁膜１３上にハードマスクを形成して配線溝を形成するデュアルハードマスクプロセスやその他のデュアルダマシンプロセスについても同様に適用することができる。
【００６６】
【発明の効果】
以上説明したように、本発明の半導体装置及びその製造方法によれば下記記載の効果を奏する。
【００６７】
本発明の第１の効果は、Ｃｕのグレインサイズの差により配線形成後の熱処理でＣｕ原子が移動してボイド欠陥が発生するという不具合を防止することができ、配線の信頼性を向上させることができるということである。
【００６８】
その理由は、Ｃｕのメッキ成長直後又はＣｕのＣＭＰ後に、Ａｌ又はＡｌを含む金属材料を堆積し熱処理を行うことにより、低温でＣｕとＡｌの合金を形成することができ、これにより、配線形成後に熱が加えられた場合であってもエントロピーの平均化に伴うＣｕの移動を抑制することができ、ボイド欠陥の発生を防止することができるからである。
【００６９】
また、本発明の第２の効果は、Ｃｕの埋め込み性の劣化を防止することができるということである。
【００７０】
その理由は、合金化のためのＡｌ又はＡｌを含む材料を配線溝又はビア内に形成するのではなく、配線溝又はビア孔に埋め込んだＣｕ上に形成するため、配線溝又はビア孔のアスペクト比を増加させることがないからである。また、Ｃｕ上にＡｌ又はＡｌを含む材料を形成することにより、高い埋め込み性を有する装置を用いる必要がなくなり、また、０．２μｍ以下の微細な配線やビアに対して本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図２】本発明の一実施の形態に係る半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図３】本発明の一実施の形態に係る半導体装置と従来構造の半導体装置のアスペクト比の違いを説明する図である。
【図４】本発明の一実施の形態に係る半導体装置におけるビア歩留まりの熱処理時間依存性に関するＡｌ膜厚パラメータデータを示す図である。
【図５】本発明の一実施の形態に係る半導体装置におけるＡｌの膜厚及び熱処理条件と比抵抗又はシート抵抗との相関を示す図である。
【図６】本発明の一実施の形態に係る半導体装置におけるＡｌの深さ方向の分布を示す図である。
【図７】本発明の一実施の形態に係る半導体装置におけるＣｕ配線中のＡｌ濃度の熱処理温度依存性を示す図である。
【図８】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図９】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１０】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１１】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１２】本発明の第２の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１３】本発明の第２の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１４】本発明の第２の実施例に係る半導体装置の製造方法を模式的に示す工程断面図である。
【図１５】従来の半導体装置の製造方法の一部を示す工程断面図である。
【図１６】従来の半導体装置の製造方法の一部を示す工程断面図である。
【図１７】従来の半導体装置の問題点を示す断面図である。
【符号の説明】
１ 基板
２ 第１エッチングストッパ膜
３ 第１配線間絶縁膜
３ａ 第１配線溝
４ 第１バリアメタル膜
５ Ｃｕ
５ａ 第１Ｃｕ配線
６ Ａｌ
７ Ｃｕ−Ａｌ合金
７ａ 第１Ｃｕ−Ａｌ合金配線
８ 第２エッチングストッパ膜
９ ビア層間絶縁膜
９ａ ビア孔
１０ 第２バリアメタル膜
１１ Ｃｕ
１１ａ ビア
１２ 第３エッチングストッパ膜
１３ 第２配線間絶縁膜
１３ａ 第２配線溝
１４ 第３バリアメタル膜
１５ Ｃｕ
１５ａ 第２Ｃｕ配線
１６ Ａｌ
１７ Ｃｕ−Ａｌ合金
１７ａ 第２Ｃｕ−Ａｌ合金配線
１８ａ、２０ａ 下層バリアメタル膜（ＴｉＮ）
１８ｂ、２０ｂ 上層バリアメタル膜（Ａｌ）
１９ ボイド欠陥
Claims (9)
- 絶縁層に形成された配線溝又はビア孔に、配線またはビアが形成されてなる半導体装置において、
前記配線又はビアの少なくとも一つが、その深さ方向に対して、含有比率が略０．１乃至１０ａｔｍ・％の範囲内でＡｌが略均一に分布する全固溶状態のＣｕとＡｌの合金からなることを特徴とする半導体装置。 - 前記配線は、その最小配線幅が０．１８μｍ以下、配線膜厚が０．３μｍ以上であり、前記絶縁層との間に膜厚０．０１μｍ以上のバリアメタル膜を有することを特徴とする請求項１記載の半導体装置。
- 前記バリアメタル膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、及び、ＷＮの中から選択される１以上の材料で構成される単層膜又は積層膜であることを特徴とする請求項２記載の半導体装置。
- 絶縁層に形成される配線溝又はビア孔に、ＣＭＰ法を用いて配線又はビアを形成する工程を有する半導体装置の製造方法において、
前記配線溝又は前記ビア孔にＣｕ又はＣｕを含む配線材料を埋設する工程と、前記配線材料上にＡｌ膜又はＡｌを含む金属膜を形成する工程と、所定の温度で熱処理を行い、前記Ａｌ膜又は前記Ａｌを含む金属膜を前記配線材料に全固溶させてＣｕとＡｌの合金を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔にバリアメタルを成膜する工程と、前記配線溝又は前記ビア孔にＣｕ又はＣｕを含む配線材料を埋設する工程と、前記配線材料上にＡｌ膜又はＡｌを含む金属膜を形成する工程と、所定の温度で熱処理を行い、前記Ａｌ膜又は前記Ａｌを含む金属膜を前記配線材料に全固溶させてＣｕとＡｌの合金を形成する工程と、ＣＭＰ法により前記絶縁膜上の前記合金と前記バリアメタルとを除去し、前記配線溝又は前記ビア孔内に前記合金からなる配線又はビアを形成する工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
- 基板上に形成した絶縁膜に配線溝又はビア孔を形成する工程と、前記配線溝又は前記ビア孔にバリアメタルを成膜する工程と、前記配線溝又は前記ビア孔をＣｕ又はＣｕを含む配線材料で埋設する工程と、ＣＭＰ法により前記絶縁膜上の前記配線材料を除去する工程と、前記配線材料上にＡｌ膜又はＡｌを含む金属膜を形成する工程と、所定の温度で熱処理を行い、前記Ａｌ膜又は前記Ａｌを含む金属膜を前記配線材料に全固溶させてＣｕとＡｌの合金を形成する工程と、前記絶縁膜上の前記合金と前記バリアメタルとを除去し、前記配線溝又は前記ビア孔内に前記合金からなる配線又はビアを形成する工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
- 前記合金のＡｌの含有比率が略０．１乃至１０ａｔｍ・％となるように、前記Ａｌ膜又は前記Ａｌを含む金属膜の膜厚を設定することを特徴とする請求項４乃至６のいずれか一に記載の半導体装置の製造方法。
- 前記熱処理を、略２００乃至２７０℃の温度範囲で行うことを特徴とする請求項４乃至７のいずれか一に記載の半導体装置の製造方法。
- 最小配線幅が０．１８μｍ以下であり、配線膜厚が０．３μｍ以上の配線で、バリアメタル膜厚を０．０１μｍ以上有する配線構造に適用することを特徴とする請求項４乃至８のいずれか一に記載の半導体装置の製造方法。
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