JP3619632B2 - 入力または出力のバッファ回路における静電気保護回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は入力または出力のバッファ回路における静電気保護回路に関し、より詳しくは、ボンディングパッドを介して流入する静電気から内部回路を保護するための静電気保護回路を各電源端に対してそれぞれ構成することによって、基板バイアスが分離された回路の三つの各電源端に対してだけでなく、印加される全ての静電気パルスに対しても優秀な静電気保護の特性を得ることのできる静電気保護回路に関する。
【0002】
【従来の技術】
通常、従来のCMOSアナログ回路は雑音の特性を考慮して図3のように入力端のバッファ図3(A)と出力端のバッファあるいはドライバー図3(B)の構成時に基板バイアスとトランジスタのソースバイアスとをそれぞれ異なる電源端に分離させるのが一般的であり、この場合ボンディングパッド1,2を通して静電気が印加されると、次のように動作する。
【0003】
まず、基準電源端Vddを接地し、前記ボンディングパッド1,2にポジティブパルスを印加する場合には、PMOSトランジスタT1のドレインとn− ウェルとの間が順方向になるので、放電の面積が十分であるときには静電気の耐性が優秀に表われる。逆にネガティブパルスを印加する場合には、前記PMOSトランジスタT1のソースとドレインと前記n− ウェルとの間に形成される側面のpnpバイポーラの接合トランジスタを介して放電したり、Vss端に連結されたNMOSトランジスタT2と電源端との間(Vdd−Vss)に形成されている保護素子を介して放電する。上記二つの場合では各素子の動作電圧の大きさに応じて放電の経路が相異するように決定されている。
【0004】
次に、NMOSトランジスタT2のソースバイアスである接地電源端Vssを接地してネガティブパルスが印加される場合には、基板バイアスが基板電源端Vbbに連結され、n+ ドレインとp− 基板のダイオードとして動作せず、側面のnpnバイポーラ接合トランジスタとして動作するので、トランジスタの大きさに比例して静電気の特性が表われる。逆にポジティブパルスが印加される場合には、側面のnpnバイポーラ接合トランジスタが降伏電圧(BVceo;ベース端子が開放されている場合)と同一の状態で動作するので、優れた静電気的な特性が表れている。
【0005】
また、基板バイアスである前記基板電源端Vbbを接地し、前記ボンディングパッド1,2に静電気を印加する場合の放電メカニズムは次のようになる。
【0006】
まず、ネガティブパルスが印加される場合には、前記NMOSトランジスタT2のドレインと基板との間に形成されるn+ /p− ダイオードが順方向の状態で動作するので、静電気の特性が優れて現われる。逆にポジティブパルスが印加される場合には、寄生バイポーラ接合トランジスタのエミッタ領域であるソースが開放されているので、前記寄生バイポーラ接合トランジスタを形成せずに静電気の放電の主な動作のメカニズムであるスナップバック(snap−back)の現象(図4参照)を利用するのではなくn+ /p− ダイオード特性(図5参照)によって放電するので、回路の静電気の特性が劣悪に現れる。
【0007】
図6は従来の一般に使用する静電気保護回路を示している図であって、同図(A)は入力端のバッファに静電気保護回路が追加されている場合の回路図であり、同図(B)は出力端のバッファあるいはドライバーに静電気保護回路が追加されている場合の回路図である。
【0008】
図6(A)では、入力端のバッファをPMOSトランジスタT1とNMOSトランジスタT2とから構成し、外部から印加される静電気から内部の回路を保護するための静電気の保護素子をNMOSトランジスタT3,T4とから構成している。
【0009】
同様に、図6(B)では、出力端のバッファをPMOSトランジスタT1とNMOSトランジスタT2とから構成し、外部から印加される静電気から内部の回路を保護するための静電気の保護素子をNMOSトランジスタT5,T6とから構成している。
【0010】
同図から分るように静電気の保護素子である前記NMOSトランジスタT3,T5はソースがそれぞれ基準電源端Vddに連結され、ドレインがそれぞれのボンディングパッド1,2に連結されており、基板のバイアスは基板電源端Vbbに連結されている。また前記NMOSトランジスタT4,T6は、ゲートが接地電源端Vssに連結されて接地され、基板のバイアスはバッファ回路と同様に前記基板電源端Vbbに連結されている。
【0011】
このような静電気保護回路による動作を見ると、まず、ソースバイアスの前記接地電源端Vssと基板バイアスの基板電源端Vbbを接地した場合には上述したのと同様に静電気を放出しているが、前記電源端Vddを接地した場合には相異なるように表われる。即ち、ネガティブパルスを印加する場合は保護素子の前記NMOSトランジスタT3,T5は寄生バイポーラ接合トランジスタの動作によって静電気を放電しており、逆にポジティブパルスを印加する場合には前記NMOSトランジスタT3,T5の動作が降伏電圧BVceoと同様に表れるが、バッファを構成するPMOSトランジスタT1はドレインとnウェルとの間にp+ /n− ダイオードを形成しているので、NMOSトランジスタに比べて低い電圧で静電気による過電流を放電する。したがって、バッファのPMOSトランジスタの大きさが印加される過電流を放電させることができる程度に大きい場合には優れた特性が現われるが、反対に前記PMOSトランジスタの大きさが小さい場合には問題を発生することになるので、図6に示しているような静電気保護回路は前記PMOSトランジスタの大きさが静電気の規格(ESDスペック)を満足する程度に大きな場合に限って使用しなければならなかった。
【0012】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたもので、その目的は基板バイアスが分離された回路において、基準電源端とソースバイアスのみならず、基板バイアスに対しても静電気の耐性をもつことができるようにしたことで、ボンディングパッドを介して印加される静電気から内部の回路を保護できる静電気保護回路を提供することにある。
【0013】
【課題を解決するための手段】
前記のような目的を達成するための本発明による入力または出力のバッファ回路における静電気保護回路はボンディングパッドを介して流入する静電気から入力端のバッファおよび出力端のバッファあるいはドライバーを保護するための静電気の保護手段を基板バイアスが分離された回路の各電源端に対して構成し、入力端のバッファおよび出力端のバッファあるいはドライバーに連結することを特徴とする。
【0014】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施の形態をさらに詳しく説明する。
【0015】
図1は3個のNMOSトランジスタにより静電気保護手段を構成した本発明の第1の実施形態を示した図であって、図1(A)は入力端のバッファの回路図、図1(B)は出力端のバッファあるいはドライバーの回路図である。
【0016】
図1(A)の入力端における静電気の保護手段11は、基準電源端Vddを接地し、静電気が印加された場合に内部の回路を保護する保護素子としてのNMOSトランジスタT7と、前記接地電源端Vssを接地した場合の保護素子であるNMOSトランジスタT8と、基板電源端Vbbを接地した場合に保護素子として動作するNMOSトランジスタT9とから構成され、入力端のバッファ10はPMOSトランジスタT10と、NMOSトランジスタT11とから構成されている。
【0017】
図1(A)では、ボンディングパッド1を通して流入する静電気から入力端のバッファを保護するために、基準電源端Vddと接地電源端Vssと基板電源端Vbbに対して、3個の前記NMOSトランジスタT7,T8、T9によって前記静電気の保護手段11が構成され、前記ボンディングパッド1と入力端のバッファ10のノードとの間に連結されていることを示している。
【0018】
また、図1(B)の出力端における静電気の保護手段21は、入力端と同様に基準電源端Vddを接地し、静電気が印加された場合に内部の回路を保護する保護素子としてのNMOSトランジスタT12と、前記接地電源端Vssを接地した場合の保護素子であるNMOSトランジスタT13と、基板電源端Vbbを接地した場合に保護素子として動作するNMOSトランジスタT14とから構成され、出力端のバッファあるいはドライバー20はPMOSトランジスタT15と、NMOSトランジスタT16とから構成されている。
【0019】
図1(B)では、ボンディングパッド2を介して流入する静電気から出力端のドライバー20を保護するために、基準電源端Vddと接地電源端Vssと基板電源端Vbbに対して、3個の前記NMOSトランジスタT12,T13,T14によって静電気の保護手段21が構成され、前記出力端のドライバー20のノードとボンディングパッド2との間に連結されていることを示している。
【0020】
図2は、3個のPMOSトランジスタによって静電気の保護手段を構成している本発明の第2の実施形態を示す図であって、図2(A)は電源端Vdd,Vss,Vbbに対してそれぞれPMOSトランジスタT17,T18,T19によって静電気の保護手段12が構成され、前記ボンディングパッド1と入力端のバッファ10のノードとの間に連結されていることを示している。
【0021】
また、図2(B)は電源端Vdd,Vss,Vbbに対してそれぞれPMOSトランジスタT20,T21,T22によって静電気の保護手段22が構成され、出力端のドライバー20のノードとボンディングパッド2との間に連結されていることを示している。
【0022】
前記図1に示されている静電気の保護手段は3個のNMOSトランジスタの基板バイアスを分離して別々に基板電源端Vbbに連結することが望ましく、同様に、図2に示されている静電気の保護手段は3個のPMOSトランジスタの基板バイアスを分離して別々に基板電源端Vbbに連結することが望ましい。
【0023】
また、図面には示していないが、入力端のバッファ10とボンディングパッド1との間、あるいはボンディングパッド2と出力端のドライバー20との間に抵抗を直列に連結することも望ましい。
【0024】
次に、以上のような構成の本発明による入力または出力のバッファ回路における静電気保護回路の動作を説明する。
【0025】
本発明による静電気保護回路は入力端と出力端では同一の動作のメカニズムを有しているので、入力端の場合について説明する。
【0026】
第一に前記基準電源端Vddを接地し前記ボンディングパッド1にネガティブパルスを印加する場合には、図1(A)のNMOSトランジスタT7と図1(B)のNMOSトランジスタT12とがそれぞれ寄生バイポーラ接合トランジスタの降伏電圧BVceoと同じ動作のメカニズムによって静電気を放電するので、トランジスタの大きさに応じて静電気の特性が表われる。逆にポジティブパルスを印加する場合には、前記NMOSトランジスタT7,T12の動作が前記降伏電圧BVceoと同一であるので、静電気の放電が円滑に行われる。
【0027】
第二に前記接地電源端Vssを接地し、前記ボンディングパッド1にネガティブパルスを印加する場合には、図1(A)のNMOSトランジスタT8と図1(B)のNMOSトランジスタT13の動作は前記NMOSトランジスタT7,T12と同じになるので、静電気の耐性が優秀に現れる。
【0028】
第三に前記基板電源端Vbbを接地し、前記ボンディングパッド1を介してネガティブパルスを印加する場合には、図1(A)のNMOSトランジスタT9と図1(B)のNMOSトランジスタT14のそれぞれのドレインと基板との間に形成されるn+ /p− ダイオードが順方向に動作するので、放電の面積が十分であれば、優秀な静電気の特性を示す。逆にポジティブパルスが印加される場合には、前記NMOSトランジスタT9,T14のそれぞれのソースとドレインと基板との間に形成される側面のnpnバイポーラ接合トランジスタが降伏電圧BVceoの動作状態と同様に動作するので、最適化のデザインの規則を適用する場合には優秀な静電気の特性を示す。
【0029】
【発明の効果】
以上、述べたように、本発明の入力または出力のバッファ回路における静電気保護回路によれば、基板バイアスが分離された回路の三つの各電源端に印加されることがあるすべての場合の静電気パルスに対して、いずれも優れた静電気の特性を示す保護回路を実現することによって、基板バイアスが分離された回路においてボンディングパッドを介して流入する静電気から内部の回路を安全に保護することができる。
【図面の簡単な説明】
【図1】本発明による入力または出力のバッファ回路における静電気保護回路の第1の実施形態であって、(A)は入力端のバッファの回路図、(B)は出力端のバッファあるいはドライバーの回路図を示すものである。
【図2】本発明による入力または出力のバッファ回路における静電気保護回路の第2の実施形態であって、(A)は入力端のバッファの回路図、(B)は出力端のバッファあるいはドライバーの回路図を示すものである。
【図3】従来の基板バイアスが分離された回路の回路図であって、(A)は入力端のバッファの回路図、(B)は出力端のバッファあるいはドライバーの回路図を示すものである。
【図4】トランジスタに逆方向の電圧を印加した場合の電流−電圧の特性図である。
【図5】接合ダイオードに逆方向の電圧を印加した場合の電流−電圧の特性図である。
【図6】従来の入力または出力のバッファ回路における静電気保護回路であって、(A)は入力端のバッファの回路図、(B)は出力端のバッファあるいはドライバーの回路図を示すものである。
【符号の説明】
1,2 ボンディングパッド
10 入力端のバッファ
11,12,21,22 静電気の保護手段
20 出力端のバッファあるいはドライバー
Vdd 基準電源端
Vss 接地電源端
Vbb 基板電源端
T2、T3、T4、T5、T6、T7、T8、T9、T11、T12、T13、T14、T16 NMOSトランジスタ
T1、T10、T15、T17、T18、T19、T20、T21、T22 PMOSトランジスタ
Claims (4)
- 半導体装置の入力または出力のバッファ回路における静電気保護回路であって、前記入力または出力のバッファ回路は、
第1の電源電圧に連結されたソースと第1の共通ノードに連結されたドレインと第2の共通ノードに連結されたゲートとを有する第1のトランジスタと、
第2の電源電圧に連結されたソースと前記第1の共通ノードに連結されたドレインと前記第2の共通ノードに連結されたゲートとを有し、チャネル領域は前記第2の電源電圧から分離されたグランド電圧に連結されている第2のトランジスタとを有し、
入力または出力パッドに連結された前記第1あるいは第2の共通ノードのどちらか1つは、
前記第1の電源電圧に連結されたドレインと前記第1あるいは第2の共通ノードのどちらか1つに連結されたソースと前記第2の電源電圧に連結されたゲートとを有し、チャネル領域は前記グランド電圧に連結されている第3のトランジスタと、
前記第2の電源電圧に連結されたソースと前記第1あるいは第2の共通ノードのどちらか1つに連結されたドレインと前記第2の電源電圧に連結されたゲートとを有し、チャネル領域は前記グランド電圧に連結されている第4のトランジスタと、
前記グランド電圧に連結されたソースと前記第1あるいは第2の共通ノードのどちらか1つに連結されたドレインと前記グランド電圧に連結されたゲートとを有し、チャネル領域は前記グランド電圧に連結されている第5のトランジスタとから構成されていることを特徴とする入力または出力のバッファ回路における静電気保護回路。 - 前記第3、第4、第5のトランジスタのそれぞれはNMOSトランジスタで構成されていることを特徴とする請求項1記載の入力または出力のバッファ回路における静電気保護回路。
- 半導体装置の入力または出力のバッファ回路における静電気保護回路であって、前記入力または出力のバッファ回路は、
第1の電源電圧に連結されたソースと第1の共通ノードに連結されたドレインと第2の共通ノードに連結されたゲートとを有する第1のトランジスタと、
第2の電源電圧に連結されたソースと前記第1の共通ノードに連結されたドレインと前記第2の共通ノードに連結されたゲートとを有し、チャネル領域は前記第2の電源電圧から分離されたグランド電圧に連結されている第2のトランジスタとを有し、
入力あるいは出力パッドに連結された前記第1あるいは第2の共通ノードのどちらか1つは、
前記第1の電源電圧に連結されたソースと前記第1あるいは第2の共通ノードのどちらか1つに連結されたドレインと前記第1の電源電圧に連結されたゲートとを有し、チャネル領域は前記第1の電源電圧に連結されている第3のトランジスタと、
前記第2の電源電圧に連結されたドレインと前記第1あるいは第2の共通ノードのどちらか1つに連結されたソースと前記第1の電源電圧に連結されたゲートとを有し、チャネル領域は前記第1の電源電圧に連結されている第4のトランジスタと、
前記第1の電源電圧に連結されたソースと前記第1あるいは第2の共通ノードのどちらか1つに連結されたドレインと前記第1の電源電圧に連結されたゲートとを有し、チャネル領域は前記第1の電源電圧に連結されている第5のトランジスタとから構成されていることを特徴とする入力または出力のバッファ回路における静電気保護回路。 - 前記第3、第4、第5のトランジスタのそれぞれはPMOSトランジスタで構成されていることを特徴とする請求項3記載の入力または出力のバッファ回路における静電気保護回路。
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US7057450B2 (en) * | 2003-07-30 | 2006-06-06 | Winbond Electronics Corp. | Noise filter for an integrated circuit |
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