JP3619632B2 - 入力または出力のバッファ回路における静電気保護回路 - Google Patents
入力または出力のバッファ回路における静電気保護回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は入力または出力のバッファ回路における静電気保護回路に関し、より詳しくは、ボンディングパッドを介して流入する静電気から内部回路を保護するための静電気保護回路を各電源端に対してそれぞれ構成することによって、基板バイアスが分離された回路の三つの各電源端に対してだけでなく、印加される全ての静電気パルスに対しても優秀な静電気保護の特性を得ることのできる静電気保護回路に関する。
【０００２】
【従来の技術】
通常、従来のＣＭＯＳアナログ回路は雑音の特性を考慮して図３のように入力端のバッファ図３（Ａ）と出力端のバッファあるいはドライバー図３（Ｂ）の構成時に基板バイアスとトランジスタのソースバイアスとをそれぞれ異なる電源端に分離させるのが一般的であり、この場合ボンディングパッド１，２を通して静電気が印加されると、次のように動作する。
【０００３】
まず、基準電源端Ｖｄｄを接地し、前記ボンディングパッド１，２にポジティブパルスを印加する場合には、ＰＭＯＳトランジスタＴ１のドレインとｎ− ウェルとの間が順方向になるので、放電の面積が十分であるときには静電気の耐性が優秀に表われる。逆にネガティブパルスを印加する場合には、前記ＰＭＯＳトランジスタＴ１のソースとドレインと前記ｎ− ウェルとの間に形成される側面のｐｎｐバイポーラの接合トランジスタを介して放電したり、Ｖｓｓ端に連結されたＮＭＯＳトランジスタＴ２と電源端との間（Ｖｄｄ−Ｖｓｓ）に形成されている保護素子を介して放電する。上記二つの場合では各素子の動作電圧の大きさに応じて放電の経路が相異するように決定されている。
【０００４】
次に、ＮＭＯＳトランジスタＴ２のソースバイアスである接地電源端Ｖｓｓを接地してネガティブパルスが印加される場合には、基板バイアスが基板電源端Ｖｂｂに連結され、ｎ＋ ドレインとｐ− 基板のダイオードとして動作せず、側面のｎｐｎバイポーラ接合トランジスタとして動作するので、トランジスタの大きさに比例して静電気の特性が表われる。逆にポジティブパルスが印加される場合には、側面のｎｐｎバイポーラ接合トランジスタが降伏電圧（ＢＶｃｅｏ；ベース端子が開放されている場合）と同一の状態で動作するので、優れた静電気的な特性が表れている。
【０００５】
また、基板バイアスである前記基板電源端Ｖｂｂを接地し、前記ボンディングパッド１，２に静電気を印加する場合の放電メカニズムは次のようになる。
【０００６】
まず、ネガティブパルスが印加される場合には、前記ＮＭＯＳトランジスタＴ２のドレインと基板との間に形成されるｎ＋ ／ｐ− ダイオードが順方向の状態で動作するので、静電気の特性が優れて現われる。逆にポジティブパルスが印加される場合には、寄生バイポーラ接合トランジスタのエミッタ領域であるソースが開放されているので、前記寄生バイポーラ接合トランジスタを形成せずに静電気の放電の主な動作のメカニズムであるスナップバック（ｓｎａｐ−ｂａｃｋ）の現象（図４参照）を利用するのではなくｎ＋ ／ｐ− ダイオード特性（図５参照）によって放電するので、回路の静電気の特性が劣悪に現れる。
【０００７】
図６は従来の一般に使用する静電気保護回路を示している図であって、同図（Ａ）は入力端のバッファに静電気保護回路が追加されている場合の回路図であり、同図（Ｂ）は出力端のバッファあるいはドライバーに静電気保護回路が追加されている場合の回路図である。
【０００８】
図６（Ａ）では、入力端のバッファをＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とから構成し、外部から印加される静電気から内部の回路を保護するための静電気の保護素子をＮＭＯＳトランジスタＴ３，Ｔ４とから構成している。
【０００９】
同様に、図６（Ｂ）では、出力端のバッファをＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とから構成し、外部から印加される静電気から内部の回路を保護するための静電気の保護素子をＮＭＯＳトランジスタＴ５，Ｔ６とから構成している。
【００１０】
同図から分るように静電気の保護素子である前記ＮＭＯＳトランジスタＴ３，Ｔ５はソースがそれぞれ基準電源端Ｖｄｄに連結され、ドレインがそれぞれのボンディングパッド１，２に連結されており、基板のバイアスは基板電源端Ｖｂｂに連結されている。また前記ＮＭＯＳトランジスタＴ４，Ｔ６は、ゲートが接地電源端Ｖｓｓに連結されて接地され、基板のバイアスはバッファ回路と同様に前記基板電源端Ｖｂｂに連結されている。
【００１１】
このような静電気保護回路による動作を見ると、まず、ソースバイアスの前記接地電源端Ｖｓｓと基板バイアスの基板電源端Ｖｂｂを接地した場合には上述したのと同様に静電気を放出しているが、前記電源端Ｖｄｄを接地した場合には相異なるように表われる。即ち、ネガティブパルスを印加する場合は保護素子の前記ＮＭＯＳトランジスタＴ３，Ｔ５は寄生バイポーラ接合トランジスタの動作によって静電気を放電しており、逆にポジティブパルスを印加する場合には前記ＮＭＯＳトランジスタＴ３，Ｔ５の動作が降伏電圧ＢＶｃｅｏと同様に表れるが、バッファを構成するＰＭＯＳトランジスタＴ１はドレインとｎウェルとの間にｐ＋ ／ｎ− ダイオードを形成しているので、ＮＭＯＳトランジスタに比べて低い電圧で静電気による過電流を放電する。したがって、バッファのＰＭＯＳトランジスタの大きさが印加される過電流を放電させることができる程度に大きい場合には優れた特性が現われるが、反対に前記ＰＭＯＳトランジスタの大きさが小さい場合には問題を発生することになるので、図６に示しているような静電気保護回路は前記ＰＭＯＳトランジスタの大きさが静電気の規格（ＥＳＤスペック）を満足する程度に大きな場合に限って使用しなければならなかった。
【００１２】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたもので、その目的は基板バイアスが分離された回路において、基準電源端とソースバイアスのみならず、基板バイアスに対しても静電気の耐性をもつことができるようにしたことで、ボンディングパッドを介して印加される静電気から内部の回路を保護できる静電気保護回路を提供することにある。
【００１３】
【課題を解決するための手段】
前記のような目的を達成するための本発明による入力または出力のバッファ回路における静電気保護回路はボンディングパッドを介して流入する静電気から入力端のバッファおよび出力端のバッファあるいはドライバーを保護するための静電気の保護手段を基板バイアスが分離された回路の各電源端に対して構成し、入力端のバッファおよび出力端のバッファあるいはドライバーに連結することを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施の形態をさらに詳しく説明する。
【００１５】
図１は３個のＮＭＯＳトランジスタにより静電気保護手段を構成した本発明の第１の実施形態を示した図であって、図１（Ａ）は入力端のバッファの回路図、図１（Ｂ）は出力端のバッファあるいはドライバーの回路図である。
【００１６】
図１（Ａ）の入力端における静電気の保護手段１１は、基準電源端Ｖｄｄを接地し、静電気が印加された場合に内部の回路を保護する保護素子としてのＮＭＯＳトランジスタＴ７と、前記接地電源端Ｖｓｓを接地した場合の保護素子であるＮＭＯＳトランジスタＴ８と、基板電源端Ｖｂｂを接地した場合に保護素子として動作するＮＭＯＳトランジスタＴ９とから構成され、入力端のバッファ１０はＰＭＯＳトランジスタＴ１０と、ＮＭＯＳトランジスタＴ１１とから構成されている。
【００１７】
図１（Ａ）では、ボンディングパッド１を通して流入する静電気から入力端のバッファを保護するために、基準電源端Ｖｄｄと接地電源端Ｖｓｓと基板電源端Ｖｂｂに対して、３個の前記ＮＭＯＳトランジスタＴ７，Ｔ８、Ｔ９によって前記静電気の保護手段１１が構成され、前記ボンディングパッド１と入力端のバッファ１０のノードとの間に連結されていることを示している。
【００１８】
また、図１（Ｂ）の出力端における静電気の保護手段２１は、入力端と同様に基準電源端Ｖｄｄを接地し、静電気が印加された場合に内部の回路を保護する保護素子としてのＮＭＯＳトランジスタＴ１２と、前記接地電源端Ｖｓｓを接地した場合の保護素子であるＮＭＯＳトランジスタＴ１３と、基板電源端Ｖｂｂを接地した場合に保護素子として動作するＮＭＯＳトランジスタＴ１４とから構成され、出力端のバッファあるいはドライバー２０はＰＭＯＳトランジスタＴ１５と、ＮＭＯＳトランジスタＴ１６とから構成されている。
【００１９】
図１（Ｂ）では、ボンディングパッド２を介して流入する静電気から出力端のドライバー２０を保護するために、基準電源端Ｖｄｄと接地電源端Ｖｓｓと基板電源端Ｖｂｂに対して、３個の前記ＮＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１４によって静電気の保護手段２１が構成され、前記出力端のドライバー２０のノードとボンディングパッド２との間に連結されていることを示している。
【００２０】
図２は、３個のＰＭＯＳトランジスタによって静電気の保護手段を構成している本発明の第２の実施形態を示す図であって、図２（Ａ）は電源端Ｖｄｄ，Ｖｓｓ，Ｖｂｂに対してそれぞれＰＭＯＳトランジスタＴ１７，Ｔ１８，Ｔ１９によって静電気の保護手段１２が構成され、前記ボンディングパッド１と入力端のバッファ１０のノードとの間に連結されていることを示している。
【００２１】
また、図２（Ｂ）は電源端Ｖｄｄ，Ｖｓｓ，Ｖｂｂに対してそれぞれＰＭＯＳトランジスタＴ２０，Ｔ２１，Ｔ２２によって静電気の保護手段２２が構成され、出力端のドライバー２０のノードとボンディングパッド２との間に連結されていることを示している。
【００２２】
前記図１に示されている静電気の保護手段は３個のＮＭＯＳトランジスタの基板バイアスを分離して別々に基板電源端Ｖｂｂに連結することが望ましく、同様に、図２に示されている静電気の保護手段は３個のＰＭＯＳトランジスタの基板バイアスを分離して別々に基板電源端Ｖｂｂに連結することが望ましい。
【００２３】
また、図面には示していないが、入力端のバッファ１０とボンディングパッド１との間、あるいはボンディングパッド２と出力端のドライバー２０との間に抵抗を直列に連結することも望ましい。
【００２４】
次に、以上のような構成の本発明による入力または出力のバッファ回路における静電気保護回路の動作を説明する。
【００２５】
本発明による静電気保護回路は入力端と出力端では同一の動作のメカニズムを有しているので、入力端の場合について説明する。
【００２６】
第一に前記基準電源端Ｖｄｄを接地し前記ボンディングパッド１にネガティブパルスを印加する場合には、図１（Ａ）のＮＭＯＳトランジスタＴ７と図１（Ｂ）のＮＭＯＳトランジスタＴ１２とがそれぞれ寄生バイポーラ接合トランジスタの降伏電圧ＢＶｃｅｏと同じ動作のメカニズムによって静電気を放電するので、トランジスタの大きさに応じて静電気の特性が表われる。逆にポジティブパルスを印加する場合には、前記ＮＭＯＳトランジスタＴ７，Ｔ１２の動作が前記降伏電圧ＢＶｃｅｏと同一であるので、静電気の放電が円滑に行われる。
【００２７】
第二に前記接地電源端Ｖｓｓを接地し、前記ボンディングパッド１にネガティブパルスを印加する場合には、図１（Ａ）のＮＭＯＳトランジスタＴ８と図１（Ｂ）のＮＭＯＳトランジスタＴ１３の動作は前記ＮＭＯＳトランジスタＴ７，Ｔ１２と同じになるので、静電気の耐性が優秀に現れる。
【００２８】
第三に前記基板電源端Ｖｂｂを接地し、前記ボンディングパッド１を介してネガティブパルスを印加する場合には、図１（Ａ）のＮＭＯＳトランジスタＴ９と図１（Ｂ）のＮＭＯＳトランジスタＴ１４のそれぞれのドレインと基板との間に形成されるｎ＋ ／ｐ− ダイオードが順方向に動作するので、放電の面積が十分であれば、優秀な静電気の特性を示す。逆にポジティブパルスが印加される場合には、前記ＮＭＯＳトランジスタＴ９，Ｔ１４のそれぞれのソースとドレインと基板との間に形成される側面のｎｐｎバイポーラ接合トランジスタが降伏電圧ＢＶｃｅｏの動作状態と同様に動作するので、最適化のデザインの規則を適用する場合には優秀な静電気の特性を示す。
【００２９】
【発明の効果】
以上、述べたように、本発明の入力または出力のバッファ回路における静電気保護回路によれば、基板バイアスが分離された回路の三つの各電源端に印加されることがあるすべての場合の静電気パルスに対して、いずれも優れた静電気の特性を示す保護回路を実現することによって、基板バイアスが分離された回路においてボンディングパッドを介して流入する静電気から内部の回路を安全に保護することができる。
【図面の簡単な説明】
【図１】本発明による入力または出力のバッファ回路における静電気保護回路の第１の実施形態であって、（Ａ）は入力端のバッファの回路図、（Ｂ）は出力端のバッファあるいはドライバーの回路図を示すものである。
【図２】本発明による入力または出力のバッファ回路における静電気保護回路の第２の実施形態であって、（Ａ）は入力端のバッファの回路図、（Ｂ）は出力端のバッファあるいはドライバーの回路図を示すものである。
【図３】従来の基板バイアスが分離された回路の回路図であって、（Ａ）は入力端のバッファの回路図、（Ｂ）は出力端のバッファあるいはドライバーの回路図を示すものである。
【図４】トランジスタに逆方向の電圧を印加した場合の電流−電圧の特性図である。
【図５】接合ダイオードに逆方向の電圧を印加した場合の電流−電圧の特性図である。
【図６】従来の入力または出力のバッファ回路における静電気保護回路であって、（Ａ）は入力端のバッファの回路図、（Ｂ）は出力端のバッファあるいはドライバーの回路図を示すものである。
【符号の説明】
１，２ ボンディングパッド
１０ 入力端のバッファ
１１，１２，２１，２２ 静電気の保護手段
２０ 出力端のバッファあるいはドライバー
Ｖｄｄ 基準電源端
Ｖｓｓ 接地電源端
Ｖｂｂ 基板電源端
Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１６ ＮＭＯＳトランジスタ
Ｔ１、Ｔ１０、Ｔ１５、Ｔ１７、Ｔ１８、Ｔ１９、Ｔ２０、Ｔ２１、Ｔ２２ ＰＭＯＳトランジスタ
【発明の属する技術分野】
本発明は入力または出力のバッファ回路における静電気保護回路に関し、より詳しくは、ボンディングパッドを介して流入する静電気から内部回路を保護するための静電気保護回路を各電源端に対してそれぞれ構成することによって、基板バイアスが分離された回路の三つの各電源端に対してだけでなく、印加される全ての静電気パルスに対しても優秀な静電気保護の特性を得ることのできる静電気保護回路に関する。
【０００２】
【従来の技術】
通常、従来のＣＭＯＳアナログ回路は雑音の特性を考慮して図３のように入力端のバッファ図３（Ａ）と出力端のバッファあるいはドライバー図３（Ｂ）の構成時に基板バイアスとトランジスタのソースバイアスとをそれぞれ異なる電源端に分離させるのが一般的であり、この場合ボンディングパッド１，２を通して静電気が印加されると、次のように動作する。
【０００３】
まず、基準電源端Ｖｄｄを接地し、前記ボンディングパッド１，２にポジティブパルスを印加する場合には、ＰＭＯＳトランジスタＴ１のドレインとｎ− ウェルとの間が順方向になるので、放電の面積が十分であるときには静電気の耐性が優秀に表われる。逆にネガティブパルスを印加する場合には、前記ＰＭＯＳトランジスタＴ１のソースとドレインと前記ｎ− ウェルとの間に形成される側面のｐｎｐバイポーラの接合トランジスタを介して放電したり、Ｖｓｓ端に連結されたＮＭＯＳトランジスタＴ２と電源端との間（Ｖｄｄ−Ｖｓｓ）に形成されている保護素子を介して放電する。上記二つの場合では各素子の動作電圧の大きさに応じて放電の経路が相異するように決定されている。
【０００４】
次に、ＮＭＯＳトランジスタＴ２のソースバイアスである接地電源端Ｖｓｓを接地してネガティブパルスが印加される場合には、基板バイアスが基板電源端Ｖｂｂに連結され、ｎ＋ ドレインとｐ− 基板のダイオードとして動作せず、側面のｎｐｎバイポーラ接合トランジスタとして動作するので、トランジスタの大きさに比例して静電気の特性が表われる。逆にポジティブパルスが印加される場合には、側面のｎｐｎバイポーラ接合トランジスタが降伏電圧（ＢＶｃｅｏ；ベース端子が開放されている場合）と同一の状態で動作するので、優れた静電気的な特性が表れている。
【０００５】
また、基板バイアスである前記基板電源端Ｖｂｂを接地し、前記ボンディングパッド１，２に静電気を印加する場合の放電メカニズムは次のようになる。
【０００６】
まず、ネガティブパルスが印加される場合には、前記ＮＭＯＳトランジスタＴ２のドレインと基板との間に形成されるｎ＋ ／ｐ− ダイオードが順方向の状態で動作するので、静電気の特性が優れて現われる。逆にポジティブパルスが印加される場合には、寄生バイポーラ接合トランジスタのエミッタ領域であるソースが開放されているので、前記寄生バイポーラ接合トランジスタを形成せずに静電気の放電の主な動作のメカニズムであるスナップバック（ｓｎａｐ−ｂａｃｋ）の現象（図４参照）を利用するのではなくｎ＋ ／ｐ− ダイオード特性（図５参照）によって放電するので、回路の静電気の特性が劣悪に現れる。
【０００７】
図６は従来の一般に使用する静電気保護回路を示している図であって、同図（Ａ）は入力端のバッファに静電気保護回路が追加されている場合の回路図であり、同図（Ｂ）は出力端のバッファあるいはドライバーに静電気保護回路が追加されている場合の回路図である。
【０００８】
図６（Ａ）では、入力端のバッファをＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とから構成し、外部から印加される静電気から内部の回路を保護するための静電気の保護素子をＮＭＯＳトランジスタＴ３，Ｔ４とから構成している。
【０００９】
同様に、図６（Ｂ）では、出力端のバッファをＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とから構成し、外部から印加される静電気から内部の回路を保護するための静電気の保護素子をＮＭＯＳトランジスタＴ５，Ｔ６とから構成している。
【００１０】
同図から分るように静電気の保護素子である前記ＮＭＯＳトランジスタＴ３，Ｔ５はソースがそれぞれ基準電源端Ｖｄｄに連結され、ドレインがそれぞれのボンディングパッド１，２に連結されており、基板のバイアスは基板電源端Ｖｂｂに連結されている。また前記ＮＭＯＳトランジスタＴ４，Ｔ６は、ゲートが接地電源端Ｖｓｓに連結されて接地され、基板のバイアスはバッファ回路と同様に前記基板電源端Ｖｂｂに連結されている。
【００１１】
このような静電気保護回路による動作を見ると、まず、ソースバイアスの前記接地電源端Ｖｓｓと基板バイアスの基板電源端Ｖｂｂを接地した場合には上述したのと同様に静電気を放出しているが、前記電源端Ｖｄｄを接地した場合には相異なるように表われる。即ち、ネガティブパルスを印加する場合は保護素子の前記ＮＭＯＳトランジスタＴ３，Ｔ５は寄生バイポーラ接合トランジスタの動作によって静電気を放電しており、逆にポジティブパルスを印加する場合には前記ＮＭＯＳトランジスタＴ３，Ｔ５の動作が降伏電圧ＢＶｃｅｏと同様に表れるが、バッファを構成するＰＭＯＳトランジスタＴ１はドレインとｎウェルとの間にｐ＋ ／ｎ− ダイオードを形成しているので、ＮＭＯＳトランジスタに比べて低い電圧で静電気による過電流を放電する。したがって、バッファのＰＭＯＳトランジスタの大きさが印加される過電流を放電させることができる程度に大きい場合には優れた特性が現われるが、反対に前記ＰＭＯＳトランジスタの大きさが小さい場合には問題を発生することになるので、図６に示しているような静電気保護回路は前記ＰＭＯＳトランジスタの大きさが静電気の規格（ＥＳＤスペック）を満足する程度に大きな場合に限って使用しなければならなかった。
【００１２】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたもので、その目的は基板バイアスが分離された回路において、基準電源端とソースバイアスのみならず、基板バイアスに対しても静電気の耐性をもつことができるようにしたことで、ボンディングパッドを介して印加される静電気から内部の回路を保護できる静電気保護回路を提供することにある。
【００１３】
【課題を解決するための手段】
前記のような目的を達成するための本発明による入力または出力のバッファ回路における静電気保護回路はボンディングパッドを介して流入する静電気から入力端のバッファおよび出力端のバッファあるいはドライバーを保護するための静電気の保護手段を基板バイアスが分離された回路の各電源端に対して構成し、入力端のバッファおよび出力端のバッファあるいはドライバーに連結することを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施の形態をさらに詳しく説明する。
【００１５】
図１は３個のＮＭＯＳトランジスタにより静電気保護手段を構成した本発明の第１の実施形態を示した図であって、図１（Ａ）は入力端のバッファの回路図、図１（Ｂ）は出力端のバッファあるいはドライバーの回路図である。
【００１６】
図１（Ａ）の入力端における静電気の保護手段１１は、基準電源端Ｖｄｄを接地し、静電気が印加された場合に内部の回路を保護する保護素子としてのＮＭＯＳトランジスタＴ７と、前記接地電源端Ｖｓｓを接地した場合の保護素子であるＮＭＯＳトランジスタＴ８と、基板電源端Ｖｂｂを接地した場合に保護素子として動作するＮＭＯＳトランジスタＴ９とから構成され、入力端のバッファ１０はＰＭＯＳトランジスタＴ１０と、ＮＭＯＳトランジスタＴ１１とから構成されている。
【００１７】
図１（Ａ）では、ボンディングパッド１を通して流入する静電気から入力端のバッファを保護するために、基準電源端Ｖｄｄと接地電源端Ｖｓｓと基板電源端Ｖｂｂに対して、３個の前記ＮＭＯＳトランジスタＴ７，Ｔ８、Ｔ９によって前記静電気の保護手段１１が構成され、前記ボンディングパッド１と入力端のバッファ１０のノードとの間に連結されていることを示している。
【００１８】
また、図１（Ｂ）の出力端における静電気の保護手段２１は、入力端と同様に基準電源端Ｖｄｄを接地し、静電気が印加された場合に内部の回路を保護する保護素子としてのＮＭＯＳトランジスタＴ１２と、前記接地電源端Ｖｓｓを接地した場合の保護素子であるＮＭＯＳトランジスタＴ１３と、基板電源端Ｖｂｂを接地した場合に保護素子として動作するＮＭＯＳトランジスタＴ１４とから構成され、出力端のバッファあるいはドライバー２０はＰＭＯＳトランジスタＴ１５と、ＮＭＯＳトランジスタＴ１６とから構成されている。
【００１９】
図１（Ｂ）では、ボンディングパッド２を介して流入する静電気から出力端のドライバー２０を保護するために、基準電源端Ｖｄｄと接地電源端Ｖｓｓと基板電源端Ｖｂｂに対して、３個の前記ＮＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１４によって静電気の保護手段２１が構成され、前記出力端のドライバー２０のノードとボンディングパッド２との間に連結されていることを示している。
【００２０】
図２は、３個のＰＭＯＳトランジスタによって静電気の保護手段を構成している本発明の第２の実施形態を示す図であって、図２（Ａ）は電源端Ｖｄｄ，Ｖｓｓ，Ｖｂｂに対してそれぞれＰＭＯＳトランジスタＴ１７，Ｔ１８，Ｔ１９によって静電気の保護手段１２が構成され、前記ボンディングパッド１と入力端のバッファ１０のノードとの間に連結されていることを示している。
【００２１】
また、図２（Ｂ）は電源端Ｖｄｄ，Ｖｓｓ，Ｖｂｂに対してそれぞれＰＭＯＳトランジスタＴ２０，Ｔ２１，Ｔ２２によって静電気の保護手段２２が構成され、出力端のドライバー２０のノードとボンディングパッド２との間に連結されていることを示している。
【００２２】
前記図１に示されている静電気の保護手段は３個のＮＭＯＳトランジスタの基板バイアスを分離して別々に基板電源端Ｖｂｂに連結することが望ましく、同様に、図２に示されている静電気の保護手段は３個のＰＭＯＳトランジスタの基板バイアスを分離して別々に基板電源端Ｖｂｂに連結することが望ましい。
【００２３】
また、図面には示していないが、入力端のバッファ１０とボンディングパッド１との間、あるいはボンディングパッド２と出力端のドライバー２０との間に抵抗を直列に連結することも望ましい。
【００２４】
次に、以上のような構成の本発明による入力または出力のバッファ回路における静電気保護回路の動作を説明する。
【００２５】
本発明による静電気保護回路は入力端と出力端では同一の動作のメカニズムを有しているので、入力端の場合について説明する。
【００２６】
第一に前記基準電源端Ｖｄｄを接地し前記ボンディングパッド１にネガティブパルスを印加する場合には、図１（Ａ）のＮＭＯＳトランジスタＴ７と図１（Ｂ）のＮＭＯＳトランジスタＴ１２とがそれぞれ寄生バイポーラ接合トランジスタの降伏電圧ＢＶｃｅｏと同じ動作のメカニズムによって静電気を放電するので、トランジスタの大きさに応じて静電気の特性が表われる。逆にポジティブパルスを印加する場合には、前記ＮＭＯＳトランジスタＴ７，Ｔ１２の動作が前記降伏電圧ＢＶｃｅｏと同一であるので、静電気の放電が円滑に行われる。
【００２７】
第二に前記接地電源端Ｖｓｓを接地し、前記ボンディングパッド１にネガティブパルスを印加する場合には、図１（Ａ）のＮＭＯＳトランジスタＴ８と図１（Ｂ）のＮＭＯＳトランジスタＴ１３の動作は前記ＮＭＯＳトランジスタＴ７，Ｔ１２と同じになるので、静電気の耐性が優秀に現れる。
【００２８】
第三に前記基板電源端Ｖｂｂを接地し、前記ボンディングパッド１を介してネガティブパルスを印加する場合には、図１（Ａ）のＮＭＯＳトランジスタＴ９と図１（Ｂ）のＮＭＯＳトランジスタＴ１４のそれぞれのドレインと基板との間に形成されるｎ＋ ／ｐ− ダイオードが順方向に動作するので、放電の面積が十分であれば、優秀な静電気の特性を示す。逆にポジティブパルスが印加される場合には、前記ＮＭＯＳトランジスタＴ９，Ｔ１４のそれぞれのソースとドレインと基板との間に形成される側面のｎｐｎバイポーラ接合トランジスタが降伏電圧ＢＶｃｅｏの動作状態と同様に動作するので、最適化のデザインの規則を適用する場合には優秀な静電気の特性を示す。
【００２９】
【発明の効果】
以上、述べたように、本発明の入力または出力のバッファ回路における静電気保護回路によれば、基板バイアスが分離された回路の三つの各電源端に印加されることがあるすべての場合の静電気パルスに対して、いずれも優れた静電気の特性を示す保護回路を実現することによって、基板バイアスが分離された回路においてボンディングパッドを介して流入する静電気から内部の回路を安全に保護することができる。
【図面の簡単な説明】
【図１】本発明による入力または出力のバッファ回路における静電気保護回路の第１の実施形態であって、（Ａ）は入力端のバッファの回路図、（Ｂ）は出力端のバッファあるいはドライバーの回路図を示すものである。
【図２】本発明による入力または出力のバッファ回路における静電気保護回路の第２の実施形態であって、（Ａ）は入力端のバッファの回路図、（Ｂ）は出力端のバッファあるいはドライバーの回路図を示すものである。
【図３】従来の基板バイアスが分離された回路の回路図であって、（Ａ）は入力端のバッファの回路図、（Ｂ）は出力端のバッファあるいはドライバーの回路図を示すものである。
【図４】トランジスタに逆方向の電圧を印加した場合の電流−電圧の特性図である。
【図５】接合ダイオードに逆方向の電圧を印加した場合の電流−電圧の特性図である。
【図６】従来の入力または出力のバッファ回路における静電気保護回路であって、（Ａ）は入力端のバッファの回路図、（Ｂ）は出力端のバッファあるいはドライバーの回路図を示すものである。
【符号の説明】
１，２ ボンディングパッド
１０ 入力端のバッファ
１１，１２，２１，２２ 静電気の保護手段
２０ 出力端のバッファあるいはドライバー
Ｖｄｄ 基準電源端
Ｖｓｓ 接地電源端
Ｖｂｂ 基板電源端
Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１６ ＮＭＯＳトランジスタ
Ｔ１、Ｔ１０、Ｔ１５、Ｔ１７、Ｔ１８、Ｔ１９、Ｔ２０、Ｔ２１、Ｔ２２ ＰＭＯＳトランジスタ
Claims (4)
- 半導体装置の入力または出力のバッファ回路における静電気保護回路であって、前記入力または出力のバッファ回路は、
第１の電源電圧に連結されたソースと第１の共通ノードに連結されたドレインと第２の共通ノードに連結されたゲートとを有する第１のトランジスタと、
第２の電源電圧に連結されたソースと前記第１の共通ノードに連結されたドレインと前記第２の共通ノードに連結されたゲートとを有し、チャネル領域は前記第２の電源電圧から分離されたグランド電圧に連結されている第２のトランジスタとを有し、
入力または出力パッドに連結された前記第１あるいは第２の共通ノードのどちらか１つは、
前記第１の電源電圧に連結されたドレインと前記第１あるいは第２の共通ノードのどちらか１つに連結されたソースと前記第２の電源電圧に連結されたゲートとを有し、チャネル領域は前記グランド電圧に連結されている第３のトランジスタと、
前記第２の電源電圧に連結されたソースと前記第１あるいは第２の共通ノードのどちらか１つに連結されたドレインと前記第２の電源電圧に連結されたゲートとを有し、チャネル領域は前記グランド電圧に連結されている第４のトランジスタと、
前記グランド電圧に連結されたソースと前記第１あるいは第２の共通ノードのどちらか１つに連結されたドレインと前記グランド電圧に連結されたゲートとを有し、チャネル領域は前記グランド電圧に連結されている第５のトランジスタとから構成されていることを特徴とする入力または出力のバッファ回路における静電気保護回路。 - 前記第３、第４、第５のトランジスタのそれぞれはＮＭＯＳトランジスタで構成されていることを特徴とする請求項１記載の入力または出力のバッファ回路における静電気保護回路。
- 半導体装置の入力または出力のバッファ回路における静電気保護回路であって、前記入力または出力のバッファ回路は、
第１の電源電圧に連結されたソースと第１の共通ノードに連結されたドレインと第２の共通ノードに連結されたゲートとを有する第１のトランジスタと、
第２の電源電圧に連結されたソースと前記第１の共通ノードに連結されたドレインと前記第２の共通ノードに連結されたゲートとを有し、チャネル領域は前記第２の電源電圧から分離されたグランド電圧に連結されている第２のトランジスタとを有し、
入力あるいは出力パッドに連結された前記第１あるいは第２の共通ノードのどちらか１つは、
前記第１の電源電圧に連結されたソースと前記第１あるいは第２の共通ノードのどちらか１つに連結されたドレインと前記第１の電源電圧に連結されたゲートとを有し、チャネル領域は前記第１の電源電圧に連結されている第３のトランジスタと、
前記第２の電源電圧に連結されたドレインと前記第１あるいは第２の共通ノードのどちらか１つに連結されたソースと前記第１の電源電圧に連結されたゲートとを有し、チャネル領域は前記第１の電源電圧に連結されている第４のトランジスタと、
前記第１の電源電圧に連結されたソースと前記第１あるいは第２の共通ノードのどちらか１つに連結されたドレインと前記第１の電源電圧に連結されたゲートとを有し、チャネル領域は前記第１の電源電圧に連結されている第５のトランジスタとから構成されていることを特徴とする入力または出力のバッファ回路における静電気保護回路。 - 前記第３、第４、第５のトランジスタのそれぞれはＰＭＯＳトランジスタで構成されていることを特徴とする請求項３記載の入力または出力のバッファ回路における静電気保護回路。
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