JPH06325592A - 半導体メモリー - Google Patents

Abstract

(57)【要約】 【目的】 冗長動作に復号回路の複雑化やレイアウトの
問題が入り込まないようなマトリクスアーキテクチャー
を持つ半導体メモリーを提供する。 【構成】 メモリーセルの行と列ＢＬからなるメモリー
セルマトリクスを具え、メモリーセル列ＢＬはパケット
１に、パケット１はセクタに順次グループ化され、かつ
セクタは全体として上記のマトリクスを形成しており、
そして各パケット内の特定の列ＢＬを選択する第１レベ
ル選択手段ＭＳ、各セクタ内の特定のパケットを選択す
る第２レベル選択手段ＭＳＰ、少なくとも１つの欠陥メ
モリーセルを含む列ＢＬの置換に適した冗長メモリーセ
ル列ＢＬＲ、および上述の置換を実行するスイッチング
手段と認識回路を含む制御回路を具え、かつ上記の冗長
メモリーセル列ＢＬＲの各々がメモリーセル列ＢＬの各
パケットに含まれている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単一マトリクスセクタ
と結合された冗長セル列を具えるメモリーマトリクスを
有する半導体メモリーに関する。

【０００２】

【従来の技術】半導体メモリーの製造において、メモリ
ーマトリクスのセルの数の制約が問題となる欠陥がしば
しば発生する。このタイプの欠陥が高い確率で起こる理
由は、半導体メモリーチップにおいて面積の大部分がメ
モリーセルのマトリクス自信により占有されるという事
実に帰している。

【０００３】数百万のメモリーセル上の限られた数の欠
陥メモリーセルの存在が全チップの廃棄を強制する事態
を回避するために、製造時に、一般に「冗長セル」と呼
ばれるある数のメモリーセルを追加して製造し、集積素
子の試験の間に欠陥と証明されたセルの置換として使用
する技術が知られている。このように、冗長セルによる
欠陥セルの上述の機能的置換を行うように設計され、集
積素子が具える必要性がある回路は全体として「冗長回
路」といわれており、一方、冗長セルと冗長回路を組に
して略して「冗長」と定義している。

【０００４】半導体メモリーがマトリクス構造に組織化
され、ここで単一メモリーセルがマトリクスの行（「ワ
ード線」と呼ばれる）と列（「ビット線」と呼ばれる）
の交点に位置しているので、実際に起こることは、冗長
セルの多数の行と列（それぞれ「冗長行」および「冗長
列」と呼ばれる）による欠陥セルを含む行もしくは列の
置換であり、特別の不揮発性メモリーレジスタ（例え
ば、フューズあるいはプログラマブルではあるが消去不
可メモリーセル）に各欠陥行あるいは欠陥列に対応する
アドレス信号の形態を記憶し、これににより、信号の上
記の組合せが集積素子の入力に再び示される時は、何時
でもこの置換が自動的に実行され、かつ欠陥セルをアク
セスする代わりに、それらに代わる冗長セルをアクセス
するようにする。

【０００５】冗長の第１の具体例は、冗長ビット線の群
を設けることであり、これらの群の各々は、メモリーマ
トリクスの各セクタと結合しており、それ自身、集積素
子のデータ入出力線に関係するメモリーマトリクスの部
分を構成しているメモリーセルの所与の数のビット線か
らなっている。特定のビット線を選択する目的で、上述
のセクタの各々は一般にビット線のパケットに順次分割
され、全体として各セクタの64ビット線が例えば８ビッ
ト線の８パケットに分割される。

【０００６】１つのセクタを構成する64ビット線の中の
所与のビット線の選択は、アドレス信号の２段レベル復
号により実行される。第１レベルであるとして知られて
いる８つの信号の中の１つは、各パケットの８つのビッ
ト線の中の１つを選択するためにトリガされ、一方、第
２レベルであるとして知られている８つの信号の中の１
つをトリガすることは、８つのパケットの中の１つを選
択することになる。上記の第１および第２レベル信号
は、一般にビット線に直列に配置されかつメモリーセル
の読み取り回路にビット線を接続するトランジスタを駆
動する。

【０００７】このタイプの具体例において、１つの冗長
ビット線の選択もまた２段レベルの選択信号により実行
され、ここで第１レベルの信号は１群を構成する冗長ビ
ット線の中の１つの選択を実行し、一方、１つの第２レ
ベル信号は読み取り回路への冗長ビット線の群の接続を
実行する。冗長回路は、冗長ビット線に関係する第１お
よび第２レベル信号のトリガを実行し、かつ同時に、欠
陥メモリーセルを含むマトリクスのビット線を選択する
信号のトリガを禁止する。

【０００８】しかし、既知のアーキテクチャーは、集積
素子のレイアウトの設計にある種の問題を課している。
メモリーセルをプログラムするために、実際には、上述
のマトリクスのビット線の各々のパケットならびに冗長
ビット線がプログラムロード回路に結合されている。こ
のプログラムロード回路はトランジスタを有し、このト
ランジスタは、単一メモリーセルに記憶されるべきデー
タに従って、第１レベル信号により選択されたビット線
をプログラミング電圧に接続する。そのプログラミング
のためにメモリーセルにより必要とされる電流は一般に
かなり高いため、上記のトランジスタの寸法はそれに従
ってかなりのものになる。

【０００９】この事情は、２つのトランジスタ間のピッ
チが例えば８ビット線であるマトリクスビット線のパケ
ットと結合されたトランジスタに対して、特殊な問題を
提起することはない。しかし、冗長ビット線の群は一般
に少数のビット線により構成されているため、対応する
プログラミングトランジスタの設計に利用可能な空間は
制限され、かつその寸法あるいはその設計に不規則性を
導入する必要がある。

【００１０】第２のタイプの具体例が知られており、そ
れはマトリクスビット線のパケットと冗長ビット線の群
の完全な複合構成が、前に述べたようなタイプの単一ロ
ード回路に結合されている。この第２のタイプのアーキ
テクチャーでは、前記の第１のタイプのアーキテクチャ
ーに見いだされた問題は起きない。というのは、２つの
連続するプログラミングトランジスタ間のピッチが多く
のビット線からなるからである。

【００１１】しかしこの場合に、プログラミングトラン
ジスタは、もはや、第１レベル選択トランジスタのみを
通して選択ビット線に接続されるのなはなく、第１レベ
ル選択トランジスタと第２レベル選択トランジスタとの
接続を通して接続される。このことは第２レベル選択ト
ランジスタの両端の電圧の付加的降下のため、プログラ
ムされるべきメモリーセルのドレインにかかるプログラ
ミング電圧の調整を制限する。さらに、第２レベル選択
トランジスタの両端の電圧のこの付加的降下を制限する
ために、第２レベル選択信号がプログラミング電圧より
高い値を有することが必要であり、その結果として復号
回路を複雑化する。

【００１２】最後に、試験動作を速くするためにいくつ
かのビットを同時にプログラムするのが通例であるか
ら、この第２アーキテクチャーにおいて、プログラミン
グトランジスタは複数のビット線を同時に駆動できなけ
ればならない。このことはその寸法が、前に述べたタイ
プのアーキテクチャーのプログラミングトランジスタの
寸法より大きくなければならないことを意味し、したが
ってレイアウトの問題が生起することもあり得る。

【００１３】

【発明が解決しようとする課題】上記のような技術状態
の観点から、本発明の目的は、冗長動作に上述の問題が
入た込まないようなマトリクスアーキテクチャーを持つ
半導体メモリーを製造することにある。

【００１４】

【課題を解決するための手段】本発明によると、マトリ
クスそれ自身の行と列の交点に位置するメモリーセルか
らなるマトリクスを具え、このメモリーセルの１つの列
はパケットにグループ化され、このパケットはセクタに
順次グループ化され、このセクタは全体として上記のマ
トリクス自体を形成しており、そして、各パケット内の
特定の列を選択する第１レベル選択手段、各セクタ内の
特定のパケットを選択する第２レベル選択手段、少なく
とも１つの欠陥メモリーセルを含む列の置換に適した冗
長メモリーセルの列、および上述の置換を実行する制御
回路を具える半導体メモリーで、上記の冗長セル列の各
々がメモリーセル列の各パケットに含まれることを特徴
とする半導体メモリーセルによって前記の目的が達成さ
れる。

【００１５】本発明によれば、もはや、冗長列のセルを
プログラムする特定ロード回路を具える必要がないメモ
リーセルのマトリクスを製造することが可能であること
が明らかになった。それは、冗長列が列のパケットのロ
ード回路に接続されているからである。これはメモリー
マトリクスのレイアウトの観点から本質的な利点を有し
ている。

【００１６】

【実施例】本発明の上述のおよび他の特徴について、添
付図面に非限定的な実例として例示された一実施例に基
づいて以下に詳細に説明する。図１はメモリーセルを示
す図であり、このメモリーセクタは、データ入出力線に
関係するメモリーセルのマトリクスの部分を表し、かつ
列あるいはビット線の所与の数（例えば８）のパケット
１に分割されている。パケット１の各々は、例えば８本
のマトリクスビット線ＢＬと１つの冗長ビット線ＢＬＲ
から順次構成されている。したがって、各セクタが64＋
８のビット線から構成されることになる。

【００１７】各パケット１内で、各ビット線ＢＬと直列
に、ビット線ＢＬを選択するトランジスタＭＳ、例えば
そのソースがビット線ＢＬそれ自身に接続されているｎ
チャネルＭＯＳトランジスタが存在し、冗長ビット線Ｂ
ＬＲは、冗長ビット線ＢＬＲ自身を選択するトランジス
タＭＳＲのソースに順次接続されている。任意の１つの
パケット１のトランジスタＭＳおよびＭＳＲのドレイン
は互いに短絡され、一方、それらのゲートは８つの信号
ＹＮ０−ＹＮ７および信号ＹＮＲにそれぞれ接続され、
その第１の信号はアドレス信号を復号する回路（図示さ
れていない）から到来し、第２の信号は欠陥メモリーセ
ルに対応するアドレス信号を認識する回路６（図２）に
より発生される。８つの信号ＹＮ０−ＹＮ７と信号ＹＮ
Ｒは第１レベルの選択を構成している。

【００１８】いずれの１つのパケット１のトランジスタ
ＭＳおよびＭＳＲの共通ドレインに対しても、図示され
ているパケット１の８つのビット線の中からそのいずれ
かを選択するトランジスタＭＳＰのソースが接続され、
そのドレインは、そのセクタの他の７つのパケット１に
関係する７つの他のトランジスタＭＳＰのドレインと短
絡され、さらにメモリーセルの情報内容を読み取るため
の回路２に接続されている。トランジスタＭＳＰのゲー
トは、図２に示されるように、アドレス信号の別の復号
回路７から到来する８つの信号ＹＭ０−ＹＭ７に接続さ
れている。

【００１９】さらに、各パケット１のトランジスタＭＳ
およびＭＳＲの共通ドレインに対して、プログラミング
のためのロード回路３が接続されている。このロード回
路は、ｐチャネルＭＯＳ型トランジスタＭＰ１で構成さ
れ、そのドレインがトランジスタＭＳおよびＭＳＲの上
述の共通ドレインに接続され、そのソースがプログラミ
ング電圧ＶＰの線に接続され、かつそのゲートがナンド
論理機能を遂行する回路４の出力に接続されている。

【００２０】上記のナンド回路４は、ｐチャネルＭＯＳ
型ロードトランジスタＭ41を含んでおり、そのソースは
電圧ＶＰの線に接続され、そのドレインはトランジスタ
ＭＰ１のゲートに接続され、そのゲートはアース電位に
接続されている。トランジスタＭ41のドレインに対し
て、トランジスタＭ42のドレインが接続され、そしてト
ランジスタＭ42のソースに対して、トランジスタＭ43の
ドレインが接続され、トランジスタＭ43のソースはアー
ス電位に接続されている。トランジスタＭ42のゲートに
対して、８つの信号ＹＭ０−ＹＭ７の１つが接続され、
一方、トランジスタＭ43のゲートに対して、選択された
メモリーセルでプログラムされるべきデータを表す信号
ＤＩＮが接続されている。

【００２１】図２は、８つの信号ＹＭ０−ＹＭ７と信号
ＹＮＲを発生する制御回路５，６，７を示す。それは、
２つの入力線群を有するマルチプレクサ５を具え、その
入力線は、アドレス信号ＡＤＤのサブシステムＡ０−Ａ
２と回路６の出力Ｎ０−Ｎ２とにそれぞれ接続され、修
復されたアドレスを認識する。上記の認識回路６（それ
自体は既知である）は、入力としてアドレス信号ＡＤＤ
を順次受信し、マルチプレクサ５の制御入力ＣＴＬに接
続されている冗長動作を可能にする出力信号ＥＮＲおよ
び出力信号ＹＮＲを出力する。マルチプレクサ５は、最
後に、復号回路７（これもそれ自体は既知である）のパ
ケット１の選択のための多数の入力を構成する３つの出
力線Ｃ０−Ｃ２を具え、復号回路７の８つの出力は第２
レベル選択信号ＹＭ０−ＹＭ７を構成している。

【００２２】非欠陥メモリーセルに記憶されたデータを
読み取るために、アドレス信号ＡＤＤが修復されたアド
レスを認識する回路６の入力の両端間に現れる。認識回
路は、現在のアドレスが、メモリー試験ステップの間に
以前に記憶された欠陥セルのアドレスには対応せず、信
号ＥＮＲをトリガしないことを認識する。その結果、マ
ルチプレクサ５は、アドレス信号ＡＤＤのサブシステム
Ａ０−Ａ２をその出力Ｃ０−Ｃ２に与え、その信号Ａ０
−Ａ２は、ビット線ＢＬのパケット１の１つを選択する
８つの信号ＹＭ０−ＹＭ７の１つをトリガする目的で回
路７により復号される。同時に、選択されたパケット１
の中のビット線ＢＬを選択するために信号ＹＮ０−ＹＮ
７の１つがトリガされる。このようにして、選択された
メモリーセルのドレインに読み取り回路２が接続され、
かつその結果としてデータの読み取りが実行される。

【００２３】非欠陥メモリーセルをプログラムすべき場
合も同じようにする。しかし、この場合、記憶すべきデ
ータを構成する信号ＤＩＮの結果として、選択されたビ
ット線ＢＬはプログラミング電圧ＶＰに接続される。事
実、もし信号ＤＩＮが活性なら、トランジスタＭ43はオ
ンである。例えば信号ＹＭ０により選択されたパケット
１に関係するロード回路３は活性のナンド回路４の入力
ＤＩＮおよびＹＭ０の双方を有し、上記のナンド回路４
の出力はアース電位になり、かつそのゲートが上記のナ
ンド回路４の出力に接続されているプログラミングトラ
ンジスタＭＰ１はオンになる。このことは選択されたビ
ット線ＢＬがプログラミング電圧ＶＰになることを意味
する。

【００２４】しかし、他方で、もし欠陥メモリーセルへ
のアクセスがその内容の読み取りあるいはそのプログラ
ミングのいずれかで試みられるなら、回路６はアドレス
信号ＡＤＤの組合せが欠陥セルのアドレスに対応するこ
とを認識する。回路６は、次に信号ＥＮＲをトリガし、
信号ＥＮＲはマルチプレクサ５の出力を信号Ｎ０−Ｎ２
に切り替える。この信号Ｎ０−Ｎ２は、回路６それ自身
に由来し、かつ欠陥マトリクスセルを含むビット線ＢＬ
を置換した冗長ビット線ＢＬＲの選択に有用なアドレス
を符号化形式で伝える。

【００２５】復号回路７の部分での信号Ｎ０−Ｎ２の復
号は、欠陥ビット線ＢＬを置換した冗長ビット線ＢＬＲ
を含むパケット１の選択に適した８つの信号ＹＭ０−Ｙ
Ｍ７の１つをトリガすることを保証する。同時に、回路
６は信号ＹＮＲをトリガし、一方、全ての信号ＹＮ０−
ＹＮ７は非活性化され、従って対応する信号ＹＭ０−Ｙ
Ｍ７により選択されたパケット１内で冗長ビット線ＢＬ
Ｒが選択される。

【００２６】欠陥セルに対応するアドレスの場合に、ア
ドレス信号ＡＤＤのサブシステムＡ０−Ａ２の組合せに
リンクされない信号ＹＭ０−ＹＭ７の発生に使用される
特殊なタイプの復号により、欠陥セルを含むビット線Ｂ
Ｌを同じセクタの８つのビット線ＢＬＲのいずれかで置
換することができる。この場合、欠陥ビット線ＢＬが属
するパケット１のビット線は置換の対象にならない。事
実、もし信号ＹＭ０−ＹＭ７の発生に従来の複号回路が
使用され、信号ＹＭ０−ＹＭ７が信号Ａ０−Ａ２から出
発して常時発生されるなら、欠陥ビット線ＢＬは、ビッ
ト線ＢＬと同じパケット１に属する冗長ビット線ＢＬＲ
によってのみ置換されることになる。このことは、パケ
ット１に２つ以上の欠陥ビット線ＢＬが存在する場合に
は、他のパケット１には他の冗長ビット線ＢＬＲがなお
存在するにも拘わらず、常に全てのメモリーを廃棄しな
ければならないという望ましくない結果を生じる。

【００２７】前述のアーキテクチャーにより、冗長ビッ
ト線ＢＬＲの選択のために、マトリクスのビット線ＢＬ
の選択に通常必要な信号ＹＮ０−ＹＮ７およびＹＭ０−
ＹＭ７の全体に対して、ただ１つの付加信号ＹＮＲのみ
が必要であるに過ぎないということは注目されるべきこ
とである。ちなみに、以前の冗長動作の具体例では、冗
長ビット線ＢＬＲと同じ数の個別の選択信号が必要であ
った。

【図面の簡単な説明】

【図１】図１は、本発明による半導体メモリーのメモリ
ーマトリクスのセクタを示す図である。

【図２】図２は、メモリーマトリクスの上記のセクタに
属するビット線のパケットの選択手段を構成する回路の
ブロック図である。

【符号の説明】

１ パケット ２ 読み取り回路 ３ ロード回路 ４ ＮＡＮＤ回路 ５ マルチプレクサ回路あるいはスイッチング手段 ６ 認識回路 ７ 復号回路 Ａ０−Ａ２ サブシステム ＡＤＤ アドレス信号 ＢＬ ビット線あるいはメモリーセル列 ＢＬＲ 冗長ビット線あるいは冗長メモリーセル列 Ｃ０−Ｃ２ 出力線あるいはパケットアドレス信号 ＣＴＬ 制御入力 ＤＩＮ 信号 ＥＮＲ 出力信号 Ｍ41 ロードトランジスタ Ｍ42、Ｍ43、ＭＰ１ トランジスタ ＭＳ トランジスタあるいは第１レベル選択手段 ＭＳＰ トランジスタあるいは第２レベル選択手段 ＭＳＲ トランジスタあるいは選択手段 Ｎ０−Ｎ２ 出力 ＹＭ０−ＹＭ７ 第２レベル選択信号 ＹＮ０−ＹＮ７ 第１レベル選択信号 ＹＮＲ 信号 ＶＰ プログラミング電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイギ パスクッチ イタリア国 イ−20099 ミラノ セスト エッセ ジオヴァンニ ヴィア フェラ ーラ 26

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリーセルが行と列（ＢＬ）の交点に
   位置したメモリーセルのマトリクスを具え、メモリーセ
   ルの列（ＢＬ）はパケット（１）にグループ化され、こ
   のパケット（１）はセクタに順次グループ化され、セク
   タは全体として該マトリクスを形成しており、かつ各パ
   ケット（１）内の特定の列（ＢＬ）を選択するための第
   １レベル選択手段（ＭＳ）と、各セクタ内の特定のパケ
   ット（１）を選択するための第２レベル選択手段（ＭＳ
   Ｐ）と、少なくとも１つの欠陥メモリーセルを含む列
   （ＢＬ）を置換するのに適した冗長メモリーセルの列
   （ＢＬＲ）とを具え、該冗長セル列（ＢＬＲ）の各々は
   メモリーセル列（ＢＬ）の各パケット（１）に含まれ、
   かつ該冗長セル列（ＢＬＲ）の各々は該冗長セル列（Ｂ
   ＬＲ）が属するパケット（１）のメモリーセル列（Ｂ
   Ｌ）に代わって該冗長セル列（ＢＬＲ）の１つを選択す
   るための選択手段（ＭＳＲ）を具えており、さらに該第
   ２レベル選択手段（ＭＳＰ）を駆動するための第２レベ
   ル選択信号（ＹＭ０−ＹＭ７）を発生するパケットアド
   レス信号（Ｃ０−Ｃ２）を供給する復号回路（７）、お
   よび、冗長セル列（ＢＬＲ）により欠陥メモリーセル列
   （ＢＬ）の置換を実行する制御回路（５，６）を具える
   半導体メモリーにおいて、 該制御回路（５，６）が、各欠陥メモリーセル列（Ｂ
   Ｌ）と各置換冗長セル列（ＢＬＲ）のアドレスを記憶
   し、かつメモリーに外部から供給されるアドレス信号
   （ＡＤＤ）と欠陥メモリーセル列（ＢＬ）のアドレスと
   を比較するための認識回路（６）を具備し、さらに該制
   御回路（５，６）が、外部から供給されるアドレス信号
   （ＡＤＤ）が欠陥メモリーセル列（ＢＬ）に対応しない
   かあるいは対応するかを認識回路（６）が認識し、それ
   ぞれの場合に応じて、外部から供給されるアドレス信号
   （ＡＤＤ）のサブシステム（Ａ０−Ａ２）によるか、あ
   るいは１つの冗長セル列（ＢＬＲ）のアドレスのサブシ
   ステムを表す認識回路（６）により供給される信号（Ｎ
   ０−Ｎ２）によるか、いずれかにより表されたパケット
   アドレス信号（Ｃ０−Ｃ２）を該復号回路（７）に供給
   するように認識回路（６）により制御されるスイッチン
   グ手段（５）を具備することを特徴とする半導体メモリ
   ー。
2. 【請求項２】 前記スイッチング手段（５）が、外部か
   ら供給されるアドレス信号（ＡＤＤ）の前記サブシステ
   ム（Ａ０−Ａ２）を供給する第１入力チャネルと、１つ
   の冗長セル列（ＢＬＲ）のアドレスの前記サブシステム
   （Ｎ０−Ｎ２）を供給する第２入力チャネルと、前記パ
   ケットアドレス信号（Ｃ０−Ｃ２）を復号回路（７）に
   供給する出力チャネルと、認識回路（６）により供給さ
   れる制御信号（ＥＮＲ）を供給する制御入力（ＣＴＬ）
   とを具備するマルチプレクサにより構成されることを特
   徴とする請求項１に記載の半導体メモリー。
3. 【請求項３】 前記第１レベル選択手段（ＭＳ）および
   第２レベル選択手段（ＭＳＰ）がトランジスタにより実
   現されることを特徴とする請求項１に記載の半導体メモ
   リー。
4. 【請求項４】 各セクタの各パケット（１）が、メモリ
   ーセルをプログラムするためのロード回路（３）と結合
   されていることを特徴とする請求項１に記載の半導体メ
   モリー。
5. 【請求項５】 同じセクタの前記パケット（１）の各々
   が前記冗長列（ＢＬＲ）の１つを含むことを特徴とする
   請求項１から４のいずれか１項に記載の半導体メモリ
   ー。