JPH1097800A - 電気的消去可能かつプログラム可能な不揮発性記憶装置 - Google Patents
電気的消去可能かつプログラム可能な不揮発性記憶装置Info
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- JPH1097800A JPH1097800A JP11943497A JP11943497A JPH1097800A JP H1097800 A JPH1097800 A JP H1097800A JP 11943497 A JP11943497 A JP 11943497A JP 11943497 A JP11943497 A JP 11943497A JP H1097800 A JPH1097800 A JP H1097800A
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Abstract
(57)【要約】 （修正有）
【課題】 検査可能な冗長回路を有する電気的消去可能
かつプログラム可能な不揮発性記憶装置を提供する。 【解決手段】 選択可能な欠陥アドレス記憶手段を備え
た冗長制御回路は、第１検査モードで選択されたメモリ
セルを各出力端子Ｏｉに接続する第１直接メモリアクセ
ス検査手段とともに、欠陥アドレス記憶手段の記憶素子
ＡＢ０〜ＡＢ７，ＧＢを第２レベルのビット別Ｂ１〜Ｂ
６４の各々に直接結合するよう第２検査モードで起動す
る第２直接メモリアクセス検査手段２４を具え、記憶素
子ＡＢ０〜ＡＢ７，ＧＢを出力端子Ｏｉに直接できるよ
うにする。
かつプログラム可能な不揮発性記憶装置を提供する。 【解決手段】 選択可能な欠陥アドレス記憶手段を備え
た冗長制御回路は、第１検査モードで選択されたメモリ
セルを各出力端子Ｏｉに接続する第１直接メモリアクセ
ス検査手段とともに、欠陥アドレス記憶手段の記憶素子
ＡＢ０〜ＡＢ７，ＧＢを第２レベルのビット別Ｂ１〜Ｂ
６４の各々に直接結合するよう第２検査モードで起動す
る第２直接メモリアクセス検査手段２４を具え、記憶素
子ＡＢ０〜ＡＢ７，ＧＢを出力端子Ｏｉに直接できるよ
うにする。
Description
【０００１】
【発明の属する技術分野】本発明は、検査可能な冗長回
路を有する電気的消去可能かつプログラム可能な不揮発
性記憶装置、特にフラッシュＥＥＰＲＯＭに関するもの
である。
路を有する電気的消去可能かつプログラム可能な不揮発
性記憶装置、特にフラッシュＥＥＰＲＯＭに関するもの
である。
【０００２】
【従来の技術】半導体メモリでは、冗長とは、欠陥のあ
る記憶素子を「修復する」ために記憶具えに設けた回路
及び追加の記憶素子の複合をいう。冗長により、最大で
も制限された数の欠陥によって悪影響が及ぼされる記憶
装置を回復させることができる。
る記憶素子を「修復する」ために記憶具えに設けた回路
及び追加の記憶素子の複合をいう。冗長により、最大で
も制限された数の欠陥によって悪影響が及ぼされる記憶
装置を回復させることができる。
【０００３】冗長記憶素子は、メモリマトリックスのメ
モリセルと同一のメモリセルによって形成され、行（冗
長行）又は列（冗長列）に配置されている。冗長回路
は、メモリマトリックスの欠陥のある行又は列、すなわ
ち少なくとも一つの欠陥のあるメモリセルが検出される
行又は列を置換するために、所定の冗長行又は冗長列を
選択するように制御する。このために、冗長回路は、欠
陥のある行又は列のアドレスを記憶する不揮発性記憶レ
ジスタを具え、その結果、欠陥のある行又は列が（読出
し又はプログラミング中に）アクセスされると、これら
は選択されず、対応する冗長行又は冗長列が代わりに選
択される。
モリセルと同一のメモリセルによって形成され、行（冗
長行）又は列（冗長列）に配置されている。冗長回路
は、メモリマトリックスの欠陥のある行又は列、すなわ
ち少なくとも一つの欠陥のあるメモリセルが検出される
行又は列を置換するために、所定の冗長行又は冗長列を
選択するように制御する。このために、冗長回路は、欠
陥のある行又は列のアドレスを記憶する不揮発性記憶レ
ジスタを具え、その結果、欠陥のある行又は列が（読出
し又はプログラミング中に）アクセスされると、これら
は選択されず、対応する冗長行又は冗長列が代わりに選
択される。
【０００４】
【発明が解決しようとする課題】記憶装置に冗長を設け
ると、明らかにチップエリアに関するコストを有するよ
うになる。設けるべき冗長記憶素子（冗長行又は列）の
数は、生産プロセスの欠陥の程度及び冗長を設けたため
に回復することができる欠陥のある記憶装置のチップの
数を考慮して、全体に亘る歩留りに基づいて評価する必
要がある。
ると、明らかにチップエリアに関するコストを有するよ
うになる。設けるべき冗長記憶素子（冗長行又は列）の
数は、生産プロセスの欠陥の程度及び冗長を設けたため
に回復することができる欠陥のある記憶装置のチップの
数を考慮して、全体に亘る歩留りに基づいて評価する必
要がある。
【０００５】欠陥のある行又は列の冗長行又は列への実
際的な置換は、記憶装置の工場内の検査中に実行され、
通常エンドユーザに対して明らかである。
際的な置換は、記憶装置の工場内の検査中に実行され、
通常エンドユーザに対して明らかである。
【０００６】冗長回路を検査できることは有効である。
このためには、冗長回路の完全な機能を確認する、例え
ば、欠陥のあるアドレスを記憶する必要がある不揮発性
記憶レジスタがエラーのないことを確かめる必要があ
る。冗長回路を検査するには、製造プロセスの欠陥の程
度についての統計情報を推論する必要もあり、その結
果、冗長記憶素子の数を調整して、最大の製造歩留りを
達成することができる。
このためには、冗長回路の完全な機能を確認する、例え
ば、欠陥のあるアドレスを記憶する必要がある不揮発性
記憶レジスタがエラーのないことを確かめる必要があ
る。冗長回路を検査するには、製造プロセスの欠陥の程
度についての統計情報を推論する必要もあり、その結
果、冗長記憶素子の数を調整して、最大の製造歩留りを
達成することができる。
【０００７】従来技術の観点から、本発明の目的は、検
査可能な冗長回路を有する電気的消去可能かつプログラ
ム可能な不揮発性記憶装置を提供することである。
査可能な冗長回路を有する電気的消去可能かつプログラ
ム可能な不揮発性記憶装置を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、このよ
うな目的を、電気的消去可能かつプログラム可能な不揮
発性記憶装置であって、行及び第１レベルの列に配置し
たメモリセルのアレイを有する少なくとも一つの記憶区
分を具え、前記第１レベルの列を、各々を各第２レベル
の列に結合した前記第１レベルの列のグループとともに
グループ分けし、各第２レベルの列に対するグループの
各々に対して一つの第１レベルの列を選択的に結合する
第１レベル選択手段と、前記第２レベルの列のうちの一
つを選択する第２レベル選択手段と、第１検査モードで
前記アレイの選択されたメモリセルを前記電気的消去可
能かつプログラム可能な不揮発性記憶装置の各出力端子
に直接結合するよう作動する第１直接メモリアクセス検
査手段と、前記メモリセルの欠陥のある列を置換する冗
長メモリセルの冗長列と、前記欠陥のある列のアドレス
を記憶するとともに前記欠陥のある列がアドレス指定さ
れると冗長列の各々を選択する欠陥アドレス記憶手段を
有する冗長制御回路とを更に具える電気的消去可能かつ
プログラム可能な不揮発性記憶装置において、前記冗長
制御回路は、前記第１直接メモリアクセス検査手段とと
もに前記欠陥アドレス記憶手段の記憶素子を前記アレイ
の第２レベルの列の各々に直接結合するよう第２検査モ
ードで起動しうる第２直接メモリアクセス検査手段を具
え、これにより、前記欠陥アドレス記憶手段の記憶素子
を、前記電気的消去可能かつプログラム可能な不揮発性
記憶装置の出力端子に直接できるようにしたことを特徴
とする電気的消去可能かつプログラム可能な不揮発性記
憶装置によって達成することができる。
うな目的を、電気的消去可能かつプログラム可能な不揮
発性記憶装置であって、行及び第１レベルの列に配置し
たメモリセルのアレイを有する少なくとも一つの記憶区
分を具え、前記第１レベルの列を、各々を各第２レベル
の列に結合した前記第１レベルの列のグループとともに
グループ分けし、各第２レベルの列に対するグループの
各々に対して一つの第１レベルの列を選択的に結合する
第１レベル選択手段と、前記第２レベルの列のうちの一
つを選択する第２レベル選択手段と、第１検査モードで
前記アレイの選択されたメモリセルを前記電気的消去可
能かつプログラム可能な不揮発性記憶装置の各出力端子
に直接結合するよう作動する第１直接メモリアクセス検
査手段と、前記メモリセルの欠陥のある列を置換する冗
長メモリセルの冗長列と、前記欠陥のある列のアドレス
を記憶するとともに前記欠陥のある列がアドレス指定さ
れると冗長列の各々を選択する欠陥アドレス記憶手段を
有する冗長制御回路とを更に具える電気的消去可能かつ
プログラム可能な不揮発性記憶装置において、前記冗長
制御回路は、前記第１直接メモリアクセス検査手段とと
もに前記欠陥アドレス記憶手段の記憶素子を前記アレイ
の第２レベルの列の各々に直接結合するよう第２検査モ
ードで起動しうる第２直接メモリアクセス検査手段を具
え、これにより、前記欠陥アドレス記憶手段の記憶素子
を、前記電気的消去可能かつプログラム可能な不揮発性
記憶装置の出力端子に直接できるようにしたことを特徴
とする電気的消去可能かつプログラム可能な不揮発性記
憶装置によって達成することができる。
【０００９】本発明によれば、記憶素子を検査すること
ができ、欠陥のあるビットラインの欠陥のあるアドレス
を、メモリアレイのメモリセルを検査するために通常記
憶装置に設けた同一の直接メモリアクセス回路を用いる
ことによって記憶すべきである。これにより、チップ区
域が大きくならないのでコンパクトなレイアウトを有す
るようになる。
ができ、欠陥のあるビットラインの欠陥のあるアドレス
を、メモリアレイのメモリセルを検査するために通常記
憶装置に設けた同一の直接メモリアクセス回路を用いる
ことによって記憶すべきである。これにより、チップ区
域が大きくならないのでコンパクトなレイアウトを有す
るようになる。
【００１０】
【発明の実施の形態】図１を参照すると、複数の独立し
て消去可能な記憶区分Ｓ１〜Ｓ８を具える区分分けされ
たフラッシュＥＥＰＲＯＭを示す。記憶区分Ｓ１〜Ｓ８
は同一サイズを有することができるが、それらは互いに
相違するサイズを有することもできる。例えばフラッシ
ュＥＥＰＲＯＭを８本の出力データラインを有する４メ
ガビットデバイス（すなわち、５１２キロバイトメモ
リ）とし、記憶区分Ｓ１〜Ｓ８が同一のサイズを有する
と仮定すると、各記憶区分は５１２キロビットのサイズ
を有する。
て消去可能な記憶区分Ｓ１〜Ｓ８を具える区分分けされ
たフラッシュＥＥＰＲＯＭを示す。記憶区分Ｓ１〜Ｓ８
は同一サイズを有することができるが、それらは互いに
相違するサイズを有することもできる。例えばフラッシ
ュＥＥＰＲＯＭを８本の出力データラインを有する４メ
ガビットデバイス（すなわち、５１２キロバイトメモ
リ）とし、記憶区分Ｓ１〜Ｓ８が同一のサイズを有する
と仮定すると、各記憶区分は５１２キロビットのサイズ
を有する。
【００１１】記憶区分Ｓ１〜Ｓ８を二つの部分、すなわ
ち左側部分Ｓ１Ｌ〜Ｓ８Ｌ及び右側部分Ｓ１Ｒ〜Ｓ８Ｒ
に分割する。後に詳細に説明するように、各記憶区分の
各部分は、行（ワードライン）ＷＬ０〜ＷＬ２５５及び
列（ビットライン）の交差に配置した２５６キロビット
のメモリセルを含む。各記憶区分の各部分を、利用でき
る２５６ワードラインのうちの１ワードラインを選択す
るために行デコーダＲＤに結合する。
ち左側部分Ｓ１Ｌ〜Ｓ８Ｌ及び右側部分Ｓ１Ｒ〜Ｓ８Ｒ
に分割する。後に詳細に説明するように、各記憶区分の
各部分は、行（ワードライン）ＷＬ０〜ＷＬ２５５及び
列（ビットライン）の交差に配置した２５６キロビット
のメモリセルを含む。各記憶区分の各部分を、利用でき
る２５６ワードラインのうちの１ワードラインを選択す
るために行デコーダＲＤに結合する。
【００１２】各記憶区分Ｓ１〜Ｓ８を同一サイズ（６４
キロビット）の８個の部分Ｄ１〜Ｄ８に分割し、各部分
は、記憶装置の各出力データラインに対して保持される
記憶スペースに対応する。各記憶区分の左側部分Ｓ１Ｌ
〜Ｓ８Ｌは、第１の４個の部分Ｄ１〜Ｄ４を含み、それ
らは、例えば８本の出力データラインの四つの非重要ビ
ット０１〜０４に対応する。記憶区分の右側部分Ｓ１Ｒ
〜Ｓ８Ｒは、残りの４個の部分Ｄ５〜Ｄ８を含み、それ
らは８本の出力データラインの四つの最重要ビット０５
〜０８に対応する。
キロビット）の８個の部分Ｄ１〜Ｄ８に分割し、各部分
は、記憶装置の各出力データラインに対して保持される
記憶スペースに対応する。各記憶区分の左側部分Ｓ１Ｌ
〜Ｓ８Ｌは、第１の４個の部分Ｄ１〜Ｄ４を含み、それ
らは、例えば８本の出力データラインの四つの非重要ビ
ット０１〜０４に対応する。記憶区分の右側部分Ｓ１Ｒ
〜Ｓ８Ｒは、残りの４個の部分Ｄ５〜Ｄ８を含み、それ
らは８本の出力データラインの四つの最重要ビット０５
〜０８に対応する。
【００１３】所定の記憶区分Ｓｋ（ｋ＝１．．．８）の
部分Ｄｉ（ｉ＝１．．．８）の構造を詳細に示す図２か
らわかるように、各部分Ｄｉは２５６ビットラインＢＬ
０〜ＢＬ２５５を含む。メモリセルＭＣをフローティン
グゲートＭＯＳトランジスタによって示し、その各々
は、各ワードライン（２５６ワードラインＷＬ０〜ＷＬ
２５５のうちの一つ）に接続した制御ゲート電極と、各
ビットライン（２５６ビットラインＢＬ０〜ＢＬ２５５
のうちの一つ）に接続したドレイン電極と、同一の記憶
区分Ｓｋの他の全てのメモリセルＭＣのソース電極と共
通して（グランドとと消去ソース電源１との間で切り替
えることができる）切替可能なソースラインＳＬｋに接
続したソース電極とを有する。各部分Ｄｉの内側で、ビ
ットラインＢＬ０〜ＢＬ２５５を四つのグループにおい
て互いにグループ分けし、各グループを各第２レベルの
ビットラインＢ１〜Ｂ６４に結合する。各第１レベル選
択信号ＹＯ０ｋ〜ＹＯ３ｋによって駆動される第１レベ
ル選択トランジスタ２により、各グループの内側の１ビ
ットラインＢＬ０〜ＢＬ２５５の選択を行うことがで
き、その結果、選択されたビットラインＢＬ０〜ＢＬ２
５５を各第２レベルのビットラインＢ１〜Ｂ６４に電気
的に接続することができる。図１からわかるように、所
定の記憶区分Ｓｋの所定の区分Ｄｉの第２レベルのビッ
トラインＢ１〜Ｂ６４は、他の記憶区分の部分Ｄｉと共
通である。８個の列デコーダＣＤｉ（ｉ＝１．．．８）
のアレイ（所定の列デコーダＣＤｉを、８個全ての記憶
区分Ｓ１〜Ｓ８の部分Ｄｉに関連させる。）により、６
４の第２レベルのビットラインＢ１〜Ｂ６４のうちの一
つを選択することができ、６４の第２レベルのビットラ
インＢ１〜Ｂ６４を単一ラインＬｉ（ｉ＝１．．．８）
に多重化する。図２に示すように、第２レベルのビット
ラインＢ１〜Ｂ６４を八つのグループにグループ分けす
る。各列デコーダＣＤｉは、（全ての記憶区分に共通
の）第２レベルの選択信号ＹＮ０〜ＹＮ７によって駆動
されるとともに八つの各グループ内で第２レベルのビッ
トラインＢ１〜Ｂ６４のうちの一つを選択することがで
きる８個の第２レベルの選択トランジスタ３の八つのグ
ループと、（全ての記憶区分に共通の）第３レベルの選
択信号ＹＭ０〜ＹＭ７によって駆動されるとともに八つ
の第２レベルのビットラインＢ１〜Ｂ６４の８グループ
のうちの一つを選択することができる８個の第３レベル
の選択トランジスタ４とを具える。
部分Ｄｉ（ｉ＝１．．．８）の構造を詳細に示す図２か
らわかるように、各部分Ｄｉは２５６ビットラインＢＬ
０〜ＢＬ２５５を含む。メモリセルＭＣをフローティン
グゲートＭＯＳトランジスタによって示し、その各々
は、各ワードライン（２５６ワードラインＷＬ０〜ＷＬ
２５５のうちの一つ）に接続した制御ゲート電極と、各
ビットライン（２５６ビットラインＢＬ０〜ＢＬ２５５
のうちの一つ）に接続したドレイン電極と、同一の記憶
区分Ｓｋの他の全てのメモリセルＭＣのソース電極と共
通して（グランドとと消去ソース電源１との間で切り替
えることができる）切替可能なソースラインＳＬｋに接
続したソース電極とを有する。各部分Ｄｉの内側で、ビ
ットラインＢＬ０〜ＢＬ２５５を四つのグループにおい
て互いにグループ分けし、各グループを各第２レベルの
ビットラインＢ１〜Ｂ６４に結合する。各第１レベル選
択信号ＹＯ０ｋ〜ＹＯ３ｋによって駆動される第１レベ
ル選択トランジスタ２により、各グループの内側の１ビ
ットラインＢＬ０〜ＢＬ２５５の選択を行うことがで
き、その結果、選択されたビットラインＢＬ０〜ＢＬ２
５５を各第２レベルのビットラインＢ１〜Ｂ６４に電気
的に接続することができる。図１からわかるように、所
定の記憶区分Ｓｋの所定の区分Ｄｉの第２レベルのビッ
トラインＢ１〜Ｂ６４は、他の記憶区分の部分Ｄｉと共
通である。８個の列デコーダＣＤｉ（ｉ＝１．．．８）
のアレイ（所定の列デコーダＣＤｉを、８個全ての記憶
区分Ｓ１〜Ｓ８の部分Ｄｉに関連させる。）により、６
４の第２レベルのビットラインＢ１〜Ｂ６４のうちの一
つを選択することができ、６４の第２レベルのビットラ
インＢ１〜Ｂ６４を単一ラインＬｉ（ｉ＝１．．．８）
に多重化する。図２に示すように、第２レベルのビット
ラインＢ１〜Ｂ６４を八つのグループにグループ分けす
る。各列デコーダＣＤｉは、（全ての記憶区分に共通
の）第２レベルの選択信号ＹＮ０〜ＹＮ７によって駆動
されるとともに八つの各グループ内で第２レベルのビッ
トラインＢ１〜Ｂ６４のうちの一つを選択することがで
きる８個の第２レベルの選択トランジスタ３の八つのグ
ループと、（全ての記憶区分に共通の）第３レベルの選
択信号ＹＭ０〜ＹＭ７によって駆動されるとともに八つ
の第２レベルのビットラインＢ１〜Ｂ６４の８グループ
のうちの一つを選択することができる８個の第３レベル
の選択トランジスタ４とを具える。
【００１４】各列デコーダＣｉは各センス増幅器ＳＡｉ
（ｉ＝１．．．８）に信号を供給し、その後各センス増
幅器ＳＡｉは各出力バッファＯＢｉ（ｉ＝１．．．８）
に信号を供給し、その出力バッファは各出力データライ
ンＯｉ（ｉ＝０．．．８）を駆動させる。
（ｉ＝１．．．８）に信号を供給し、その後各センス増
幅器ＳＡｉは各出力バッファＯＢｉ（ｉ＝１．．．８）
に信号を供給し、その出力バッファは各出力データライ
ンＯｉ（ｉ＝０．．．８）を駆動させる。
【００１５】第１、第２及び第３レベルの選択信号ＹＯ
０ｋ〜ＹＯ３ｋ（ｋ＝１．．．８）、ＹＮ０〜ＹＮ７及
びＹＭ０〜ＹＭ７を、アドレス信号バスＡＤＤから信号
供給される復号化回路９によって発生させる。第１、第
２及び第３の選択信号の発生を後に詳細に説明する。
０ｋ〜ＹＯ３ｋ（ｋ＝１．．．８）、ＹＮ０〜ＹＮ７及
びＹＭ０〜ＹＭ７を、アドレス信号バスＡＤＤから信号
供給される復号化回路９によって発生させる。第１、第
２及び第３の選択信号の発生を後に詳細に説明する。
【００１６】記憶装置が読出し又はプログラムモードで
アクセスされると、現在アドレスされた記憶区分の八つ
の部分Ｄ１〜Ｄ８の一つに対して１ビットラインとす
る、８ビットラインが同時に選択される。
アクセスされると、現在アドレスされた記憶区分の八つ
の部分Ｄ１〜Ｄ８の一つに対して１ビットラインとす
る、８ビットラインが同時に選択される。
【００１７】図２に図示したように、メモリセルＭＣと
同一の冗長メモリセルＲＭＣの４列（冗長ビットライン
ＲＢＬ０〜ＲＢＬ３）を、各記憶区分Ｓｋの各部分Ｄｉ
に関連させる。四つの第１レベルの冗長選択信号ＹＯ０
ｋ〜ＹＯ３ｋによって駆動される四つの第１レベルの冗
長選択トランジスタ２Ｒにより、四つの冗長ビットライ
ンＲＢＬ０〜ＲＢＬ３のうちの一つを選択することがで
き、選択した冗長ビットラインを第２レベルの冗長ビッ
トラインＲＢｉ（ｉ＝０．．．８）に電気的に接続す
る。所定の記憶区分の所定の区分Ｄｉの第２レベルの冗
長ビットラインＲＢｉは、他の記憶区分の全ての部分Ｄ
ｉと共通である。列デコーダＣＤｉにおいて、（全ての
記憶区分に共通の）第２レベルの冗長選択信号ＹＲによ
って駆動される第２レベルの冗長選択トランジスタ４Ｒ
により、第２レベルの冗長ビットラインＲＢｉを部分Ｄ
ｉに関連するセンス増幅器ＳＡｉに電気的に接続する。
また、冗長メモリセルＲＭＣは記憶区分Ｓｋの共通ソー
スラインＳＬｋに接続したソース電極を有しなく、それ
を独立して電気的に消去することができる。
同一の冗長メモリセルＲＭＣの４列（冗長ビットライン
ＲＢＬ０〜ＲＢＬ３）を、各記憶区分Ｓｋの各部分Ｄｉ
に関連させる。四つの第１レベルの冗長選択信号ＹＯ０
ｋ〜ＹＯ３ｋによって駆動される四つの第１レベルの冗
長選択トランジスタ２Ｒにより、四つの冗長ビットライ
ンＲＢＬ０〜ＲＢＬ３のうちの一つを選択することがで
き、選択した冗長ビットラインを第２レベルの冗長ビッ
トラインＲＢｉ（ｉ＝０．．．８）に電気的に接続す
る。所定の記憶区分の所定の区分Ｄｉの第２レベルの冗
長ビットラインＲＢｉは、他の記憶区分の全ての部分Ｄ
ｉと共通である。列デコーダＣＤｉにおいて、（全ての
記憶区分に共通の）第２レベルの冗長選択信号ＹＲによ
って駆動される第２レベルの冗長選択トランジスタ４Ｒ
により、第２レベルの冗長ビットラインＲＢｉを部分Ｄ
ｉに関連するセンス増幅器ＳＡｉに電気的に接続する。
また、冗長メモリセルＲＭＣは記憶区分Ｓｋの共通ソー
スラインＳＬｋに接続したソース電極を有しなく、それ
を独立して電気的に消去することができる。
【００１８】図３は、上記ビットライン及び第２レベル
のビットラインの物理的な構造を線図的に示す。ビット
ラインＢＬ０〜ＢＬ２５５及び冗長ビットラインＲＢＬ
０〜ＲＢＬ３は各部分Ｄｉに対して特定の位置にあり
（すなわち、所定の区分の所定の部分Ｄｉのビットライ
ン及び冗長ビットラインは、他の記憶区分の部分Ｄｉの
ビットライン及び冗長ビットラインから物理的に個別で
ある。）、例えば、第１レベルの相互接続層のストリッ
プによって形成される（例えば、２重金属層製造プロセ
スにおいて、これらを第１レベルの金属層のストリップ
によって形成する。）。代わりに、所定の記憶区分の所
定の部分Ｄｉの第２レベルのビットラインＢ１〜Ｂ６４
及び第２レベルの冗長ビットラインＲＢｉは、他の記憶
区分の全ての部分Ｄｉに対して共通であり、例えば、第
２レベルの相互接続層のストリップによって形成されて
いる（２重金属層プロセスにおいて、これらは第２レベ
ルの金属層のストリップによって形成されている。）。
のビットラインの物理的な構造を線図的に示す。ビット
ラインＢＬ０〜ＢＬ２５５及び冗長ビットラインＲＢＬ
０〜ＲＢＬ３は各部分Ｄｉに対して特定の位置にあり
（すなわち、所定の区分の所定の部分Ｄｉのビットライ
ン及び冗長ビットラインは、他の記憶区分の部分Ｄｉの
ビットライン及び冗長ビットラインから物理的に個別で
ある。）、例えば、第１レベルの相互接続層のストリッ
プによって形成される（例えば、２重金属層製造プロセ
スにおいて、これらを第１レベルの金属層のストリップ
によって形成する。）。代わりに、所定の記憶区分の所
定の部分Ｄｉの第２レベルのビットラインＢ１〜Ｂ６４
及び第２レベルの冗長ビットラインＲＢｉは、他の記憶
区分の全ての部分Ｄｉに対して共通であり、例えば、第
２レベルの相互接続層のストリップによって形成されて
いる（２重金属層プロセスにおいて、これらは第２レベ
ルの金属層のストリップによって形成されている。）。
【００１９】図４は、記憶区分の内側の冗長ビットライ
ンの物理的な配置を線図的に示す。この図において、記
憶区分の左側部分のみを示し、右側部分を線図的に示
す。１６本の冗長ビットライン（記憶区分の左側部分の
四つの部分Ｄ１〜Ｄ４の各々に対する４本の局所冗長ビ
ットラインＲＢＬ０〜ＲＢＬ３）を、各記憶区分Ｓ１〜
Ｓ８の部分Ｄ２及びＤ３間に配置する。全体に亘って、
２５６本の冗長ビットラインを記憶装置内に設ける。
ンの物理的な配置を線図的に示す。この図において、記
憶区分の左側部分のみを示し、右側部分を線図的に示
す。１６本の冗長ビットライン（記憶区分の左側部分の
四つの部分Ｄ１〜Ｄ４の各々に対する４本の局所冗長ビ
ットラインＲＢＬ０〜ＲＢＬ３）を、各記憶区分Ｓ１〜
Ｓ８の部分Ｄ２及びＤ３間に配置する。全体に亘って、
２５６本の冗長ビットラインを記憶装置内に設ける。
【００２０】図５は、フラッシュＥＥＰＲＯＭに集積し
た冗長制御回路を線図的に示す。この回路は、四つのメ
モリバンクＣＡＭ１〜ＣＡＭ４を具える連想記憶装置
（ＣＡＭ）を具える。第１のメモリバンクＣＡＭ１を、
各記憶区分Ｓｋの各部分Ｄｉの冗長ビットラインＢＬＲ
Ｏに関連させ、同様に、第２、第３及び第４のメモリバ
ンクＣＡＭ２〜ＣＡＭ４を、各記憶区分Ｓｋの各部分Ｄ
ｉの冗長ビットラインＢＬＲ１〜ＢＬＲ３に関連させ
る。各メモリバンクＣＡＭ１〜ＣＡＭ４は、八つのＣＡ
Ｍ行選択信号ＣＲ１〜ＣＲ８によって個別にアドレス指
定可能な八つのＣＡＭ行（ＣＡＭの記憶場所）を具え
る。各ＣＡＭ行は９個の記憶素子を具える。第１の８個
の記憶素子ＡＢ０〜ＡＢ７は、記憶区分の部分Ｄｉの２
５６ビットラインＢＬ０〜ＢＬ２５５の間の欠陥のある
ビットラインのアドレスに対応する８ビットデジタルコ
ードを記憶することができ、９番目の記憶素子ＧＢ（い
わゆる「保護ビット」）をプログラムして、保護ビット
ラインアドレスが記憶素子ＡＢ０〜ＡＢ７に記憶される
ように信号送信する。各ＣＡＭ行を各記憶区分に関連さ
せる。例えば、各メモリバンクＣＡＭ１〜ＣＡＭ４の第
１ＣＡＭ行を第１記憶区分に関連させる、等々。所定の
ＣＡＭ行を、対応する記憶区分がアドレス指定されると
読み出される。このように、現在アドレス指定された記
憶区分の現在アドレス指定されたビットラインが欠陥ビ
ットラインである場合、アドレス指定された記憶区分に
属する冗長ビットラインを欠陥ビットラインの代わりに
することができる。他の記憶区分に属するが欠陥ビット
ラインと同一のアドレスを有するビットラインは、冗長
ビットラインによって置換されない。これにより、より
多くの欠陥を回復させることができる。
た冗長制御回路を線図的に示す。この回路は、四つのメ
モリバンクＣＡＭ１〜ＣＡＭ４を具える連想記憶装置
（ＣＡＭ）を具える。第１のメモリバンクＣＡＭ１を、
各記憶区分Ｓｋの各部分Ｄｉの冗長ビットラインＢＬＲ
Ｏに関連させ、同様に、第２、第３及び第４のメモリバ
ンクＣＡＭ２〜ＣＡＭ４を、各記憶区分Ｓｋの各部分Ｄ
ｉの冗長ビットラインＢＬＲ１〜ＢＬＲ３に関連させ
る。各メモリバンクＣＡＭ１〜ＣＡＭ４は、八つのＣＡ
Ｍ行選択信号ＣＲ１〜ＣＲ８によって個別にアドレス指
定可能な八つのＣＡＭ行（ＣＡＭの記憶場所）を具え
る。各ＣＡＭ行は９個の記憶素子を具える。第１の８個
の記憶素子ＡＢ０〜ＡＢ７は、記憶区分の部分Ｄｉの２
５６ビットラインＢＬ０〜ＢＬ２５５の間の欠陥のある
ビットラインのアドレスに対応する８ビットデジタルコ
ードを記憶することができ、９番目の記憶素子ＧＢ（い
わゆる「保護ビット」）をプログラムして、保護ビット
ラインアドレスが記憶素子ＡＢ０〜ＡＢ７に記憶される
ように信号送信する。各ＣＡＭ行を各記憶区分に関連さ
せる。例えば、各メモリバンクＣＡＭ１〜ＣＡＭ４の第
１ＣＡＭ行を第１記憶区分に関連させる、等々。所定の
ＣＡＭ行を、対応する記憶区分がアドレス指定されると
読み出される。このように、現在アドレス指定された記
憶区分の現在アドレス指定されたビットラインが欠陥ビ
ットラインである場合、アドレス指定された記憶区分に
属する冗長ビットラインを欠陥ビットラインの代わりに
することができる。他の記憶区分に属するが欠陥ビット
ラインと同一のアドレスを有するビットラインは、冗長
ビットラインによって置換されない。これにより、より
多くの欠陥を回復させることができる。
【００２１】各メモリバンクＣＡＭ１〜ＣＡＭ４の９個
の記憶素子ＡＢ０〜ＡＢ７及びＧＢの各々を、各記憶素
子の内容を読み出すために各感知回路５に関連させる。
より正確には、所定のメモリバンクの八つのＣＡＭ行の
全ての記憶素子ＡＢ０を、独自の感知回路５に関連さ
せ、これを、他の記憶素子ＡＢ１〜ＡＢ７及びＧＢにも
同様に当てはめる。保護ビットＧＢに関連する感知回路
５の出力を除く各感知回路５の出力を各２入力ＥＸＯＲ
ゲート６に供給し、２入力ＥＸＯＲゲート６の他の入力
をアドレス信号バスＡＤＤの各アドレス信号Ａ０〜Ａ７
とし、Ａ０〜Ａ７は、現在の行アドレス信号を搬送す
る。各ＥＸＯＲゲート６は、関連のＣＡＭメモリバンク
の各記憶素子ＡＢ０〜ＡＢ７の成分と列アドレス信号Ａ
０〜Ａ７の各々の論理状態と比較する。ＥＸＯＲゲート
６の出力及び保護ビットＧＢに関連する感知回路５の出
力を９入力ＡＮＤゲート７に供給し、９入力ＡＮＤゲー
ト７の出力ＲＳ０〜ＲＳ３を、残りの三つのＣＡＭのメ
モリバンクＣＡＭ２．．．ＣＡＭ４に関連する他の三つ
のＡＮＤゲート７の出力とともに、列復号化回路９及び
４入力ＯＲゲート１２に供給する。ＯＲゲート１２の出
力は、第２レベルの冗長選択信号ＹＲを形成し、列復号
化回路９にも供給される。所定のＡＮＤゲート７の出力
は、関連のＣＡＭのメモリバンクの選択したＣＡＭ行の
記憶素子ＡＢ０〜ＡＢ７に記憶されたデジタルコードが
列アドレス信号Ａ０〜Ａ７の現在の論理形態に一致する
とともに選択したＣＡＭ行の保護ビットＧＢがプログラ
ムされたときのみ、ハイとなる。
の記憶素子ＡＢ０〜ＡＢ７及びＧＢの各々を、各記憶素
子の内容を読み出すために各感知回路５に関連させる。
より正確には、所定のメモリバンクの八つのＣＡＭ行の
全ての記憶素子ＡＢ０を、独自の感知回路５に関連さ
せ、これを、他の記憶素子ＡＢ１〜ＡＢ７及びＧＢにも
同様に当てはめる。保護ビットＧＢに関連する感知回路
５の出力を除く各感知回路５の出力を各２入力ＥＸＯＲ
ゲート６に供給し、２入力ＥＸＯＲゲート６の他の入力
をアドレス信号バスＡＤＤの各アドレス信号Ａ０〜Ａ７
とし、Ａ０〜Ａ７は、現在の行アドレス信号を搬送す
る。各ＥＸＯＲゲート６は、関連のＣＡＭメモリバンク
の各記憶素子ＡＢ０〜ＡＢ７の成分と列アドレス信号Ａ
０〜Ａ７の各々の論理状態と比較する。ＥＸＯＲゲート
６の出力及び保護ビットＧＢに関連する感知回路５の出
力を９入力ＡＮＤゲート７に供給し、９入力ＡＮＤゲー
ト７の出力ＲＳ０〜ＲＳ３を、残りの三つのＣＡＭのメ
モリバンクＣＡＭ２．．．ＣＡＭ４に関連する他の三つ
のＡＮＤゲート７の出力とともに、列復号化回路９及び
４入力ＯＲゲート１２に供給する。ＯＲゲート１２の出
力は、第２レベルの冗長選択信号ＹＲを形成し、列復号
化回路９にも供給される。所定のＡＮＤゲート７の出力
は、関連のＣＡＭのメモリバンクの選択したＣＡＭ行の
記憶素子ＡＢ０〜ＡＢ７に記憶されたデジタルコードが
列アドレス信号Ａ０〜Ａ７の現在の論理形態に一致する
とともに選択したＣＡＭ行の保護ビットＧＢがプログラ
ムされたときのみ、ハイとなる。
【００２２】検査のために、ＡＮＤゲート７の出力ＲＳ
０〜ＲＳ３は、各スイッチＳＷ１〜ＳＷ４を介して、出
力データラインＯ１〜Ｏ４を直接駆動させる。スイッチ
ＳＷ１〜ＳＷ４は、記憶装置内の制御論理５０によって
発生した検査信号ＮＥＤによって制御され、この駆動論
理５０は、特定の検査状態で作動されて、出力ＲＳ０〜
ＲＳ３を各出力データラインＯ１〜Ｏ４に直接接続す
る。信号ＮＥＤは他のスイッチＳＷ５も制御し、このス
イッチＳＷ５が閉じられると、ＯＲゲート１２の出力部
ＹＲを出力データラインＯ５に直接接続する。このよう
に、記憶装置に供給される所定のアドレスが現在のアド
レス指定された記憶区分の欠陥ビットラインに対応する
か否かを検査することができる。対応する場合には、出
力データラインＯ５にハイの論理レベルが現れる。同時
に、出力データラインＯ１〜Ｏ４の論理レベルを制御す
ることにより、冗長ビットラインＲＢＬ０〜ＲＢＬ３の
うちのいずれが欠陥のあるビットラインを置換するのに
用いたかを決定することができる。八つの記憶区分の全
てを順次アドレス指定することにより、八つのＣＡＭ行
ＣＲ１〜ＣＲ８が連続的に選択され、その結果、欠陥の
あるビットラインを置換するのに用いた冗長ビットライ
ンと同様に、複数の欠陥のあるビットラインの完全な知
識を達成することができる。
０〜ＲＳ３は、各スイッチＳＷ１〜ＳＷ４を介して、出
力データラインＯ１〜Ｏ４を直接駆動させる。スイッチ
ＳＷ１〜ＳＷ４は、記憶装置内の制御論理５０によって
発生した検査信号ＮＥＤによって制御され、この駆動論
理５０は、特定の検査状態で作動されて、出力ＲＳ０〜
ＲＳ３を各出力データラインＯ１〜Ｏ４に直接接続す
る。信号ＮＥＤは他のスイッチＳＷ５も制御し、このス
イッチＳＷ５が閉じられると、ＯＲゲート１２の出力部
ＹＲを出力データラインＯ５に直接接続する。このよう
に、記憶装置に供給される所定のアドレスが現在のアド
レス指定された記憶区分の欠陥ビットラインに対応する
か否かを検査することができる。対応する場合には、出
力データラインＯ５にハイの論理レベルが現れる。同時
に、出力データラインＯ１〜Ｏ４の論理レベルを制御す
ることにより、冗長ビットラインＲＢＬ０〜ＲＢＬ３の
うちのいずれが欠陥のあるビットラインを置換するのに
用いたかを決定することができる。八つの記憶区分の全
てを順次アドレス指定することにより、八つのＣＡＭ行
ＣＲ１〜ＣＲ８が連続的に選択され、その結果、欠陥の
あるビットラインを置換するのに用いた冗長ビットライ
ンと同様に、複数の欠陥のあるビットラインの完全な知
識を達成することができる。
【００２３】図６は、ＣＡＭの記憶素子ＡＢ０〜ＡＢ７
及び各感知回路５の構造を詳細に示す。図からわかるよ
うに、各ＣＡＭメモリ素子ＡＢ０〜ＡＢ７又はＧＢは、
ＣＡＭ行選択信号ＣＲ１〜ＣＲ８の一つがそれぞれ供給
される制御入力部を有する（フローティングゲートＭＯ
Ｓトランジスタとして示した）二つのメモリセル１０
Ａ，１０Ｂを具える。二つのメモリセル１０Ａ，１０Ｂ
のドレイン電極を、他のＣＡＭ行の同一列の記憶素子に
共通の各読出しライン１１Ａ，１１Ｂに接続する。メモ
リセル１０Ａ，１０Ｂのソース電極を、ＣＡＭのメモリ
のＣＡＭ記憶素子ＡＢ０〜ＡＢ７の全てに共通の共通ソ
ースライン１２に接続する。各ＣＡＭの記憶素子は、他
の二つのフローティングゲートＭＯＳトランジスタ１３
Ａ，１３Ｂも具え、それらは、ＣＡＭ行選択信号に接続
した制御ゲートと、共通ソースライン１２に接続したソ
ースと、他のＣＡＭ行に共通のプログラムライン１４
Ａ，１４Ｂに接続したドレインとを有する。メモリセル
１０Ａ及びフローティングゲートＭＯＳトランジスタ１
３Ｂは、互いに短絡したフローティングゲートを有す
る。好適には、メモリセル１０Ａ，１０Ｂの各々を、並
列接続した（フローティングゲートＭＯＳトランジスタ
１３Ａ，１３Ｂ、より一般的にはメモリアレイのメモリ
セルＭＣを形成するフローティングゲートＭＯＳトラン
ジスタと同一の）四つのフローティングゲートＭＯＳト
ランジスタによって形成する。これにより、プログラミ
ング電流を増大させることなく高感度の感知回路を許容
することができる。その理由は、例えばフローティング
ゲートＭＯＳトランジスタ１３Ａのチャネルから生じた
ホットエレクトロン電流が五つのフローティングゲート
ＭＯＳトランジスタ１０Ａ及び１３Ａの全てをプログラ
ムするからである。メモリセルをプログラムするのに要
求されるプログラミング電流は単一のフローティングゲ
ートＭＯＳトランジスタのものとほぼ等しいが、感知電
流は、同一のバイアス状態の単一のフローティングゲー
トＭＯＳトランジスタの感知電流のほぼ４倍となる。
及び各感知回路５の構造を詳細に示す。図からわかるよ
うに、各ＣＡＭメモリ素子ＡＢ０〜ＡＢ７又はＧＢは、
ＣＡＭ行選択信号ＣＲ１〜ＣＲ８の一つがそれぞれ供給
される制御入力部を有する（フローティングゲートＭＯ
Ｓトランジスタとして示した）二つのメモリセル１０
Ａ，１０Ｂを具える。二つのメモリセル１０Ａ，１０Ｂ
のドレイン電極を、他のＣＡＭ行の同一列の記憶素子に
共通の各読出しライン１１Ａ，１１Ｂに接続する。メモ
リセル１０Ａ，１０Ｂのソース電極を、ＣＡＭのメモリ
のＣＡＭ記憶素子ＡＢ０〜ＡＢ７の全てに共通の共通ソ
ースライン１２に接続する。各ＣＡＭの記憶素子は、他
の二つのフローティングゲートＭＯＳトランジスタ１３
Ａ，１３Ｂも具え、それらは、ＣＡＭ行選択信号に接続
した制御ゲートと、共通ソースライン１２に接続したソ
ースと、他のＣＡＭ行に共通のプログラムライン１４
Ａ，１４Ｂに接続したドレインとを有する。メモリセル
１０Ａ及びフローティングゲートＭＯＳトランジスタ１
３Ｂは、互いに短絡したフローティングゲートを有す
る。好適には、メモリセル１０Ａ，１０Ｂの各々を、並
列接続した（フローティングゲートＭＯＳトランジスタ
１３Ａ，１３Ｂ、より一般的にはメモリアレイのメモリ
セルＭＣを形成するフローティングゲートＭＯＳトラン
ジスタと同一の）四つのフローティングゲートＭＯＳト
ランジスタによって形成する。これにより、プログラミ
ング電流を増大させることなく高感度の感知回路を許容
することができる。その理由は、例えばフローティング
ゲートＭＯＳトランジスタ１３Ａのチャネルから生じた
ホットエレクトロン電流が五つのフローティングゲート
ＭＯＳトランジスタ１０Ａ及び１３Ａの全てをプログラ
ムするからである。メモリセルをプログラムするのに要
求されるプログラミング電流は単一のフローティングゲ
ートＭＯＳトランジスタのものとほぼ等しいが、感知電
流は、同一のバイアス状態の単一のフローティングゲー
トＭＯＳトランジスタの感知電流のほぼ４倍となる。
【００２４】読出しライン１１Ａ，１１Ｂを、電圧制限
トランジスタ１５Ａ，１５Ｂの各々を介して、二つのイ
ンバータＩ１，Ｉ２を具える双安定ラッチの入力部にそ
れぞれ結合する。ラッチの出力１６をインバータＩ３に
供給し、インバータＩ３の出力を各ＥＸＯＲゲート６に
供給し、保護ビットＧＢの場合、各ＡＮＤゲート７に直
接供給する。電圧制限トランジスタ１５Ａ，１５Ｂのゲ
ート電極に、約２Ｖのバイアス電圧ＶＢによってバイア
スをかけ、これによりメモリセル１０Ａ，１０Ｂのドレ
インの電圧を約１Ｖに制限して、ソフトライティングエ
ラー(soft-writing error)を防止する。プログラミング
ライン１４Ａ，１４Ｂを、相補信号ＡＮ，ＡＸによって
それぞれ制御されるＰチャネルＭＯＳＦＥＴ１７Ａ，１
７Ｂにそれぞれ結合する。この場合、ＣＡＭの記憶素子
ＡＢ０〜ＡＢ７に対して、ＡＸをアドレス信号Ａ０〜Ａ
７のうちの一つとし、ＡＮをその信号の論理補数とす
る。ＭＯＳＦＥＴ１７Ａ，１７Ｂのソースを、電源ＶＰ
Ｄによってプログラムされるとともにプログラムイネー
ブル信号ＰＧＥＮによって制御されるＰチャネルＭＯＳ
ＦＥＴ１８に接続する。このプログラムイネーブル信号
ＰＧＥＮは制御論理５０からも発生する。記憶区分の共
通ソースラインＳｋと同様なソースライン１２をグラン
ドと正の消去電圧との間で切り替えて、ＣＡＭのメモリ
のフローティングゲートＭＯＳトランジスタの電気的な
消去を行うことができる。
トランジスタ１５Ａ，１５Ｂの各々を介して、二つのイ
ンバータＩ１，Ｉ２を具える双安定ラッチの入力部にそ
れぞれ結合する。ラッチの出力１６をインバータＩ３に
供給し、インバータＩ３の出力を各ＥＸＯＲゲート６に
供給し、保護ビットＧＢの場合、各ＡＮＤゲート７に直
接供給する。電圧制限トランジスタ１５Ａ，１５Ｂのゲ
ート電極に、約２Ｖのバイアス電圧ＶＢによってバイア
スをかけ、これによりメモリセル１０Ａ，１０Ｂのドレ
インの電圧を約１Ｖに制限して、ソフトライティングエ
ラー(soft-writing error)を防止する。プログラミング
ライン１４Ａ，１４Ｂを、相補信号ＡＮ，ＡＸによって
それぞれ制御されるＰチャネルＭＯＳＦＥＴ１７Ａ，１
７Ｂにそれぞれ結合する。この場合、ＣＡＭの記憶素子
ＡＢ０〜ＡＢ７に対して、ＡＸをアドレス信号Ａ０〜Ａ
７のうちの一つとし、ＡＮをその信号の論理補数とす
る。ＭＯＳＦＥＴ１７Ａ，１７Ｂのソースを、電源ＶＰ
Ｄによってプログラムされるとともにプログラムイネー
ブル信号ＰＧＥＮによって制御されるＰチャネルＭＯＳ
ＦＥＴ１８に接続する。このプログラムイネーブル信号
ＰＧＥＮは制御論理５０からも発生する。記憶区分の共
通ソースラインＳｋと同様なソースライン１２をグラン
ドと正の消去電圧との間で切り替えて、ＣＡＭのメモリ
のフローティングゲートＭＯＳトランジスタの電気的な
消去を行うことができる。
【００２５】図６からわかるように、二つのＮチャネル
ＭＯＳＦＥＴ１９Ａ，１９Ｂを、読出しライン１１Ａ，
１１Ｂのうちの一つとグランドとの間にそれぞれ接続す
る。これらＭＯＳＦＥＴは、制御論理５０から発生する
二つの信号ＳＬ，ＳＲによって制御され、後に詳細に説
明するように、検査のために二つの互いに逆の状態のイ
ンバータＩ１，Ｉ２で形成した双安定ラッチをセットす
るのに用いられる。
ＭＯＳＦＥＴ１９Ａ，１９Ｂを、読出しライン１１Ａ，
１１Ｂのうちの一つとグランドとの間にそれぞれ接続す
る。これらＭＯＳＦＥＴは、制御論理５０から発生する
二つの信号ＳＬ，ＳＲによって制御され、後に詳細に説
明するように、検査のために二つの互いに逆の状態のイ
ンバータＩ１，Ｉ２で形成した双安定ラッチをセットす
るのに用いられる。
【００２６】図７は、列復号化回路９の構造を線図的に
示す。この回路は、列アドレス信号Ａ５〜Ａ７が供給さ
れるとともに八つの第３レベルの選択信号ＹＭ０〜ＹＭ
７を発生させる第１デコーダ２０を具える。アドレス信
号Ａ５〜Ａ７の特定の論理形態に応じて、第３レベルの
選択信号ＹＭ０〜ＹＭ７のうちの一つのみを作動させ
る。信号ＹＲが供給されると、アドレス信号Ａ５〜Ａ７
の状態に依存することなく、第１デコーダ２０に信号Ｙ
Ｒがアクティブのときには、第３レベルの選択信号のう
ちのいずれかの起動を抑制する。第２デコーダ２１に列
アドレス信号Ａ２〜Ａ４が供給され、この第２デコーダ
２１は、八つの第２レベルの選択信号ＡＹＮ０〜ＹＮ７
を発生させる。アドレス信号Ａ２〜Ａ４の状態に依存し
て、これら信号ＹＮ０〜ＹＮ７のうちの一つのみを起動
させる。第３デコーダ２２に、残りの列アドレス信号Ａ
０，Ａ１及び八つの記憶区分選択信号ＳＳ１〜ＳＳ８が
供給され、この第３デコーダ２２は、第１レベルの選択
信号ＹＯ０ｋ〜ＹＯ３ｋ（ｋ＝１．．．８）の八つのグ
ループを発生させる。区分選択信号ＳＳＳ１〜ＳＳ８を
他のデコーダ２３によって発生させ、このデコーダ２３
にはアドレス信号バスＡＤＤからも信号が供給され、ア
ドレス信号ＡＤＤの特定の論理形態に応じて、区分選択
信号ＳＳｋ（ｋ＝１．．．８）のうちの一つを起動させ
る。信号ＳＳｋの所定のものを起動させることにより、
グループｋの四つの信号ＹＯ０ｋ〜ＹＯ３ｋのうちの各
々を起動させることができ、アドレス信号Ａ０，Ａ１の
形態に応じて、他のグループＹＯ０ｋ〜ＹＯ３ｋの他の
第１レベルの選択信号は起動されない。第３デコーダ２
２には信号ＹＲ及び冗長選択信号ＲＳ０〜ＲＳ３も供給
され、信号ＹＲがアクティブであるとき、選択された区
分ｋに対応する第１レベルの選択信号ＹＯ０ｋ〜ＹＯ３
ｋのうちの一つの起動は、アドレス信号Ａ０，Ａ１に依
存せず、信号ＲＳ０〜ＲＳ３に依存する。第３デコーダ
２２には、制御論理５０から生じた信号ＤＭＡＲも供給
される。信号ＤＭＡＲの機能を後に詳細に説明する。信
号ＤＭＡＲが十分である、すなわち信号ＤＭＡＲがアク
ティブであるとき、全ての第１レベルの選択信号ＹＯｋ
０〜ＹＯｋ３が起動されなくなる。
示す。この回路は、列アドレス信号Ａ５〜Ａ７が供給さ
れるとともに八つの第３レベルの選択信号ＹＭ０〜ＹＭ
７を発生させる第１デコーダ２０を具える。アドレス信
号Ａ５〜Ａ７の特定の論理形態に応じて、第３レベルの
選択信号ＹＭ０〜ＹＭ７のうちの一つのみを作動させ
る。信号ＹＲが供給されると、アドレス信号Ａ５〜Ａ７
の状態に依存することなく、第１デコーダ２０に信号Ｙ
Ｒがアクティブのときには、第３レベルの選択信号のう
ちのいずれかの起動を抑制する。第２デコーダ２１に列
アドレス信号Ａ２〜Ａ４が供給され、この第２デコーダ
２１は、八つの第２レベルの選択信号ＡＹＮ０〜ＹＮ７
を発生させる。アドレス信号Ａ２〜Ａ４の状態に依存し
て、これら信号ＹＮ０〜ＹＮ７のうちの一つのみを起動
させる。第３デコーダ２２に、残りの列アドレス信号Ａ
０，Ａ１及び八つの記憶区分選択信号ＳＳ１〜ＳＳ８が
供給され、この第３デコーダ２２は、第１レベルの選択
信号ＹＯ０ｋ〜ＹＯ３ｋ（ｋ＝１．．．８）の八つのグ
ループを発生させる。区分選択信号ＳＳＳ１〜ＳＳ８を
他のデコーダ２３によって発生させ、このデコーダ２３
にはアドレス信号バスＡＤＤからも信号が供給され、ア
ドレス信号ＡＤＤの特定の論理形態に応じて、区分選択
信号ＳＳｋ（ｋ＝１．．．８）のうちの一つを起動させ
る。信号ＳＳｋの所定のものを起動させることにより、
グループｋの四つの信号ＹＯ０ｋ〜ＹＯ３ｋのうちの各
々を起動させることができ、アドレス信号Ａ０，Ａ１の
形態に応じて、他のグループＹＯ０ｋ〜ＹＯ３ｋの他の
第１レベルの選択信号は起動されない。第３デコーダ２
２には信号ＹＲ及び冗長選択信号ＲＳ０〜ＲＳ３も供給
され、信号ＹＲがアクティブであるとき、選択された区
分ｋに対応する第１レベルの選択信号ＹＯ０ｋ〜ＹＯ３
ｋのうちの一つの起動は、アドレス信号Ａ０，Ａ１に依
存せず、信号ＲＳ０〜ＲＳ３に依存する。第３デコーダ
２２には、制御論理５０から生じた信号ＤＭＡＲも供給
される。信号ＤＭＡＲの機能を後に詳細に説明する。信
号ＤＭＡＲが十分である、すなわち信号ＤＭＡＲがアク
ティブであるとき、全ての第１レベルの選択信号ＹＯｋ
０〜ＹＯｋ３が起動されなくなる。
【００２７】所定の記憶区分の所定の部分Ｄｉにおい
て、欠陥のあるビットラインが前記部分Ｄｉに関連する
四つの冗長ビットラインＲＢＬ０〜ＲＢ０３のうちの一
つに置換されると、同一の置換が、記憶区分の他の部分
に属するが欠陥のあるビットラインの同一アドレスを有
する全てのビットラインに対して生じる。換言すれば、
欠陥のあるビットラインの冗長は、欠陥のあるビットラ
インが見つけられる部分Ｄｉに依存しない。
て、欠陥のあるビットラインが前記部分Ｄｉに関連する
四つの冗長ビットラインＲＢＬ０〜ＲＢ０３のうちの一
つに置換されると、同一の置換が、記憶区分の他の部分
に属するが欠陥のあるビットラインの同一アドレスを有
する全てのビットラインに対して生じる。換言すれば、
欠陥のあるビットラインの冗長は、欠陥のあるビットラ
インが見つけられる部分Ｄｉに依存しない。
【００２８】図８は、ＣＡＭ行選択信号ＣＲ１〜ＣＲ８
を発生させる回路を線図的に示す。各々が記憶装置のア
ドレス信号の特定の形態によって起動される区分選択信
号ＳＳ１〜ＳＳ８は、各駆動回路ＤＣ１〜ＤＣ８に供給
され、これら駆動回路ＤＣ１〜ＤＣ８の出力部は、ＣＡ
Ｍ行選択信号ＣＲ１〜ＣＲ８を発生させる。記憶装置の
通常の動作において、駆動回路ＤＣ１〜ＤＣ８には、電
圧レギュレータ３０から電圧ＵＶＧが供給される。電圧
ＵＧＶを記憶装置の外部電源ＶＣＣの値（例えば、４．
５Ｖ）より低くして、ＣＡＭの記憶素子のフローティン
グゲートＭＯＳトランジスタの不要な電気的なストレス
を回避する。しかしながら、制御論理５０によって制御
されるスイッチＳＷ７により、駆動回路ＤＣ１〜ＤＣ８
の電源を外部電源ＶＣＣに切り替えることができる。こ
れは、後に詳細に説明する検査状態で有効である。
を発生させる回路を線図的に示す。各々が記憶装置のア
ドレス信号の特定の形態によって起動される区分選択信
号ＳＳ１〜ＳＳ８は、各駆動回路ＤＣ１〜ＤＣ８に供給
され、これら駆動回路ＤＣ１〜ＤＣ８の出力部は、ＣＡ
Ｍ行選択信号ＣＲ１〜ＣＲ８を発生させる。記憶装置の
通常の動作において、駆動回路ＤＣ１〜ＤＣ８には、電
圧レギュレータ３０から電圧ＵＶＧが供給される。電圧
ＵＧＶを記憶装置の外部電源ＶＣＣの値（例えば、４．
５Ｖ）より低くして、ＣＡＭの記憶素子のフローティン
グゲートＭＯＳトランジスタの不要な電気的なストレス
を回避する。しかしながら、制御論理５０によって制御
されるスイッチＳＷ７により、駆動回路ＤＣ１〜ＤＣ８
の電源を外部電源ＶＣＣに切り替えることができる。こ
れは、後に詳細に説明する検査状態で有効である。
【００２９】図９は、冗長制御回路に対してある検査形
態を行うのに用いられる回路及び物理レイアウト配置を
示す線形図である。図において、ＣＡＭのメモリの記憶
素子ＡＢ０〜ＡＢ７，ＧＢのうちの一つを線形的に示
す。二つのメモリセル１０Ａ，１０Ｂのうちの一つ及び
それに関連するフローティングゲートＭＯＳトランジス
タ１３Ａ，１３Ｂのうちの一つのみらを示すが、同一配
置を、ＣＡＭの記憶素子の第２メモリセルに対して設け
る。図６に図示した読出しライン１１Ａを、各感知回路
５だけではなく、各ＮチャネルＭＯＳＦＥＴ２４を介し
て、メモリアレイの第２レベルのビットラインＢ１〜Ｂ
６４のうちの一つに接続することもできる。ＭＯＳＦＥ
Ｔ２４は、制御論理５０から生じた信号ＤＭＡＲによっ
て制御される。図６に関連して説明したように、同一の
ＣＡＭのメモリバンクの同一列に属するＣＡＭの記憶素
子ＡＢ０〜ＡＢ７，ＧＢの全てのメモリセル１０Ａを、
同一の読出しライン１１Ａに結合する。メモリセル１０
Ｂを、各ＭＯＳＦＥＴ２４を介して、メモリアレイの他
の第２レベルのビットラインＢ１〜Ｂ６４に接続する。
信号ＤＭＡＲは、ＣＡＭのメモリの全ての記憶素子に共
通である。このように、ＣＡＭのメモリの全ての記憶素
子ＡＢ０〜ＡＢ７，ＧＢのメモリセル１０Ａ，１０Ｂの
ドレイン電極を、メモリアレイの第２レベルのビットラ
インＢ１〜Ｂ６４の各々に結合することができる。物理
的なレイアウトの観点から、これは可能である。その理
由は、ＣＡＭのメモリセルはメモリアレイのメモリセル
ＭＣと同一であり、同一ピッチを有するからである。
態を行うのに用いられる回路及び物理レイアウト配置を
示す線形図である。図において、ＣＡＭのメモリの記憶
素子ＡＢ０〜ＡＢ７，ＧＢのうちの一つを線形的に示
す。二つのメモリセル１０Ａ，１０Ｂのうちの一つ及び
それに関連するフローティングゲートＭＯＳトランジス
タ１３Ａ，１３Ｂのうちの一つのみらを示すが、同一配
置を、ＣＡＭの記憶素子の第２メモリセルに対して設け
る。図６に図示した読出しライン１１Ａを、各感知回路
５だけではなく、各ＮチャネルＭＯＳＦＥＴ２４を介し
て、メモリアレイの第２レベルのビットラインＢ１〜Ｂ
６４のうちの一つに接続することもできる。ＭＯＳＦＥ
Ｔ２４は、制御論理５０から生じた信号ＤＭＡＲによっ
て制御される。図６に関連して説明したように、同一の
ＣＡＭのメモリバンクの同一列に属するＣＡＭの記憶素
子ＡＢ０〜ＡＢ７，ＧＢの全てのメモリセル１０Ａを、
同一の読出しライン１１Ａに結合する。メモリセル１０
Ｂを、各ＭＯＳＦＥＴ２４を介して、メモリアレイの他
の第２レベルのビットラインＢ１〜Ｂ６４に接続する。
信号ＤＭＡＲは、ＣＡＭのメモリの全ての記憶素子に共
通である。このように、ＣＡＭのメモリの全ての記憶素
子ＡＢ０〜ＡＢ７，ＧＢのメモリセル１０Ａ，１０Ｂの
ドレイン電極を、メモリアレイの第２レベルのビットラ
インＢ１〜Ｂ６４の各々に結合することができる。物理
的なレイアウトの観点から、これは可能である。その理
由は、ＣＡＭのメモリセルはメモリアレイのメモリセル
ＭＣと同一であり、同一ピッチを有するからである。
【００３０】図９にスイッチＳＷ６も図示し、このスイ
ッチＳＷ６により、列デコーダＣＤｉの出力部のライン
Ｌｉを各センス増幅器ＳＡｉ又は出力データラインＯｉ
に直接接続することができる。スイッチＳＷ６は、制御
論理５０から生じた信号ＤＭＡによって制御され、検査
のために通常記憶装置に設けたいわゆる「直接メモリア
クセス」（ＤＭＡ）回路を体系化する。記憶装置がＤＭ
Ａ検査モードに入ると、列デコーダＣＤｉの出力ライン
Ｌｉは各出力データラインＯｉに直接接続する。したが
って、メモリアレイのアドレス指定されたメモリセルＭ
Ｃから出力される電流を測定することができる。記憶装
置の外部電圧の変動により、アドレス指定されたメモリ
セルＭＣの電流−電圧特性を決定することができる。同
様に、スイッチＳＷ６を、図１に示した全ての列デコー
ダＣＤｉの出力部に設ける。
ッチＳＷ６により、列デコーダＣＤｉの出力部のライン
Ｌｉを各センス増幅器ＳＡｉ又は出力データラインＯｉ
に直接接続することができる。スイッチＳＷ６は、制御
論理５０から生じた信号ＤＭＡによって制御され、検査
のために通常記憶装置に設けたいわゆる「直接メモリア
クセス」（ＤＭＡ）回路を体系化する。記憶装置がＤＭ
Ａ検査モードに入ると、列デコーダＣＤｉの出力ライン
Ｌｉは各出力データラインＯｉに直接接続する。したが
って、メモリアレイのアドレス指定されたメモリセルＭ
Ｃから出力される電流を測定することができる。記憶装
置の外部電圧の変動により、アドレス指定されたメモリ
セルＭＣの電流−電圧特性を決定することができる。同
様に、スイッチＳＷ６を、図１に示した全ての列デコー
ダＣＤｉの出力部に設ける。
【００３１】図９の配置により、ＣＡＭの記憶素子のＤ
ＭＡ検査モードを、メモリアレイのメモリセルＭＣのＤ
ＭＡ検査用に設けた回路と同一の回路を用いて実行する
ことができる。実際には、ＤＭＡ検査モードで及びＤＭ
ＡＲ信号を起動させるのに十分である。このように、ビ
ットラインＢＬ０〜ＢＬ２５５のうちのいずれも第２レ
ベルのビットラインＢ１〜Ｂ６に接続されず（その理由
は、第１レベルの選択信号ＹＯ０ｋ〜ＹＯ３ｋは全て起
動されていないからである。）、ＣＡＭの記憶素子ＡＢ
０〜ＡＢ７，ＧＢの読出しライン１１Ａ，１１を、ＭＯ
ＳＦＥＴ２４を介して第２レベルのビットラインＢ１〜
Ｂ６４、したがって出力データラインＯｉに接続する。
検査のためのメモリセル１０Ａ，１０Ｂの選択を、ＣＡ
Ｍの記憶行のうちの一つを選択するとともに（トランジ
スタ３及び４によって）第２レベルのビットラインを選
択することにより行う。したがって、（既に説明したよ
うに、好適には四つの並列なフローティングゲートＭＯ
Ｓトランジスタによって形成された）メモリセル１０
Ａ，１０Ｂから出力される電流を測定することができ
る。
ＭＡ検査モードを、メモリアレイのメモリセルＭＣのＤ
ＭＡ検査用に設けた回路と同一の回路を用いて実行する
ことができる。実際には、ＤＭＡ検査モードで及びＤＭ
ＡＲ信号を起動させるのに十分である。このように、ビ
ットラインＢＬ０〜ＢＬ２５５のうちのいずれも第２レ
ベルのビットラインＢ１〜Ｂ６に接続されず（その理由
は、第１レベルの選択信号ＹＯ０ｋ〜ＹＯ３ｋは全て起
動されていないからである。）、ＣＡＭの記憶素子ＡＢ
０〜ＡＢ７，ＧＢの読出しライン１１Ａ，１１を、ＭＯ
ＳＦＥＴ２４を介して第２レベルのビットラインＢ１〜
Ｂ６４、したがって出力データラインＯｉに接続する。
検査のためのメモリセル１０Ａ，１０Ｂの選択を、ＣＡ
Ｍの記憶行のうちの一つを選択するとともに（トランジ
スタ３及び４によって）第２レベルのビットラインを選
択することにより行う。したがって、（既に説明したよ
うに、好適には四つの並列なフローティングゲートＭＯ
Ｓトランジスタによって形成された）メモリセル１０
Ａ，１０Ｂから出力される電流を測定することができ
る。
【００３２】メモリアレイのメモリセルＭＣのＤＭＡ検
査用に設けた同一のＤＭＡ回路を用いることにより、コ
ンパクトなレイアウトを有するようにする。
査用に設けた同一のＤＭＡ回路を用いることにより、コ
ンパクトなレイアウトを有するようにする。
【００３３】他の重要な検査形態では、消去状態とプロ
グラム状態の両方で、ＣＡＭの記憶素子ＡＢ０〜ＡＢ７
のメモリセル１０Ａ，１０Ｂのしきい値電圧を変動させ
ることかできる。
グラム状態の両方で、ＣＡＭの記憶素子ＡＢ０〜ＡＢ７
のメモリセル１０Ａ，１０Ｂのしきい値電圧を変動させ
ることかできる。
【００３４】先ず、ＣＡＭのメモリが電気的に消去され
ると仮定する（これは、記憶装置の工場内検査の開始時
には代表的な状態である。その理由は、準備ステップと
して、メモリアレイの全てのメモリセルＭＣ、全ての冗
長メモリセルＲＭＣ及びＣＡＭの全てのメモリセルは電
気的に消去されるからである。）。このことを用いてＣ
ＡＭのメモリセルのしきい値電圧を確認して、全てのメ
モリセルが実際に消去されていることを確かめる。この
種の検査を、一つの記憶区分Ｓｋをアドレス指定するこ
とによって実行して、八つのＣＡＭ行のうちの一つを選
択する。制御論理５０は、駆動回路ＤＣ１〜ＤＣ８の電
源を外部電源ＶＣＣに接続するようにスイッチＳＷ７を
切り替える。このように、選択されたＣＡＭ行のＣＡＭ
行選択信号は、ＵＧＶ（４．５Ｖ）電圧の代わりにＶＣ
Ｃ電圧で取り出される。選択されたＣＡＭ行に属するＣ
ＡＭの記憶素子のメモリセル１０Ａのしきい値電圧を確
認するために、感知回路５のインバータＩ１，Ｉ２によ
って形成された双安定ラッチの各々を、ＭＯＳＦＥＴ１
９Ａ及び１９Ｂにより、読出しライン１１Ａがハイにセ
ットされるとともに読出しライン１１Ｂがローにセット
される初期状態にセットする。その後、ＶＣＣは順次増
大される。ＶＣＣがメモリセル１０Ａのしきい値電圧よ
り低い間、読出しライン１１Ａはハイのままであるが、
ＶＣＣがメモリセル１０Ａのしきい値電圧に到達する
と、読出しライン１１Ａは接地される。記憶装置にＡ０
＝．．．＝Ａ７＝１のようなアドレスが供給され、か
つ、信号ＮＥＤが制御論理５０によって起動されると、
選択されたＣＡＭ行に属するＣＡＭの記憶素子のメモリ
セル１０Ａのしきい値電圧を表す遷移が、出力ラインＯ
１〜０４で検出される。メモリセル１０Ｂのしきい値電
圧を確認するために、双安定ラッチＩ１，Ｉ２の各々
を、ＭＯＳＦＥＴ１９Ａ，１９Ｂにより、読出しライン
１１Ｂがハイにセットされるとともに読出しライン１１
Ａかローにセットされる逆状態でセットされる。ＶＣＣ
はその後順次増大される。ＶＣＣがメモリセル１０Ｂの
しきい値電圧に到達すると、メモリセル１０Ｂはターン
オンするとともに電流を出力する。ライン１１Ｂはロー
となるがライン１１Ａはローのままである。出力データ
ラインＯ１〜Ｏ５に遷移が発生しないが、メモリセル１
０Ｂがしきい値電圧に到達したことを、電源ＶＣＣから
出力された電流の顕著な増大を測定することによって検
出することができる。その理由は、インバータＩ１，Ｉ
２のプルアップトランジスタ及びメモリセル１０Ａ，１
０Ｂを介してＶＣＣからグランドへの導通経路を形成す
るからである。
ると仮定する（これは、記憶装置の工場内検査の開始時
には代表的な状態である。その理由は、準備ステップと
して、メモリアレイの全てのメモリセルＭＣ、全ての冗
長メモリセルＲＭＣ及びＣＡＭの全てのメモリセルは電
気的に消去されるからである。）。このことを用いてＣ
ＡＭのメモリセルのしきい値電圧を確認して、全てのメ
モリセルが実際に消去されていることを確かめる。この
種の検査を、一つの記憶区分Ｓｋをアドレス指定するこ
とによって実行して、八つのＣＡＭ行のうちの一つを選
択する。制御論理５０は、駆動回路ＤＣ１〜ＤＣ８の電
源を外部電源ＶＣＣに接続するようにスイッチＳＷ７を
切り替える。このように、選択されたＣＡＭ行のＣＡＭ
行選択信号は、ＵＧＶ（４．５Ｖ）電圧の代わりにＶＣ
Ｃ電圧で取り出される。選択されたＣＡＭ行に属するＣ
ＡＭの記憶素子のメモリセル１０Ａのしきい値電圧を確
認するために、感知回路５のインバータＩ１，Ｉ２によ
って形成された双安定ラッチの各々を、ＭＯＳＦＥＴ１
９Ａ及び１９Ｂにより、読出しライン１１Ａがハイにセ
ットされるとともに読出しライン１１Ｂがローにセット
される初期状態にセットする。その後、ＶＣＣは順次増
大される。ＶＣＣがメモリセル１０Ａのしきい値電圧よ
り低い間、読出しライン１１Ａはハイのままであるが、
ＶＣＣがメモリセル１０Ａのしきい値電圧に到達する
と、読出しライン１１Ａは接地される。記憶装置にＡ０
＝．．．＝Ａ７＝１のようなアドレスが供給され、か
つ、信号ＮＥＤが制御論理５０によって起動されると、
選択されたＣＡＭ行に属するＣＡＭの記憶素子のメモリ
セル１０Ａのしきい値電圧を表す遷移が、出力ラインＯ
１〜０４で検出される。メモリセル１０Ｂのしきい値電
圧を確認するために、双安定ラッチＩ１，Ｉ２の各々
を、ＭＯＳＦＥＴ１９Ａ，１９Ｂにより、読出しライン
１１Ｂがハイにセットされるとともに読出しライン１１
Ａかローにセットされる逆状態でセットされる。ＶＣＣ
はその後順次増大される。ＶＣＣがメモリセル１０Ｂの
しきい値電圧に到達すると、メモリセル１０Ｂはターン
オンするとともに電流を出力する。ライン１１Ｂはロー
となるがライン１１Ａはローのままである。出力データ
ラインＯ１〜Ｏ５に遷移が発生しないが、メモリセル１
０Ｂがしきい値電圧に到達したことを、電源ＶＣＣから
出力された電流の顕著な増大を測定することによって検
出することができる。その理由は、インバータＩ１，Ｉ
２のプルアップトランジスタ及びメモリセル１０Ａ，１
０Ｂを介してＶＣＣからグランドへの導通経路を形成す
るからである。
【００３５】電気的なプログラミングパルスの後メモリ
セル１０Ａ，１０Ｂのプログラム状態のしきい値電圧の
検査を同様にして行うことができる。例えば、選択され
たＣＡＭ行に属するＣＡＭの記憶素子のセル１０Ａのプ
ログラム状態のしきい値電圧を確認するために、双安定
ラッチＩ１，Ｉ２を、ＭＯＳＦＥＴ１９Ａ，１９Ｂによ
り、読出しライン１１Ａがハイにセットされるとともに
ライン１１Ｂがローにセットされる初期状態にセットさ
れる。ＶＣＣはその後順次増大される。ＶＣＣがセル１
０Ａのプログラム状態のしきい値電圧より低い間、ライ
ン１１Ａはハイのままであるが、ＶＣＣがセル１０Ａの
プログラム状態のしきい値電圧に到達すると、ライン１
１Ａは接地され、双安定ラッチは切り替わり、遷移が出
力データラインＯ１〜Ｏ４で検出される。メモリセル１
０Ｂのプログラム状態のしきい値電圧を確認するため
に、双安定ラッチＩ１，Ｉ２が逆状態にセットされ、Ｖ
ＣＣが順次増大され、外部電源ＶＣＣから出力される電
流が測定される。この電流が顕著な増大を示すと、ＶＣ
Ｃはメモリセル１０Ｂのしきい値電圧に到達する。
セル１０Ａ，１０Ｂのプログラム状態のしきい値電圧の
検査を同様にして行うことができる。例えば、選択され
たＣＡＭ行に属するＣＡＭの記憶素子のセル１０Ａのプ
ログラム状態のしきい値電圧を確認するために、双安定
ラッチＩ１，Ｉ２を、ＭＯＳＦＥＴ１９Ａ，１９Ｂによ
り、読出しライン１１Ａがハイにセットされるとともに
ライン１１Ｂがローにセットされる初期状態にセットさ
れる。ＶＣＣはその後順次増大される。ＶＣＣがセル１
０Ａのプログラム状態のしきい値電圧より低い間、ライ
ン１１Ａはハイのままであるが、ＶＣＣがセル１０Ａの
プログラム状態のしきい値電圧に到達すると、ライン１
１Ａは接地され、双安定ラッチは切り替わり、遷移が出
力データラインＯ１〜Ｏ４で検出される。メモリセル１
０Ｂのプログラム状態のしきい値電圧を確認するため
に、双安定ラッチＩ１，Ｉ２が逆状態にセットされ、Ｖ
ＣＣが順次増大され、外部電源ＶＣＣから出力される電
流が測定される。この電流が顕著な増大を示すと、ＶＣ
Ｃはメモリセル１０Ｂのしきい値電圧に到達する。
【図１】冗長を有する区分化されたフラッシュＥＥＰＲ
ＯＭの線形ブロック図である。
ＯＭの線形ブロック図である。
【図２】図１のフラッシュＥＥＰＲＯＭの列復号化アー
キテクチャの線形回路図である。
キテクチャの線形回路図である。
【図３】図２に図示した列復号回路アーキテクチャの線
形的な物理構造を示す。
形的な物理構造を示す。
【図４】図１に図示したフラッシュＥＥＰＲＯＭの部分
の線形的な物理構造を示す。
の線形的な物理構造を示す。
【図５】図１に図示したフラッシュＥＥＰＲＯＭの冗長
制御回路を示す。
制御回路を示す。
【図６】図５の冗長制御回路の詳細を示す。
【図７】列選択信号を発生させる回路の線形図である。
【図８】冗長制御回路の不揮発性記憶レジスタの選択信
号を発生させる回路を線形的に示す。
号を発生させる回路を線形的に示す。
【図９】冗長制御回路を検査する本発明による物理的及
び回路的配置を線形的に示す。
び回路的配置を線形的に示す。
１ 消去ソース電源 ２，２Ｒ，３，４，４Ｒ 選択トランジスタ ５ 感知回路 ６ ＥＸＯＲゲート ７ ９入力ＡＮＤゲート ９ 復号化回路 １０Ａ，１０Ｂ メモリセル １１Ａ，１１Ｂ 読出しライン １２ ４入力ＯＲゲート １３Ａ，１３Ｂ フローティングゲートＭＯＳトランジ
スタ １４Ａ，１４Ｂ プログラムライン １５Ａ，１５Ｂ 電圧制限トランジスタ １６ 出力 １７Ａ，１７Ｂ，１８ ＰチャネルＭＯＳＦＥＴ １９Ａ，１９Ｂ，２４ ＮチャネルＭＯＳＦＥＴ ２０ 第１デコーダ ２１ 第２デコーダ ２２ 第３デコーダ ３０ 電圧レギュレータ ５０ 制御論理 Ａ０．．．Ａ７，ＡＮ，ＡＸ アドレス信号 ＡＢ０．．．ＡＢ７，ＧＢ 記憶素子 ＡＤＤ アドレス信号バス Ｂ１．．．Ｂ６４，ＢＬ０．．．ＢＬ２５５ ビットラ
イン ＢＬＲ０．．．ＢＬＲ３ 冗長ビットライン ＣＡＭ１．．．ＣＡＭ４ メモリバンク ＣＤ１．．．ＣＤ８ 列デコーダ ＣＲ１．．．ＣＲ８ ＣＡＭ行選択信号 Ｄ１．．．Ｄ８ 部分 ＤＣ１．．．ＤＣ８ 駆動回路 ＤＭＡＲ 信号 Ｉ１，Ｉ２，Ｉ３ インバータ ＭＣ メモリセル ＮＥＤ 検査信号 Ｏ１．．．Ｏ４，Ｏｉ 出力データライン ＯＢｉ 出力バッファ ＰＧＥＮ プログラムイネーブル信号 ＲＢＬＯ．．．ＲＢＬ３，ＲＢ１．．．ＲＢ８，ＲＢｉ
冗長ビットライン ＲＤ 行デコーダ ＲＭＣ 冗長メモリセル ＲＳ０，，，ＲＳ７ 出力 Ｓ１．．．Ｓ８ 記憶区分 Ｓ１Ｌ．．．Ｓ８Ｌ 左側部分 Ｓ１Ｒ．．．Ｓ８Ｒ 右側部分 ＳＡ１．．．ＳＡ８ センス増幅器 ＳＬ，ＳＲ 信号 ＳＬＫ 共通ソースライン ＳＳ１．．．ＳＳ８ 記憶区分選択信号 ＳＷ１．．．ＳＷ６ スイッチ ＶＢ バイアス電圧 ＶＣＣ 外部電源 ＶＰＤ 電源 ＹＯ０Ｋ．．．ＹＯ３Ｋ，ＹＮ０．．．ＹＮ７，ＹＭ
０．．．ＹＭ７ 選択信号 ＹＭ０〜ＹＭ７ 選択信号 ＹＲ 冗長選択信号 ＷＬ０．．．ＷＬ２５５ ワードライン
スタ １４Ａ，１４Ｂ プログラムライン １５Ａ，１５Ｂ 電圧制限トランジスタ １６ 出力 １７Ａ，１７Ｂ，１８ ＰチャネルＭＯＳＦＥＴ １９Ａ，１９Ｂ，２４ ＮチャネルＭＯＳＦＥＴ ２０ 第１デコーダ ２１ 第２デコーダ ２２ 第３デコーダ ３０ 電圧レギュレータ ５０ 制御論理 Ａ０．．．Ａ７，ＡＮ，ＡＸ アドレス信号 ＡＢ０．．．ＡＢ７，ＧＢ 記憶素子 ＡＤＤ アドレス信号バス Ｂ１．．．Ｂ６４，ＢＬ０．．．ＢＬ２５５ ビットラ
イン ＢＬＲ０．．．ＢＬＲ３ 冗長ビットライン ＣＡＭ１．．．ＣＡＭ４ メモリバンク ＣＤ１．．．ＣＤ８ 列デコーダ ＣＲ１．．．ＣＲ８ ＣＡＭ行選択信号 Ｄ１．．．Ｄ８ 部分 ＤＣ１．．．ＤＣ８ 駆動回路 ＤＭＡＲ 信号 Ｉ１，Ｉ２，Ｉ３ インバータ ＭＣ メモリセル ＮＥＤ 検査信号 Ｏ１．．．Ｏ４，Ｏｉ 出力データライン ＯＢｉ 出力バッファ ＰＧＥＮ プログラムイネーブル信号 ＲＢＬＯ．．．ＲＢＬ３，ＲＢ１．．．ＲＢ８，ＲＢｉ
冗長ビットライン ＲＤ 行デコーダ ＲＭＣ 冗長メモリセル ＲＳ０，，，ＲＳ７ 出力 Ｓ１．．．Ｓ８ 記憶区分 Ｓ１Ｌ．．．Ｓ８Ｌ 左側部分 Ｓ１Ｒ．．．Ｓ８Ｒ 右側部分 ＳＡ１．．．ＳＡ８ センス増幅器 ＳＬ，ＳＲ 信号 ＳＬＫ 共通ソースライン ＳＳ１．．．ＳＳ８ 記憶区分選択信号 ＳＷ１．．．ＳＷ６ スイッチ ＶＢ バイアス電圧 ＶＣＣ 外部電源 ＶＰＤ 電源 ＹＯ０Ｋ．．．ＹＯ３Ｋ，ＹＮ０．．．ＹＮ７，ＹＭ
０．．．ＹＭ７ 選択信号 ＹＭ０〜ＹＭ７ 選択信号 ＹＲ 冗長選択信号 ＷＬ０．．．ＷＬ２５５ ワードライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルラード ヴィラ イタリア国 ミラノ 20050 ソヴィコ ビィア エッセ フランセスコ 31 (72)発明者 マルコ デフェンディ イタリア国 ミラノ 20050 スルビアー テ ヴィア アチーレ グランディ ６
Claims (8)
- 【請求項１】 電気的消去可能かつプログラム可能な不
揮発性記憶装置であって、行（ＷＬ０〜ＷＬ２５５）及
び第１レベルの列（ＢＬ０〜ＢＬ２５５）に配置したメ
モリセル（ＭＣ）のアレイを有する少なくとも一つの記
憶区分（Ｓ１〜Ｓ８）を具え、前記第１レベルの列（Ｂ
Ｌ０〜ＢＬ２５５）を、各々を各第２レベルの列（Ｂ１
〜Ｂ６４）に結合した前記第１レベルの列のグループと
ともにグループ分けし、各第２レベルの列に対するグル
ープの各々に対して一つの第１レベルの列を選択的に結
合する第１レベル選択手段（２）と、前記第２レベルの
列のうちの一つを選択する第２レベル選択手段（３，
４）と、第１検査モードで前記アレイの選択されたメモ
リセル（ＭＣ）を前記電気的消去可能かつプログラム可
能な不揮発性記憶装置の各出力端子（Ｏｉ）に直接結合
するよう作動する第１直接メモリアクセス検査手段（Ｓ
Ｗ６）と、前記メモリセル（ＭＣ）の欠陥のある列（Ｂ
Ｌ０〜ＢＬ２５５）を置換する冗長メモリセル（ＲＭ
Ｃ）の冗長列（ＲＢＬ０〜ＲＢＬ３）と、前記欠陥のあ
る列（ＢＬ０〜ＢＬ２５５）のアドレスを記憶するとと
もに前記欠陥のある列がアドレス指定されると冗長列
（ＲＢＬ０〜ＲＢＬ３）の各々を選択する欠陥アドレス
記憶手段（ＣＡＭ１〜ＣＡＭ４）を有する冗長制御回路
（ＣＡＭ１〜ＣＡＭ４，５〜７，ＳＷ１〜ＳＷ５，２
４）とを更に具える電気的消去可能かつプログラム可能
な不揮発性記憶装置において、前記冗長制御回路は、前
記第１直接メモリアクセス検査手段とともに前記欠陥ア
ドレス記憶手段（ＣＡＭ１〜ＣＡＭ４）の記憶素子（Ａ
Ｂ０〜ＡＢ７，ＧＢ）を前記アレイの第２レベルの列
（Ｂ１〜Ｂ６４）の各々に直接結合するよう第２検査モ
ードで起動しうる第２直接メモリアクセス検査手段（２
４）を具え、これにより、前記欠陥アドレス記憶手段の
記憶素子を、前記電気的消去可能かつプログラム可能な
不揮発性記憶装置の出力端子（Ｏｉ）に直接できるよう
にしたことを特徴とする電気的消去可能かつプログラム
可能な不揮発性記憶装置。 - 【請求項２】 前記第２検査モードで、前記第１レベル
の選択手段（２）を起動させないようにしたことを特徴
とする請求項１記載の電気的消去可能かつプログラム可
能な不揮発性記憶装置。 - 【請求項３】 前記冗長制御回路（ＣＡＭ１〜ＣＡＭ
４，５〜７，ＳＷ１〜ＳＷ５，２４）は、現在の列アド
レス（Ａ０〜Ａ７）が欠陥のあるアドレスであるか否か
を決定するために前記欠陥アドレス記憶手段（ＣＡＭ１
〜ＣＡＭ４）の情報成分と前記電気的消去可能かつプロ
グラム可能な不揮発性記憶装置に供給された現在の列ア
ドレスとを比較する比較手段（５，６，７）を具え、こ
の比較手段は、欠陥のある列を置換するために冗長列
（ＲＢＬ０〜ＲＢＬ３）を選択する冗長列選択手段（２
Ｒ，４Ｒ）を駆動させる冗長列選択信号（ＲＳ０〜ＲＳ
３，ＹＲ）を起動させるようにしたことを特徴とする請
求項１記載の電気的消去可能かつプログラム可能な不揮
発性記憶装置。 - 【請求項４】 前記冗長制御回路（ＣＡＭ１〜ＣＡＭ
４，５〜７，１２，ＳＷ１〜ＳＷ５，２４）は、第３検
査モードで前記冗長列選択信号（ＲＳ０〜ＲＳ３，Ｙ
Ｒ）を前記電気的消去可能かつプログラム可能な不揮発
性記憶装置の各出力端子（Ｏ１〜Ｏ５）に直接供給する
ように作動する第１検査手段（ＳＷ１〜ＳＷ５）を具え
ることを特徴とする請求項３記載の電気的消去可能かつ
プログラム可能な不揮発性記憶装置。 - 【請求項５】 前記欠陥のあるアドレス記憶手段（ＣＡ
Ｍ１〜ＣＡＭ４）の各記憶素子（ＡＢ０〜ＡＢ７，Ｇ
Ｂ）は、相補状態でプログラムするのに適切な二つの電
気的消去可能及びプログラム可能なメモリセル（１０
Ａ，１３Ａ；１０Ｂ，１３Ｂ）を具えることを特徴とす
る請求項４記載の電気的消去可能かつプログラム可能な
不揮発性記憶装置。 - 【請求項６】 前記比較手段（５，６，７）は、各々が
前記記憶素子の情報成分を感知する前記欠陥のあるアド
レス記憶手段（ＣＡＭ１〜ＣＡＭ４）の各記憶素子（Ａ
Ｂ０〜ＡＢ７，ＧＢ）の各々に関連する複数の感知手段
（５）を具えることを特徴とする請求項５記載の電気的
消去可能かつプログラム可能な不揮発性記憶装置。 - 【請求項７】 前記感知手段（５）の各々は、前記関連
の記憶素子（ＡＢ０〜ＡＢ７，ＧＢ）の前記二つの電気
的消去可能及びプログラム可能なメモリセル（１０Ａ，
１３Ａ；１０Ｂ，１３Ｂ）のプログラミング状態に応じ
て二つの相補的な論理状態にセットするのに適切な双安
定ラッチ（Ｉ１，Ｉ２）を具えることを特徴とする請求
項６記載の電気的消去可能かつプログラム可能な不揮発
性記憶装置。 - 【請求項８】 前記感知手段（５）の各々は、第４検査
モードで前記双安定ラッチ（Ｉ１，Ｉ２）を前記二つの
相補的な論理状態のうちの一方又は他方にセットするよ
うに作動する第４検査手段（１９Ａ，１９Ｂ）を具え、
前記冗長制御回路は、前記第４検査モードで前記欠陥ア
ドレス記憶手段（ＣＡＭ１〜ＣＡＭ４）の記憶素子（Ａ
Ｂ０〜ＡＢ７，ＧＢ）の前記メモリセル（１０Ａ，１３
Ａ；１０Ｂ，１３Ｂ）の制御入力部（ＣＲ１〜ＣＲ８）
に外部から制御される電位（ＶＣＣ）を供給する第５検
査手段（ＳＷ７）を具えることを特徴とする請求項７記
載の電気的消去可能かつプログラム可能な不揮発性記憶
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT96830267:9 | 1996-05-09 | ||
| EP96830267A EP0806773B1 (en) | 1996-05-09 | 1996-05-09 | Electrically erasable and programmable non-volatile memory device with testable redundancy circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1097800A true JPH1097800A (ja) | 1998-04-14 |
Family
ID=8225904
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