JPH1097800A - 電気的消去可能かつプログラム可能な不揮発性記憶装置 - Google Patents
電気的消去可能かつプログラム可能な不揮発性記憶装置Info
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- JPH1097800A JPH1097800A JP11943497A JP11943497A JPH1097800A JP H1097800 A JPH1097800 A JP H1097800A JP 11943497 A JP11943497 A JP 11943497A JP 11943497 A JP11943497 A JP 11943497A JP H1097800 A JPH1097800 A JP H1097800A
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Abstract
(57)【要約】 (修正有)
【課題】 検査可能な冗長回路を有する電気的消去可能
かつプログラム可能な不揮発性記憶装置を提供する。 【解決手段】 選択可能な欠陥アドレス記憶手段を備え
た冗長制御回路は、第1検査モードで選択されたメモリ
セルを各出力端子Oiに接続する第1直接メモリアクセ
ス検査手段とともに、欠陥アドレス記憶手段の記憶素子
AB0〜AB7,GBを第2レベルのビット別B1〜B
64の各々に直接結合するよう第2検査モードで起動す
る第2直接メモリアクセス検査手段24を具え、記憶素
子AB0〜AB7,GBを出力端子Oiに直接できるよ
うにする。
かつプログラム可能な不揮発性記憶装置を提供する。 【解決手段】 選択可能な欠陥アドレス記憶手段を備え
た冗長制御回路は、第1検査モードで選択されたメモリ
セルを各出力端子Oiに接続する第1直接メモリアクセ
ス検査手段とともに、欠陥アドレス記憶手段の記憶素子
AB0〜AB7,GBを第2レベルのビット別B1〜B
64の各々に直接結合するよう第2検査モードで起動す
る第2直接メモリアクセス検査手段24を具え、記憶素
子AB0〜AB7,GBを出力端子Oiに直接できるよ
うにする。
Description
【0001】
【発明の属する技術分野】本発明は、検査可能な冗長回
路を有する電気的消去可能かつプログラム可能な不揮発
性記憶装置、特にフラッシュEEPROMに関するもの
である。
路を有する電気的消去可能かつプログラム可能な不揮発
性記憶装置、特にフラッシュEEPROMに関するもの
である。
【0002】
【従来の技術】半導体メモリでは、冗長とは、欠陥のあ
る記憶素子を「修復する」ために記憶具えに設けた回路
及び追加の記憶素子の複合をいう。冗長により、最大で
も制限された数の欠陥によって悪影響が及ぼされる記憶
装置を回復させることができる。
る記憶素子を「修復する」ために記憶具えに設けた回路
及び追加の記憶素子の複合をいう。冗長により、最大で
も制限された数の欠陥によって悪影響が及ぼされる記憶
装置を回復させることができる。
【0003】冗長記憶素子は、メモリマトリックスのメ
モリセルと同一のメモリセルによって形成され、行(冗
長行)又は列(冗長列)に配置されている。冗長回路
は、メモリマトリックスの欠陥のある行又は列、すなわ
ち少なくとも一つの欠陥のあるメモリセルが検出される
行又は列を置換するために、所定の冗長行又は冗長列を
選択するように制御する。このために、冗長回路は、欠
陥のある行又は列のアドレスを記憶する不揮発性記憶レ
ジスタを具え、その結果、欠陥のある行又は列が(読出
し又はプログラミング中に)アクセスされると、これら
は選択されず、対応する冗長行又は冗長列が代わりに選
択される。
モリセルと同一のメモリセルによって形成され、行(冗
長行)又は列(冗長列)に配置されている。冗長回路
は、メモリマトリックスの欠陥のある行又は列、すなわ
ち少なくとも一つの欠陥のあるメモリセルが検出される
行又は列を置換するために、所定の冗長行又は冗長列を
選択するように制御する。このために、冗長回路は、欠
陥のある行又は列のアドレスを記憶する不揮発性記憶レ
ジスタを具え、その結果、欠陥のある行又は列が(読出
し又はプログラミング中に)アクセスされると、これら
は選択されず、対応する冗長行又は冗長列が代わりに選
択される。
【0004】
【発明が解決しようとする課題】記憶装置に冗長を設け
ると、明らかにチップエリアに関するコストを有するよ
うになる。設けるべき冗長記憶素子(冗長行又は列)の
数は、生産プロセスの欠陥の程度及び冗長を設けたため
に回復することができる欠陥のある記憶装置のチップの
数を考慮して、全体に亘る歩留りに基づいて評価する必
要がある。
ると、明らかにチップエリアに関するコストを有するよ
うになる。設けるべき冗長記憶素子(冗長行又は列)の
数は、生産プロセスの欠陥の程度及び冗長を設けたため
に回復することができる欠陥のある記憶装置のチップの
数を考慮して、全体に亘る歩留りに基づいて評価する必
要がある。
【0005】欠陥のある行又は列の冗長行又は列への実
際的な置換は、記憶装置の工場内の検査中に実行され、
通常エンドユーザに対して明らかである。
際的な置換は、記憶装置の工場内の検査中に実行され、
通常エンドユーザに対して明らかである。
【0006】冗長回路を検査できることは有効である。
このためには、冗長回路の完全な機能を確認する、例え
ば、欠陥のあるアドレスを記憶する必要がある不揮発性
記憶レジスタがエラーのないことを確かめる必要があ
る。冗長回路を検査するには、製造プロセスの欠陥の程
度についての統計情報を推論する必要もあり、その結
果、冗長記憶素子の数を調整して、最大の製造歩留りを
達成することができる。
このためには、冗長回路の完全な機能を確認する、例え
ば、欠陥のあるアドレスを記憶する必要がある不揮発性
記憶レジスタがエラーのないことを確かめる必要があ
る。冗長回路を検査するには、製造プロセスの欠陥の程
度についての統計情報を推論する必要もあり、その結
果、冗長記憶素子の数を調整して、最大の製造歩留りを
達成することができる。
【0007】従来技術の観点から、本発明の目的は、検
査可能な冗長回路を有する電気的消去可能かつプログラ
ム可能な不揮発性記憶装置を提供することである。
査可能な冗長回路を有する電気的消去可能かつプログラ
ム可能な不揮発性記憶装置を提供することである。
【0008】
【課題を解決するための手段】本発明によれば、このよ
うな目的を、電気的消去可能かつプログラム可能な不揮
発性記憶装置であって、行及び第1レベルの列に配置し
たメモリセルのアレイを有する少なくとも一つの記憶区
分を具え、前記第1レベルの列を、各々を各第2レベル
の列に結合した前記第1レベルの列のグループとともに
グループ分けし、各第2レベルの列に対するグループの
各々に対して一つの第1レベルの列を選択的に結合する
第1レベル選択手段と、前記第2レベルの列のうちの一
つを選択する第2レベル選択手段と、第1検査モードで
前記アレイの選択されたメモリセルを前記電気的消去可
能かつプログラム可能な不揮発性記憶装置の各出力端子
に直接結合するよう作動する第1直接メモリアクセス検
査手段と、前記メモリセルの欠陥のある列を置換する冗
長メモリセルの冗長列と、前記欠陥のある列のアドレス
を記憶するとともに前記欠陥のある列がアドレス指定さ
れると冗長列の各々を選択する欠陥アドレス記憶手段を
有する冗長制御回路とを更に具える電気的消去可能かつ
プログラム可能な不揮発性記憶装置において、前記冗長
制御回路は、前記第1直接メモリアクセス検査手段とと
もに前記欠陥アドレス記憶手段の記憶素子を前記アレイ
の第2レベルの列の各々に直接結合するよう第2検査モ
ードで起動しうる第2直接メモリアクセス検査手段を具
え、これにより、前記欠陥アドレス記憶手段の記憶素子
を、前記電気的消去可能かつプログラム可能な不揮発性
記憶装置の出力端子に直接できるようにしたことを特徴
とする電気的消去可能かつプログラム可能な不揮発性記
憶装置によって達成することができる。
うな目的を、電気的消去可能かつプログラム可能な不揮
発性記憶装置であって、行及び第1レベルの列に配置し
たメモリセルのアレイを有する少なくとも一つの記憶区
分を具え、前記第1レベルの列を、各々を各第2レベル
の列に結合した前記第1レベルの列のグループとともに
グループ分けし、各第2レベルの列に対するグループの
各々に対して一つの第1レベルの列を選択的に結合する
第1レベル選択手段と、前記第2レベルの列のうちの一
つを選択する第2レベル選択手段と、第1検査モードで
前記アレイの選択されたメモリセルを前記電気的消去可
能かつプログラム可能な不揮発性記憶装置の各出力端子
に直接結合するよう作動する第1直接メモリアクセス検
査手段と、前記メモリセルの欠陥のある列を置換する冗
長メモリセルの冗長列と、前記欠陥のある列のアドレス
を記憶するとともに前記欠陥のある列がアドレス指定さ
れると冗長列の各々を選択する欠陥アドレス記憶手段を
有する冗長制御回路とを更に具える電気的消去可能かつ
プログラム可能な不揮発性記憶装置において、前記冗長
制御回路は、前記第1直接メモリアクセス検査手段とと
もに前記欠陥アドレス記憶手段の記憶素子を前記アレイ
の第2レベルの列の各々に直接結合するよう第2検査モ
ードで起動しうる第2直接メモリアクセス検査手段を具
え、これにより、前記欠陥アドレス記憶手段の記憶素子
を、前記電気的消去可能かつプログラム可能な不揮発性
記憶装置の出力端子に直接できるようにしたことを特徴
とする電気的消去可能かつプログラム可能な不揮発性記
憶装置によって達成することができる。
【0009】本発明によれば、記憶素子を検査すること
ができ、欠陥のあるビットラインの欠陥のあるアドレス
を、メモリアレイのメモリセルを検査するために通常記
憶装置に設けた同一の直接メモリアクセス回路を用いる
ことによって記憶すべきである。これにより、チップ区
域が大きくならないのでコンパクトなレイアウトを有す
るようになる。
ができ、欠陥のあるビットラインの欠陥のあるアドレス
を、メモリアレイのメモリセルを検査するために通常記
憶装置に設けた同一の直接メモリアクセス回路を用いる
ことによって記憶すべきである。これにより、チップ区
域が大きくならないのでコンパクトなレイアウトを有す
るようになる。
【0010】
【発明の実施の形態】図1を参照すると、複数の独立し
て消去可能な記憶区分S1〜S8を具える区分分けされ
たフラッシュEEPROMを示す。記憶区分S1〜S8
は同一サイズを有することができるが、それらは互いに
相違するサイズを有することもできる。例えばフラッシ
ュEEPROMを8本の出力データラインを有する4メ
ガビットデバイス(すなわち、512キロバイトメモ
リ)とし、記憶区分S1〜S8が同一のサイズを有する
と仮定すると、各記憶区分は512キロビットのサイズ
を有する。
て消去可能な記憶区分S1〜S8を具える区分分けされ
たフラッシュEEPROMを示す。記憶区分S1〜S8
は同一サイズを有することができるが、それらは互いに
相違するサイズを有することもできる。例えばフラッシ
ュEEPROMを8本の出力データラインを有する4メ
ガビットデバイス(すなわち、512キロバイトメモ
リ)とし、記憶区分S1〜S8が同一のサイズを有する
と仮定すると、各記憶区分は512キロビットのサイズ
を有する。
【0011】記憶区分S1〜S8を二つの部分、すなわ
ち左側部分S1L〜S8L及び右側部分S1R〜S8R
に分割する。後に詳細に説明するように、各記憶区分の
各部分は、行(ワードライン)WL0〜WL255及び
列(ビットライン)の交差に配置した256キロビット
のメモリセルを含む。各記憶区分の各部分を、利用でき
る256ワードラインのうちの1ワードラインを選択す
るために行デコーダRDに結合する。
ち左側部分S1L〜S8L及び右側部分S1R〜S8R
に分割する。後に詳細に説明するように、各記憶区分の
各部分は、行(ワードライン)WL0〜WL255及び
列(ビットライン)の交差に配置した256キロビット
のメモリセルを含む。各記憶区分の各部分を、利用でき
る256ワードラインのうちの1ワードラインを選択す
るために行デコーダRDに結合する。
【0012】各記憶区分S1〜S8を同一サイズ(64
キロビット)の8個の部分D1〜D8に分割し、各部分
は、記憶装置の各出力データラインに対して保持される
記憶スペースに対応する。各記憶区分の左側部分S1L
〜S8Lは、第1の4個の部分D1〜D4を含み、それ
らは、例えば8本の出力データラインの四つの非重要ビ
ット01〜04に対応する。記憶区分の右側部分S1R
〜S8Rは、残りの4個の部分D5〜D8を含み、それ
らは8本の出力データラインの四つの最重要ビット05
〜08に対応する。
キロビット)の8個の部分D1〜D8に分割し、各部分
は、記憶装置の各出力データラインに対して保持される
記憶スペースに対応する。各記憶区分の左側部分S1L
〜S8Lは、第1の4個の部分D1〜D4を含み、それ
らは、例えば8本の出力データラインの四つの非重要ビ
ット01〜04に対応する。記憶区分の右側部分S1R
〜S8Rは、残りの4個の部分D5〜D8を含み、それ
らは8本の出力データラインの四つの最重要ビット05
〜08に対応する。
【0013】所定の記憶区分Sk(k=1...8)の
部分Di(i=1...8)の構造を詳細に示す図2か
らわかるように、各部分Diは256ビットラインBL
0〜BL255を含む。メモリセルMCをフローティン
グゲートMOSトランジスタによって示し、その各々
は、各ワードライン(256ワードラインWL0〜WL
255のうちの一つ)に接続した制御ゲート電極と、各
ビットライン(256ビットラインBL0〜BL255
のうちの一つ)に接続したドレイン電極と、同一の記憶
区分Skの他の全てのメモリセルMCのソース電極と共
通して(グランドとと消去ソース電源1との間で切り替
えることができる)切替可能なソースラインSLkに接
続したソース電極とを有する。各部分Diの内側で、ビ
ットラインBL0〜BL255を四つのグループにおい
て互いにグループ分けし、各グループを各第2レベルの
ビットラインB1〜B64に結合する。各第1レベル選
択信号YO0k〜YO3kによって駆動される第1レベ
ル選択トランジスタ2により、各グループの内側の1ビ
ットラインBL0〜BL255の選択を行うことがで
き、その結果、選択されたビットラインBL0〜BL2
55を各第2レベルのビットラインB1〜B64に電気
的に接続することができる。図1からわかるように、所
定の記憶区分Skの所定の区分Diの第2レベルのビッ
トラインB1〜B64は、他の記憶区分の部分Diと共
通である。8個の列デコーダCDi(i=1...8)
のアレイ(所定の列デコーダCDiを、8個全ての記憶
区分S1〜S8の部分Diに関連させる。)により、6
4の第2レベルのビットラインB1〜B64のうちの一
つを選択することができ、64の第2レベルのビットラ
インB1〜B64を単一ラインLi(i=1...8)
に多重化する。図2に示すように、第2レベルのビット
ラインB1〜B64を八つのグループにグループ分けす
る。各列デコーダCDiは、(全ての記憶区分に共通
の)第2レベルの選択信号YN0〜YN7によって駆動
されるとともに八つの各グループ内で第2レベルのビッ
トラインB1〜B64のうちの一つを選択することがで
きる8個の第2レベルの選択トランジスタ3の八つのグ
ループと、(全ての記憶区分に共通の)第3レベルの選
択信号YM0〜YM7によって駆動されるとともに八つ
の第2レベルのビットラインB1〜B64の8グループ
のうちの一つを選択することができる8個の第3レベル
の選択トランジスタ4とを具える。
部分Di(i=1...8)の構造を詳細に示す図2か
らわかるように、各部分Diは256ビットラインBL
0〜BL255を含む。メモリセルMCをフローティン
グゲートMOSトランジスタによって示し、その各々
は、各ワードライン(256ワードラインWL0〜WL
255のうちの一つ)に接続した制御ゲート電極と、各
ビットライン(256ビットラインBL0〜BL255
のうちの一つ)に接続したドレイン電極と、同一の記憶
区分Skの他の全てのメモリセルMCのソース電極と共
通して(グランドとと消去ソース電源1との間で切り替
えることができる)切替可能なソースラインSLkに接
続したソース電極とを有する。各部分Diの内側で、ビ
ットラインBL0〜BL255を四つのグループにおい
て互いにグループ分けし、各グループを各第2レベルの
ビットラインB1〜B64に結合する。各第1レベル選
択信号YO0k〜YO3kによって駆動される第1レベ
ル選択トランジスタ2により、各グループの内側の1ビ
ットラインBL0〜BL255の選択を行うことがで
き、その結果、選択されたビットラインBL0〜BL2
55を各第2レベルのビットラインB1〜B64に電気
的に接続することができる。図1からわかるように、所
定の記憶区分Skの所定の区分Diの第2レベルのビッ
トラインB1〜B64は、他の記憶区分の部分Diと共
通である。8個の列デコーダCDi(i=1...8)
のアレイ(所定の列デコーダCDiを、8個全ての記憶
区分S1〜S8の部分Diに関連させる。)により、6
4の第2レベルのビットラインB1〜B64のうちの一
つを選択することができ、64の第2レベルのビットラ
インB1〜B64を単一ラインLi(i=1...8)
に多重化する。図2に示すように、第2レベルのビット
ラインB1〜B64を八つのグループにグループ分けす
る。各列デコーダCDiは、(全ての記憶区分に共通
の)第2レベルの選択信号YN0〜YN7によって駆動
されるとともに八つの各グループ内で第2レベルのビッ
トラインB1〜B64のうちの一つを選択することがで
きる8個の第2レベルの選択トランジスタ3の八つのグ
ループと、(全ての記憶区分に共通の)第3レベルの選
択信号YM0〜YM7によって駆動されるとともに八つ
の第2レベルのビットラインB1〜B64の8グループ
のうちの一つを選択することができる8個の第3レベル
の選択トランジスタ4とを具える。
【0014】各列デコーダCiは各センス増幅器SAi
(i=1...8)に信号を供給し、その後各センス増
幅器SAiは各出力バッファOBi(i=1...8)
に信号を供給し、その出力バッファは各出力データライ
ンOi(i=0...8)を駆動させる。
(i=1...8)に信号を供給し、その後各センス増
幅器SAiは各出力バッファOBi(i=1...8)
に信号を供給し、その出力バッファは各出力データライ
ンOi(i=0...8)を駆動させる。
【0015】第1、第2及び第3レベルの選択信号YO
0k〜YO3k(k=1...8)、YN0〜YN7及
びYM0〜YM7を、アドレス信号バスADDから信号
供給される復号化回路9によって発生させる。第1、第
2及び第3の選択信号の発生を後に詳細に説明する。
0k〜YO3k(k=1...8)、YN0〜YN7及
びYM0〜YM7を、アドレス信号バスADDから信号
供給される復号化回路9によって発生させる。第1、第
2及び第3の選択信号の発生を後に詳細に説明する。
【0016】記憶装置が読出し又はプログラムモードで
アクセスされると、現在アドレスされた記憶区分の八つ
の部分D1〜D8の一つに対して1ビットラインとす
る、8ビットラインが同時に選択される。
アクセスされると、現在アドレスされた記憶区分の八つ
の部分D1〜D8の一つに対して1ビットラインとす
る、8ビットラインが同時に選択される。
【0017】図2に図示したように、メモリセルMCと
同一の冗長メモリセルRMCの4列(冗長ビットライン
RBL0〜RBL3)を、各記憶区分Skの各部分Di
に関連させる。四つの第1レベルの冗長選択信号YO0
k〜YO3kによって駆動される四つの第1レベルの冗
長選択トランジスタ2Rにより、四つの冗長ビットライ
ンRBL0〜RBL3のうちの一つを選択することがで
き、選択した冗長ビットラインを第2レベルの冗長ビッ
トラインRBi(i=0...8)に電気的に接続す
る。所定の記憶区分の所定の区分Diの第2レベルの冗
長ビットラインRBiは、他の記憶区分の全ての部分D
iと共通である。列デコーダCDiにおいて、(全ての
記憶区分に共通の)第2レベルの冗長選択信号YRによ
って駆動される第2レベルの冗長選択トランジスタ4R
により、第2レベルの冗長ビットラインRBiを部分D
iに関連するセンス増幅器SAiに電気的に接続する。
また、冗長メモリセルRMCは記憶区分Skの共通ソー
スラインSLkに接続したソース電極を有しなく、それ
を独立して電気的に消去することができる。
同一の冗長メモリセルRMCの4列(冗長ビットライン
RBL0〜RBL3)を、各記憶区分Skの各部分Di
に関連させる。四つの第1レベルの冗長選択信号YO0
k〜YO3kによって駆動される四つの第1レベルの冗
長選択トランジスタ2Rにより、四つの冗長ビットライ
ンRBL0〜RBL3のうちの一つを選択することがで
き、選択した冗長ビットラインを第2レベルの冗長ビッ
トラインRBi(i=0...8)に電気的に接続す
る。所定の記憶区分の所定の区分Diの第2レベルの冗
長ビットラインRBiは、他の記憶区分の全ての部分D
iと共通である。列デコーダCDiにおいて、(全ての
記憶区分に共通の)第2レベルの冗長選択信号YRによ
って駆動される第2レベルの冗長選択トランジスタ4R
により、第2レベルの冗長ビットラインRBiを部分D
iに関連するセンス増幅器SAiに電気的に接続する。
また、冗長メモリセルRMCは記憶区分Skの共通ソー
スラインSLkに接続したソース電極を有しなく、それ
を独立して電気的に消去することができる。
【0018】図3は、上記ビットライン及び第2レベル
のビットラインの物理的な構造を線図的に示す。ビット
ラインBL0〜BL255及び冗長ビットラインRBL
0〜RBL3は各部分Diに対して特定の位置にあり
(すなわち、所定の区分の所定の部分Diのビットライ
ン及び冗長ビットラインは、他の記憶区分の部分Diの
ビットライン及び冗長ビットラインから物理的に個別で
ある。)、例えば、第1レベルの相互接続層のストリッ
プによって形成される(例えば、2重金属層製造プロセ
スにおいて、これらを第1レベルの金属層のストリップ
によって形成する。)。代わりに、所定の記憶区分の所
定の部分Diの第2レベルのビットラインB1〜B64
及び第2レベルの冗長ビットラインRBiは、他の記憶
区分の全ての部分Diに対して共通であり、例えば、第
2レベルの相互接続層のストリップによって形成されて
いる(2重金属層プロセスにおいて、これらは第2レベ
ルの金属層のストリップによって形成されている。)。
のビットラインの物理的な構造を線図的に示す。ビット
ラインBL0〜BL255及び冗長ビットラインRBL
0〜RBL3は各部分Diに対して特定の位置にあり
(すなわち、所定の区分の所定の部分Diのビットライ
ン及び冗長ビットラインは、他の記憶区分の部分Diの
ビットライン及び冗長ビットラインから物理的に個別で
ある。)、例えば、第1レベルの相互接続層のストリッ
プによって形成される(例えば、2重金属層製造プロセ
スにおいて、これらを第1レベルの金属層のストリップ
によって形成する。)。代わりに、所定の記憶区分の所
定の部分Diの第2レベルのビットラインB1〜B64
及び第2レベルの冗長ビットラインRBiは、他の記憶
区分の全ての部分Diに対して共通であり、例えば、第
2レベルの相互接続層のストリップによって形成されて
いる(2重金属層プロセスにおいて、これらは第2レベ
ルの金属層のストリップによって形成されている。)。
【0019】図4は、記憶区分の内側の冗長ビットライ
ンの物理的な配置を線図的に示す。この図において、記
憶区分の左側部分のみを示し、右側部分を線図的に示
す。16本の冗長ビットライン(記憶区分の左側部分の
四つの部分D1〜D4の各々に対する4本の局所冗長ビ
ットラインRBL0〜RBL3)を、各記憶区分S1〜
S8の部分D2及びD3間に配置する。全体に亘って、
256本の冗長ビットラインを記憶装置内に設ける。
ンの物理的な配置を線図的に示す。この図において、記
憶区分の左側部分のみを示し、右側部分を線図的に示
す。16本の冗長ビットライン(記憶区分の左側部分の
四つの部分D1〜D4の各々に対する4本の局所冗長ビ
ットラインRBL0〜RBL3)を、各記憶区分S1〜
S8の部分D2及びD3間に配置する。全体に亘って、
256本の冗長ビットラインを記憶装置内に設ける。
【0020】図5は、フラッシュEEPROMに集積し
た冗長制御回路を線図的に示す。この回路は、四つのメ
モリバンクCAM1〜CAM4を具える連想記憶装置
(CAM)を具える。第1のメモリバンクCAM1を、
各記憶区分Skの各部分Diの冗長ビットラインBLR
Oに関連させ、同様に、第2、第3及び第4のメモリバ
ンクCAM2〜CAM4を、各記憶区分Skの各部分D
iの冗長ビットラインBLR1〜BLR3に関連させ
る。各メモリバンクCAM1〜CAM4は、八つのCA
M行選択信号CR1〜CR8によって個別にアドレス指
定可能な八つのCAM行(CAMの記憶場所)を具え
る。各CAM行は9個の記憶素子を具える。第1の8個
の記憶素子AB0〜AB7は、記憶区分の部分Diの2
56ビットラインBL0〜BL255の間の欠陥のある
ビットラインのアドレスに対応する8ビットデジタルコ
ードを記憶することができ、9番目の記憶素子GB(い
わゆる「保護ビット」)をプログラムして、保護ビット
ラインアドレスが記憶素子AB0〜AB7に記憶される
ように信号送信する。各CAM行を各記憶区分に関連さ
せる。例えば、各メモリバンクCAM1〜CAM4の第
1CAM行を第1記憶区分に関連させる、等々。所定の
CAM行を、対応する記憶区分がアドレス指定されると
読み出される。このように、現在アドレス指定された記
憶区分の現在アドレス指定されたビットラインが欠陥ビ
ットラインである場合、アドレス指定された記憶区分に
属する冗長ビットラインを欠陥ビットラインの代わりに
することができる。他の記憶区分に属するが欠陥ビット
ラインと同一のアドレスを有するビットラインは、冗長
ビットラインによって置換されない。これにより、より
多くの欠陥を回復させることができる。
た冗長制御回路を線図的に示す。この回路は、四つのメ
モリバンクCAM1〜CAM4を具える連想記憶装置
(CAM)を具える。第1のメモリバンクCAM1を、
各記憶区分Skの各部分Diの冗長ビットラインBLR
Oに関連させ、同様に、第2、第3及び第4のメモリバ
ンクCAM2〜CAM4を、各記憶区分Skの各部分D
iの冗長ビットラインBLR1〜BLR3に関連させ
る。各メモリバンクCAM1〜CAM4は、八つのCA
M行選択信号CR1〜CR8によって個別にアドレス指
定可能な八つのCAM行(CAMの記憶場所)を具え
る。各CAM行は9個の記憶素子を具える。第1の8個
の記憶素子AB0〜AB7は、記憶区分の部分Diの2
56ビットラインBL0〜BL255の間の欠陥のある
ビットラインのアドレスに対応する8ビットデジタルコ
ードを記憶することができ、9番目の記憶素子GB(い
わゆる「保護ビット」)をプログラムして、保護ビット
ラインアドレスが記憶素子AB0〜AB7に記憶される
ように信号送信する。各CAM行を各記憶区分に関連さ
せる。例えば、各メモリバンクCAM1〜CAM4の第
1CAM行を第1記憶区分に関連させる、等々。所定の
CAM行を、対応する記憶区分がアドレス指定されると
読み出される。このように、現在アドレス指定された記
憶区分の現在アドレス指定されたビットラインが欠陥ビ
ットラインである場合、アドレス指定された記憶区分に
属する冗長ビットラインを欠陥ビットラインの代わりに
することができる。他の記憶区分に属するが欠陥ビット
ラインと同一のアドレスを有するビットラインは、冗長
ビットラインによって置換されない。これにより、より
多くの欠陥を回復させることができる。
【0021】各メモリバンクCAM1〜CAM4の9個
の記憶素子AB0〜AB7及びGBの各々を、各記憶素
子の内容を読み出すために各感知回路5に関連させる。
より正確には、所定のメモリバンクの八つのCAM行の
全ての記憶素子AB0を、独自の感知回路5に関連さ
せ、これを、他の記憶素子AB1〜AB7及びGBにも
同様に当てはめる。保護ビットGBに関連する感知回路
5の出力を除く各感知回路5の出力を各2入力EXOR
ゲート6に供給し、2入力EXORゲート6の他の入力
をアドレス信号バスADDの各アドレス信号A0〜A7
とし、A0〜A7は、現在の行アドレス信号を搬送す
る。各EXORゲート6は、関連のCAMメモリバンク
の各記憶素子AB0〜AB7の成分と列アドレス信号A
0〜A7の各々の論理状態と比較する。EXORゲート
6の出力及び保護ビットGBに関連する感知回路5の出
力を9入力ANDゲート7に供給し、9入力ANDゲー
ト7の出力RS0〜RS3を、残りの三つのCAMのメ
モリバンクCAM2...CAM4に関連する他の三つ
のANDゲート7の出力とともに、列復号化回路9及び
4入力ORゲート12に供給する。ORゲート12の出
力は、第2レベルの冗長選択信号YRを形成し、列復号
化回路9にも供給される。所定のANDゲート7の出力
は、関連のCAMのメモリバンクの選択したCAM行の
記憶素子AB0〜AB7に記憶されたデジタルコードが
列アドレス信号A0〜A7の現在の論理形態に一致する
とともに選択したCAM行の保護ビットGBがプログラ
ムされたときのみ、ハイとなる。
の記憶素子AB0〜AB7及びGBの各々を、各記憶素
子の内容を読み出すために各感知回路5に関連させる。
より正確には、所定のメモリバンクの八つのCAM行の
全ての記憶素子AB0を、独自の感知回路5に関連さ
せ、これを、他の記憶素子AB1〜AB7及びGBにも
同様に当てはめる。保護ビットGBに関連する感知回路
5の出力を除く各感知回路5の出力を各2入力EXOR
ゲート6に供給し、2入力EXORゲート6の他の入力
をアドレス信号バスADDの各アドレス信号A0〜A7
とし、A0〜A7は、現在の行アドレス信号を搬送す
る。各EXORゲート6は、関連のCAMメモリバンク
の各記憶素子AB0〜AB7の成分と列アドレス信号A
0〜A7の各々の論理状態と比較する。EXORゲート
6の出力及び保護ビットGBに関連する感知回路5の出
力を9入力ANDゲート7に供給し、9入力ANDゲー
ト7の出力RS0〜RS3を、残りの三つのCAMのメ
モリバンクCAM2...CAM4に関連する他の三つ
のANDゲート7の出力とともに、列復号化回路9及び
4入力ORゲート12に供給する。ORゲート12の出
力は、第2レベルの冗長選択信号YRを形成し、列復号
化回路9にも供給される。所定のANDゲート7の出力
は、関連のCAMのメモリバンクの選択したCAM行の
記憶素子AB0〜AB7に記憶されたデジタルコードが
列アドレス信号A0〜A7の現在の論理形態に一致する
とともに選択したCAM行の保護ビットGBがプログラ
ムされたときのみ、ハイとなる。
【0022】検査のために、ANDゲート7の出力RS
0〜RS3は、各スイッチSW1〜SW4を介して、出
力データラインO1〜O4を直接駆動させる。スイッチ
SW1〜SW4は、記憶装置内の制御論理50によって
発生した検査信号NEDによって制御され、この駆動論
理50は、特定の検査状態で作動されて、出力RS0〜
RS3を各出力データラインO1〜O4に直接接続す
る。信号NEDは他のスイッチSW5も制御し、このス
イッチSW5が閉じられると、ORゲート12の出力部
YRを出力データラインO5に直接接続する。このよう
に、記憶装置に供給される所定のアドレスが現在のアド
レス指定された記憶区分の欠陥ビットラインに対応する
か否かを検査することができる。対応する場合には、出
力データラインO5にハイの論理レベルが現れる。同時
に、出力データラインO1〜O4の論理レベルを制御す
ることにより、冗長ビットラインRBL0〜RBL3の
うちのいずれが欠陥のあるビットラインを置換するのに
用いたかを決定することができる。八つの記憶区分の全
てを順次アドレス指定することにより、八つのCAM行
CR1〜CR8が連続的に選択され、その結果、欠陥の
あるビットラインを置換するのに用いた冗長ビットライ
ンと同様に、複数の欠陥のあるビットラインの完全な知
識を達成することができる。
0〜RS3は、各スイッチSW1〜SW4を介して、出
力データラインO1〜O4を直接駆動させる。スイッチ
SW1〜SW4は、記憶装置内の制御論理50によって
発生した検査信号NEDによって制御され、この駆動論
理50は、特定の検査状態で作動されて、出力RS0〜
RS3を各出力データラインO1〜O4に直接接続す
る。信号NEDは他のスイッチSW5も制御し、このス
イッチSW5が閉じられると、ORゲート12の出力部
YRを出力データラインO5に直接接続する。このよう
に、記憶装置に供給される所定のアドレスが現在のアド
レス指定された記憶区分の欠陥ビットラインに対応する
か否かを検査することができる。対応する場合には、出
力データラインO5にハイの論理レベルが現れる。同時
に、出力データラインO1〜O4の論理レベルを制御す
ることにより、冗長ビットラインRBL0〜RBL3の
うちのいずれが欠陥のあるビットラインを置換するのに
用いたかを決定することができる。八つの記憶区分の全
てを順次アドレス指定することにより、八つのCAM行
CR1〜CR8が連続的に選択され、その結果、欠陥の
あるビットラインを置換するのに用いた冗長ビットライ
ンと同様に、複数の欠陥のあるビットラインの完全な知
識を達成することができる。
【0023】図6は、CAMの記憶素子AB0〜AB7
及び各感知回路5の構造を詳細に示す。図からわかるよ
うに、各CAMメモリ素子AB0〜AB7又はGBは、
CAM行選択信号CR1〜CR8の一つがそれぞれ供給
される制御入力部を有する(フローティングゲートMO
Sトランジスタとして示した)二つのメモリセル10
A,10Bを具える。二つのメモリセル10A,10B
のドレイン電極を、他のCAM行の同一列の記憶素子に
共通の各読出しライン11A,11Bに接続する。メモ
リセル10A,10Bのソース電極を、CAMのメモリ
のCAM記憶素子AB0〜AB7の全てに共通の共通ソ
ースライン12に接続する。各CAMの記憶素子は、他
の二つのフローティングゲートMOSトランジスタ13
A,13Bも具え、それらは、CAM行選択信号に接続
した制御ゲートと、共通ソースライン12に接続したソ
ースと、他のCAM行に共通のプログラムライン14
A,14Bに接続したドレインとを有する。メモリセル
10A及びフローティングゲートMOSトランジスタ1
3Bは、互いに短絡したフローティングゲートを有す
る。好適には、メモリセル10A,10Bの各々を、並
列接続した(フローティングゲートMOSトランジスタ
13A,13B、より一般的にはメモリアレイのメモリ
セルMCを形成するフローティングゲートMOSトラン
ジスタと同一の)四つのフローティングゲートMOSト
ランジスタによって形成する。これにより、プログラミ
ング電流を増大させることなく高感度の感知回路を許容
することができる。その理由は、例えばフローティング
ゲートMOSトランジスタ13Aのチャネルから生じた
ホットエレクトロン電流が五つのフローティングゲート
MOSトランジスタ10A及び13Aの全てをプログラ
ムするからである。メモリセルをプログラムするのに要
求されるプログラミング電流は単一のフローティングゲ
ートMOSトランジスタのものとほぼ等しいが、感知電
流は、同一のバイアス状態の単一のフローティングゲー
トMOSトランジスタの感知電流のほぼ4倍となる。
及び各感知回路5の構造を詳細に示す。図からわかるよ
うに、各CAMメモリ素子AB0〜AB7又はGBは、
CAM行選択信号CR1〜CR8の一つがそれぞれ供給
される制御入力部を有する(フローティングゲートMO
Sトランジスタとして示した)二つのメモリセル10
A,10Bを具える。二つのメモリセル10A,10B
のドレイン電極を、他のCAM行の同一列の記憶素子に
共通の各読出しライン11A,11Bに接続する。メモ
リセル10A,10Bのソース電極を、CAMのメモリ
のCAM記憶素子AB0〜AB7の全てに共通の共通ソ
ースライン12に接続する。各CAMの記憶素子は、他
の二つのフローティングゲートMOSトランジスタ13
A,13Bも具え、それらは、CAM行選択信号に接続
した制御ゲートと、共通ソースライン12に接続したソ
ースと、他のCAM行に共通のプログラムライン14
A,14Bに接続したドレインとを有する。メモリセル
10A及びフローティングゲートMOSトランジスタ1
3Bは、互いに短絡したフローティングゲートを有す
る。好適には、メモリセル10A,10Bの各々を、並
列接続した(フローティングゲートMOSトランジスタ
13A,13B、より一般的にはメモリアレイのメモリ
セルMCを形成するフローティングゲートMOSトラン
ジスタと同一の)四つのフローティングゲートMOSト
ランジスタによって形成する。これにより、プログラミ
ング電流を増大させることなく高感度の感知回路を許容
することができる。その理由は、例えばフローティング
ゲートMOSトランジスタ13Aのチャネルから生じた
ホットエレクトロン電流が五つのフローティングゲート
MOSトランジスタ10A及び13Aの全てをプログラ
ムするからである。メモリセルをプログラムするのに要
求されるプログラミング電流は単一のフローティングゲ
ートMOSトランジスタのものとほぼ等しいが、感知電
流は、同一のバイアス状態の単一のフローティングゲー
トMOSトランジスタの感知電流のほぼ4倍となる。
【0024】読出しライン11A,11Bを、電圧制限
トランジスタ15A,15Bの各々を介して、二つのイ
ンバータI1,I2を具える双安定ラッチの入力部にそ
れぞれ結合する。ラッチの出力16をインバータI3に
供給し、インバータI3の出力を各EXORゲート6に
供給し、保護ビットGBの場合、各ANDゲート7に直
接供給する。電圧制限トランジスタ15A,15Bのゲ
ート電極に、約2Vのバイアス電圧VBによってバイア
スをかけ、これによりメモリセル10A,10Bのドレ
インの電圧を約1Vに制限して、ソフトライティングエ
ラー(soft-writing error)を防止する。プログラミング
ライン14A,14Bを、相補信号AN,AXによって
それぞれ制御されるPチャネルMOSFET17A,1
7Bにそれぞれ結合する。この場合、CAMの記憶素子
AB0〜AB7に対して、AXをアドレス信号A0〜A
7のうちの一つとし、ANをその信号の論理補数とす
る。MOSFET17A,17Bのソースを、電源VP
Dによってプログラムされるとともにプログラムイネー
ブル信号PGENによって制御されるPチャネルMOS
FET18に接続する。このプログラムイネーブル信号
PGENは制御論理50からも発生する。記憶区分の共
通ソースラインSkと同様なソースライン12をグラン
ドと正の消去電圧との間で切り替えて、CAMのメモリ
のフローティングゲートMOSトランジスタの電気的な
消去を行うことができる。
トランジスタ15A,15Bの各々を介して、二つのイ
ンバータI1,I2を具える双安定ラッチの入力部にそ
れぞれ結合する。ラッチの出力16をインバータI3に
供給し、インバータI3の出力を各EXORゲート6に
供給し、保護ビットGBの場合、各ANDゲート7に直
接供給する。電圧制限トランジスタ15A,15Bのゲ
ート電極に、約2Vのバイアス電圧VBによってバイア
スをかけ、これによりメモリセル10A,10Bのドレ
インの電圧を約1Vに制限して、ソフトライティングエ
ラー(soft-writing error)を防止する。プログラミング
ライン14A,14Bを、相補信号AN,AXによって
それぞれ制御されるPチャネルMOSFET17A,1
7Bにそれぞれ結合する。この場合、CAMの記憶素子
AB0〜AB7に対して、AXをアドレス信号A0〜A
7のうちの一つとし、ANをその信号の論理補数とす
る。MOSFET17A,17Bのソースを、電源VP
Dによってプログラムされるとともにプログラムイネー
ブル信号PGENによって制御されるPチャネルMOS
FET18に接続する。このプログラムイネーブル信号
PGENは制御論理50からも発生する。記憶区分の共
通ソースラインSkと同様なソースライン12をグラン
ドと正の消去電圧との間で切り替えて、CAMのメモリ
のフローティングゲートMOSトランジスタの電気的な
消去を行うことができる。
【0025】図6からわかるように、二つのNチャネル
MOSFET19A,19Bを、読出しライン11A,
11Bのうちの一つとグランドとの間にそれぞれ接続す
る。これらMOSFETは、制御論理50から発生する
二つの信号SL,SRによって制御され、後に詳細に説
明するように、検査のために二つの互いに逆の状態のイ
ンバータI1,I2で形成した双安定ラッチをセットす
るのに用いられる。
MOSFET19A,19Bを、読出しライン11A,
11Bのうちの一つとグランドとの間にそれぞれ接続す
る。これらMOSFETは、制御論理50から発生する
二つの信号SL,SRによって制御され、後に詳細に説
明するように、検査のために二つの互いに逆の状態のイ
ンバータI1,I2で形成した双安定ラッチをセットす
るのに用いられる。
【0026】図7は、列復号化回路9の構造を線図的に
示す。この回路は、列アドレス信号A5〜A7が供給さ
れるとともに八つの第3レベルの選択信号YM0〜YM
7を発生させる第1デコーダ20を具える。アドレス信
号A5〜A7の特定の論理形態に応じて、第3レベルの
選択信号YM0〜YM7のうちの一つのみを作動させ
る。信号YRが供給されると、アドレス信号A5〜A7
の状態に依存することなく、第1デコーダ20に信号Y
Rがアクティブのときには、第3レベルの選択信号のう
ちのいずれかの起動を抑制する。第2デコーダ21に列
アドレス信号A2〜A4が供給され、この第2デコーダ
21は、八つの第2レベルの選択信号AYN0〜YN7
を発生させる。アドレス信号A2〜A4の状態に依存し
て、これら信号YN0〜YN7のうちの一つのみを起動
させる。第3デコーダ22に、残りの列アドレス信号A
0,A1及び八つの記憶区分選択信号SS1〜SS8が
供給され、この第3デコーダ22は、第1レベルの選択
信号YO0k〜YO3k(k=1...8)の八つのグ
ループを発生させる。区分選択信号SSS1〜SS8を
他のデコーダ23によって発生させ、このデコーダ23
にはアドレス信号バスADDからも信号が供給され、ア
ドレス信号ADDの特定の論理形態に応じて、区分選択
信号SSk(k=1...8)のうちの一つを起動させ
る。信号SSkの所定のものを起動させることにより、
グループkの四つの信号YO0k〜YO3kのうちの各
々を起動させることができ、アドレス信号A0,A1の
形態に応じて、他のグループYO0k〜YO3kの他の
第1レベルの選択信号は起動されない。第3デコーダ2
2には信号YR及び冗長選択信号RS0〜RS3も供給
され、信号YRがアクティブであるとき、選択された区
分kに対応する第1レベルの選択信号YO0k〜YO3
kのうちの一つの起動は、アドレス信号A0,A1に依
存せず、信号RS0〜RS3に依存する。第3デコーダ
22には、制御論理50から生じた信号DMARも供給
される。信号DMARの機能を後に詳細に説明する。信
号DMARが十分である、すなわち信号DMARがアク
ティブであるとき、全ての第1レベルの選択信号YOk
0〜YOk3が起動されなくなる。
示す。この回路は、列アドレス信号A5〜A7が供給さ
れるとともに八つの第3レベルの選択信号YM0〜YM
7を発生させる第1デコーダ20を具える。アドレス信
号A5〜A7の特定の論理形態に応じて、第3レベルの
選択信号YM0〜YM7のうちの一つのみを作動させ
る。信号YRが供給されると、アドレス信号A5〜A7
の状態に依存することなく、第1デコーダ20に信号Y
Rがアクティブのときには、第3レベルの選択信号のう
ちのいずれかの起動を抑制する。第2デコーダ21に列
アドレス信号A2〜A4が供給され、この第2デコーダ
21は、八つの第2レベルの選択信号AYN0〜YN7
を発生させる。アドレス信号A2〜A4の状態に依存し
て、これら信号YN0〜YN7のうちの一つのみを起動
させる。第3デコーダ22に、残りの列アドレス信号A
0,A1及び八つの記憶区分選択信号SS1〜SS8が
供給され、この第3デコーダ22は、第1レベルの選択
信号YO0k〜YO3k(k=1...8)の八つのグ
ループを発生させる。区分選択信号SSS1〜SS8を
他のデコーダ23によって発生させ、このデコーダ23
にはアドレス信号バスADDからも信号が供給され、ア
ドレス信号ADDの特定の論理形態に応じて、区分選択
信号SSk(k=1...8)のうちの一つを起動させ
る。信号SSkの所定のものを起動させることにより、
グループkの四つの信号YO0k〜YO3kのうちの各
々を起動させることができ、アドレス信号A0,A1の
形態に応じて、他のグループYO0k〜YO3kの他の
第1レベルの選択信号は起動されない。第3デコーダ2
2には信号YR及び冗長選択信号RS0〜RS3も供給
され、信号YRがアクティブであるとき、選択された区
分kに対応する第1レベルの選択信号YO0k〜YO3
kのうちの一つの起動は、アドレス信号A0,A1に依
存せず、信号RS0〜RS3に依存する。第3デコーダ
22には、制御論理50から生じた信号DMARも供給
される。信号DMARの機能を後に詳細に説明する。信
号DMARが十分である、すなわち信号DMARがアク
ティブであるとき、全ての第1レベルの選択信号YOk
0〜YOk3が起動されなくなる。
【0027】所定の記憶区分の所定の部分Diにおい
て、欠陥のあるビットラインが前記部分Diに関連する
四つの冗長ビットラインRBL0〜RB03のうちの一
つに置換されると、同一の置換が、記憶区分の他の部分
に属するが欠陥のあるビットラインの同一アドレスを有
する全てのビットラインに対して生じる。換言すれば、
欠陥のあるビットラインの冗長は、欠陥のあるビットラ
インが見つけられる部分Diに依存しない。
て、欠陥のあるビットラインが前記部分Diに関連する
四つの冗長ビットラインRBL0〜RB03のうちの一
つに置換されると、同一の置換が、記憶区分の他の部分
に属するが欠陥のあるビットラインの同一アドレスを有
する全てのビットラインに対して生じる。換言すれば、
欠陥のあるビットラインの冗長は、欠陥のあるビットラ
インが見つけられる部分Diに依存しない。
【0028】図8は、CAM行選択信号CR1〜CR8
を発生させる回路を線図的に示す。各々が記憶装置のア
ドレス信号の特定の形態によって起動される区分選択信
号SS1〜SS8は、各駆動回路DC1〜DC8に供給
され、これら駆動回路DC1〜DC8の出力部は、CA
M行選択信号CR1〜CR8を発生させる。記憶装置の
通常の動作において、駆動回路DC1〜DC8には、電
圧レギュレータ30から電圧UVGが供給される。電圧
UGVを記憶装置の外部電源VCCの値(例えば、4.
5V)より低くして、CAMの記憶素子のフローティン
グゲートMOSトランジスタの不要な電気的なストレス
を回避する。しかしながら、制御論理50によって制御
されるスイッチSW7により、駆動回路DC1〜DC8
の電源を外部電源VCCに切り替えることができる。こ
れは、後に詳細に説明する検査状態で有効である。
を発生させる回路を線図的に示す。各々が記憶装置のア
ドレス信号の特定の形態によって起動される区分選択信
号SS1〜SS8は、各駆動回路DC1〜DC8に供給
され、これら駆動回路DC1〜DC8の出力部は、CA
M行選択信号CR1〜CR8を発生させる。記憶装置の
通常の動作において、駆動回路DC1〜DC8には、電
圧レギュレータ30から電圧UVGが供給される。電圧
UGVを記憶装置の外部電源VCCの値(例えば、4.
5V)より低くして、CAMの記憶素子のフローティン
グゲートMOSトランジスタの不要な電気的なストレス
を回避する。しかしながら、制御論理50によって制御
されるスイッチSW7により、駆動回路DC1〜DC8
の電源を外部電源VCCに切り替えることができる。こ
れは、後に詳細に説明する検査状態で有効である。
【0029】図9は、冗長制御回路に対してある検査形
態を行うのに用いられる回路及び物理レイアウト配置を
示す線形図である。図において、CAMのメモリの記憶
素子AB0〜AB7,GBのうちの一つを線形的に示
す。二つのメモリセル10A,10Bのうちの一つ及び
それに関連するフローティングゲートMOSトランジス
タ13A,13Bのうちの一つのみらを示すが、同一配
置を、CAMの記憶素子の第2メモリセルに対して設け
る。図6に図示した読出しライン11Aを、各感知回路
5だけではなく、各NチャネルMOSFET24を介し
て、メモリアレイの第2レベルのビットラインB1〜B
64のうちの一つに接続することもできる。MOSFE
T24は、制御論理50から生じた信号DMARによっ
て制御される。図6に関連して説明したように、同一の
CAMのメモリバンクの同一列に属するCAMの記憶素
子AB0〜AB7,GBの全てのメモリセル10Aを、
同一の読出しライン11Aに結合する。メモリセル10
Bを、各MOSFET24を介して、メモリアレイの他
の第2レベルのビットラインB1〜B64に接続する。
信号DMARは、CAMのメモリの全ての記憶素子に共
通である。このように、CAMのメモリの全ての記憶素
子AB0〜AB7,GBのメモリセル10A,10Bの
ドレイン電極を、メモリアレイの第2レベルのビットラ
インB1〜B64の各々に結合することができる。物理
的なレイアウトの観点から、これは可能である。その理
由は、CAMのメモリセルはメモリアレイのメモリセル
MCと同一であり、同一ピッチを有するからである。
態を行うのに用いられる回路及び物理レイアウト配置を
示す線形図である。図において、CAMのメモリの記憶
素子AB0〜AB7,GBのうちの一つを線形的に示
す。二つのメモリセル10A,10Bのうちの一つ及び
それに関連するフローティングゲートMOSトランジス
タ13A,13Bのうちの一つのみらを示すが、同一配
置を、CAMの記憶素子の第2メモリセルに対して設け
る。図6に図示した読出しライン11Aを、各感知回路
5だけではなく、各NチャネルMOSFET24を介し
て、メモリアレイの第2レベルのビットラインB1〜B
64のうちの一つに接続することもできる。MOSFE
T24は、制御論理50から生じた信号DMARによっ
て制御される。図6に関連して説明したように、同一の
CAMのメモリバンクの同一列に属するCAMの記憶素
子AB0〜AB7,GBの全てのメモリセル10Aを、
同一の読出しライン11Aに結合する。メモリセル10
Bを、各MOSFET24を介して、メモリアレイの他
の第2レベルのビットラインB1〜B64に接続する。
信号DMARは、CAMのメモリの全ての記憶素子に共
通である。このように、CAMのメモリの全ての記憶素
子AB0〜AB7,GBのメモリセル10A,10Bの
ドレイン電極を、メモリアレイの第2レベルのビットラ
インB1〜B64の各々に結合することができる。物理
的なレイアウトの観点から、これは可能である。その理
由は、CAMのメモリセルはメモリアレイのメモリセル
MCと同一であり、同一ピッチを有するからである。
【0030】図9にスイッチSW6も図示し、このスイ
ッチSW6により、列デコーダCDiの出力部のライン
Liを各センス増幅器SAi又は出力データラインOi
に直接接続することができる。スイッチSW6は、制御
論理50から生じた信号DMAによって制御され、検査
のために通常記憶装置に設けたいわゆる「直接メモリア
クセス」(DMA)回路を体系化する。記憶装置がDM
A検査モードに入ると、列デコーダCDiの出力ライン
Liは各出力データラインOiに直接接続する。したが
って、メモリアレイのアドレス指定されたメモリセルM
Cから出力される電流を測定することができる。記憶装
置の外部電圧の変動により、アドレス指定されたメモリ
セルMCの電流−電圧特性を決定することができる。同
様に、スイッチSW6を、図1に示した全ての列デコー
ダCDiの出力部に設ける。
ッチSW6により、列デコーダCDiの出力部のライン
Liを各センス増幅器SAi又は出力データラインOi
に直接接続することができる。スイッチSW6は、制御
論理50から生じた信号DMAによって制御され、検査
のために通常記憶装置に設けたいわゆる「直接メモリア
クセス」(DMA)回路を体系化する。記憶装置がDM
A検査モードに入ると、列デコーダCDiの出力ライン
Liは各出力データラインOiに直接接続する。したが
って、メモリアレイのアドレス指定されたメモリセルM
Cから出力される電流を測定することができる。記憶装
置の外部電圧の変動により、アドレス指定されたメモリ
セルMCの電流−電圧特性を決定することができる。同
様に、スイッチSW6を、図1に示した全ての列デコー
ダCDiの出力部に設ける。
【0031】図9の配置により、CAMの記憶素子のD
MA検査モードを、メモリアレイのメモリセルMCのD
MA検査用に設けた回路と同一の回路を用いて実行する
ことができる。実際には、DMA検査モードで及びDM
AR信号を起動させるのに十分である。このように、ビ
ットラインBL0〜BL255のうちのいずれも第2レ
ベルのビットラインB1〜B6に接続されず(その理由
は、第1レベルの選択信号YO0k〜YO3kは全て起
動されていないからである。)、CAMの記憶素子AB
0〜AB7,GBの読出しライン11A,11を、MO
SFET24を介して第2レベルのビットラインB1〜
B64、したがって出力データラインOiに接続する。
検査のためのメモリセル10A,10Bの選択を、CA
Mの記憶行のうちの一つを選択するとともに(トランジ
スタ3及び4によって)第2レベルのビットラインを選
択することにより行う。したがって、(既に説明したよ
うに、好適には四つの並列なフローティングゲートMO
Sトランジスタによって形成された)メモリセル10
A,10Bから出力される電流を測定することができ
る。
MA検査モードを、メモリアレイのメモリセルMCのD
MA検査用に設けた回路と同一の回路を用いて実行する
ことができる。実際には、DMA検査モードで及びDM
AR信号を起動させるのに十分である。このように、ビ
ットラインBL0〜BL255のうちのいずれも第2レ
ベルのビットラインB1〜B6に接続されず(その理由
は、第1レベルの選択信号YO0k〜YO3kは全て起
動されていないからである。)、CAMの記憶素子AB
0〜AB7,GBの読出しライン11A,11を、MO
SFET24を介して第2レベルのビットラインB1〜
B64、したがって出力データラインOiに接続する。
検査のためのメモリセル10A,10Bの選択を、CA
Mの記憶行のうちの一つを選択するとともに(トランジ
スタ3及び4によって)第2レベルのビットラインを選
択することにより行う。したがって、(既に説明したよ
うに、好適には四つの並列なフローティングゲートMO
Sトランジスタによって形成された)メモリセル10
A,10Bから出力される電流を測定することができ
る。
【0032】メモリアレイのメモリセルMCのDMA検
査用に設けた同一のDMA回路を用いることにより、コ
ンパクトなレイアウトを有するようにする。
査用に設けた同一のDMA回路を用いることにより、コ
ンパクトなレイアウトを有するようにする。
【0033】他の重要な検査形態では、消去状態とプロ
グラム状態の両方で、CAMの記憶素子AB0〜AB7
のメモリセル10A,10Bのしきい値電圧を変動させ
ることかできる。
グラム状態の両方で、CAMの記憶素子AB0〜AB7
のメモリセル10A,10Bのしきい値電圧を変動させ
ることかできる。
【0034】先ず、CAMのメモリが電気的に消去され
ると仮定する(これは、記憶装置の工場内検査の開始時
には代表的な状態である。その理由は、準備ステップと
して、メモリアレイの全てのメモリセルMC、全ての冗
長メモリセルRMC及びCAMの全てのメモリセルは電
気的に消去されるからである。)。このことを用いてC
AMのメモリセルのしきい値電圧を確認して、全てのメ
モリセルが実際に消去されていることを確かめる。この
種の検査を、一つの記憶区分Skをアドレス指定するこ
とによって実行して、八つのCAM行のうちの一つを選
択する。制御論理50は、駆動回路DC1〜DC8の電
源を外部電源VCCに接続するようにスイッチSW7を
切り替える。このように、選択されたCAM行のCAM
行選択信号は、UGV(4.5V)電圧の代わりにVC
C電圧で取り出される。選択されたCAM行に属するC
AMの記憶素子のメモリセル10Aのしきい値電圧を確
認するために、感知回路5のインバータI1,I2によ
って形成された双安定ラッチの各々を、MOSFET1
9A及び19Bにより、読出しライン11Aがハイにセ
ットされるとともに読出しライン11Bがローにセット
される初期状態にセットする。その後、VCCは順次増
大される。VCCがメモリセル10Aのしきい値電圧よ
り低い間、読出しライン11Aはハイのままであるが、
VCCがメモリセル10Aのしきい値電圧に到達する
と、読出しライン11Aは接地される。記憶装置にA0
=...=A7=1のようなアドレスが供給され、か
つ、信号NEDが制御論理50によって起動されると、
選択されたCAM行に属するCAMの記憶素子のメモリ
セル10Aのしきい値電圧を表す遷移が、出力ラインO
1〜04で検出される。メモリセル10Bのしきい値電
圧を確認するために、双安定ラッチI1,I2の各々
を、MOSFET19A,19Bにより、読出しライン
11Bがハイにセットされるとともに読出しライン11
Aかローにセットされる逆状態でセットされる。VCC
はその後順次増大される。VCCがメモリセル10Bの
しきい値電圧に到達すると、メモリセル10Bはターン
オンするとともに電流を出力する。ライン11Bはロー
となるがライン11Aはローのままである。出力データ
ラインO1〜O5に遷移が発生しないが、メモリセル1
0Bがしきい値電圧に到達したことを、電源VCCから
出力された電流の顕著な増大を測定することによって検
出することができる。その理由は、インバータI1,I
2のプルアップトランジスタ及びメモリセル10A,1
0Bを介してVCCからグランドへの導通経路を形成す
るからである。
ると仮定する(これは、記憶装置の工場内検査の開始時
には代表的な状態である。その理由は、準備ステップと
して、メモリアレイの全てのメモリセルMC、全ての冗
長メモリセルRMC及びCAMの全てのメモリセルは電
気的に消去されるからである。)。このことを用いてC
AMのメモリセルのしきい値電圧を確認して、全てのメ
モリセルが実際に消去されていることを確かめる。この
種の検査を、一つの記憶区分Skをアドレス指定するこ
とによって実行して、八つのCAM行のうちの一つを選
択する。制御論理50は、駆動回路DC1〜DC8の電
源を外部電源VCCに接続するようにスイッチSW7を
切り替える。このように、選択されたCAM行のCAM
行選択信号は、UGV(4.5V)電圧の代わりにVC
C電圧で取り出される。選択されたCAM行に属するC
AMの記憶素子のメモリセル10Aのしきい値電圧を確
認するために、感知回路5のインバータI1,I2によ
って形成された双安定ラッチの各々を、MOSFET1
9A及び19Bにより、読出しライン11Aがハイにセ
ットされるとともに読出しライン11Bがローにセット
される初期状態にセットする。その後、VCCは順次増
大される。VCCがメモリセル10Aのしきい値電圧よ
り低い間、読出しライン11Aはハイのままであるが、
VCCがメモリセル10Aのしきい値電圧に到達する
と、読出しライン11Aは接地される。記憶装置にA0
=...=A7=1のようなアドレスが供給され、か
つ、信号NEDが制御論理50によって起動されると、
選択されたCAM行に属するCAMの記憶素子のメモリ
セル10Aのしきい値電圧を表す遷移が、出力ラインO
1〜04で検出される。メモリセル10Bのしきい値電
圧を確認するために、双安定ラッチI1,I2の各々
を、MOSFET19A,19Bにより、読出しライン
11Bがハイにセットされるとともに読出しライン11
Aかローにセットされる逆状態でセットされる。VCC
はその後順次増大される。VCCがメモリセル10Bの
しきい値電圧に到達すると、メモリセル10Bはターン
オンするとともに電流を出力する。ライン11Bはロー
となるがライン11Aはローのままである。出力データ
ラインO1〜O5に遷移が発生しないが、メモリセル1
0Bがしきい値電圧に到達したことを、電源VCCから
出力された電流の顕著な増大を測定することによって検
出することができる。その理由は、インバータI1,I
2のプルアップトランジスタ及びメモリセル10A,1
0Bを介してVCCからグランドへの導通経路を形成す
るからである。
【0035】電気的なプログラミングパルスの後メモリ
セル10A,10Bのプログラム状態のしきい値電圧の
検査を同様にして行うことができる。例えば、選択され
たCAM行に属するCAMの記憶素子のセル10Aのプ
ログラム状態のしきい値電圧を確認するために、双安定
ラッチI1,I2を、MOSFET19A,19Bによ
り、読出しライン11Aがハイにセットされるとともに
ライン11Bがローにセットされる初期状態にセットさ
れる。VCCはその後順次増大される。VCCがセル1
0Aのプログラム状態のしきい値電圧より低い間、ライ
ン11Aはハイのままであるが、VCCがセル10Aの
プログラム状態のしきい値電圧に到達すると、ライン1
1Aは接地され、双安定ラッチは切り替わり、遷移が出
力データラインO1〜O4で検出される。メモリセル1
0Bのプログラム状態のしきい値電圧を確認するため
に、双安定ラッチI1,I2が逆状態にセットされ、V
CCが順次増大され、外部電源VCCから出力される電
流が測定される。この電流が顕著な増大を示すと、VC
Cはメモリセル10Bのしきい値電圧に到達する。
セル10A,10Bのプログラム状態のしきい値電圧の
検査を同様にして行うことができる。例えば、選択され
たCAM行に属するCAMの記憶素子のセル10Aのプ
ログラム状態のしきい値電圧を確認するために、双安定
ラッチI1,I2を、MOSFET19A,19Bによ
り、読出しライン11Aがハイにセットされるとともに
ライン11Bがローにセットされる初期状態にセットさ
れる。VCCはその後順次増大される。VCCがセル1
0Aのプログラム状態のしきい値電圧より低い間、ライ
ン11Aはハイのままであるが、VCCがセル10Aの
プログラム状態のしきい値電圧に到達すると、ライン1
1Aは接地され、双安定ラッチは切り替わり、遷移が出
力データラインO1〜O4で検出される。メモリセル1
0Bのプログラム状態のしきい値電圧を確認するため
に、双安定ラッチI1,I2が逆状態にセットされ、V
CCが順次増大され、外部電源VCCから出力される電
流が測定される。この電流が顕著な増大を示すと、VC
Cはメモリセル10Bのしきい値電圧に到達する。
【図1】冗長を有する区分化されたフラッシュEEPR
OMの線形ブロック図である。
OMの線形ブロック図である。
【図2】図1のフラッシュEEPROMの列復号化アー
キテクチャの線形回路図である。
キテクチャの線形回路図である。
【図3】図2に図示した列復号回路アーキテクチャの線
形的な物理構造を示す。
形的な物理構造を示す。
【図4】図1に図示したフラッシュEEPROMの部分
の線形的な物理構造を示す。
の線形的な物理構造を示す。
【図5】図1に図示したフラッシュEEPROMの冗長
制御回路を示す。
制御回路を示す。
【図6】図5の冗長制御回路の詳細を示す。
【図7】列選択信号を発生させる回路の線形図である。
【図8】冗長制御回路の不揮発性記憶レジスタの選択信
号を発生させる回路を線形的に示す。
号を発生させる回路を線形的に示す。
【図9】冗長制御回路を検査する本発明による物理的及
び回路的配置を線形的に示す。
び回路的配置を線形的に示す。
1 消去ソース電源 2,2R,3,4,4R 選択トランジスタ 5 感知回路 6 EXORゲート 7 9入力ANDゲート 9 復号化回路 10A,10B メモリセル 11A,11B 読出しライン 12 4入力ORゲート 13A,13B フローティングゲートMOSトランジ
スタ 14A,14B プログラムライン 15A,15B 電圧制限トランジスタ 16 出力 17A,17B,18 PチャネルMOSFET 19A,19B,24 NチャネルMOSFET 20 第1デコーダ 21 第2デコーダ 22 第3デコーダ 30 電圧レギュレータ 50 制御論理 A0...A7,AN,AX アドレス信号 AB0...AB7,GB 記憶素子 ADD アドレス信号バス B1...B64,BL0...BL255 ビットラ
イン BLR0...BLR3 冗長ビットライン CAM1...CAM4 メモリバンク CD1...CD8 列デコーダ CR1...CR8 CAM行選択信号 D1...D8 部分 DC1...DC8 駆動回路 DMAR 信号 I1,I2,I3 インバータ MC メモリセル NED 検査信号 O1...O4,Oi 出力データライン OBi 出力バッファ PGEN プログラムイネーブル信号 RBLO...RBL3,RB1...RB8,RBi
冗長ビットライン RD 行デコーダ RMC 冗長メモリセル RS0,,,RS7 出力 S1...S8 記憶区分 S1L...S8L 左側部分 S1R...S8R 右側部分 SA1...SA8 センス増幅器 SL,SR 信号 SLK 共通ソースライン SS1...SS8 記憶区分選択信号 SW1...SW6 スイッチ VB バイアス電圧 VCC 外部電源 VPD 電源 YO0K...YO3K,YN0...YN7,YM
0...YM7 選択信号 YM0〜YM7 選択信号 YR 冗長選択信号 WL0...WL255 ワードライン
スタ 14A,14B プログラムライン 15A,15B 電圧制限トランジスタ 16 出力 17A,17B,18 PチャネルMOSFET 19A,19B,24 NチャネルMOSFET 20 第1デコーダ 21 第2デコーダ 22 第3デコーダ 30 電圧レギュレータ 50 制御論理 A0...A7,AN,AX アドレス信号 AB0...AB7,GB 記憶素子 ADD アドレス信号バス B1...B64,BL0...BL255 ビットラ
イン BLR0...BLR3 冗長ビットライン CAM1...CAM4 メモリバンク CD1...CD8 列デコーダ CR1...CR8 CAM行選択信号 D1...D8 部分 DC1...DC8 駆動回路 DMAR 信号 I1,I2,I3 インバータ MC メモリセル NED 検査信号 O1...O4,Oi 出力データライン OBi 出力バッファ PGEN プログラムイネーブル信号 RBLO...RBL3,RB1...RB8,RBi
冗長ビットライン RD 行デコーダ RMC 冗長メモリセル RS0,,,RS7 出力 S1...S8 記憶区分 S1L...S8L 左側部分 S1R...S8R 右側部分 SA1...SA8 センス増幅器 SL,SR 信号 SLK 共通ソースライン SS1...SS8 記憶区分選択信号 SW1...SW6 スイッチ VB バイアス電圧 VCC 外部電源 VPD 電源 YO0K...YO3K,YN0...YN7,YM
0...YM7 選択信号 YM0〜YM7 選択信号 YR 冗長選択信号 WL0...WL255 ワードライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルラード ヴィラ イタリア国 ミラノ 20050 ソヴィコ ビィア エッセ フランセスコ 31 (72)発明者 マルコ デフェンディ イタリア国 ミラノ 20050 スルビアー テ ヴィア アチーレ グランディ 6
Claims (8)
- 【請求項1】 電気的消去可能かつプログラム可能な不
揮発性記憶装置であって、行(WL0〜WL255)及
び第1レベルの列(BL0〜BL255)に配置したメ
モリセル(MC)のアレイを有する少なくとも一つの記
憶区分(S1〜S8)を具え、前記第1レベルの列(B
L0〜BL255)を、各々を各第2レベルの列(B1
〜B64)に結合した前記第1レベルの列のグループと
ともにグループ分けし、各第2レベルの列に対するグル
ープの各々に対して一つの第1レベルの列を選択的に結
合する第1レベル選択手段(2)と、前記第2レベルの
列のうちの一つを選択する第2レベル選択手段(3,
4)と、第1検査モードで前記アレイの選択されたメモ
リセル(MC)を前記電気的消去可能かつプログラム可
能な不揮発性記憶装置の各出力端子(Oi)に直接結合
するよう作動する第1直接メモリアクセス検査手段(S
W6)と、前記メモリセル(MC)の欠陥のある列(B
L0〜BL255)を置換する冗長メモリセル(RM
C)の冗長列(RBL0〜RBL3)と、前記欠陥のあ
る列(BL0〜BL255)のアドレスを記憶するとと
もに前記欠陥のある列がアドレス指定されると冗長列
(RBL0〜RBL3)の各々を選択する欠陥アドレス
記憶手段(CAM1〜CAM4)を有する冗長制御回路
(CAM1〜CAM4,5〜7,SW1〜SW5,2
4)とを更に具える電気的消去可能かつプログラム可能
な不揮発性記憶装置において、前記冗長制御回路は、前
記第1直接メモリアクセス検査手段とともに前記欠陥ア
ドレス記憶手段(CAM1〜CAM4)の記憶素子(A
B0〜AB7,GB)を前記アレイの第2レベルの列
(B1〜B64)の各々に直接結合するよう第2検査モ
ードで起動しうる第2直接メモリアクセス検査手段(2
4)を具え、これにより、前記欠陥アドレス記憶手段の
記憶素子を、前記電気的消去可能かつプログラム可能な
不揮発性記憶装置の出力端子(Oi)に直接できるよう
にしたことを特徴とする電気的消去可能かつプログラム
可能な不揮発性記憶装置。 - 【請求項2】 前記第2検査モードで、前記第1レベル
の選択手段(2)を起動させないようにしたことを特徴
とする請求項1記載の電気的消去可能かつプログラム可
能な不揮発性記憶装置。 - 【請求項3】 前記冗長制御回路(CAM1〜CAM
4,5〜7,SW1〜SW5,24)は、現在の列アド
レス(A0〜A7)が欠陥のあるアドレスであるか否か
を決定するために前記欠陥アドレス記憶手段(CAM1
〜CAM4)の情報成分と前記電気的消去可能かつプロ
グラム可能な不揮発性記憶装置に供給された現在の列ア
ドレスとを比較する比較手段(5,6,7)を具え、こ
の比較手段は、欠陥のある列を置換するために冗長列
(RBL0〜RBL3)を選択する冗長列選択手段(2
R,4R)を駆動させる冗長列選択信号(RS0〜RS
3,YR)を起動させるようにしたことを特徴とする請
求項1記載の電気的消去可能かつプログラム可能な不揮
発性記憶装置。 - 【請求項4】 前記冗長制御回路(CAM1〜CAM
4,5〜7,12,SW1〜SW5,24)は、第3検
査モードで前記冗長列選択信号(RS0〜RS3,Y
R)を前記電気的消去可能かつプログラム可能な不揮発
性記憶装置の各出力端子(O1〜O5)に直接供給する
ように作動する第1検査手段(SW1〜SW5)を具え
ることを特徴とする請求項3記載の電気的消去可能かつ
プログラム可能な不揮発性記憶装置。 - 【請求項5】 前記欠陥のあるアドレス記憶手段(CA
M1〜CAM4)の各記憶素子(AB0〜AB7,G
B)は、相補状態でプログラムするのに適切な二つの電
気的消去可能及びプログラム可能なメモリセル(10
A,13A;10B,13B)を具えることを特徴とす
る請求項4記載の電気的消去可能かつプログラム可能な
不揮発性記憶装置。 - 【請求項6】 前記比較手段(5,6,7)は、各々が
前記記憶素子の情報成分を感知する前記欠陥のあるアド
レス記憶手段(CAM1〜CAM4)の各記憶素子(A
B0〜AB7,GB)の各々に関連する複数の感知手段
(5)を具えることを特徴とする請求項5記載の電気的
消去可能かつプログラム可能な不揮発性記憶装置。 - 【請求項7】 前記感知手段(5)の各々は、前記関連
の記憶素子(AB0〜AB7,GB)の前記二つの電気
的消去可能及びプログラム可能なメモリセル(10A,
13A;10B,13B)のプログラミング状態に応じ
て二つの相補的な論理状態にセットするのに適切な双安
定ラッチ(I1,I2)を具えることを特徴とする請求
項6記載の電気的消去可能かつプログラム可能な不揮発
性記憶装置。 - 【請求項8】 前記感知手段(5)の各々は、第4検査
モードで前記双安定ラッチ(I1,I2)を前記二つの
相補的な論理状態のうちの一方又は他方にセットするよ
うに作動する第4検査手段(19A,19B)を具え、
前記冗長制御回路は、前記第4検査モードで前記欠陥ア
ドレス記憶手段(CAM1〜CAM4)の記憶素子(A
B0〜AB7,GB)の前記メモリセル(10A,13
A;10B,13B)の制御入力部(CR1〜CR8)
に外部から制御される電位(VCC)を供給する第5検
査手段(SW7)を具えることを特徴とする請求項7記
載の電気的消去可能かつプログラム可能な不揮発性記憶
装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT96830267:9 | 1996-05-09 | ||
EP96830267A EP0806773B1 (en) | 1996-05-09 | 1996-05-09 | Electrically erasable and programmable non-volatile memory device with testable redundancy circuits |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1097800A true JPH1097800A (ja) | 1998-04-14 |
Family
ID=8225904
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11943497A Pending JPH1097800A (ja) | 1996-05-09 | 1997-05-09 | 電気的消去可能かつプログラム可能な不揮発性記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5999450A (ja) |
EP (1) | EP0806773B1 (ja) |
JP (1) | JPH1097800A (ja) |
DE (1) | DE69626792T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001189394A (ja) * | 1999-12-28 | 2001-07-10 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子のcamセル |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP1083575B1 (en) * | 1999-09-10 | 2007-11-14 | STMicroelectronics S.r.l. | Non volatile memory with detection of short circuits between word lines |
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KR100381955B1 (ko) * | 2001-01-03 | 2003-04-26 | 삼성전자주식회사 | 기입 드라이버를 이용한 셀 전류 측정 스킴을 갖는 플래시메모리 장치 |
JP2002230982A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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