JP3612276B2 - ダイナミック型半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、センスアンプ駆動用トランジスタを分散配置して高速化を図ったダイナミック型半導体記憶装置(DRAM)に関する。
【0002】
【従来の技術】
図9は、従来のDRAMのビット線センスアンプ部の構成を示す。1トランジスタ/キャパシタ構成の周知のメモリセルMCがマトリクス配列されてセルアレイが構成されている。セルアレイには、複数本のワード線WLと複数対のビット線BL,/BLが配設されている。メモリセルMCのデータがビット線対BL,/BLに読み出されると、これがNMOSトランジスタにより構成されたフリップフロップであるNMOSセンスアンプNSAにより増幅される。ビット線対BL,/BLには、読み出されたデータの“H”レベル側を電源電位まで増幅するため、PMOSトランジスタを用いたフリップフロップからなるPMOSセンスアンプが設けられるが、図ではこれは省略してある。NMOSセンスアンプNSAの共通ソース・ノードに繋がるセンスアンプ駆動線/SANは、基本的には一つの駆動用NMOSトランジスタQn に接続されている。
【0003】
データ読出し時、センスアンプ駆動用NMOSトランジスタQn のゲートに駆動信号SENが入り、これにより、各NMOSセンスアンプNSAが活性化される。このときすべてのビット線対BL,/BLからの電流がNMOSセンスアンプNSAを通ってセンスアンプ駆動線/SANに流れる。従って、大容量DRAMにおいては、センスアンプ駆動線/SANの配線抵抗Rによって、駆動用NMOSトランジスタQn から離れるにつれて各センスアンプの共通ソース・ノードの電位が浮き上がる。これは、センスアンプ動作の遅延の大きな原因となる。
【0004】
この問題を解決するため、本発明者等は、NMOSセンスアンプ駆動用のNMOSトランジスタを、ワード線スナップ領域に分散配置する方式を提案している(1990年電子情報通信学会 秋季全国大会 p5−306参照)。ワード線スナップ領域とは、多結晶シリコンからなるワード線の低抵抗化のために、ワード線に重ねて配設されたAl配線をワード線にコンタクトさせる領域である。このワード線スナップ領域は、セルアレイをワード線方向に複数ブロックに分けて、その各ブロックの間に設けられる。このワード線スナップ領域とNMOSセンスアンプ領域の交差部にセンスアンプ駆動用NMOSトランジスタを分散配置して、このNMOSトランジスタに直接コンタクトするソース電源線として第2のAl配線をビット線方向に配設する。これにより、多数のNMOSセンスアンプの電流を分散させることができ、従来のように一つのNMOSトランジスタで駆動したときのNMOSセンスアンプの共通ソース・ノードの浮き上がりを抑制することができる。
【0005】
しかしながら、DRAMの高速化のためには、上述のようなNMOSセンスアンプ駆動用トランジスタの分散のみでは不十分である。NMOSセンスアンプの高速化は、DRAMのRASアクセスタイムの短縮に有効であるが、サイクルタイムを短縮するにはリストア時間を決定するPMOSセンスアンプの高速化が必要である。PMOSセンスアンプが読出しデータの“H”レベル側を増幅する働きをするからである。
【0006】
【発明が解決しようとする課題】
以上のように、NMOSセンスアンプ駆動用のNMOSトランジスタのみを分散配置する方式では、DRAMの高速化は不十分であるという問題があった。
【0007】
【課題を解決するための手段】
本発明に係るDRAMは、ワード線スナップ領域とNMOSセンスアンプ領域の交差部にNMOSセンスアンプ駆動用のNMOSトランジスタが分散配置されるとともに、ワード線スナップ領域とPMOSセンスアンプ領域の交差部にPMOSセンスアンプ駆動用のPMOSトランジスタが分散配置される。これら分散配置されたNMOSトランジスタおよびPMOSトランジスタのそれぞれのソースにコンタクトするソース電源線は、ワード線およびこれを補強する第1の金属配線とは交差する方向に配設された第2の金属配線により構成される。
【0008】
本発明によれば、PMOSセンスアンプ,NMOSセンスアンプともに駆動用のトランジスタを分散配置することにより、DRAMの一層の高速化が図られる。即ち、NMOSセンスアンプの駆動用NMOSトランジスタを分散配置することによって、RASアクセスタイムの短縮が可能であり、さらにPMOSセンスアンプの駆動用PMOSトランジスタを分散配置することによってサイクルタイムの短縮が図られる。
【0009】
【発明の実施の形態】
以下、本発明の実施例を説明する。
【0010】
図1は、一実施例のDRAMの要部構成を示すレイアウトであり、図2はその要部を等価回路的に示したもの、さらに図3はその要部の具体的なレイアウトを示したものである。
【0011】
1トランジスタ/1キャパシタからなるダイナミック型メモリセルMCが半導体基板上にマトリクス配列されてセルアレイ1が構成されている。セルアレイ1には、メモリセルMCを駆動するワード線WLと、メモリセルMCとデータの授受を行うビット線対BL,/BLが交差して配設されている。セルアレイ1は、図1に示すようにワード線WL方向に複数のブロックに分割されている。これらセルアレイ・ブロック間がワード線スナップ領域2である。即ち、ワード線WLは、図3に示すようにセル・トランジスタのゲート電極となる多結晶シリコン配線21がそのまま連続的に配設されたものであり、これに重ねて第1のAl配線22が配設され、ワード線スナップ領域2に、これら第1のAl配線22と多結晶シリコン配線21のコンタクト部23を配置している。
【0012】
この実施例では、セルアレイ1のビット線方向の一方の端部にNMOSセンスアンプ3とPMOSセンスアンプ4が隣接して配置されている。NMOSセンスアンプは周知のように2個のNMOSトランジスタのドレイン・ゲートを交差接続して構成されたフリップフロップである。PMOSセンスアンプも同様のフリップフロップである。NMOSセンスアンプの共通ソース・ノードに接続されるセンスアンプ駆動用のNMOSトランジスタ5は、駆動線/SANの両端に配置される他、NMOSセンスアンプ3とワード線スナップ領域2の各交差部にそれぞれ分散されて配置されている。同様に、PMOSセンスアンプ駆動用のPMOSトランジスタ6も、駆動線SAPの両端に配置される他、PMOSセンスアンプ4とワード線スナップ領域2の各交差部に分散されて配置されている。そして、ワード線スナップ領域2に配置されたNMOSトランジスタ5のソースに直接コンタクトして(コンタクト部9)、ソース電源線7(接地線)がビット線BLと同じ方向に配設され、同様にワード線スナップ領域2に配置されたPMOSトランジスタ6のソースに直接コンタクトして(コンタクト部10)、ソース電源線8(Vcc線)がビット線BLと同じ方向に配設されている。前述のようにワード線WLを低抵抗化するために第1のAl配線22が配設されているから、これらのソース電源線7,8には第2のAl配線が用いられる。
【0013】
各センスアンプの共通ソース・ノードにつながるセンスアンプ駆動線/SAN,SAPには、図3に示すように第1のAl配線25,26が用いられ、これらがそれぞれNMOSトランジスタ5,PMOSトランジスタ6のドレインにコンタクトしている。NMOSトランジスタ5およびPMOSトランジスタ6のゲートにそれぞれ接続される制御線SEN,/SEPも、それぞれ第1のAl配線27,28により構成されている。
【0014】
図4は、図3のA−A′断面図である。半導体基板31上に配列形成されたセルアレイ・ブロック1の間にワード線スナップ領域2が設けられており、ここで前述のようにワード線を構成する多結晶シリコン配線21に対して第1のAl配線22がコンタクトしている。この第1のAl配線22上に更に層間絶縁膜を介して第2のAl配線によるソース電源線7,8が配設されている。
【0015】
この実施例では、第1のAl配線22,25〜28が第1層金属配線、ソース電源線7,8が第2層金属配線であるが、これらの配線層の上下関係は逆にすることもできる。
【0016】
この実施例では、狭いワード線スナップ領域2にNMOSトランジスタ5とPMOSトランジスタ6が一直線上に並んで配置される。したがってそれぞれに接続されるソース電源線7,8は、それぞれのコンタクト部9,10を互いに避けるために、図に示すように折れ曲がり配線としている。したがってこれらソース電源線7,8と同じ第2のAl配線を用いるカラム選択線CSLについても、ソース電源線7,8の折れ曲がりに対応して折れ曲がり配線とすることが必要になる。その様子を図5に示す。
【0017】
この実施例によれば、データ読出し時のビット線電流が、分散配置されたNMOSセンスアンプ駆動用のNMOSトランジスタ5を通して、それぞれに対して配設されたソース電源線7に流れるから、NMOSセンスアンプ3の駆動線/SANの抵抗による電位降下の影響が低減される。したがってNMOSセンスアンプ3の高速動作が可能になる。同様にPMOSセンスアンプ4に流れる電流も分散配置されたセンスアンプ駆動用PMOSトランジスタ6に対してそれぞれ配設されたソース電源線8に流れるため、PMOSセンスアンプ6の動作が高速化され、リストア時間の短縮が図られる。以上により、アクセスタイムおよびサイクルタイムが短縮されたDRAMが得られる。
【0018】
上記実施例では、ワード線スナップ領域に配置されるPMOSセンスアンプ駆動用PMOSトランジスタ6とNMOSセンスアンプ駆動用NMOSトランジスタ5は、一直線上に並べて配置され、したがってそれらのソース電源線は互いにコンタクト部を避けるべく、折れ曲がり配線とした。
【0019】
これに対して、図6に示すように、PMOSトランジスタ6とNMOSトランジスタ5をワード線方向に互いにずれた状態で配置すれば、これらにコンタクトするソース電源線8,7を折り曲げることなく、図示のように一直線状に配設することができる。ただしこの場合、PMOSトランジスタ6とNMOSトランジスタ5のずれに対応して、PMOSセンスアンプ4とNMOSセンスアンプ3の間にもずれが生じることになる。
【0020】
図7は本発明の別の実施例のDRAMの要部構成を等価回路的に示したものである。先の実施例と対応する部分には、先の実施例と同一符号を付して詳細な説明は省略する。この実施例は、セルアレイ1の中央部にPMOSセンスアンプ4が配置され、両端部にNMOSセンスアンプ3が配置される場合である。またビット線対は、一つの対の間に隣の対の一本が挿入された配置としている。この実施例においても、ワード線スナップ領域2のNMOSセンスアンプ3およびPMOSセンスアンプ4との交差部にそれぞれ、NMOSセンスアンプ駆動用NMOSトランジスタ5、PMOSセンスアンプ駆動用PMOSトランジスタ6が分散配置され、これらNMOSトランジスタ5,PMOSトランジスタ6のソース電源線7,8が第2のAl配線によって、各ワード線スナップ領域に配設される。
【0021】
図8は本発明の更に別の実施例のDRAMである。上記実施例では、各ワード線スナップ領域2にNMOSセンスアンプ駆動用トランジスタ5,PMOSセンスアンプ駆動用トランジスタ6を共に配置し、したがって各ワード線スナップ領域2に2本のソース電源線7,8を配設した。これに対してこの実施例では、複数のワード線スナップ領域2に、NMOSセンスアンプ駆動用NMOSトランジスタ5またはPMOSセンスアンプ駆動用PMOSトランジスタ6のいずれか一方が、交互に配置されている。したがって各ワード線スナップ領域2には、1本のソース電源線7または8が配設されている。
【0022】
この実施例の場合、先の実施例に比べると、センスアンプ電流の分散の度合いは若干低くなるが、NMOSセンスアンプ,PMOSセンスアンプの電流を共に分散させていることにより、従来に比べてDRAMの高速化が図られる。
【0023】
本発明は上記実施例に限られるものではなく、その趣旨を逸脱しない範囲で種々変形して実施することができる。
【0024】
【発明の効果】
以上述べたように本発明によれば、ワード線スナップ領域にNMOSセンスアンプ駆動用トランジスタと共に、PMOSセンスアンプ駆動用トランジスタを分散配置し、それぞれのソースにコンタクトするソース電源線をビット線と同じ方向に配設することによって、DRAMの高速化を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施例のDRAMの要部構成を示すレイアウト図。
【図2】同実施例の要部構成を等価回路的に示す図。
【図3】同実施例のさらに要部の構成を示すレイアウト図。
【図4】同実施例のワード線スナップ領域の断面図。
【図5】同実施例のカラム選択線のパターンを示す図。
【図6】本発明の別の実施例のDRAMの要部構成を示すレイアウト図。
【図7】本発明のさらに他の実施例のDRAMを等価回路的に示す図。
【図8】本発明のさらに他の実施例のDRAMのレイアウト図。
【図9】従来のDRAMにセンスアンプ部の構成を示す図。
【符号の説明】
MC…メモリセル、BL,/BL…ビット線対、WL…ワード線、1…セルアレイ、2…ワード線スナップ領域、3…NMOSセンスアンプ、4…PMOSセンスアンプ、5…NMOSセンスアンプ駆動用NMOSトランジスタ、6…PMOSセンスアンプ駆動用PMOSトランジスタ、7,8…ソース電源線(第2のAl配線)、9,10…コンタクト部、21…多結晶シリコン配線(ゲート電極)、22…第1のAl配線、23…コンタクト部。
Claims (3)
- ダイナミック型メモリセルがマトリックス状に配設されたセルアレイと、このセルアレイの一方に配設されてメモリセルとの間でデータの授受を行う複数対のビット線と、前記セルアレイの前記ビット線と交差する方向に配設されてメモリセルを駆動する複数本のワード線と、前記ワード線上に形成され、且つ前記ワード線と同一方向に配設される複数本の第1の金属配線と、前記セルアレイを前記ワード線方向に複数に分割して配設したセルアレイブロックと、前記セルアレイブロックと前記ワード線方向に隣接する他のセルアレイブロックとの間に延在してなり、且つ前記ワード線と前記第1の金属配線とを接続する接続部を配設してなるワード線スナップ領域と、前記各ビット線対に接続され、前記セルアレイブロックのビット線方向の端に配置される複数のPMOSセンスアンプ及び複数のNMOSセンスアンプと、前記複数のPMOSセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向に延在する領域とが互いに交差する領域に配設された前記PMOSセンスアンプを駆動するPMOSトランジスタと、前記複数のNMOSセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する領域に配設された前記NMOSセンスアンプを駆動するNMOSトランジスタと、を具備してなり、前記PMOSセンスアンプを駆動するPMOSトランジスタのソース端子と前記ビット線方向に配置される第2の金属配線Bとを接続し、この第2の金属配線Bを第2のソース電源線とし、前記NMOSセンスアンプを駆動するNMOSトランジスタのソース端子と前記ビット線方向に配置される第2の金属配線Aとを接続し、この第2の金属配線Aを第1のソース電源線とするものであって、前記第1のソース電源線及び前記第2のソース電源線が1つの前記ワード線スナップ領域内に配置されてなり、第1のソース電源線は、前記PMOSセンスアンプを駆動するPMOSトランジスタのコンタクトを避けて折り曲がり配線として配設され、前記第2のソース電源線は、前記NMOSセンスアンプを駆動するNMOSトランジスタのコンタクトを避けて折り曲がり配線として配設されていることを特徴とするダイナミック型半導体記憶装置。
- ダイナミック型メモリセルがマトリックス状に配設されたセルアレイと、このセルアレイの一方に配設されてメモリセルとの間でデータの授受を行う複数対のビット線と、前記セルアレイの前記ビット線と交差する方向に配設されてメモリセルを駆動する複数本のワード線と、前記ワード線上に形成され、且つ前記ワード線と同一方向に配設される複数本の第1の金属配線と、前記セルアレイを前記ワード線方向に複数に分割して配設したセルアレイブロックと、前記セルアレイブロックと前記ワード線方向に隣接する他のセルアレイブロックとの間に延在してなり、且つ前記ワード線と前記第1の金属配線とを接続する接続部を配設してなるワード線スナップ領域と、前記各ビット線対に接続され、前記セルアレイブロックのビット線方向の端に配置される複数のPMOSセンスアンプ及び複数のNMOSセンスアンプと、前記複数のPMOSセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向に延在する領域とが互いに交差する領域に配設された前記PMOSセンスアンプを駆動するPMOSトランジスタと、前記複数のNMOSセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する領域に配設された前記NMOSセンスアンプを駆動するNMOSトランジスタと、を具備してなり、前記PMOSセンスアンプを駆動するPMOSトランジスタのソース端子と前記ビット線方向に配置される第2の金属配線Bとを接続し、この第2の金属配線Bを第2のソース電源線とし、前記NMOSセンスアンプを駆動するNMOSトランジスタのソース端子と前記ビット線方向に配置される第2の金属配線Aとを接続し、この第2の金属配線Aを第1のソース電源線とするものであって、前記第1のソース電源線及び前記第2のソース電源線が1つの前記ワード線スナップ領域内に配置されており、前記複数のPMOSセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する1つの領域毎に、前記PMOSトランジスタを2つ配置し、2つの前記PMOSトランジスタのゲートが互いに接続され、2つの前記PMOSトランジスタのソース端子が同一の拡散層で接続されることにより、2つの前記PMOSトランジスタが並列に接続されるようにすることを特徴とするダイナミック型半導体記憶装置。
- ダイナミック型メモリセルがマトリックス状に配設されたセルアレイと、このセルアレイの一方に配設されてメモリセルとの間でデータの授受を行う複数対のビット線と、前記セルアレイの前記ビット線と交差する方向に配設されてメモリセルを駆動する複数本のワード線と、前記ワード線上に形成され、且つ前記ワード線と同一方向に配設される複数本の第1の金属配線と、前記セルアレイを前記ワード線方向に複数に分割して配設したセルアレイブロックと、前記セルアレイブロックと前記ワード線方向に隣接する他のセルアレイブロックとの間に延在してなり、且つ前記ワード線と前記第1の金属配線とを接続する接続部を配設してなるワード線スナップ領域と、前記各ビット線対に接続され、前記セルアレイブロックのビット線方向の端に配置される複数のPMOSセンスアンプ及び複数のNMOSセンスアンプと、前記複数のPMOSセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向に延在する領域とが互いに交差する領域に配設された前記PMOSセンスアンプを駆動するPMOSトランジスタと、前記複数のNMOSセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する領域に配設された前記NMOSセンスアンプを駆動するNMOSトランジスタと、を具備してなり、前記PMOSセンスアンプを駆動するPMOSトランジスタのソース端子と前記ビット線方向に配置される第2の金属配線Bとを接続し、この第2の金属配線Bを第2のソース電源線とし、前記NMOSセンスアンプを駆動するNMOSトランジスタのソース端子と前記ビット線方向に配置される第2の金属配線Aとを接続し、この第2の金属配線Aを第1のソース電源線とするものであって、前記第1のソース電源線及び前記第2のソース電源線が1つの前記ワード線スナップ領域内に配置されており、前記複数のNMOSセンスアンプがワード線方向に配置される領域と前記ワード線スナップ領域のビット線方向の延在する領域とが互いに交差する1つの領域毎に、前記NMOSトランジスタを2つ配置し、2つの前記NMOSトランジスタのゲートが互いに接続され、2つの前記NMOSトランジスタのソース端子が同一の拡散層で接続されることにより、2つの前記NMOSトランジスタが並列に接続されるようにすることを特徴とするダイナミック型半導体記憶装置。
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