JPH0562461A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0562461A JPH0562461A JP4030677A JP3067792A JPH0562461A JP H0562461 A JPH0562461 A JP H0562461A JP 4030677 A JP4030677 A JP 4030677A JP 3067792 A JP3067792 A JP 3067792A JP H0562461 A JPH0562461 A JP H0562461A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C7/065—Differential amplifiers of latching type
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】 センスアンプの位置に依存するセンス時間の
ばらつきがなく、ドライブトランジスタによるセンスア
ンプドライブ線の電位の引上げおよび引下げが十分に行
なわれる半導体記憶装置を提供することである。 【構成】 各サブアレイ３の側部に、複数のセンスアン
プ６を含むセンスアンプ列６０と平行に電源線Ｖｃｃ
１，Ｖｓｓ１が配置される。電源線Ｖｃｃ１，Ｖｓｓ１
は、複数のドライブトランジスタ７，８およびセンスア
ンプドライブ線ＳＰ，ＳＮを介してセンスアンプ列６０
に含まれるセンスアンプ６に接続される。
ばらつきがなく、ドライブトランジスタによるセンスア
ンプドライブ線の電位の引上げおよび引下げが十分に行
なわれる半導体記憶装置を提供することである。 【構成】 各サブアレイ３の側部に、複数のセンスアン
プ６を含むセンスアンプ列６０と平行に電源線Ｖｃｃ
１，Ｖｓｓ１が配置される。電源線Ｖｃｃ１，Ｖｓｓ１
は、複数のドライブトランジスタ７，８およびセンスア
ンプドライブ線ＳＰ，ＳＮを介してセンスアンプ列６０
に含まれるセンスアンプ６に接続される。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に半導体記憶装置のレイアウトに関する。
し、特に半導体記憶装置のレイアウトに関する。
【０００２】
【従来の技術】図８は、従来の４Ｍビットダイナミック
ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）のチ
ップ全体のレイアウトを示す図である。
ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）のチ
ップ全体のレイアウトを示す図である。
【０００３】図８において、半導体基板１上に２つの２
Ｍビットメモリアレイブロック２Ａ，２Ｂが形成されて
いる。メモリアレイブロック２Ａ，２Ｂの各々は、８個
の２５６Ｋビットサブアレイ３を含む。メモリアレイブ
ロック２Ａ，２Ｂ間には列デコーダ４が配置され、メモ
リアレイブロック２Ａ，２Ｂの側部にはそれぞれ行デコ
ーダ５Ａ，５Ｂが配置されている。半導体基板１の周縁
部には電源線Ｖｃｃ，Ｖｓｓが配置されている。
Ｍビットメモリアレイブロック２Ａ，２Ｂが形成されて
いる。メモリアレイブロック２Ａ，２Ｂの各々は、８個
の２５６Ｋビットサブアレイ３を含む。メモリアレイブ
ロック２Ａ，２Ｂ間には列デコーダ４が配置され、メモ
リアレイブロック２Ａ，２Ｂの側部にはそれぞれ行デコ
ーダ５Ａ，５Ｂが配置されている。半導体基板１の周縁
部には電源線Ｖｃｃ，Ｖｓｓが配置されている。
【０００４】図９に、図８の領域Ａの詳細な構成が示さ
れる。サブアレイ３は、複数のビット線ＢＬ，／ＢＬ、
複数のビット線に交差する複数のワード線ＷＬ、および
複数のビット線ＢＬ，／ＢＬと複数のワード線ＷＬとの
交点に設けられた複数のメモリセルＭＣを含む。複数の
ビット線は、複数のビット線対ＢＬ，／ＢＬを構成す
る。
れる。サブアレイ３は、複数のビット線ＢＬ，／ＢＬ、
複数のビット線に交差する複数のワード線ＷＬ、および
複数のビット線ＢＬ，／ＢＬと複数のワード線ＷＬとの
交点に設けられた複数のメモリセルＭＣを含む。複数の
ビット線は、複数のビット線対ＢＬ，／ＢＬを構成す
る。
【０００５】複数のビット線対ＢＬ，／ＢＬに対応して
複数のセンスアンプ６が設けられる。各センスアンプ６
は対応するビット線対ＢＬ，／ＢＬに接続される。複数
のセンスアンプ６はビット線ＢＬ，／ＢＬと垂直な方向
に配列され、センスアンプ列（センスアンプ群）を構成
する。
複数のセンスアンプ６が設けられる。各センスアンプ６
は対応するビット線対ＢＬ，／ＢＬに接続される。複数
のセンスアンプ６はビット線ＢＬ，／ＢＬと垂直な方向
に配列され、センスアンプ列（センスアンプ群）を構成
する。
【０００６】複数のセンスアンプ６は、ビット線ＢＬ，
／ＢＬに垂直に延びるセンスアンプドライブ線ＳＰ，Ｓ
Ｎに接続される。センスアンプドライブ線ＳＰは、Ｐチ
ャネルＭＯＳトランジスタからなるドライブトランジス
タ７を介して、ビット線ＢＬ，／ＢＬに平行に延びる電
源線Ｖｃｃに接続される。センスアンプドライブ線ＳＮ
は、ＮチャネルＭＯＳトランジスタからなるドライブト
ランジスタ８を介して、ビット線ＢＬ，／ＢＬに平行に
延びる電源線Ｖｓｓに接続される。
／ＢＬに垂直に延びるセンスアンプドライブ線ＳＰ，Ｓ
Ｎに接続される。センスアンプドライブ線ＳＰは、Ｐチ
ャネルＭＯＳトランジスタからなるドライブトランジス
タ７を介して、ビット線ＢＬ，／ＢＬに平行に延びる電
源線Ｖｃｃに接続される。センスアンプドライブ線ＳＮ
は、ＮチャネルＭＯＳトランジスタからなるドライブト
ランジスタ８を介して、ビット線ＢＬ，／ＢＬに平行に
延びる電源線Ｖｓｓに接続される。
【０００７】ドライブトランジスタ７のゲートは、セン
スアンプ活性化信号を受ける信号線／Ｓ０に接続され、
ドライブトランジスタ８のゲートは、センスアンプ活性
化信号を受ける信号線Ｓ０に接続される。
スアンプ活性化信号を受ける信号線／Ｓ０に接続され、
ドライブトランジスタ８のゲートは、センスアンプ活性
化信号を受ける信号線Ｓ０に接続される。
【０００８】図１０に、センスアンプの詳細な構成が示
される。センスアンプ６は、ＮチャネルＭＯＳトランジ
スタ６１，６２およびＰチャネルＭＯＳトランジスタ６
３，６４を含む。
される。センスアンプ６は、ＮチャネルＭＯＳトランジ
スタ６１，６２およびＰチャネルＭＯＳトランジスタ６
３，６４を含む。
【０００９】トランジスタ６１のドレインはビット線Ｂ
Ｌに接続され、トランジスタ６２のドレインはビット線
／ＢＬに接続される。トランジスタ６１，６２のソース
はともにノードｎ１に接続される。トランジスタ６１の
ゲートはビット線／ＢＬに接続され、トランジスタ６２
のゲートはビット線ＢＬに接続される。トランジスタ６
３のドレインはビット線ＢＬに接続され、トランジスタ
６４のドレインはビット線／ＢＬに接続される。トラン
ジスタ６３，６４のソースはともにノードｎ２に接続さ
れる。トランジスタ６３のゲートはビット線／ＢＬに接
続され、トランジスタ６４のゲートはビット線ＢＬに接
続される。ノードｎ１はセンスアンプドライブ線ＳＮに
接続され、ノードｎ２はセンスアンプドライブ線ＳＰに
接続される。
Ｌに接続され、トランジスタ６２のドレインはビット線
／ＢＬに接続される。トランジスタ６１，６２のソース
はともにノードｎ１に接続される。トランジスタ６１の
ゲートはビット線／ＢＬに接続され、トランジスタ６２
のゲートはビット線ＢＬに接続される。トランジスタ６
３のドレインはビット線ＢＬに接続され、トランジスタ
６４のドレインはビット線／ＢＬに接続される。トラン
ジスタ６３，６４のソースはともにノードｎ２に接続さ
れる。トランジスタ６３のゲートはビット線／ＢＬに接
続され、トランジスタ６４のゲートはビット線ＢＬに接
続される。ノードｎ１はセンスアンプドライブ線ＳＮに
接続され、ノードｎ２はセンスアンプドライブ線ＳＰに
接続される。
【００１０】センスアンプドライブ線ＳＮの電位がロー
レベルに引下げられると、ビット線ＢＬ，／ＢＬの電位
のうち低い方の電位がローレベルに引下げられる。ま
た、センスアンプドライブ線ＳＰの電位がハイレベルに
引上げられると、ビット線ＢＬ，／ＢＬの電位のうち高
い方の電位がハイレベルに引上げられる。このようにし
て、ビット線対ＢＬ，／ＢＬ上の電位差が増幅される。
レベルに引下げられると、ビット線ＢＬ，／ＢＬの電位
のうち低い方の電位がローレベルに引下げられる。ま
た、センスアンプドライブ線ＳＰの電位がハイレベルに
引上げられると、ビット線ＢＬ，／ＢＬの電位のうち高
い方の電位がハイレベルに引上げられる。このようにし
て、ビット線対ＢＬ，／ＢＬ上の電位差が増幅される。
【００１１】次に、図８および図９に示されるＤＲＡＭ
の動作を説明する。行デコーダ５Ａ，５Ｂが複数のワー
ド線ＷＬのいずれかを選択し、そのワード線ＷＬの電位
をハイレベルに立上げる。それにより、その選択された
ワード線ＷＬに接続される複数のメモリセルＭＣ内のト
ランスファゲートがオンし、それらのメモリセルＭＣか
らそれぞれ対応するビット線ＢＬまたは／ＢＬにデータ
が読出される。その結果、それらのビット線ＢＬまたは
／ＢＬに電荷が流れ出し、そのビット線ＢＬまたは／Ｂ
Ｌの電位が変化する。それにより、各ビット線対ＢＬ，
／ＢＬ上に電位差が生じる。
の動作を説明する。行デコーダ５Ａ，５Ｂが複数のワー
ド線ＷＬのいずれかを選択し、そのワード線ＷＬの電位
をハイレベルに立上げる。それにより、その選択された
ワード線ＷＬに接続される複数のメモリセルＭＣ内のト
ランスファゲートがオンし、それらのメモリセルＭＣか
らそれぞれ対応するビット線ＢＬまたは／ＢＬにデータ
が読出される。その結果、それらのビット線ＢＬまたは
／ＢＬに電荷が流れ出し、そのビット線ＢＬまたは／Ｂ
Ｌの電位が変化する。それにより、各ビット線対ＢＬ，
／ＢＬ上に電位差が生じる。
【００１２】信号線Ｓ０に与えられるセンスアンプ活性
化信号がハイレベルになると、ドライブトランジスタ８
がオンする。それにより、電源線Ｖｓｓ上のローレベル
の電源電位がセンスアンプドライブ線ＳＮに供給され
る。その結果、各センスアンプ６によりビット線ＢＬ，
／ＢＬの電位のうち低い方の電位がローレベルに引下げ
られる。
化信号がハイレベルになると、ドライブトランジスタ８
がオンする。それにより、電源線Ｖｓｓ上のローレベル
の電源電位がセンスアンプドライブ線ＳＮに供給され
る。その結果、各センスアンプ６によりビット線ＢＬ，
／ＢＬの電位のうち低い方の電位がローレベルに引下げ
られる。
【００１３】次に、信号線／Ｓ０に与えられるセンスア
ンプ活性化信号がローレベルに立下がると、ドライブト
ランジスタ７がオンする。それにより、センスアンプド
ライブ線ＳＰに電源線Ｖｃｃ上のハイレベルの電源電位
が供給される。その結果、各センスアンプ６によりビッ
ト線ＢＬ，／ＢＬの電位のうち高い方の電位がハイレベ
ルに引上げられる。このようにして、各センスアンプ６
のセンス動作が行なわれる。
ンプ活性化信号がローレベルに立下がると、ドライブト
ランジスタ７がオンする。それにより、センスアンプド
ライブ線ＳＰに電源線Ｖｃｃ上のハイレベルの電源電位
が供給される。その結果、各センスアンプ６によりビッ
ト線ＢＬ，／ＢＬの電位のうち高い方の電位がハイレベ
ルに引上げられる。このようにして、各センスアンプ６
のセンス動作が行なわれる。
【００１４】
【発明が解決しようとする課題】ＤＲＡＭの高集積化お
よび大容量化が進むと、各センスアンプドライブ線Ｓ
Ｐ，ＳＮに接続されるセンスアンプ６の数が多くなり、
かつ各センスアンプドライブ線ＳＰ，ＳＮの長さが長く
なってくる。
よび大容量化が進むと、各センスアンプドライブ線Ｓ
Ｐ，ＳＮに接続されるセンスアンプ６の数が多くなり、
かつ各センスアンプドライブ線ＳＰ，ＳＮの長さが長く
なってくる。
【００１５】その結果、ドライブトランジスタ７，８か
ら遠い位置にあるセンスアンプ６ではセンス時間が長く
なる。また、ドライブトランジスタ７，８から遠い位置
では、センスアンプドライブ線ＳＰ，ＳＮの電位の引上
げおよび引下げが不十分になる。それにより、ドライブ
トランジスタ７，８から遠い位置にあるセンスアンプ６
では、ビット線対ＢＬ，／ＢＬ上の電位差を十分に増幅
することができない。結果として誤動作が生じる可能性
がある。
ら遠い位置にあるセンスアンプ６ではセンス時間が長く
なる。また、ドライブトランジスタ７，８から遠い位置
では、センスアンプドライブ線ＳＰ，ＳＮの電位の引上
げおよび引下げが不十分になる。それにより、ドライブ
トランジスタ７，８から遠い位置にあるセンスアンプ６
では、ビット線対ＢＬ，／ＢＬ上の電位差を十分に増幅
することができない。結果として誤動作が生じる可能性
がある。
【００１６】この発明の目的はセンスアンプの位置に依
存するセンス時間のばらつきがなく、すべてのセンスア
ンプが十分にかつ同程度に駆動される半導体記憶装置を
提供することである。
存するセンス時間のばらつきがなく、すべてのセンスア
ンプが十分にかつ同程度に駆動される半導体記憶装置を
提供することである。
【００１７】
（第１の発明）第１の発明にかかる半導体記憶装置は、
半導体基板上に形成される半導体記憶装置であって、メ
モリアレイ、複数のセンスアンプ群、電源線および複数
の駆動手段を備える。
半導体基板上に形成される半導体記憶装置であって、メ
モリアレイ、複数のセンスアンプ群、電源線および複数
の駆動手段を備える。
【００１８】メモリアレイは、第１の方向に沿って配列
された複数のサブアレイを含む。複数のセンスアンプ群
は、複数のサブアレイに対応して設けられる。電源線
は、所定の電源電位を受ける。複数の駆動手段は、複数
のサブアレイに対応して設けられ、各々が電源線の電源
電位を受けて対応するセンスアンプ群を駆動する。
された複数のサブアレイを含む。複数のセンスアンプ群
は、複数のサブアレイに対応して設けられる。電源線
は、所定の電源電位を受ける。複数の駆動手段は、複数
のサブアレイに対応して設けられ、各々が電源線の電源
電位を受けて対応するセンスアンプ群を駆動する。
【００１９】複数のサブアレイの各々は、第１の方向に
平行に配置された複数のビット線、複数のビット線に交
差する複数のワード線、および複数のビット線と複数の
ワード線との交点に設けられた複数のメモリセルを含
む。複数のセンスアンプ群の各々は、対応するサブアレ
イ内の複数のビット線に接続された複数のセンスアンプ
を含む。複数のセンスアンプは、第１の方向と垂直な第
２の方向に沿って配列される。
平行に配置された複数のビット線、複数のビット線に交
差する複数のワード線、および複数のビット線と複数の
ワード線との交点に設けられた複数のメモリセルを含
む。複数のセンスアンプ群の各々は、対応するサブアレ
イ内の複数のビット線に接続された複数のセンスアンプ
を含む。複数のセンスアンプは、第１の方向と垂直な第
２の方向に沿って配列される。
【００２０】電源線は、複数のサブアレイに対応して設
けられた複数の第１の配線部を含む。複数の第１の配線
部の各々は、対応するサブアレイの側部に第２の方向に
平行に配置される。複数の駆動手段の各々は、対応する
センスアンプ群内の複数のセンスアンプと対応する第１
の配線部との間に接続された複数の駆動回路を含む。
けられた複数の第１の配線部を含む。複数の第１の配線
部の各々は、対応するサブアレイの側部に第２の方向に
平行に配置される。複数の駆動手段の各々は、対応する
センスアンプ群内の複数のセンスアンプと対応する第１
の配線部との間に接続された複数の駆動回路を含む。
【００２１】複数の駆動回路の各々は、対応するセンス
アンプ群内の１つのセンスアンプに接続されてもよい。
アンプ群内の１つのセンスアンプに接続されてもよい。
【００２２】複数の駆動回路の各々は、対応するセンス
アンプ群内の予め定められた数のまたはすべてのセンス
アンプに駆動線を介して接続されてもよい。
アンプ群内の予め定められた数のまたはすべてのセンス
アンプに駆動線を介して接続されてもよい。
【００２３】電源線は、メモリアレイを縦断するように
第１の方向に平行に配置された第２の配線部をさらに含
んでもよい。第２の配線部は、複数の第１の配線部と交
点において接続される。 （第２の発明）第２の発明にかかる半導体記憶装置は、
半導体基板上に形成される半導体記憶装置であって、メ
モリアレイ、複数のセンスアンプ群、電源線および複数
の駆動手段を備える。
第１の方向に平行に配置された第２の配線部をさらに含
んでもよい。第２の配線部は、複数の第１の配線部と交
点において接続される。 （第２の発明）第２の発明にかかる半導体記憶装置は、
半導体基板上に形成される半導体記憶装置であって、メ
モリアレイ、複数のセンスアンプ群、電源線および複数
の駆動手段を備える。
【００２４】メモリアレイは、第１の方向に沿って配列
された複数のサブアレイを含む。複数のセンスアンプ群
は、複数のサブアレイに対応して設けられる。電源線
は、所定の電源電位を受ける。複数の駆動手段は、複数
のサブアレイに対応して設けられ、各々が電源線の電源
電位を受けて対応するセンスアンプ群を駆動する。
された複数のサブアレイを含む。複数のセンスアンプ群
は、複数のサブアレイに対応して設けられる。電源線
は、所定の電源電位を受ける。複数の駆動手段は、複数
のサブアレイに対応して設けられ、各々が電源線の電源
電位を受けて対応するセンスアンプ群を駆動する。
【００２５】複数のサブアレイの各々は、第１の方向に
平行に配置された複数のビット線、複数のビット線に交
差する複数のワード線、および複数のビット線と複数の
ワード線との交点に設けられた複数のメモリセルを含
む。複数のサブアレイの各々は、第１の方向に垂直な第
２の方向に沿って配列された複数のメモリセル領域に分
割される。
平行に配置された複数のビット線、複数のビット線に交
差する複数のワード線、および複数のビット線と複数の
ワード線との交点に設けられた複数のメモリセルを含
む。複数のサブアレイの各々は、第１の方向に垂直な第
２の方向に沿って配列された複数のメモリセル領域に分
割される。
【００２６】複数のセンスアンプ群の各々は、対応する
サブアレイ内の複数のビット線に接続された複数のセン
スアンプを含む。複数のセンスアンプは、第２の方向に
沿って配列される。電源線は、複数のサブアレイに共通
に設けられた第１の配線部を含む。第１の配線部は、複
数のサブアレイの１つの側部に第２の方向に平行に配置
される。
サブアレイ内の複数のビット線に接続された複数のセン
スアンプを含む。複数のセンスアンプは、第２の方向に
沿って配列される。電源線は、複数のサブアレイに共通
に設けられた第１の配線部を含む。第１の配線部は、複
数のサブアレイの１つの側部に第２の方向に平行に配置
される。
【００２７】複数の駆動手段の各々は、対応するサブア
レイ内の複数のメモリセル領域に対応して設けられた複
数の駆動回路を含む。複数の駆動回路の各々は、対応す
るメモリセル領域に接続された複数のセンスアンプと第
１の配線部との間に接続される。
レイ内の複数のメモリセル領域に対応して設けられた複
数の駆動回路を含む。複数の駆動回路の各々は、対応す
るメモリセル領域に接続された複数のセンスアンプと第
１の配線部との間に接続される。
【００２８】電源線は、メモリアレイを縦断するように
第１の方向に平行に配置された第２の配線部をさらに含
んでもよい。第２の配線部は、複数の第１の配線部と交
点において接続される。 （第３の発明）第３の発明にかかる半導体記憶装置は、
半導体基板上に形成される半導体記憶装置であって、複
数のメモリアレイブロック、複数のセンスアンプ群、電
源線、複数の駆動手段、およびロジック周辺回路手段を
備える。
第１の方向に平行に配置された第２の配線部をさらに含
んでもよい。第２の配線部は、複数の第１の配線部と交
点において接続される。 （第３の発明）第３の発明にかかる半導体記憶装置は、
半導体基板上に形成される半導体記憶装置であって、複
数のメモリアレイブロック、複数のセンスアンプ群、電
源線、複数の駆動手段、およびロジック周辺回路手段を
備える。
【００２９】複数のメモリアレイブロックは、第１の方
向に沿って配列される。複数のメモリアレイブロックの
各々は、第１の方向に沿って配列された複数のサブアレ
イを含む。複数のセンスアンプ群は、複数のサブアレイ
に対応して設けられる。電源線は、所定の電源電位を受
ける。
向に沿って配列される。複数のメモリアレイブロックの
各々は、第１の方向に沿って配列された複数のサブアレ
イを含む。複数のセンスアンプ群は、複数のサブアレイ
に対応して設けられる。電源線は、所定の電源電位を受
ける。
【００３０】複数の駆動手段は、複数のサブアレイに対
応して設けられ、各々が電源線の電源電位を受けて対応
するセンスアンプ群を駆動する。ロジック周辺回路手段
は、隣接する２つのメモリアレイブロック間に設けら
れ、複数のメモリアレイブロックを駆動および制御す
る。
応して設けられ、各々が電源線の電源電位を受けて対応
するセンスアンプ群を駆動する。ロジック周辺回路手段
は、隣接する２つのメモリアレイブロック間に設けら
れ、複数のメモリアレイブロックを駆動および制御す
る。
【００３１】複数のサブアレイの各々は、第１の方向に
平行に配置された複数のビット線、複数のビット線に交
差する複数のワード線、および複数のビット線と複数の
ワード線との交点に設けられた複数のメモリセルを含
む。
平行に配置された複数のビット線、複数のビット線に交
差する複数のワード線、および複数のビット線と複数の
ワード線との交点に設けられた複数のメモリセルを含
む。
【００３２】複数のセンスアンプ群の各々は、対応する
サブアレイ内の複数のビット線に接続された複数のセン
スアンプを含む。複数のセンスアンプは、第１の方向と
垂直な第２の方向に沿って配列される。
サブアレイ内の複数のビット線に接続された複数のセン
スアンプを含む。複数のセンスアンプは、第１の方向と
垂直な第２の方向に沿って配列される。
【００３３】電源線は、複数のサブアレイの側部に第２
の方向に平行に配置された複数の第１の配線部と、複数
のメモリアレイおよびロジック周辺回路手段を縦断する
ように第１の方向に平行に配置された第２の配線部とを
含む。
の方向に平行に配置された複数の第１の配線部と、複数
のメモリアレイおよびロジック周辺回路手段を縦断する
ように第１の方向に平行に配置された第２の配線部とを
含む。
【００３４】複数の駆動手段の各々は、対応するセンス
アンプ群内の複数のセンスアンプと複数の第１の配線部
のいずれかとの間に接続された複数の駆動回路を含む。
アンプ群内の複数のセンスアンプと複数の第１の配線部
のいずれかとの間に接続された複数の駆動回路を含む。
【００３５】
（第１の発明）第１の発明にかかる半導体記憶装置にお
いては、各サブアレイの側部に複数のセンスアンプと平
行に電源線の第１の配線部が延びており、かつ複数のセ
ンスアンプと第１の配線部との間に複数の駆動回路が接
続されている。そのため、電源線から各センスアンプま
での距離が短くかつ等しくなるとともに、各駆動回路に
接続されるセンスアンプの実効的な数が減少する。
いては、各サブアレイの側部に複数のセンスアンプと平
行に電源線の第１の配線部が延びており、かつ複数のセ
ンスアンプと第１の配線部との間に複数の駆動回路が接
続されている。そのため、電源線から各センスアンプま
での距離が短くかつ等しくなるとともに、各駆動回路に
接続されるセンスアンプの実効的な数が減少する。
【００３６】したがって、センスアンプの位置に依存す
るセンス時間のばらつきがなくなり、すべてのセンスア
ンプが十分にかつ同程度に駆動される。
るセンス時間のばらつきがなくなり、すべてのセンスア
ンプが十分にかつ同程度に駆動される。
【００３７】複数の第１の配線部に交差する第２の配線
部が設けられると、第１の配線部の電位が強化される。 （第２の発明）第２の発明にかかる半導体記憶装置にお
いては、複数のサブアレイのうち１つの側部に複数のセ
ンスアンプと平行に電源線の第１の配線部が延びてお
り、かつ各サブアレイの各メモリセル領域に接続される
複数のセンスアンプと第１の配線部との間にそれぞれ駆
動回路が接続されている。そのため、電源線から各セン
スアンプまでの距離が短くかつ等しくなるとともに、各
駆動回路に接続されるセンスアンプの実効的な数が減少
する。
部が設けられると、第１の配線部の電位が強化される。 （第２の発明）第２の発明にかかる半導体記憶装置にお
いては、複数のサブアレイのうち１つの側部に複数のセ
ンスアンプと平行に電源線の第１の配線部が延びてお
り、かつ各サブアレイの各メモリセル領域に接続される
複数のセンスアンプと第１の配線部との間にそれぞれ駆
動回路が接続されている。そのため、電源線から各セン
スアンプまでの距離が短くかつ等しくなるとともに、各
駆動回路に接続されるセンスアンプの実効的な数が減少
する。
【００３８】したがって、センスアンプの位置に依存す
るセンス時間のばらつきがなくなり、すべてのセンスア
ンプが十分にかつ同程度に駆動される。
るセンス時間のばらつきがなくなり、すべてのセンスア
ンプが十分にかつ同程度に駆動される。
【００３９】第１の配線部に交差する第２の配線部が設
けられると、第１の配線部の電位が強化される。 （第３の発明）第３の発明にかかる半導体記憶装置にお
いては、複数のサブアレイの側部に複数のセンスアンプ
と平行に電源線の第１の配線部が延びており、かつ複数
のセンスアンプと第１の配線部との間に複数の駆動回路
が接続されている。そのため、電源線から各センスアン
プまでの距離が短くかつ等しくなるとともに、各駆動回
路に接続されるセンスアンプの実効的な数が減少する。
けられると、第１の配線部の電位が強化される。 （第３の発明）第３の発明にかかる半導体記憶装置にお
いては、複数のサブアレイの側部に複数のセンスアンプ
と平行に電源線の第１の配線部が延びており、かつ複数
のセンスアンプと第１の配線部との間に複数の駆動回路
が接続されている。そのため、電源線から各センスアン
プまでの距離が短くかつ等しくなるとともに、各駆動回
路に接続されるセンスアンプの実効的な数が減少する。
【００４０】したがって、センスアンプの位置に依存す
るセンス時間のばらつきがなくなり、すべてのセンスア
ンプが十分にかつ同程度に駆動される。
るセンス時間のばらつきがなくなり、すべてのセンスア
ンプが十分にかつ同程度に駆動される。
【００４１】また、第２の配線部が複数のメモリアレイ
およびロジック周辺回路手段を縦断するように延びてい
る。そのため、第２の配線部により第１の配線部の電位
が強化される。また、各メモリアレイにおいて第２の配
線部に電源電位を供給するための引込線が不要となる。
およびロジック周辺回路手段を縦断するように延びてい
る。そのため、第２の配線部により第１の配線部の電位
が強化される。また、各メモリアレイにおいて第２の配
線部に電源電位を供給するための引込線が不要となる。
【００４２】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。
ら詳細に説明する。
【００４３】（１） 第１の実施例 図１は、この発明の第１の実施例による１６ＭビットＤ
ＲＡＭのチップ全体のレイアウトを示す図である。
ＲＡＭのチップ全体のレイアウトを示す図である。
【００４４】図１において、半導体基板１上に４つの４
Ｍビットメモリアレイブロック２ａ，２ｂ，２ｃ，２ｄ
が形成されている。メモリアレイブロック２ａ，２ｂ，
２ｃ，２ｄの各々は、１６個の２５６Ｋビットサブアレ
イ３を含む。サブアレイ３は、ビット線と平行な方向
（第１の方向）に沿って配列される。
Ｍビットメモリアレイブロック２ａ，２ｂ，２ｃ，２ｄ
が形成されている。メモリアレイブロック２ａ，２ｂ，
２ｃ，２ｄの各々は、１６個の２５６Ｋビットサブアレ
イ３を含む。サブアレイ３は、ビット線と平行な方向
（第１の方向）に沿って配列される。
【００４５】メモリアレイブロック２ａ，２ｂ間の領
域、メモリアレイブロック２ｃ，２ｄ間の領域、メモリ
アレイブロック２ａ，２ｃ間の領域およびメモリアレイ
ブロック２ｂ，２ｄ間の領域には、半導体基板１上のメ
モリアレイブロック２ａ，２ｂ，２ｃ，２ｄおよびその
他の回路を駆動および制御するロジック周辺回路が配置
されている。図１には、ロジック周辺回路に含まれる列
デコーダ４ａ，４ｂ，４ｃ，４ｄおよび行デコーダ５
Ａ，５Ｂが示されている。
域、メモリアレイブロック２ｃ，２ｄ間の領域、メモリ
アレイブロック２ａ，２ｃ間の領域およびメモリアレイ
ブロック２ｂ，２ｄ間の領域には、半導体基板１上のメ
モリアレイブロック２ａ，２ｂ，２ｃ，２ｄおよびその
他の回路を駆動および制御するロジック周辺回路が配置
されている。図１には、ロジック周辺回路に含まれる列
デコーダ４ａ，４ｂ，４ｃ，４ｄおよび行デコーダ５
Ａ，５Ｂが示されている。
【００４６】列デコーダ４ａ，４ｂはメモリアレイブロ
ック２ａ，２ｂ間に配置され、列デコーダ４ｃ，４ｄは
メモリアレイブロック２ｃ，２ｄ間に配置されている。
行デコーダ５Ａはメモリアレイブロック２ａ，２ｃ間に
配置され、行デコーダ５Ｂはメモリアレイブロック２
ｂ，２ｄ間に配置されている。
ック２ａ，２ｂ間に配置され、列デコーダ４ｃ，４ｄは
メモリアレイブロック２ｃ，２ｄ間に配置されている。
行デコーダ５Ａはメモリアレイブロック２ａ，２ｃ間に
配置され、行デコーダ５Ｂはメモリアレイブロック２
ｂ，２ｄ間に配置されている。
【００４７】半導体基板１の周縁部には、ハイレベルに
対応する電源電位を受ける電源線Ｖｃｃおよびローレベ
ルに対応する電源電位を受ける電源線Ｖｓｓが配置され
ている。また、メモリアレイブロック２ａ，２ｂ，２
ｃ，２ｄをそれぞれ縦断するように、複数の電源線Ｖｃ
ｃ２，Ｖｓｓ２が配置されている。それらの電源線Ｖｃ
ｃ２，Ｖｓｓ２の一端は、電源線Ｖｃｃ，Ｖｓｓにそれ
ぞれ接続されている。電源線Ｖｃｃ２，Ｖｓｓ２の他端
は、列デコーダ４ａ，４ｂ，４ｃ，４ｄを含むロジック
周辺回路を横切る電源線Ｖｃｃ１，Ｖｓｓ１に接続され
ている。
対応する電源電位を受ける電源線Ｖｃｃおよびローレベ
ルに対応する電源電位を受ける電源線Ｖｓｓが配置され
ている。また、メモリアレイブロック２ａ，２ｂ，２
ｃ，２ｄをそれぞれ縦断するように、複数の電源線Ｖｃ
ｃ２，Ｖｓｓ２が配置されている。それらの電源線Ｖｃ
ｃ２，Ｖｓｓ２の一端は、電源線Ｖｃｃ，Ｖｓｓにそれ
ぞれ接続されている。電源線Ｖｃｃ２，Ｖｓｓ２の他端
は、列デコーダ４ａ，４ｂ，４ｃ，４ｄを含むロジック
周辺回路を横切る電源線Ｖｃｃ１，Ｖｓｓ１に接続され
ている。
【００４８】このようにして、半導体基板１の一方の短
辺の電源線Ｖｃｃから他方の短辺の電源線Ｖｃｃまで連
続的に延びる複数の電源線が配置されている。同様に、
半導体基板１の短辺の電源線Ｖｓｓから他方の短辺の電
源線Ｖｓｓまで連続的に延びる複数の電源線が配置され
ている。
辺の電源線Ｖｃｃから他方の短辺の電源線Ｖｃｃまで連
続的に延びる複数の電源線が配置されている。同様に、
半導体基板１の短辺の電源線Ｖｓｓから他方の短辺の電
源線Ｖｓｓまで連続的に延びる複数の電源線が配置され
ている。
【００４９】たとえば、電源線Ｖｃｃ，Ｖｃｃ１および
電源線Ｖｓｓ，Ｖｓｓ１は第１アルミニウム層により形
成され、電源線Ｖｃｃ２およびＶｓｓ２は第２アルミニ
ウム層により形成される。
電源線Ｖｓｓ，Ｖｓｓ１は第１アルミニウム層により形
成され、電源線Ｖｃｃ２およびＶｓｓ２は第２アルミニ
ウム層により形成される。
【００５０】図２に、図１の領域Ｂの詳細な構成が示さ
れる。図２において、サブアレイ３は、複数のビット線
ＢＬ，／ＢＬ、複数のビット線に交差する複数のワード
線ＷＬ、および複数のビット線ＢＬ，／ＢＬと複数のワ
ード線ＷＬとの交点に設けられた複数のダイナミック型
メモリセルＭＣを含む。複数のビット線が複数のビット
線対ＢＬ，／ＢＬを構成する。
れる。図２において、サブアレイ３は、複数のビット線
ＢＬ，／ＢＬ、複数のビット線に交差する複数のワード
線ＷＬ、および複数のビット線ＢＬ，／ＢＬと複数のワ
ード線ＷＬとの交点に設けられた複数のダイナミック型
メモリセルＭＣを含む。複数のビット線が複数のビット
線対ＢＬ，／ＢＬを構成する。
【００５１】サブアレイ３には、ビット線ＢＬ，／ＢＬ
に平行に延びる複数のシャント領域Ｓが設けられてい
る。サブアレイ３は、これらのシャント領域Ｓにより複
数のメモリセル領域ＭＡに分割されている。
に平行に延びる複数のシャント領域Ｓが設けられてい
る。サブアレイ３は、これらのシャント領域Ｓにより複
数のメモリセル領域ＭＡに分割されている。
【００５２】複数のビット線対ＢＬ，／ＢＬに対応して
複数のセンスアンプ６が設けられている。各センスアン
プ６は対応するビット線対ＢＬ，／ＢＬの一方の端部に
接続される。複数のセンスアンプ６はビット線対ＢＬ，
／ＢＬと垂直な方向（第２の方向）に沿って配列され、
センスアンプ列（センスアンプ群）６０を構成する。
複数のセンスアンプ６が設けられている。各センスアン
プ６は対応するビット線対ＢＬ，／ＢＬの一方の端部に
接続される。複数のセンスアンプ６はビット線対ＢＬ，
／ＢＬと垂直な方向（第２の方向）に沿って配列され、
センスアンプ列（センスアンプ群）６０を構成する。
【００５３】ビット線対ＢＬ，／ＢＬに垂直な方向に沿
って電源線Ｖｃｃ１，Ｖｓｓ１が配置されている。電源
線Ｖｃｃ１，Ｖｓｓ１は、電源線Ｖｃｃ，Ｖｓｓにそれ
ぞれ接続される。
って電源線Ｖｃｃ１，Ｖｓｓ１が配置されている。電源
線Ｖｃｃ１，Ｖｓｓ１は、電源線Ｖｃｃ，Ｖｓｓにそれ
ぞれ接続される。
【００５４】シャント領域Ｓを利用して、ビット線Ｂ
Ｌ，／ＢＬと平行に複数の電源線Ｖｃｃ２および複数の
電源線Ｖｓｓ２が交互に配置されている。これらの電源
線Ｖｃｃ２，Ｖｓｓ２は、ビット線ＢＬ，／ＢＬと垂直
に配置されている電源線Ｖｃｃ１，Ｖｓｓ１にそれぞれ
交点で接続されている。
Ｌ，／ＢＬと平行に複数の電源線Ｖｃｃ２および複数の
電源線Ｖｓｓ２が交互に配置されている。これらの電源
線Ｖｃｃ２，Ｖｓｓ２は、ビット線ＢＬ，／ＢＬと垂直
に配置されている電源線Ｖｃｃ１，Ｖｓｓ１にそれぞれ
交点で接続されている。
【００５５】隣接する２つのセンスアンプ６は、ビット
線対ＢＬ，／ＢＬと垂直な方向に沿って配置される１対
のセンスアンプドライブ線ＳＰ，ＳＮにより互いに接続
される。各１対のセンスアンプドライブ線ＳＰ，ＳＮ
は、ＰチャネルＭＯＳトランジスタからなるドライブト
ランジスタ７およびＮチャネルＭＯＳトランジスタから
なるドライブトランジスタ８を介してそれぞれ電源線Ｖ
ｃｃ１，Ｖｓｓ１に接続される。
線対ＢＬ，／ＢＬと垂直な方向に沿って配置される１対
のセンスアンプドライブ線ＳＰ，ＳＮにより互いに接続
される。各１対のセンスアンプドライブ線ＳＰ，ＳＮ
は、ＰチャネルＭＯＳトランジスタからなるドライブト
ランジスタ７およびＮチャネルＭＯＳトランジスタから
なるドライブトランジスタ８を介してそれぞれ電源線Ｖ
ｃｃ１，Ｖｓｓ１に接続される。
【００５６】各ドライブトランジスタ７のゲートはセン
スアンプ活性化信号を受ける信号線／Ｓ０に接続され、
各ドライブトランジスタ８のゲートはセンスアンプ活性
化信号を受ける信号線Ｓ０に接続される。これらの信号
線Ｓ０，／Ｓ０は電源線Ｖｃｃ１，Ｖｓｓ１と同様に、
ビット線対ＢＬ，／ＢＬと垂直な方向に沿って配置され
る。
スアンプ活性化信号を受ける信号線／Ｓ０に接続され、
各ドライブトランジスタ８のゲートはセンスアンプ活性
化信号を受ける信号線Ｓ０に接続される。これらの信号
線Ｓ０，／Ｓ０は電源線Ｖｃｃ１，Ｖｓｓ１と同様に、
ビット線対ＢＬ，／ＢＬと垂直な方向に沿って配置され
る。
【００５７】図３に、サブアレイ３のシャント領域Ｓお
よびその周辺の領域の部分断面図が示される。
よびその周辺の領域の部分断面図が示される。
【００５８】図３において、半導体基板１の所定の領域
にＬＯＣＯＳ（Local Oxidizationof Silicon）膜が形
成されている。半導体基板１上に、ポリシリコン層によ
りワード線ＷＬが形成される。また、ワード線ＷＬと垂
直に交差するようにビット線ＢＬ，／ＢＬが配置され
る。ワード線ＷＬと平行に、第１アルミニウム層により
シャント配線ＷＬＳが形成される。シャント配線ＷＬＳ
は、所定の箇所でワード線ＷＬに接続される。
にＬＯＣＯＳ（Local Oxidizationof Silicon）膜が形
成されている。半導体基板１上に、ポリシリコン層によ
りワード線ＷＬが形成される。また、ワード線ＷＬと垂
直に交差するようにビット線ＢＬ，／ＢＬが配置され
る。ワード線ＷＬと平行に、第１アルミニウム層により
シャント配線ＷＬＳが形成される。シャント配線ＷＬＳ
は、所定の箇所でワード線ＷＬに接続される。
【００５９】上記のように、メモリの大容量化に伴いワ
ード線ＷＬは高い抵抗を有するポリシリコン層により形
成される。そのため、ワード線ＷＬの長さが長くなる
と、その抵抗値がかなり大きくなる。ワード線ＷＬの抵
抗値を減少させるために、第１アルミニウム層により形
成されるシャント配線ＷＬＳが用いられる。
ード線ＷＬは高い抵抗を有するポリシリコン層により形
成される。そのため、ワード線ＷＬの長さが長くなる
と、その抵抗値がかなり大きくなる。ワード線ＷＬの抵
抗値を減少させるために、第１アルミニウム層により形
成されるシャント配線ＷＬＳが用いられる。
【００６０】シャント配線ＷＬＳとワード線ＷＬとの接
続のための領域をシャント領域Ｓと呼ぶ。このシャント
領域Ｓを除く領域をメモリセル領域ＭＡと呼ぶ。
続のための領域をシャント領域Ｓと呼ぶ。このシャント
領域Ｓを除く領域をメモリセル領域ＭＡと呼ぶ。
【００６１】シャント配線ＷＬＳの上部には、ビット線
ＢＬ，／ＢＬと平行に、第２アルミニウム層により形成
される複数のコラム選択線ＣＳＬが配置されている。こ
のコラム選択線ＣＳＬは、列デコーダ（図１参照）によ
り複数のビット線対ＢＬ，／ＢＬのうちいずれかを選択
するために、メモリアレイブロック内の複数のサブアレ
イ３を縦断するように配置されている。
ＢＬ，／ＢＬと平行に、第２アルミニウム層により形成
される複数のコラム選択線ＣＳＬが配置されている。こ
のコラム選択線ＣＳＬは、列デコーダ（図１参照）によ
り複数のビット線対ＢＬ，／ＢＬのうちいずれかを選択
するために、メモリアレイブロック内の複数のサブアレ
イ３を縦断するように配置されている。
【００６２】また、シャント領域Ｓの上部には、第２ア
ルミニウム層により電源線Ｖｃｃ２（またはＶｓｓ２）
が形成される。この電源線Ｖｃｃ２は、たとえばコンタ
クトホールを利用して電源線Ｖｃｃ１（図２参照）に接
続される。
ルミニウム層により電源線Ｖｃｃ２（またはＶｓｓ２）
が形成される。この電源線Ｖｃｃ２は、たとえばコンタ
クトホールを利用して電源線Ｖｃｃ１（図２参照）に接
続される。
【００６３】この実施例では、図２に示されるように、
センスアンプ列６０と平行に電源線Ｖｃｃ１，Ｖｓｓ１
が延びているので、電源線Ｖｃｃ１，Ｖｓｓ１から各セ
ンスアンプまでの距離が短くかつ等しくなる。また、１
組のドライブトランジスタ７，８および１組のセンスア
ンプドライブ線ＳＰ，ＳＮに２つのセンスアンプ６のみ
が接続されている。
センスアンプ列６０と平行に電源線Ｖｃｃ１，Ｖｓｓ１
が延びているので、電源線Ｖｃｃ１，Ｖｓｓ１から各セ
ンスアンプまでの距離が短くかつ等しくなる。また、１
組のドライブトランジスタ７，８および１組のセンスア
ンプドライブ線ＳＰ，ＳＮに２つのセンスアンプ６のみ
が接続されている。
【００６４】したがって、センスアンプ６の位置に依存
するセンス時間のばらつきがなくなり、かつドライブト
ランジスタ７，８によるセンスアンプドライブ線ＳＰ，
ＳＮの電位の引上げおよび引下げも十分に行なうことが
できる。その結果、正常なセンス動作が確保される。
するセンス時間のばらつきがなくなり、かつドライブト
ランジスタ７，８によるセンスアンプドライブ線ＳＰ，
ＳＮの電位の引上げおよび引下げも十分に行なうことが
できる。その結果、正常なセンス動作が確保される。
【００６５】また、シャント領域Ｓを利用して電源線Ｖ
ｃｃ２，Ｖｓｓ２が配置されている。そのため、ビット
線ＢＬ，／ＢＬと平行に電源線Ｖｃｃ２，Ｖｓｓ２を設
けるために、追加の領域が不要となる。電源線Ｖｃｃ
２，Ｖｓｓ２の幅を広くすることも可能である。この電
源線Ｖｃｃ２，Ｖｓｓ２により、ビット線ＢＬ，／ＢＬ
と垂直な方向に配置されている電源線Ｖｃｃ１，Ｖｓｓ
１の電位を強化することができる。
ｃｃ２，Ｖｓｓ２が配置されている。そのため、ビット
線ＢＬ，／ＢＬと平行に電源線Ｖｃｃ２，Ｖｓｓ２を設
けるために、追加の領域が不要となる。電源線Ｖｃｃ
２，Ｖｓｓ２の幅を広くすることも可能である。この電
源線Ｖｃｃ２，Ｖｓｓ２により、ビット線ＢＬ，／ＢＬ
と垂直な方向に配置されている電源線Ｖｃｃ１，Ｖｓｓ
１の電位を強化することができる。
【００６６】上記実施例では、各シャント領域Ｓに電源
線Ｖｃｃ２および電源線Ｖｓｓ２が交互に配置されてい
るが、電源線Ｖｃｃ２，Ｖｓｓ２の配置場所はシャント
領域Ｓに限られない。たとえば、メモリセル領域ＭＡ上
に配置してもよい。
線Ｖｃｃ２および電源線Ｖｓｓ２が交互に配置されてい
るが、電源線Ｖｃｃ２，Ｖｓｓ２の配置場所はシャント
領域Ｓに限られない。たとえば、メモリセル領域ＭＡ上
に配置してもよい。
【００６７】また、すべてのシャント領域Ｓに電源線Ｖ
ｃｃ２または電源線Ｖｓｓ２を配置する必要はなく、複
数のシャント領域Ｓのうちいずれかに電源線Ｖｃｃ２ま
たはＶｓｓ２を配置してもよい。
ｃｃ２または電源線Ｖｓｓ２を配置する必要はなく、複
数のシャント領域Ｓのうちいずれかに電源線Ｖｃｃ２ま
たはＶｓｓ２を配置してもよい。
【００６８】さらに、電源線Ｖｃｃ２および電源線Ｖｓ
ｓ２を交互に配置する必要はなく、電源線Ｖｃｃ２およ
び電源線Ｖｓｓ２を任意の方法で組合わせてもよい。
ｓ２を交互に配置する必要はなく、電源線Ｖｃｃ２およ
び電源線Ｖｓｓ２を任意の方法で組合わせてもよい。
【００６９】上記実施例では、１対のセンスアンプドラ
イブ線ＳＰ，ＳＮに２つのセンスアンプ６が接続されて
いるが、１対のセンスアンプドライブ線ＳＰ，ＳＮに接
続されるセンスアンプ６の数は２に限らない。１対のセ
ンスアンプドライブ線ＳＰ，ＳＮに３つのセンスアンプ
６、４つのセンスアンプ６等のように、任意の数のセン
スアンプ６を接続してもよい。
イブ線ＳＰ，ＳＮに２つのセンスアンプ６が接続されて
いるが、１対のセンスアンプドライブ線ＳＰ，ＳＮに接
続されるセンスアンプ６の数は２に限らない。１対のセ
ンスアンプドライブ線ＳＰ，ＳＮに３つのセンスアンプ
６、４つのセンスアンプ６等のように、任意の数のセン
スアンプ６を接続してもよい。
【００７０】また、１対のセンスアンプドライブ線Ｓ
Ｐ，ＳＮに１つのメモリセル領域ＭＡに対応するすべて
のセンスアンプ６を接続してもよい。さらに、１対のセ
ンスアンプドライブ線ＳＰ，ＳＮに１つのサブアレイ３
に対応するすべてのセンスアンプ６を接続してもよい。
Ｐ，ＳＮに１つのメモリセル領域ＭＡに対応するすべて
のセンスアンプ６を接続してもよい。さらに、１対のセ
ンスアンプドライブ線ＳＰ，ＳＮに１つのサブアレイ３
に対応するすべてのセンスアンプ６を接続してもよい。
【００７１】上記実施例では、１対のセンスアンプドラ
イブ線ＳＰ，ＳＮに１対のドライブトランジスタ７，８
が接続されているが、１対のセンスアンプドライブ線Ｓ
Ｐ，ＳＮに接続されるドライブトランジスタの数はこれ
に限られない。１対のセンスアンプドライブ線ＳＰ，Ｓ
Ｎに複数対のドライブトランジスタ７，８を接続しても
よい。また、１対のセンスアンプドライブ線ＳＰ，ＳＮ
が１つのメモリセル領域ＭＡに対応するすべてのセンス
アンプ６に接続される場合には、１つのメモリセル領域
ＭＡごとに１対のドライブトランジスタ７，８を設けて
もよい。
イブ線ＳＰ，ＳＮに１対のドライブトランジスタ７，８
が接続されているが、１対のセンスアンプドライブ線Ｓ
Ｐ，ＳＮに接続されるドライブトランジスタの数はこれ
に限られない。１対のセンスアンプドライブ線ＳＰ，Ｓ
Ｎに複数対のドライブトランジスタ７，８を接続しても
よい。また、１対のセンスアンプドライブ線ＳＰ，ＳＮ
が１つのメモリセル領域ＭＡに対応するすべてのセンス
アンプ６に接続される場合には、１つのメモリセル領域
ＭＡごとに１対のドライブトランジスタ７，８を設けて
もよい。
【００７２】上記実施例では、２つのセンスアンプごと
に１対のドライブトランジスタ７，８が設けられている
が、１つのセンスアンプ６に１対のドライブトランジス
タ７，８を直接接続してもよい。この場合、センスアン
プドライブ線ＳＰ，ＳＮは不要となる。
に１対のドライブトランジスタ７，８が設けられている
が、１つのセンスアンプ６に１対のドライブトランジス
タ７，８を直接接続してもよい。この場合、センスアン
プドライブ線ＳＰ，ＳＮは不要となる。
【００７３】（２） 第２の実施例 図４は、この発明の第２の実施例による１６ＭビットＤ
ＲＡＭの一部分の詳細な構成を示す図である。この実施
例のＤＲＡＭのチップ全体のレイアウトは、図１に示さ
れるレイアウトと同様である。
ＲＡＭの一部分の詳細な構成を示す図である。この実施
例のＤＲＡＭのチップ全体のレイアウトは、図１に示さ
れるレイアウトと同様である。
【００７４】図４において、サブアレイ３１，３２の構
成は、図２に示されるサブアレイ３の構成と同様であ
る。図４においては、ワード線ＷＬおよびメモリセルＭ
Ｃの図示が省略されている。
成は、図２に示されるサブアレイ３の構成と同様であ
る。図４においては、ワード線ＷＬおよびメモリセルＭ
Ｃの図示が省略されている。
【００７５】サブアレイ３１，３２に共通に電源線Ｖｃ
ｃ１，Ｖｓｓ１が設けられる。電源線Ｖｃｃ１，Ｖｓｓ
１は、サブアレイ３１の側部に、ビット線ＢＬ，／ＢＬ
と垂直な方向に沿って配置される。電源線Ｖｃｃ１，Ｖ
ｓｓ１は、それぞれ電源線Ｖｃｃ，Ｖｓｓに接続され
る。
ｃ１，Ｖｓｓ１が設けられる。電源線Ｖｃｃ１，Ｖｓｓ
１は、サブアレイ３１の側部に、ビット線ＢＬ，／ＢＬ
と垂直な方向に沿って配置される。電源線Ｖｃｃ１，Ｖ
ｓｓ１は、それぞれ電源線Ｖｃｃ，Ｖｓｓに接続され
る。
【００７６】サブアレイ３１の一方の側部に、ビット線
ＢＬ，／ＢＬと垂直な方向に沿って複数のセンスアンプ
６を含むセンスアンプ列（センスアンプ群）６１が配置
される。また、サブアレイ３２の一方の側部に、ビット
線ＢＬ，／ＢＬと垂直な方向に沿って複数のメモリセル
６からなるセンスアンプ列（センスアンプ群）６２が配
置される。
ＢＬ，／ＢＬと垂直な方向に沿って複数のセンスアンプ
６を含むセンスアンプ列（センスアンプ群）６１が配置
される。また、サブアレイ３２の一方の側部に、ビット
線ＢＬ，／ＢＬと垂直な方向に沿って複数のメモリセル
６からなるセンスアンプ列（センスアンプ群）６２が配
置される。
【００７７】センスアンプ列６１，６２において、１つ
のメモリセル領域ＭＡに対応するすべてのセンスアンプ
６が１対のセンスアンプドライブ線ＳＰ，ＳＮにより接
続される。各メモリセル領域ＭＡに対応して１対のドラ
イブトランジスタ７，８が設けられる。各１対のセンス
アンプドライブ線ＳＰ，ＳＮはビット線ＢＬ，／ＢＬと
平行な方向に延長され、対応する１対のドライブトラン
ジスタ７，８を介して電源線Ｖｃｃ１，Ｖｓｓ１に接続
される。
のメモリセル領域ＭＡに対応するすべてのセンスアンプ
６が１対のセンスアンプドライブ線ＳＰ，ＳＮにより接
続される。各メモリセル領域ＭＡに対応して１対のドラ
イブトランジスタ７，８が設けられる。各１対のセンス
アンプドライブ線ＳＰ，ＳＮはビット線ＢＬ，／ＢＬと
平行な方向に延長され、対応する１対のドライブトラン
ジスタ７，８を介して電源線Ｖｃｃ１，Ｖｓｓ１に接続
される。
【００７８】サブアレイ３１に対応するドライブトラン
ジスタ７，８のゲートは、それぞれセンスアンプ活性化
信号を受ける信号線／Ｓ０１，Ｓ０１に接続される。サ
ブアレイ３２に対応するドライブトランジスタ７，８の
ゲートは、それぞれセンスアンプ活性化信号を受ける信
号線／Ｓ０２，Ｓ０２に接続される。これらの信号線Ｓ
０１，／Ｓ０１，Ｓ０２，／Ｓ０２は、電源線Ｖｃｃ
１，Ｖｓｓ１と同様に、ビット線対ＢＬ，／ＢＬと垂直
な方向に沿って配置される。
ジスタ７，８のゲートは、それぞれセンスアンプ活性化
信号を受ける信号線／Ｓ０１，Ｓ０１に接続される。サ
ブアレイ３２に対応するドライブトランジスタ７，８の
ゲートは、それぞれセンスアンプ活性化信号を受ける信
号線／Ｓ０２，Ｓ０２に接続される。これらの信号線Ｓ
０１，／Ｓ０１，Ｓ０２，／Ｓ０２は、電源線Ｖｃｃ
１，Ｖｓｓ１と同様に、ビット線対ＢＬ，／ＢＬと垂直
な方向に沿って配置される。
【００７９】図４には示されていないが、図２の実施例
と同様に、シャント領域Ｓに、ビット線対ＢＬ，／ＢＬ
と平行な電源線Ｖｃｃ２，Ｖｓｓ２を配置してもよい。
と同様に、シャント領域Ｓに、ビット線対ＢＬ，／ＢＬ
と平行な電源線Ｖｃｃ２，Ｖｓｓ２を配置してもよい。
【００８０】上記実施例では、複数のセンスアンプ６と
平行に電源線Ｖｃｃ１，Ｖｓｓ１が延びているので、電
源線Ｖｃｃ１，Ｖｓｓ１から各センスアンプ６までの距
離が短くかつ等しくなる。また、１対のセンスアンプド
ライブ線ＳＰ，ＳＮに１つのメモリセル領域ＭＡに対応
するセンスアンプ６のみが接続されるので、１対のドラ
イブトランジスタ７，８に接続されるセンスアンプ６の
数が減少する。
平行に電源線Ｖｃｃ１，Ｖｓｓ１が延びているので、電
源線Ｖｃｃ１，Ｖｓｓ１から各センスアンプ６までの距
離が短くかつ等しくなる。また、１対のセンスアンプド
ライブ線ＳＰ，ＳＮに１つのメモリセル領域ＭＡに対応
するセンスアンプ６のみが接続されるので、１対のドラ
イブトランジスタ７，８に接続されるセンスアンプ６の
数が減少する。
【００８１】したがって、センスアンプ６の位置に依存
するセンス時間のばらつきがなくなり、ドライブトラン
ジスタ７，８によるセンスアンプドライブ線ＳＰ，ＳＮ
の電位の引上げおよび引下げも十分に行なうことができ
る。その結果、正常なセンス動作が確保される。
するセンス時間のばらつきがなくなり、ドライブトラン
ジスタ７，８によるセンスアンプドライブ線ＳＰ，ＳＮ
の電位の引上げおよび引下げも十分に行なうことができ
る。その結果、正常なセンス動作が確保される。
【００８２】上記実施例では、１対のセンスアンプドラ
イブ線ＳＰ，ＳＮに、１つのメモリセル領域ＭＡに対応
する複数のセンスアンプ６が接続されているが、１対の
センスアンプドライブ線ＳＰ，ＳＮに接続されるセンス
アンプ６の数はこれに限定されない。たとえば、１対の
センスアンプドライブ線ＳＰ，ＳＮに２つのセンスアン
プ６、３つのセンスアンプ６等のように任意の数のセン
スアンプ６を接続してもよい。この場合、センスアンプ
ドライブ線ＳＰ，ＳＮの数の増加に対応して、ドライブ
トランジスタ７，８の数も増加させる必要がある。
イブ線ＳＰ，ＳＮに、１つのメモリセル領域ＭＡに対応
する複数のセンスアンプ６が接続されているが、１対の
センスアンプドライブ線ＳＰ，ＳＮに接続されるセンス
アンプ６の数はこれに限定されない。たとえば、１対の
センスアンプドライブ線ＳＰ，ＳＮに２つのセンスアン
プ６、３つのセンスアンプ６等のように任意の数のセン
スアンプ６を接続してもよい。この場合、センスアンプ
ドライブ線ＳＰ，ＳＮの数の増加に対応して、ドライブ
トランジスタ７，８の数も増加させる必要がある。
【００８３】上記実施例では、センスアンプドライブ線
ＳＰ，ＳＮがシャント領域Ｓに対応する部分で分割され
ている。この場合、シャント領域Ｓおよびシャント領域
Ｓに対応するセンスアンプ６間の領域を別の回路のため
に使用することができる。しかしながら、各サブアレイ
に対応する各センスアンプ列に含まれるすべてのセンス
アンプ６を連続する１対のセンスアンプドライブ線Ｓ
Ｐ，ＳＮにより接続してもよい。この場合においても、
各メモリセル領域ＭＡについて少なくとも１対以上のド
ライブトランジスタ７，８を設ける必要がある。
ＳＰ，ＳＮがシャント領域Ｓに対応する部分で分割され
ている。この場合、シャント領域Ｓおよびシャント領域
Ｓに対応するセンスアンプ６間の領域を別の回路のため
に使用することができる。しかしながら、各サブアレイ
に対応する各センスアンプ列に含まれるすべてのセンス
アンプ６を連続する１対のセンスアンプドライブ線Ｓ
Ｐ，ＳＮにより接続してもよい。この場合においても、
各メモリセル領域ＭＡについて少なくとも１対以上のド
ライブトランジスタ７，８を設ける必要がある。
【００８４】（３） 第３の実施例 図５は、この発明の第３の実施例による１６ＭビットＤ
ＲＡＭの一部分の詳細な構成を示す図である。この実施
例のＤＲＡＭのチップ全体のレイアウトは、図１に示さ
れるレイアウトと同様である。
ＲＡＭの一部分の詳細な構成を示す図である。この実施
例のＤＲＡＭのチップ全体のレイアウトは、図１に示さ
れるレイアウトと同様である。
【００８５】図５において、サブアレイ３の構成は、図
２に示されるサブアレイ３の構成と同様である。図５に
おいては、ワード線ＷＬおよびメモリセルＭＣの図示が
省略されている。
２に示されるサブアレイ３の構成と同様である。図５に
おいては、ワード線ＷＬおよびメモリセルＭＣの図示が
省略されている。
【００８６】サブアレイ３の一方の側部には、複数のセ
ンスアンプ６からなるセンスアンプ列（センスアンプ
群）６０がビット線対ＢＬ，／ＢＬと垂直な方向に沿っ
て配置される。また、センスアンプ列６０に沿って、電
源線Ｖｃｃ１，Ｖｓｓ１が配置される。電源線Ｖｃｃ
１，Ｖｓｓ１は、電源線Ｖｃｃ，Ｖｓｓにそれぞれ接続
される。
ンスアンプ６からなるセンスアンプ列（センスアンプ
群）６０がビット線対ＢＬ，／ＢＬと垂直な方向に沿っ
て配置される。また、センスアンプ列６０に沿って、電
源線Ｖｃｃ１，Ｖｓｓ１が配置される。電源線Ｖｃｃ
１，Ｖｓｓ１は、電源線Ｖｃｃ，Ｖｓｓにそれぞれ接続
される。
【００８７】センスアンプ列６０に含まれるすべてのセ
ンスアンプ６は、１対のセンスアンプドライブ線ＳＰ，
ＳＮにより接続される。センスアンプドライブ線ＳＰ，
ＳＮは、複数対のドライブトランジスタ７，８を介して
電源線Ｖｃｃ１，Ｖｓｓ１にそれぞれ接続される。
ンスアンプ６は、１対のセンスアンプドライブ線ＳＰ，
ＳＮにより接続される。センスアンプドライブ線ＳＰ，
ＳＮは、複数対のドライブトランジスタ７，８を介して
電源線Ｖｃｃ１，Ｖｓｓ１にそれぞれ接続される。
【００８８】ドライブトランジスタ７，８のゲートは、
センスアンプ活性化信号をそれぞれ受ける信号線／Ｓ
０，Ｓ０にそれぞれ接続される。信号線Ｓ０，／Ｓ０
は、電源線Ｖｃｃ１，Ｖｓｓ１と同様に、ビット線対Ｂ
Ｌ，／ＢＬと垂直な方向に沿って配置される。
センスアンプ活性化信号をそれぞれ受ける信号線／Ｓ
０，Ｓ０にそれぞれ接続される。信号線Ｓ０，／Ｓ０
は、電源線Ｖｃｃ１，Ｖｓｓ１と同様に、ビット線対Ｂ
Ｌ，／ＢＬと垂直な方向に沿って配置される。
【００８９】また、サブアレイ３を縦断するように、列
デコーダ４ｄに接続される複数のコラム選択線ＣＳＬが
ビット線対ＢＬ，／ＢＬと平行に配置される。複数のコ
ラム選択線ＣＳＬ間の領域で、サブアレイ３を縦断する
ように、複数の電源線Ｖｃｃ２，Ｖｓｓ２が交互に配置
される。電源線Ｖｃｃ２，Ｖｓｓ２は、電源線Ｖｃｃ
１，Ｖｓｓ１と交点においてコンタクトホール、スルー
ホール等を介して接続される。
デコーダ４ｄに接続される複数のコラム選択線ＣＳＬが
ビット線対ＢＬ，／ＢＬと平行に配置される。複数のコ
ラム選択線ＣＳＬ間の領域で、サブアレイ３を縦断する
ように、複数の電源線Ｖｃｃ２，Ｖｓｓ２が交互に配置
される。電源線Ｖｃｃ２，Ｖｓｓ２は、電源線Ｖｃｃ
１，Ｖｓｓ１と交点においてコンタクトホール、スルー
ホール等を介して接続される。
【００９０】図６に、図５のサブアレイ３のシャント領
域Ｓおよびその周辺の領域の部分的な断面図が示され
る。
域Ｓおよびその周辺の領域の部分的な断面図が示され
る。
【００９１】図６において、電源線Ｖｃｃ２，Ｖｓｓ２
は、メモリセル領域ＭＡ上のコラム選択線ＣＳＬ間の領
域に配置される。シャント配線ＷＬＳは第１アルミニウ
ム層により形成され、コラム選択線ＣＳＬおよび電源線
Ｖｃｃ２，Ｖｓｓ２は第２アルミニウム層により形成さ
れる。なお、図５に示される電源線Ｖｃｃ１，Ｖｓｓ
１、センスアンプドライブ線ＳＰ，ＳＮおよび信号線／
Ｓ０，Ｓ０は、第１アルミニウム層により形成される。
は、メモリセル領域ＭＡ上のコラム選択線ＣＳＬ間の領
域に配置される。シャント配線ＷＬＳは第１アルミニウ
ム層により形成され、コラム選択線ＣＳＬおよび電源線
Ｖｃｃ２，Ｖｓｓ２は第２アルミニウム層により形成さ
れる。なお、図５に示される電源線Ｖｃｃ１，Ｖｓｓ
１、センスアンプドライブ線ＳＰ，ＳＮおよび信号線／
Ｓ０，Ｓ０は、第１アルミニウム層により形成される。
【００９２】上記実施例では、センスアンプ列６０と平
行に電源線Ｖｃｃ１，Ｖｓｓ１が延びており、かつ１対
の連続するセンスアンプドライブ線ＳＰ，ＳＮが複数対
のドライブトランジスタ７，８により電源線Ｖｃｃ１，
Ｖｓｓ１に接続されている。そのため、電源線Ｖｃｃ
１，Ｖｓｓ１から各センスアンプ６までの距離が短くか
つ等しくなり、各ドライブトランジスタ６，７に接続さ
れるセンスアンプ６の実効的な数が減少する。
行に電源線Ｖｃｃ１，Ｖｓｓ１が延びており、かつ１対
の連続するセンスアンプドライブ線ＳＰ，ＳＮが複数対
のドライブトランジスタ７，８により電源線Ｖｃｃ１，
Ｖｓｓ１に接続されている。そのため、電源線Ｖｃｃ
１，Ｖｓｓ１から各センスアンプ６までの距離が短くか
つ等しくなり、各ドライブトランジスタ６，７に接続さ
れるセンスアンプ６の実効的な数が減少する。
【００９３】したがって、センスアンプ６の位置に依存
するセンス時間のばらつきがなくなり、ドライブトラン
ジスタ７，８によるセンスアンプドライブ線ＳＰ，ＳＮ
の電位の引上げおよび引下げも十分に行なうことができ
る。その結果、正常なセンス動作が確保される。
するセンス時間のばらつきがなくなり、ドライブトラン
ジスタ７，８によるセンスアンプドライブ線ＳＰ，ＳＮ
の電位の引上げおよび引下げも十分に行なうことができ
る。その結果、正常なセンス動作が確保される。
【００９４】また、電源線Ｖｃｃ２，Ｖｓｓ２が、コラ
ム選択線ＣＳＬ間の領域において、コラム選択線ＣＳＬ
と同様に、第２アルミニウム層により形成されている。
そのため、電源線Ｖｃｃ２，Ｖｓｓ２のための追加の領
域が不要であり、電源線Ｖｃｃ２，Ｖｓｓ２の幅を広く
することができる。これらの電源線Ｖｃｃ２，Ｖｓｓ２
により、電源線Ｖｃｃ１，Ｖｓｓ１の電位を強化するこ
とができる。
ム選択線ＣＳＬ間の領域において、コラム選択線ＣＳＬ
と同様に、第２アルミニウム層により形成されている。
そのため、電源線Ｖｃｃ２，Ｖｓｓ２のための追加の領
域が不要であり、電源線Ｖｃｃ２，Ｖｓｓ２の幅を広く
することができる。これらの電源線Ｖｃｃ２，Ｖｓｓ２
により、電源線Ｖｃｃ１，Ｖｓｓ１の電位を強化するこ
とができる。
【００９５】（４） チップレイアウトの他の例 第１、第２および第３の実施例では、図１に示されるよ
うに、半導体基板１上に４つのメモリアレイブロック２
ａ，２ｂ，２ｃ，２ｄが設けられているが、メモリアレ
イブロックの数は４つに限らず、図７に示されるよう
に、半導体基板１上に多数のメモリアレイブロック２が
設けられてもよい。
うに、半導体基板１上に４つのメモリアレイブロック２
ａ，２ｂ，２ｃ，２ｄが設けられているが、メモリアレ
イブロックの数は４つに限らず、図７に示されるよう
に、半導体基板１上に多数のメモリアレイブロック２が
設けられてもよい。
【００９６】図７の例においても、半導体基板１の周縁
部に電源線Ｖｃｃ，Ｖｓｓが配置される。ビット線（図
示せず）と平行な複数の電源線が、複数のメモリアレイ
ブロック２および複数のロジック周辺回路を縦断して、
半導体基板１の一方の短辺の電源線Ｖｃｃ，Ｖｓｓから
他方の短辺の電源線Ｖｃｃ，Ｖｓｓまで連続的に延びて
いる。
部に電源線Ｖｃｃ，Ｖｓｓが配置される。ビット線（図
示せず）と平行な複数の電源線が、複数のメモリアレイ
ブロック２および複数のロジック周辺回路を縦断して、
半導体基板１の一方の短辺の電源線Ｖｃｃ，Ｖｓｓから
他方の短辺の電源線Ｖｃｃ，Ｖｓｓまで連続的に延びて
いる。
【００９７】メモリアレイブロック２上で第２アルミニ
ウム層により形成される電源線Ｖｃｃ２，Ｖｓｓ２はロ
ジック周辺回路において第１アルミニウム層により形成
される電源線Ｖｃｃ１，Ｖｓｓ１にそれぞれ接続され
る。
ウム層により形成される電源線Ｖｃｃ２，Ｖｓｓ２はロ
ジック周辺回路において第１アルミニウム層により形成
される電源線Ｖｃｃ１，Ｖｓｓ１にそれぞれ接続され
る。
【００９８】このように、図７の例では、半導体基板１
の一方の短辺から他方の短辺まで連続的に延びる電源線
は、異なる配線材料により形成されるが、ロジック周辺
回路に構成上生じる空きスペースを利用して、それらの
電源線を同一の配線材料により形成してもよい。
の一方の短辺から他方の短辺まで連続的に延びる電源線
は、異なる配線材料により形成されるが、ロジック周辺
回路に構成上生じる空きスペースを利用して、それらの
電源線を同一の配線材料により形成してもよい。
【００９９】上記の例では、各メモリアレイ２を縦断す
る電源線Ｖｃｃ２，Ｖｓｓ２に半導体基板１の長辺の電
源線Ｖｃｃ，Ｖｓｓから電源電位を供給するための引込
線が不要となる。したがって、引込線のために必要な領
域を低減することができる。
る電源線Ｖｃｃ２，Ｖｓｓ２に半導体基板１の長辺の電
源線Ｖｃｃ，Ｖｓｓから電源電位を供給するための引込
線が不要となる。したがって、引込線のために必要な領
域を低減することができる。
【０１００】
【発明の効果】第１、第２および第３の発明によれば、
センスアンプの位置に依存するセンス時間のばらつきが
なくなり、すべてのセンスアンプが十分にかつ同程度に
駆動される。したがって、センスアンプの正常なセンス
動作が確保され、センス時間の高速化およびセンス感度
の向上が達成される。また、第２の配線部を設ければ、
第１の配線部の電位を強化することができる。
センスアンプの位置に依存するセンス時間のばらつきが
なくなり、すべてのセンスアンプが十分にかつ同程度に
駆動される。したがって、センスアンプの正常なセンス
動作が確保され、センス時間の高速化およびセンス感度
の向上が達成される。また、第２の配線部を設ければ、
第１の配線部の電位を強化することができる。
【０１０１】第３の発明によれば、各メモリアレイにお
いて第２の配線部に電源電位を供給するための引込線が
不要となる。したがって、引込線によるエリアペナルテ
ィ（他の回路のために使用することができない領域）を
低減することが可能となる。
いて第２の配線部に電源電位を供給するための引込線が
不要となる。したがって、引込線によるエリアペナルテ
ィ（他の回路のために使用することができない領域）を
低減することが可能となる。
【図１】この発明の第１の実施例によるＤＲＡＭのチッ
プレイアウトを示す図である。
プレイアウトを示す図である。
【図２】図１のＤＲＡＭの一部分の構成を詳細に示す図
である。
である。
【図３】図２に示されるサブアレイの部分的な断面図で
ある。
ある。
【図４】この発明の第２の実施例によるＤＲＡＭの一部
分の詳細な構成を示す図である。
分の詳細な構成を示す図である。
【図５】この発明の第３の実施例によるＤＲＡＭの一部
分の詳細な構成を示す図である。
分の詳細な構成を示す図である。
【図６】図５に示されるサブアレイの部分的な断面図で
ある。
ある。
【図７】チップレイアウトの他の例を示す図である。
【図８】従来のＤＲＡＭのチップレイアウトを示す図で
ある。
ある。
【図９】図８のＤＲＡＭの一部分の構成を詳細に示す図
である。
である。
【図１０】センスアンプの構成を示す回路図である。
１ 半導体基板 ２ａ，２ｂ，２ｃ，２ｄ，２ メモリアレイブロック ３，３１，３２ サブアレイ ６ センスアンプ ７，８ ドライブトランジスタ ＭＡ メモリセル領域 Ｓ シャント領域 ＳＰ，ＳＮ センスアンプドライブ線 Ｖｃｃ，Ｖｓｓ，Ｖｃｃ１，Ｖｓｓ１，Ｖｃｃ２，Ｖｓ
ｓ２ 電源線 ６０，６１，６２ センスアンプ列 なお、各図中同一符号は同一または相当部分を示す。
ｓ２ 電源線 ６０，６１，６２ センスアンプ列 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日高 秀人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 林越 正紀 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (7)
- 【請求項１】 半導体基板上に形成される半導体記憶装
置であって、 第１の方向に沿って配列された複数のサブアレイを含む
メモリアレイと、 前記複数のサブアレイに対応して設けられた複数のセン
スアンプ群と、 所定の電源電位を受ける電源線と、 前記複数のサブアレイに対応して設けられ、各々が前記
電源線の電源電位を受けて対応するセンスアンプ群を駆
動する複数の駆動手段とを備え、 前記複数のサブアレイの各々は、前記第１の方向に平行
に配置された複数のビット線、前記複数のビット線に交
差する複数のワード線、および前記複数のビット線と前
記複数のワード線との交点に設けられた複数のメモリセ
ルを含み、 前記複数のセンスアンプ群の各々は、対応するサブアレ
イ内の複数のビット線に接続された複数のセンスアンプ
を含み、前記複数のセンスアンプは、前記第１の方向と
垂直な第２の方向に沿って配列され、 前記電源線は、前記複数のサブアレイに対応して設けら
れた複数の第１の配線部を含み、前記複数の第１の配線
部の各々は、対応するサブアレイの側部に前記第２の方
向に平行に配置され、 前記複数の駆動手段の各々は、対応するセンスアンプ群
内の複数のセンスアンプと対応する第１の配線部との間
に接続された複数の駆動回路を含む、半導体記憶装置。 - 【請求項２】 前記複数の駆動回路の各々は、対応する
センスアンプ群内の１つのセンスアンプに接続される、
請求項１記載の半導体記憶装置。 - 【請求項３】 前記複数の駆動回路の各々は、対応する
センスアンプ群内の予め定められた数のまたはすべての
センスアンプに駆動線を介して接続される、請求項１記
載の半導体記憶装置。 - 【請求項４】 前記電源線は、前記メモリアレイを縦断
するように前記第１の方向に平行に配置された第２の配
線部をさらに含み、 前記第２の配線部は、前記複数の第１の配線部と交点に
おいて接続される、請求項１記載の半導体記憶装置。 - 【請求項５】 半導体基板上に形成される半導体記憶装
置であって、 第１の方向に沿って配列された複数のサブアレイを含む
メモリアレイと、 前記複数のサブアレイに対応して設けられた複数のセン
スアンプ群と、 所定の電源電位を受ける電源線と、 前記複数のサブアレイに対応して設けられ、各々が前記
電源線の電源電位を受けて対応するセンスアンプ群を駆
動する複数の駆動手段とを備え、 前記複数のサブアレイの各々は、前記第１の方向に平行
に配置された複数のビット線、前記複数のビット線に交
差する複数のワード線、および前記複数のビット線と前
記複数のワード線との交点に設けられた複数のメモリセ
ルを含み、かつ前記第１の方向に垂直な第２の方向に沿
って配列された複数のメモリセル領域に分割され、 前記複数のセンスアンプ群の各々は、対応するサブアレ
イ内の複数のビット線に接続された複数のセンスアンプ
を含み、前記複数のセンスアンプは、前記第２の方向に
沿って配列され、 前記電源線は、前記複数のサブアレイに共通に設けられ
た第１の配線部を含み、前記第１の配線部は、前記複数
のサブアレイの１つの側部に前記第２の方向に平行に配
置され、 前記複数の駆動手段の各々は、対応するサブアレイ内の
前記複数のメモリセル領域に対応して設けられた複数の
駆動回路を含み、前記複数の駆動回路の各々は、対応す
るメモリセル領域に接続された複数のセンスアンプと前
記第１の配線部との間に接続される、半導体記憶装置。 - 【請求項６】 前記電源線は、前記メモリアレイを縦断
するように前記第１の方向に平行に配置された第２の配
線部をさらに含み、 前記第２の配線部は、前記複数の第１の配線部と交点に
おいて接続される、請求項５記載の半導体記憶装置。 - 【請求項７】 半導体基板上に形成される半導体記憶装
置であって、 第１の方向に沿って配列された複数のメモリアレイブロ
ックを含み、 前記複数のメモリアレイブロックの各々は、前記第１の
方向に沿って配列された複数のサブアレイを含み、 前記複数のサブアレイに対応して設けられた複数のセン
スアンプ群と、 所定の電源電位を受ける電源線と、 前記複数のサブアレイに対応して設けられ、各々が前記
電源線の電源電位を受けて対応するセンスアンプ群を駆
動する複数の駆動手段と、 隣接する２つのメモリアレイブロック間に設けられ、前
記複数のメモリアレイブロックを駆動および制御するロ
ジック周辺回路手段とをさらに備え、 前記複数のサブアレイの各々は、前記第１の方向に平行
に配置された複数のビット線、前記複数のビット線に交
差する複数のワード線、および前記複数のビット線と前
記複数のワード線との交点に設けられた複数のメモリセ
ルを含み、 前記複数のセンスアンプ群の各々は、対応するサブアレ
イ内の複数のビット線に接続された複数のセンスアンプ
を含み、前記複数のセンスアンプは、前記第１の方向と
垂直な第２の方向に沿って配列され、 前記電源線は、複数のサブアレイの側部に前記第２の方
向に平行に配置された複数の第１の配線部と、前記複数
のメモリアレイおよび前記ロジック周辺回路手段を縦断
するように前記第１の方向に平行に配置された第２の配
線部とを含み、 前記複数の駆動手段の各々は、対応するセンスアンプ群
内の複数のセンスアンプと前記複数の第１の配線部のい
ずれかとの間に接続された複数の駆動回路を含む、半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030677A JPH0562461A (ja) | 1991-04-09 | 1992-02-18 | 半導体記憶装置 |
| DE4211844A DE4211844C2 (de) | 1991-04-09 | 1992-04-08 | Halbleiterspeichereinrichtung |
| US07/865,142 US5321646A (en) | 1991-04-09 | 1992-04-08 | Layout of a semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10678891 | 1991-04-09 | ||
| JP3-106788 | 1991-04-09 | ||
| JP4030677A JPH0562461A (ja) | 1991-04-09 | 1992-02-18 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09659099A Division JP3373169B2 (ja) | 1991-04-09 | 1999-04-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562461A true JPH0562461A (ja) | 1993-03-12 |
Family
ID=26369075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030677A Pending JPH0562461A (ja) | 1991-04-09 | 1992-02-18 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5321646A (ja) |
| JP (1) | JPH0562461A (ja) |
| DE (1) | DE4211844C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6535415B2 (en) | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
| KR100383263B1 (ko) * | 2001-03-19 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
| JP2006323995A (ja) * | 1995-10-06 | 2006-11-30 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5384726A (en) * | 1993-03-18 | 1995-01-24 | Fujitsu Limited | Semiconductor memory device having a capability for controlled activation of sense amplifiers |
| KR960005353B1 (ko) * | 1993-07-31 | 1996-04-24 | 삼성전자주식회사 | 비디오램의 열디코오더 배열방법 |
| JP3354231B2 (ja) * | 1993-09-29 | 2002-12-09 | 三菱電機エンジニアリング株式会社 | 半導体装置 |
| US5604710A (en) * | 1994-05-20 | 1997-02-18 | Mitsubishi Denki Kabushiki Kaisha | Arrangement of power supply and data input/output pads in semiconductor memory device |
| US5537346A (en) * | 1994-05-20 | 1996-07-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device obtaining high bandwidth and signal line layout method thereof |
| JPH08195083A (ja) * | 1995-01-17 | 1996-07-30 | Toshiba Microelectron Corp | 半導体記憶装置 |
| US5546349A (en) * | 1995-03-13 | 1996-08-13 | Kabushiki Kaisha Toshiba | Exchangeable hierarchical data line structure |
| JPH0955482A (ja) | 1995-06-08 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3453235B2 (ja) * | 1995-09-14 | 2003-10-06 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2783214B2 (ja) * | 1995-09-18 | 1998-08-06 | 日本電気株式会社 | 半導体メモリ装置 |
| US5687108A (en) * | 1996-04-10 | 1997-11-11 | Proebsting; Robert J. | Power bussing layout for memory circuits |
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