JP3608515B2 - 半導体装置における配線構造及びｍｏｓ型トランジスタ - Google Patents
半導体装置における配線構造及びｍｏｓ型トランジスタ Download PDFInfo
- Publication number
- JP3608515B2 JP3608515B2 JP2001039342A JP2001039342A JP3608515B2 JP 3608515 B2 JP3608515 B2 JP 3608515B2 JP 2001039342 A JP2001039342 A JP 2001039342A JP 2001039342 A JP2001039342 A JP 2001039342A JP 3608515 B2 JP3608515 B2 JP 3608515B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- single crystal
- semiconductor substrate
- cosi
- tin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Chemical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置における配線構造及び配線形成方法、並びにＭＯＳ型トランジスタに関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、接合深さは一層浅くなりつつある。半導体装置の寸法ルールが０．１μｍレベルになると、接合領域のシート抵抗は１ｋΩ／□以上になり、半導体素子の応答速度が遅くなるという問題が生じる。この問題を解決する方法の１つに、半導体基板に形成されたソース・ドレイン領域の表面にＣｏＳｉ２、ＴｉＳｉ２等のシリサイドを形成する方法がある。
【０００３】
ソース・ドレイン領域と上層配線層とを電気的に接続するためには接続孔を形成する必要がある。接続孔は、ソース・ドレイン領域を被覆する絶縁層を形成した後、ソース・ドレイン領域の上方の絶縁層に開口部を形成し、かかる開口部を含む絶縁層上にバリア層を形成し、更にこのバリア層上に金属配線材料を堆積させることによって開口部をバリア層及び金属配線材料で埋め込むことで形成される。バリア層は、ソース・ドレイン領域と開口部内の金属配線材料との間の反応を抑制するために形成される。
【０００４】
半導体装置の寸法ルールが微細化するに従い、接続孔の径も微細化する傾向にある。その結果、開口部内におけるバリア層のカバレッジが低下し、バリア層のバリア性が低下するという問題がある。
【０００５】
ここで、従来の半導体装置の製造プロセスの概要を、図６を参照して、以下に簡単に説明する。
【０００６】
［工程−１０］
半導体基板１０に、従来の方法で素子分離領域１２及びゲート電極１４を形成する。
【０００７】
［工程−２０］
ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成するためにイオン注入を行い、次いでゲートサイドウォール１６を形成した後、イオン注入を行いソース・ドレイン領域から成る下層導体領域１８を形成する（図６の（Ａ）参照）。
【０００８】
［工程−３０］
ソース・ドレイン領域から成る下層導体領域１８のシート抵抗の低減化のために、下層導体領域１８の表面にＣｏＳｉ２シリサイド層１００を形成する（図６の（Ｂ）参照）。そのために、全面にＣｏ層を形成した後、熱処理を行い、下層導体領域１８中のＳｉとＣｏ層中のＣｏとを反応させてＣｏＳｉ２層１００を形成する。未反応のＣｏ層は塩酸過水で選択的に除去する。
【０００９】
［工程−４０］
その後、全面に絶縁層２２を形成し、更に、開口部２４を下層導体領域１８の上方に形成する（図６の（Ｃ）参照）。
【００１０】
［工程−５０］
次いで、例えばスパッタ法にて開口部２４を含む絶縁層２２上にバリア層（下からＴｉ層／ＴｉＮ層から成る）１０２を形成し、更にタングステン層１０４をＣＶＤ法にて全面に堆積させた後、絶縁層２２上のタングステン層１０４及びバリア層１０２を選択的に除去して、開口部２４内にタングステンプラグから成る接続孔２８を形成する（図７の（Ａ）参照）。次いで、下から、Ｔｉ層／ＴｉＯＮ層／Ａｌ−Ｓｉ層をスパッタ法にて全面に堆積させた後、これらの層をパターニングすることによって、配線１０６を形成する（図７の（Ｂ）参照）。尚、参照番号１０６ＡはＴｉ層／ＴｉＯＮ層を示す。
【００１１】
上記プロセスにおいて、開口部２４内に形成するバリア層１０２はスパッタ法で形成されるために、開口部２４のアスペクト比が高くなるに従い、開口部２４内のバリア層１０２のカバレッジが非常に悪くなる。その結果、開口部２４底部のバリア層１０２の厚さが薄くなる。このため、ＣＶＤ法にてタングステン層１０４を堆積させるとき、ＣＶＤ用原料ガス（ＷＦ６）中に含まれるフッ素によってバリア層１０２が侵食され、更には下層導体領域（ソース・ドレイン領域）１８がフッ素で腐食される。その結果、接合リークの増大を招くという問題が発生する。
【００１２】
開口部２４内におけるバリア層１０２のカバレッジ問題を解決する方法として、ＣＶＤ法によるＴｉ層／ＴｉＮ層から成るバリア層の形成を挙げることができる。ＣＶＤ法を用いると、開口部２４底部におけるバリア層１０２のカバレッジ問題を解決することができる。しかしながら、ＣＶＤ法で成膜されたＴｉＮ層は多結晶性であるため、後の拡散工程やアニール処理工程等の高温熱処理を半導体基板に施したとき、ＴｉＮ粒界部がフッ素で腐食されたり、接続孔２８内の金属配線材料がＴｉＮ粒界部を拡散して半導体基板を腐蝕するという問題がある。即ち、多結晶性のＴｉＮ層は十分なるバリア性を有しているとはいえない。
【００１３】
このＴｉＮ層の多結晶性に起因した問題を解決するために、本出願人はシリコン半導体基板上に直接単結晶ＴｉＮ層をエピタキシャル成長させることを提案した（特願平５−６９１９７号参照）。
【００１４】
【発明が解決しようとする課題】
しかしながら、単純にシリコン半導体基板上に単結晶ＴｉＮ層を形成させても、良好なる電気的なオーミック接合を得ることは難しい。これは、半導体基板上には自然酸化膜が存在し、ＴｉＮ層をこの自然酸化膜上に形成しても、ＴｉＮ層は自然酸化膜を還元できないために電気的な導通が取り難いことに起因する。更に、自然酸化膜が残っている場合、ＴｉＮ層が半導体基板上でエピタキシャル成長し難いという問題もある。
【００１５】
これらの問題を解決するための方法として、以下の方法を挙げることができる。即ち、ＴｉＮ層を形成する前に、水素プラズマで自然酸化膜を還元する。これによって自然酸化膜を除去し、シリコン半導体基板の清浄な表面を露出させる。その後、ＣＶＤ用原料ガスを導入してＴｉＮ層をＣＶＤ法にて形成する。
【００１６】
しかし、この方法における問題点として、ＴｉＮ層の形成前の前処理として、水素プラズマ処理にシリコン半導体基板表面を晒す。その結果、シリコン結晶内に水素原子が入り込み、シリコン結晶に結晶欠陥が発生し、接合リークが増大するという問題点が挙げられる。
【００１７】
また、シリコン半導体基板上にＣＶＤ法でＴｉＮ層を形成する際、窒素プラズマ中にシリコン半導体基板表面が晒されるために、シリコン半導体基板表面に薄いＳｉＮ膜が形成され、コンタクト抵抗が増加するという問題もある。
【００１８】
更に、この方法においては、ソース・ドレイン領域表面にはシリコン面が露出していることが条件となる。従って、前述したようなソース・ドレイン領域のシート抵抗の低減化のために、ソース・ドレイン領域表面にシリサイド層を形成することができない。即ち、シリサイド層上には単結晶ＴｉＮ層を形成することができないという問題もある。
【００１９】
従って、本発明の目的は、下層導体領域のシート抵抗の低減を図ることができ、コンタクト抵抗や接合リークが増大することを抑制でき、しかもバリア性に優れた半導体装置における配線構造及びその形成方法、並びにＭＯＳ型トランジスタを提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的は、半導体基板に形成された下層導体領域と、下層導体領域を被覆する絶縁層上に形成された上層配線層と、下層導体領域と上層配線層とを電気的に接続する接続孔とから成る、半導体装置における配線構造であって、
接続孔の底部には、半導体基板側から、単結晶ＣｏＳｉ２層及び単結晶ＴｉＮ層が形成されていることを特徴とする本発明の配線構造によって達成することができる。
【００２１】
本発明の配線構造においては、半導体基板はシリコン半導体基板から成ることが望ましい。また、シリコン半導体基板の方位は（１００）であることが好ましい。
【００２２】
あるいは又、上記の目的は、半導体基板に形成された下層導体領域と、下層導体領域を被覆する絶縁層上に形成された上層配線層と、下層導体領域と上層配線層とを電気的に接続する接続孔とから成る、半導体装置における配線構造を形成する配線形成方法であって、
少なくとも接続孔の底部に、単結晶ＣｏＳｉ２層をエピタキシャル成長させる工程、及び単結晶ＣｏＳｉ２層上に単結晶ＴｉＮ層をエピタキシャル成長させる工程を含むことを特徴とする本発明の配線形成方法によって達成することができる。
【００２３】
本発明の配線形成方法においては、単結晶ＴｉＮ層をエピタキシャル成長させる前の雰囲気の真空度は１．３×１０−５Ｐａ以下であることが望ましい。更に、単結晶ＴｉＮ層をエピタキシャル成長させる前に、単結晶ＣｏＳｉ２層表面に形成された自然酸化膜を水素プラズマ処理にて除去する工程を含むことが好ましい。
【００２４】
更には、上記の目的は、半導体基板に形成されたソース・ドレイン領域と、ソース・ドレイン領域を被覆する絶縁層上に形成された上層配線層と、ソース・ドレイン領域と上層配線層とを電気的に接続する接続孔とから成る配線構造を有するＭＯＳ型トランジスタであって、
接続孔の底部には、半導体基板側から、単結晶ＣｏＳｉ２層及び単結晶ＴｉＮ層が形成されていることを特徴とする本発明のＭＯＳ型トランジスタによって達成することができる。
【００２５】
本発明においては、少なくとも接続孔の底部に単結晶ＣｏＳｉ２層が形成されており、下層導体領域の低シート抵抗化を図ることができる。また、単結晶ＣｏＳｉ２層の上には、バリア性に優れた単結晶ＴｉＮ層が形成されている。ＴｉＮ層を形成する前に水素プラズマ処理によって自然酸化膜を除去する際、既にＣｏＳｉ２層が形成されているので、シリコン結晶内に水素原子が入り込むことを抑制することができる。更には、ＴｉＮ層の形成の際、窒素プラズマにシリコン半導体基板表面が晒されることがなく、ＳｉＮ膜の形成を防止することができる。
【００２６】
従来、ＣｏＳｉ２は、（１１１）シリコン半導体基板上にエピタキシャル成長することが知られている。しかしながら、通常のＭＯＳ型トランジスタの作製においては、（１００）シリコン半導体基板が多く用いられている。（１００）シリコン半導体基板上にＣｏＳｉ２をエピタキシャル成長させるためには、予め半導体基板上にＣｏ層／Ｔｉ層の２層を成膜する。その後、これらの２層に熱処理を加えると、単結晶ＣｏＳｉ２層／Ｓｉ構造を得ることができる。この際、単結晶ＣｏＳｉ２層の表面にはＴｉＯｘ層が形成される。
【００２７】
この単結晶ＣｏＳｉ２層の上に単結晶ＴｉＮ層をエピタキシャル成長させるためには、ＴｉＮ層を成膜させる装置内で水素プラズマ処理を行い、単結晶ＣｏＳｉ２層表面のＴｉＯｘを還元して除去する必要がある。そして、引き続き、単結晶ＴｉＮ層をＣＶＤ法で連続的に成膜することによって、単結晶ＴｉＮ層／単結晶ＣｏＳｉ２層／Ｓｉ構造を得ることができる。
【００２８】
ここで、単結晶ＴｉＮ層をエピタキシャル成長させるためには、成膜前の真空度も重要な要素となる。気体運動論によると、温度Ｔ゜Ｋ、圧力Ｐ（ｔｏｒｒ）の雰囲気において単位面積（１ｃｍ２）に分子量Ｍの分子が毎秒衝突する数Ｎは、
Ｎ＝２．８９×１０２２Ｐ（ＭＴ）−１／２ｃｍ−２ｓ−１ ・・・式（１）
で表わすことができる。
【００２９】
単結晶ＴｉＮ層成膜装置のチャンバー内における、ＣＶＤ原料ガス導入前の真空度が０．１３３Ｐａ（１×１０−３ｔｏｒｒ）の場合、式（１）から、例えば、室温（２５゜Ｃ）において、酸素分子は、シリコン半導体基板１ｃｍ２当り、３．０×１０１７個／秒衝突する。
【００３０】
分子間距離は０．２４ｎｍ（原子間距離＋原子直径）程度である。従って、単位面積（１ｃｍ２）内の１レイヤー当り、（０．０１／０．２４×１０−９）２＝１．７４×１０１５個／ｃｍ２の酸素分子が存在する。半導体基板に衝突する酸素分子の全てが単結晶ＣｏＳｉ２層の表面に吸着すると仮定すると、１．７４×１０１ ５／３．０×１０１７＝約０．００５８秒で１レイヤーの酸素分子層が形成される。
【００３１】
１０レイヤーのＴｉＮを１分間で成長させるとすれば、この間、半導体基板表面を清浄な状態に保つ必要がある。そのためには、１分間以上の間、半導体基板表面に酸素分子層を１レイヤーも形成させないレベルの真空度に成膜装置のチャンバーを保つ必要がある。言い換えれば、酸素分子層が１レイヤー形成されるのに要する時間を１分間以上とする必要がある。式（１）から、１秒間に２．９×１０１３個／秒以下の酸素分子が単結晶ＣｏＳｉ２層に衝突するような真空度が必要となる。即ち、１．３×１０−５Ｐａ以下の真空度を保てば清浄な半導体基板表面上に単結晶ＴｉＮ層を形成できることになる。
【００３２】
【実施例】
以下、図面を参照して、実施例に基づき本発明を説明する。尚、実施例１においては、接続孔の底部にエピタキシャル成長法にて単結晶ＴｉＮ層を形成している。また、実施例２及び実施例３においては、ソース・ドレイン領域にエピタキシャル成長法にて単結晶ＴｉＮ層を形成している。
【００３３】
（実施例１）
実施例１は、ＭＯＳ型トランジスタの製造に本発明の配線構造及び配線形成方法を適用した例である。
【００３４】
実施例１の配線構造は、図１に模式的な一部断面図を示すように、半導体基板１０に形成された下層導体領域１８と、下層導体領域１８を被覆する絶縁層２２Ａ，２２Ｂ上に形成された上層配線層３２と、下層導体領域１８と上層配線層３２とを電気的に接続する接続孔２８とから成る。そして、接続孔２８の底部には、半導体基板側から、単結晶ＣｏＳｉ２層２０及び単結晶ＴｉＮ層２６が形成されていることを特徴とする。下層導体領域１８は、具体的にはソース・ドレイン領域である。半導体基板１０はシリコン半導体基板から成り、その方位は（１００）である。図１中、参照番号１２は素子分離領域、参照番号１４はゲート電極、参照番号３０はバリア層である。
【００３５】
図１に示した実施例１の配線構造の形成方法を、図２及び図３を参照して、以下説明する。
【００３６】
［工程−１００］
先ず、方位（１００）を有するシリコン半導体基板１０上に、従来の方法に基づき、素子分離領域１２及びゲート電極１４を形成する。次いで、ＬＤＤ構造を形成するためにイオン注入を行う。その後、ゲートサイドウォール１６を形成するために、全面にＳｉＯ２膜をＣＶＤ法にて形成する。ＳｉＯ２膜の形成条件を、例えば以下のとおりとすることができる。
使用ガス ： ＳｉＨ４／Ｏ２／Ｎ２＝２５０／２５０／１００ｓｃｃｍ
温度 ： ４２０゜Ｃ
圧力 ： １３．３Ｐａ
膜厚 ： ０．２５μｍ
【００３７】
その後、例えば以下の条件でＳｉＯ２膜を全面エッチバックして、ゲート電極１４の側壁にゲートサイドウォール１６を形成する。
使用ガス ： Ｃ４Ｆ８＝５０ｓｃｃｍ
ＲＦパワー： １２００Ｗ
圧力 ： ２Ｐａ
【００３８】
次いで、ソース・ドレイン領域を形成のための不純物イオン注入を例えば以下の条件で行い、ソース・ドレイン領域から成る下層導体領域１８を形成する（図２の（Ａ）参照）。
［Ｎチャネル形成の場合］
イオン種 ： Ａｓ ２０ＫｅＶ ５×１０１５／ｃｍ２
［Ｐチャネル形成の場合］
イオン種 ： ＢＦ２ ２０ＫｅＶ ３×１０１５／ｃｍ２
【００３９】
［工程−１１０］
次に、ソース・ドレイン領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ２層２０を形成する。そのために、先ず、例えば以下の条件でスパッタ法にて全面に厚さ５ｎｍのＴｉ層を形成する。
プロセスガス ： Ａｒ＝１００ｓｃｃｍ
パワー ： １ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
【００４０】
更に、連続してＣｏ層をスパッタ法にて、例えば以下の条件で形成する。
プロセスガス ： Ａｒ＝１００ｓｃｃｍ
パワー ： ３ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
【００４１】
その後、シリサイド化反応によりＣｏ層から単結晶ＣｏＳｉ２層２０を形成するために、熱処理を行う。熱処理の条件を、例えば、窒素ガス（１気圧）雰囲気中で、６００゜Ｃ×６０秒とする。これによって、Ｃｏと半導体基板中のＳｉとが反応して、ＣｏＳｉＸが形成される。その後、塩酸と過酸化水素水と純水の混合溶液に１０分間半導体基板全体を浸漬することによって、未反応のＴｉ及びＣｏを選択的に除去する。その後、例えば、窒素ガス（１気圧）雰囲気中で、８５０゜Ｃ×６０秒の熱処理を行い、ＣｏＳｉＸを安定なＣｏＳｉ２とする。こうして、ソース・ドレイン領域から成る下層導体領域１８の表面にＣｏＳｉ２層２０が形成される（図２の（Ｂ）参照）。尚、ＣｏＳｉ２層２０が形成される際、その表面にはＴｉＯｘから成る自然酸化膜（図示せず）が形成されるが、この自然酸化膜は後の水素プラズマ処理工程によって除去する。
【００４２】
［工程−１２０］
その後、全面にＳｉＯ２から成る絶縁層２２Ａを例えば、ＴＥＯＳを用いたＣＶＤ法にて形成する。絶縁層２２Ａの形成条件を、例えば、
使用ガス ： ＴＥＯＳ＝５０ｓｃｃｍ
圧力 ： ４０Ｐａ
温度 ： ７２０゜Ｃ
膜厚 ： ４００ｎｍ
とすることができる。更に、絶縁層２２Ａの上に更にＢＰＳＧから成る絶縁層２２Ｂを、例えば以下の条件にて形成する。
使用ガス ： ＳｉＨ４／ＰＨ３／Ｂ２Ｈ６／Ｏ２／Ｎ２＝８０／７／７／１０００／３２０００ｓｃｃｍ
温度 ： ４００゜Ｃ
圧力 ： １．０×１０５Ｐａ
膜厚 ： ５００ｎｍ
【００４３】
次いで、熱処理を施して絶縁層の表面を平坦化した後、絶縁層２２Ａ，２２Ｂにレジストパターニングを行い、次いでドライエッチング法にて絶縁層２２Ａ，２２Ｂに開口部２４を形成する（図２の（Ｃ）参照）。ドライエッチングの条件を、例えば以下のとおりとすることができる。
使用ガス ： Ｃ４Ｆ８＝５０ｓｃｃｍ
ＲＦパワー ： １２００Ｗ
圧力 ： ２Ｐａ
【００４４】
その後、イオン注入を行うことにより、接合領域を形成する。イオン注入の条件を、以下に例示する。
［Ｎチャネルを形成する場合］
イオン種 ： Ａｓ ２０ＫｅＶ ５×１０１５／ｃｍ２
［Ｐチャネルを形成する場合］
イオン種 ： ＢＦ２ ２０ＫｅＶ ３×１０１５／ｃｍ２
次いで、１０５０゜Ｃ×５秒の活性化アニールを行う。
【００４５】
［工程−１３０］
次に開口部２４の底部に単結晶ＴｉＮ層２６を形成する。そのために、先ず、［工程−１１０］までの処理が行われた基板をＥＣＲＣＶＤ装置に搬入する。ここで、ＥＣＲＣＶＤ装置は、単結晶ＴｉＮ層をエピタキシャル成長させる前の雰囲気の真空度が１．３×１０−５Ｐａ以下となるような装置を使用する。ＥＣＲＣＶＤ装置に基板を搬入した後、開口部２４の底部に露出したＣｏＳｉ２層２０の表面に存在する自然酸化膜等を、例えば以下の条件の水素プラズマ処理によって還元し、除去する。
使用ガス ： Ｈ２／Ａｒ＝２６／６０ｓｃｃｍ
マイクロ波パワー： ２．８ｋＷ
【００４６】
次に、ＥＣＲＣＶＤ法にて単結晶ＴｉＮ層２６を形成する。単結晶ＴｉＮ層２６の形成条件を、例えば以下のとおりとすることができる。尚、第１成膜段階において単結晶ＣｏＳｉ２層２０の表面にＴｉＮの核を形成し、第２成膜段階において、この核から単結晶ＴｉＮを成長させる。第１成膜段階においては、単結晶ＴｉＮを１０モノレイヤー／分又はそれ以下の成長速度でエピタキシャル成長させることが望ましい。第１成膜段階を設けることによって第２成膜段階における単結晶ＴｉＮ層の成長速度を早くすることができる。
［第１成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２／２．６／０．８ｓｃｃｍ
温度 ： ７５０゜Ｃ
膜厚 ： ０．５ｎｍ
圧力 ： ６．６×１０−４Ｐａ
マイクロ波パワー： ２．８ｋＷ
［第２成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２０／２６／８ｓｃｃｍ
温度 ： ７５０゜Ｃ
膜厚 ： ７０ｎｍ
圧力 ： ０．１２Ｐａ
マイクロ波パワー： ２．８ｋＷ
これによって、エピタキシャル成長した単結晶ＴｉＮ層２６が開口部２４の底部を含む絶縁層２２Ｂの全面に形成される（図３の（Ａ）参照）。尚、実施例１においては、第１成膜段階における成膜時の温度は７００〜１２５０゜Ｃとすることが望ましい。尚、単結晶ＴｉＮ層の形成条件によっては、単結晶ＴｉＮ層２６が絶縁層２２Ｂ上で完全なるエピタキシャル成長しない場合があるが、本発明の目的を十分達成することができるので、差し支えない。
【００４７】
［工程−１４０］
その後、金属配線材料を開口部２４内に埋め込み、接続孔２８を形成する。実施例１においては、金属配線材料としてタングステン（Ｗ）を使用した。即ち、例えば以下の条件のＣＶＤ法にて、タングステンを単結晶ＴｉＮ層２６の上に堆積させる。絶縁層２２Ｂ上のタングステン層の厚さを４００ｎｍとした。
使用ガス ： ＷＦ６／Ｈ２＝９５／５５０ｓｃｃｍ
温度 ： ４５０゜Ｃ
圧力 ： １．１×１０４Ｐａ
【００４８】
次いで、エッチバックを行い、絶縁層２２Ｂ上のタングステン層及び単結晶ＴｉＮ層２６を除去し、開口部２４内のみにタングステン層及び単結晶ＴｉＮ層２６を残す。こうして接続孔２８が完成する（図３の（Ｂ）参照）。尚、エッチバックの条件を以下に例示する。
使用ガス ： ＳＦ６＝５０ｓｃｃｍ
マイクロ波パワー： ８５０Ｗ
ＲＦパワー ： １５０Ｗ
圧力 ： １．３３Ｐａ
【００４９】
［工程−１５０］
その後、スパッタ法にてバリア層３０及び上層配線層３２を形成する。実施例１においては、バリア層３０は、下からＴｉ層（厚さ３０ｎｍ）／ＴｉＯＮ層（厚さ７０ｎｍ）の２層構造である。また、上層配線層３２はＡｌ−１％Ｓｉ（厚さ５００ｎｍ）から成る。各層のスパッタ条件を、以下に例示する。
［Ｔｉ成膜条件］
プロセスガス ： Ａｒ＝１００ｓｃｃｍ
パワー ： ４ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
［ＴｉＯＮ成膜条件］
プロセスガス ： Ａｒ／Ｎ２−６％Ｏ２＝４０／７０ｓｃｃｍ
パワー ： ５ｋＷ
圧力 ： ０．４７Ｐａ
［Ａｌ−１％Ｓｉ成膜条件］
プロセスガス ： Ａｒ＝４０ｓｃｃｍ
パワー ： ２２．５ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
【００５０】
その後、レジストパターニング及びドライエッチングを行い、上層配線層３２及びバリア層３０を所望の配線パターン形状とする。ドライエッチングの条件を以下に例示する。
使用ガス ： ＢＣｌ３／Ｃｌ２＝６０／９０ｓｃｃｍ
マイクロ波パワー： １０００Ｗ
ＲＦパワー ： ５０Ｗ
圧力 ： ０．０１６Ｐａ
【００５１】
こうして、図１に示す配線構造を形成することができる。ソース・ドレイン領域から成る下層導体領域１８の表面には単結晶ＣｏＳｉ２層２０が形成されており、下層導体領域１８の低シート抵抗化を図ることができる。また、単結晶ＣｏＳｉ２層２０の上には、バリア性に優れた単結晶ＴｉＮ層２６が形成されている。単結晶ＴｉＮ層２６を形成する前に水素プラズマ処理によって自然酸化膜等を除去する際、既にＣｏＳｉ２層２０が形成されているので、シリコン結晶内に水素原子が入り込むことを抑制することができる。更には、単結晶ＴｉＮ層２６の形成の際、窒素プラズマにシリコン半導体基板表面が晒されることがなく、ＳｉＮ膜の形成を防止することができる。
【００５２】
（実施例２）
実施例１においては、単結晶ＴｉＮ層２６は開口部２４の底部において単結晶ＣｏＳｉ２層２０と接している。これに対して、実施例２においては、単結晶ＴｉＮ層は単結晶ＣｏＳｉ２層の上に全面に形成される。また、実施例１においては、開口部２４内にタングステンを埋め込んで接続孔２８を形成した。これに対して、実施例２においては、上層配線層をアルミニウム系配線材料のスパッタリングにて形成する際、併せて開口部２４内をアルミニウム系配線材料で埋め込み接続孔２８を形成する。
【００５３】
［工程−２００］
先ず、方位（１００）を有するシリコン半導体基板１０上に、従来の方法に基づき、素子分離領域１２及びゲート電極１４を形成し、次いで、ＬＤＤ構造の形成、ゲートサイドウォール１６の形成、ソース・ドレイン領域から成る下層導体領域１８の形成を行う。これらの形成条件は、実施例１の［工程−１００］と同様とすることができる。
【００５４】
［工程−２１０］
次に、ソース・ドレイン領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ２層２０を形成する。この工程も、実施例１の［工程−１１０］と同様とすることができる。
【００５５】
［工程−２２０］
その後、単結晶ＣｏＳｉ２層２０の上に単結晶ＴｉＮ層４０を形成する。そのために、先ず、実施例１の［工程−１３０］にて説明した水素プラズマ処理を行い、単結晶ＣｏＳｉ２層２０の表面に形成された自然酸化膜等を除去する。次に、ＥＣＲＣＶＤ法によって単結晶ＴｉＮ層４０を単結晶ＣｏＳｉ２層２０上のみに選択的に形成する。成膜時の温度を実施例１の［工程−１３０］よりも低くすることによって、単結晶ＴｉＮ層４０は単結晶ＣｏＳｉ２層２０上のみに選択的に形成される。成膜時に基板バイアスを印加することによりＴｉＮの単結晶化を一層促進させることが望ましい。単結晶ＴｉＮ層４０の形成条件を、例えば以下のとおりとすることができる。尚、第１成膜段階においてＣｏＳｉ２層２０の表面にＴｉＮの核を形成し、第２成膜段階において、この核から単結晶ＴｉＮを成長させる。
［第１成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２／２．６／０．８ｓｃｃｍ
温度 ： ３００゜Ｃ
膜厚 ： ０．５ｎｍ
圧力 ： ６．６×１０−４Ｐａ
マイクロ波パワー： ２．８ｋＷ
［第２成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２０／２６／８ｓｃｃｍ
温度 ： ３００゜Ｃ
膜厚 ： ７０ｎｍ
圧力 ： ０．１２Ｐａ
マイクロ波パワー： ２．８ｋＷ
これによって、エピタキシャル成長した単結晶ＴｉＮ層４０が単結晶ＣｏＳｉ２層２０の上に形成される（図４の（Ａ）参照）。尚、ゲート電極１４の上部には多結晶ＴｉＮ層４０Ａが形成される。また、上記の成膜条件では、素子分離領域１２の上にはＴｉＮ層は形成されない。
【００５６】
［工程−２３０］
次に、実施例１の［工程−１２０］と同様に、全面に絶縁層２２Ａ，２２Ｂを形成した後、絶縁層２２Ａ，２２Ｂに開口部２４を形成し（図４の（Ｂ）参照）、イオン注入を行って接合領域を形成し、１０５０゜Ｃ×５秒の活性化アニールを行う。
【００５７】
［工程−２４０］
次いで、スパッタ法にてＴｉから成る厚さ３０ｎｍの下地層４２を開口部２４を含む絶縁層２２Ｂ上に形成し、続いて、高温アルミニウムスパッタ法にて下地層４２上にＡｌ−１％Ｓｉから成る厚さ５００ｎｍの上層配線層４４を形成する。下地層４２及び上層配線層４４の形成条件を、例えば以下のとおりとすることができる。
［下地層の形成条件］
プロセスガス ： Ａｒ＝１００ｓｃｃｍ
パワー ： ４ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
［上層配線層の形成条件］
プロセスガス ： Ａｒ＝４０ｓｃｃｍ
パワー ： ２２．５ｋＷ
成膜温度 ： ５００゜Ｃ
圧力 ： ０．４７Ｐａ
【００５８】
その後、実施例１の［工程−１５０］と同様に、レジストパターニング及びドライエッチングを行い、上層配線層４４及び下地層４２を所望の配線パターン形状とする。
【００５９】
（実施例３）
実施例３は実施例２の変形である。実施例２においては、単結晶ＴｉＮ層４０を選択的に単結晶ＣｏＳｉ２層２０上に形成した。実施例３においては、単結晶ＣｏＳｉ２層を含む半導体基板の全面にＴｉＮ層を形成し、その後、単結晶ＣｏＳｉ２層上の単結晶ＴｉＮ層、及び配線部として使用する単結晶ＴｉＮ層を残し、ＴｉＮ層の他の部分を除去する。
【００６０】
［工程−３００］
先ず、方位（１００）を有するシリコン半導体基板１０上に、従来の方法に基づき、素子分離領域１２及びゲート電極１４を形成し、次いで、ＬＤＤ構造の形成、ゲートサイドウォール１６の形成、ソース・ドレイン領域から成る下層導体領域１８の形成を行う。これらの形成条件は、実施例１の［工程−１００］と同様とすることができる。
【００６１】
［工程−３１０］
次に、ソース・ドレイン領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ２層２０を形成する。この工程も、実施例１の［工程−１１０］と同様とすることができる。
【００６２】
［工程−３２０］
その後、単結晶ＣｏＳｉ２層２０の上に単結晶ＴｉＮ層４０を形成する。また、単結晶ＣｏＳｉ２層以外の領域にも単結晶ＴｉＮ層４０Ａを形成する。そのために、先ず、実施例１の［工程−１３０］にて説明した水素プラズマ処理を行い、単結晶ＣｏＳｉ２層２０の表面に形成された自然酸化膜を除去する。次に、ＥＣＲＣＶＤ法によって単結晶ＣｏＳｉ２層２０上に単結晶ＴｉＮ層４０を形成し、併せて、他の領域にも単結晶ＴｉＮ層４０Ａを形成する。尚、単結晶ＴｉＮ層の形成条件によっては、単結晶ＴｉＮ層４０Ａは他の領域（例えば素子分離領域１２）上で完全なるエピタキシャル成長しない場合があるが、本発明の目的を十分達成することができるので、差し支えない。
【００６３】
成膜時の温度を実施例２の［工程−２２０］よりも高くすることによって、単結晶ＴｉＮ層４０が単結晶ＣｏＳｉ２層２０上に形成され、しかも、他の領域にも単結晶ＴｉＮ層４０Ａが形成される。成膜時に基板バイアスを印加することによりＴｉＮの単結晶化を一層促進させることが望ましい。ＴｉＮ層４０，４０Ａの形成条件を、例えば以下のとおりとすることができる。尚、第１成膜段階においてＣｏＳｉ２層２０等の表面にＴｉＮの核を形成し、第２成膜段階において、この核から単結晶ＴｉＮ層を成長させる。
［第１成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２／２．６／０．８ｓｃｃｍ
温度 ： ７５０゜Ｃ
膜厚 ： ０．５ｎｍ
圧力 ： ６．６×１０−４Ｐａ
マイクロ波パワー： ２．８ｋＷ
基板ＲＦバイアス： −５０Ｗ
［第２成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２０／２６／８ｓｃｃｍ
温度 ： ７５０゜Ｃ
膜厚 ： ７０ｎｍ
圧力 ： ０．１２Ｐａ
マイクロ波パワー： ２．８ｋＷ
基板ＲＦバイアス： −５０Ｗ
これによって、エピタキシャル成長した単結晶ＴｉＮ層４０が単結晶ＣｏＳｉ２層２０の上に形成され、他の領域にも単結晶ＴｉＮ層４０Ａが形成される。
【００６４】
［工程−３３０］
その後、レジストパターニング後ドライエッチングすることによって、不要な単結晶ＴｉＮ層４０Ａを除去し、配線部として必要な単結晶ＴｉＮ層４０Ａを残す。ドライエッチングの条件を、例えば以下のとおりとすることができる。
使用ガス ： ＢＣｌ３／Ｃｌ２＝６０／９０ｓｃｃｍ
パワー ： ５０Ｗ
圧力 ： ２Ｐａ
【００６５】
［工程−３４０］
次に、実施例１の［工程−１２０］と同様に、全面に絶縁層２２Ａ，２２Ｂを形成した後、絶縁層２２Ａ，２２Ｂに開口部２４を形成し、イオン注入を行って接合領域を形成し、１０５０゜Ｃ×５秒の活性化アニールを行う。
【００６６】
［工程−３５０］
次いで、実施例２の［工程−２４０］と同様に、スパッタ法にてＴｉから成る厚さ３０ｎｍの下地層４２を開口部２４を含む絶縁層２２Ｂ上に形成し、続いて、高温アルミニウムスパッタ法にて下地層４２上にＡｌ−１％Ｓｉから成る厚さ５００ｎｍの上層配線層４４を形成する。その後、実施例１の［工程−１５０］と同様に、レジストパターニング及びドライエッチングを行い、上層配線層４４及び下地層４２を所望の配線パターン形状とする。こうして、図５に模式的な一部断面図を示す配線構造を形成することができる。
【００６７】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例にて説明した各種条件や数値は例示であり、適宜変更することができる。
【００６８】
絶縁層２２Ａ，２２Ｂは、ＳｉＯ２とＢＰＳＧの組み合わせ以外にも、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、あるいはＳｉＮ等の公知の絶縁材料、あるいはこれらの絶縁材料の組み合わせから構成することができる。アルミニウム系配線材料としては、Ａｌ−１％Ｓｉ以外にも、純Ａｌ、あるいはＡｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ａｌ−Ｇｅ等のＡｌ合金を挙げることができる。
【００６９】
実施例１における接続孔の形成方法を実施例２に説明した接続孔の形成方法に置き換えることができる。即ち、実施例１において、単結晶ＴｉＮ層２６を形成した後、高温アルミニウムスパッタ法にて単結晶ＴｉＮ層２６上にＡｌ−１％Ｓｉから成る厚さ５００ｎｍの上層配線層３２を形成することによって、上層配線層の形成及び接続孔の形成を行うことができる。
【００７０】
スパッタ法による各種の層の形成は、マグネトロンスパッタリング装置、ＤＣスパッタリング装置、ＲＦスパッタリング装置、ＥＣＲスパッタリング装置、また基板バイアスを印加するバイアススパッタリング装置等各種のスパッタリング装置にて行うことができる。ＣＶＤ装置としては、ＥＣＲＣＶＤ装置以外にも、熱ＣＶＤ装置、プラズマＣＶＤ装置、ヘリコン波、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）等のプラズマ発生源を備えたＣＶＤ装置を用いることができる。また、自然酸化膜の除去として、水素プラズマ処理以外にも、ＩＰＣソフトエッチ等のイオンバイアスを低減化したＡｒスパッタエッチング法を採用することができる。
【００７１】
実施例１及び実施例２にて説明した配線構造及びその形成方法を組み合わせることもできる。即ち、単結晶ＣｏＳｉ２層２０の表面に単結晶ＴｉＮ層４０を形成し、合わせて、開口部の底部にも単結晶ＴｉＮ層２６を形成してもよい。
【００７２】
本発明の配線構造は、ＭＯＳ型トランジスタ以外の他のデバイス、例えばバイポーラトランジスタやＣＣＤ等にも適用できる。
【００７３】
【発明の効果】
本発明においては、開口部底部に単結晶ＣｏＳｉ２層が形成されているので下層導体領域のシート抵抗を低減することができ、且つ、下層導体領域と接続孔内の配線材料との間の反応を単結晶ＴｉＮ層によって防止することができる。また、接続孔の底部に単結晶ＴｉＮ層が形成されているので、バリア性が格段に向上する。
【００７４】
しかも、自然酸化膜等の除去を行い、引き続き単結晶ＴｉＮ層の形成を行うので、単結晶ＣｏＳｉ２層と単結晶ＴｉＮ層の界面が原子レベルで清浄に保たれる。それ故、理想的なオーミック接合となり、コンタクト抵抗を低減化することができる。
【００７５】
更に、半導体基板表面は単結晶ＣｏＳｉ２層で覆われておりシリコン面が露出していないので、単結晶ＴｉＮ層の形成前の前処理として水素プラズマ処理を行っても、半導体基板中に結晶欠陥が生じることを抑制することができるし、窒素プラズマによるＳｉＮ膜の形成も防止することができる。
【００７６】
更には、従来、多結晶性のＴｉＮ層をパターニングすることによって配線部としたが、実施例３の配線構造においては単結晶ＴｉＮ層４０Ａを配線部として用いるので、配線抵抗の低抵抗化を図ることができる。
【図面の簡単な説明】
【図１】実施例１の配線構造を示す、半導体装置の模式的な一部断面図である。
【図２】実施例１の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図３】図２に引き続き、実施例１の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図４】実施例２の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図５】実施例１の配線構造を示す、半導体装置の模式的な一部断面図である。
【図６】従来の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図７】図６に引き続き、従来の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【符号の説明】
１０ 半導体基板
１２ 素子分離領域
１４ ゲート電極
１６ ゲートサイドウォール
１８ 下層導体領域
２０ 単結晶ＣｏＳｉ２層
２２Ａ，２２Ｂ 絶縁層
２４ 開口部
２６，４０ 単結晶ＴｉＮ層
２８ 接続孔
３０ バリア層
３２，４４ 上層配線層
４０Ａ 単結晶ＴｉＮ層から成る配線部
４２ 下地層
【発明の属する技術分野】
本発明は、半導体装置における配線構造及び配線形成方法、並びにＭＯＳ型トランジスタに関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、接合深さは一層浅くなりつつある。半導体装置の寸法ルールが０．１μｍレベルになると、接合領域のシート抵抗は１ｋΩ／□以上になり、半導体素子の応答速度が遅くなるという問題が生じる。この問題を解決する方法の１つに、半導体基板に形成されたソース・ドレイン領域の表面にＣｏＳｉ２、ＴｉＳｉ２等のシリサイドを形成する方法がある。
【０００３】
ソース・ドレイン領域と上層配線層とを電気的に接続するためには接続孔を形成する必要がある。接続孔は、ソース・ドレイン領域を被覆する絶縁層を形成した後、ソース・ドレイン領域の上方の絶縁層に開口部を形成し、かかる開口部を含む絶縁層上にバリア層を形成し、更にこのバリア層上に金属配線材料を堆積させることによって開口部をバリア層及び金属配線材料で埋め込むことで形成される。バリア層は、ソース・ドレイン領域と開口部内の金属配線材料との間の反応を抑制するために形成される。
【０００４】
半導体装置の寸法ルールが微細化するに従い、接続孔の径も微細化する傾向にある。その結果、開口部内におけるバリア層のカバレッジが低下し、バリア層のバリア性が低下するという問題がある。
【０００５】
ここで、従来の半導体装置の製造プロセスの概要を、図６を参照して、以下に簡単に説明する。
【０００６】
［工程−１０］
半導体基板１０に、従来の方法で素子分離領域１２及びゲート電極１４を形成する。
【０００７】
［工程−２０］
ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成するためにイオン注入を行い、次いでゲートサイドウォール１６を形成した後、イオン注入を行いソース・ドレイン領域から成る下層導体領域１８を形成する（図６の（Ａ）参照）。
【０００８】
［工程−３０］
ソース・ドレイン領域から成る下層導体領域１８のシート抵抗の低減化のために、下層導体領域１８の表面にＣｏＳｉ２シリサイド層１００を形成する（図６の（Ｂ）参照）。そのために、全面にＣｏ層を形成した後、熱処理を行い、下層導体領域１８中のＳｉとＣｏ層中のＣｏとを反応させてＣｏＳｉ２層１００を形成する。未反応のＣｏ層は塩酸過水で選択的に除去する。
【０００９】
［工程−４０］
その後、全面に絶縁層２２を形成し、更に、開口部２４を下層導体領域１８の上方に形成する（図６の（Ｃ）参照）。
【００１０】
［工程−５０］
次いで、例えばスパッタ法にて開口部２４を含む絶縁層２２上にバリア層（下からＴｉ層／ＴｉＮ層から成る）１０２を形成し、更にタングステン層１０４をＣＶＤ法にて全面に堆積させた後、絶縁層２２上のタングステン層１０４及びバリア層１０２を選択的に除去して、開口部２４内にタングステンプラグから成る接続孔２８を形成する（図７の（Ａ）参照）。次いで、下から、Ｔｉ層／ＴｉＯＮ層／Ａｌ−Ｓｉ層をスパッタ法にて全面に堆積させた後、これらの層をパターニングすることによって、配線１０６を形成する（図７の（Ｂ）参照）。尚、参照番号１０６ＡはＴｉ層／ＴｉＯＮ層を示す。
【００１１】
上記プロセスにおいて、開口部２４内に形成するバリア層１０２はスパッタ法で形成されるために、開口部２４のアスペクト比が高くなるに従い、開口部２４内のバリア層１０２のカバレッジが非常に悪くなる。その結果、開口部２４底部のバリア層１０２の厚さが薄くなる。このため、ＣＶＤ法にてタングステン層１０４を堆積させるとき、ＣＶＤ用原料ガス（ＷＦ６）中に含まれるフッ素によってバリア層１０２が侵食され、更には下層導体領域（ソース・ドレイン領域）１８がフッ素で腐食される。その結果、接合リークの増大を招くという問題が発生する。
【００１２】
開口部２４内におけるバリア層１０２のカバレッジ問題を解決する方法として、ＣＶＤ法によるＴｉ層／ＴｉＮ層から成るバリア層の形成を挙げることができる。ＣＶＤ法を用いると、開口部２４底部におけるバリア層１０２のカバレッジ問題を解決することができる。しかしながら、ＣＶＤ法で成膜されたＴｉＮ層は多結晶性であるため、後の拡散工程やアニール処理工程等の高温熱処理を半導体基板に施したとき、ＴｉＮ粒界部がフッ素で腐食されたり、接続孔２８内の金属配線材料がＴｉＮ粒界部を拡散して半導体基板を腐蝕するという問題がある。即ち、多結晶性のＴｉＮ層は十分なるバリア性を有しているとはいえない。
【００１３】
このＴｉＮ層の多結晶性に起因した問題を解決するために、本出願人はシリコン半導体基板上に直接単結晶ＴｉＮ層をエピタキシャル成長させることを提案した（特願平５−６９１９７号参照）。
【００１４】
【発明が解決しようとする課題】
しかしながら、単純にシリコン半導体基板上に単結晶ＴｉＮ層を形成させても、良好なる電気的なオーミック接合を得ることは難しい。これは、半導体基板上には自然酸化膜が存在し、ＴｉＮ層をこの自然酸化膜上に形成しても、ＴｉＮ層は自然酸化膜を還元できないために電気的な導通が取り難いことに起因する。更に、自然酸化膜が残っている場合、ＴｉＮ層が半導体基板上でエピタキシャル成長し難いという問題もある。
【００１５】
これらの問題を解決するための方法として、以下の方法を挙げることができる。即ち、ＴｉＮ層を形成する前に、水素プラズマで自然酸化膜を還元する。これによって自然酸化膜を除去し、シリコン半導体基板の清浄な表面を露出させる。その後、ＣＶＤ用原料ガスを導入してＴｉＮ層をＣＶＤ法にて形成する。
【００１６】
しかし、この方法における問題点として、ＴｉＮ層の形成前の前処理として、水素プラズマ処理にシリコン半導体基板表面を晒す。その結果、シリコン結晶内に水素原子が入り込み、シリコン結晶に結晶欠陥が発生し、接合リークが増大するという問題点が挙げられる。
【００１７】
また、シリコン半導体基板上にＣＶＤ法でＴｉＮ層を形成する際、窒素プラズマ中にシリコン半導体基板表面が晒されるために、シリコン半導体基板表面に薄いＳｉＮ膜が形成され、コンタクト抵抗が増加するという問題もある。
【００１８】
更に、この方法においては、ソース・ドレイン領域表面にはシリコン面が露出していることが条件となる。従って、前述したようなソース・ドレイン領域のシート抵抗の低減化のために、ソース・ドレイン領域表面にシリサイド層を形成することができない。即ち、シリサイド層上には単結晶ＴｉＮ層を形成することができないという問題もある。
【００１９】
従って、本発明の目的は、下層導体領域のシート抵抗の低減を図ることができ、コンタクト抵抗や接合リークが増大することを抑制でき、しかもバリア性に優れた半導体装置における配線構造及びその形成方法、並びにＭＯＳ型トランジスタを提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的は、半導体基板に形成された下層導体領域と、下層導体領域を被覆する絶縁層上に形成された上層配線層と、下層導体領域と上層配線層とを電気的に接続する接続孔とから成る、半導体装置における配線構造であって、
接続孔の底部には、半導体基板側から、単結晶ＣｏＳｉ２層及び単結晶ＴｉＮ層が形成されていることを特徴とする本発明の配線構造によって達成することができる。
【００２１】
本発明の配線構造においては、半導体基板はシリコン半導体基板から成ることが望ましい。また、シリコン半導体基板の方位は（１００）であることが好ましい。
【００２２】
あるいは又、上記の目的は、半導体基板に形成された下層導体領域と、下層導体領域を被覆する絶縁層上に形成された上層配線層と、下層導体領域と上層配線層とを電気的に接続する接続孔とから成る、半導体装置における配線構造を形成する配線形成方法であって、
少なくとも接続孔の底部に、単結晶ＣｏＳｉ２層をエピタキシャル成長させる工程、及び単結晶ＣｏＳｉ２層上に単結晶ＴｉＮ層をエピタキシャル成長させる工程を含むことを特徴とする本発明の配線形成方法によって達成することができる。
【００２３】
本発明の配線形成方法においては、単結晶ＴｉＮ層をエピタキシャル成長させる前の雰囲気の真空度は１．３×１０−５Ｐａ以下であることが望ましい。更に、単結晶ＴｉＮ層をエピタキシャル成長させる前に、単結晶ＣｏＳｉ２層表面に形成された自然酸化膜を水素プラズマ処理にて除去する工程を含むことが好ましい。
【００２４】
更には、上記の目的は、半導体基板に形成されたソース・ドレイン領域と、ソース・ドレイン領域を被覆する絶縁層上に形成された上層配線層と、ソース・ドレイン領域と上層配線層とを電気的に接続する接続孔とから成る配線構造を有するＭＯＳ型トランジスタであって、
接続孔の底部には、半導体基板側から、単結晶ＣｏＳｉ２層及び単結晶ＴｉＮ層が形成されていることを特徴とする本発明のＭＯＳ型トランジスタによって達成することができる。
【００２５】
本発明においては、少なくとも接続孔の底部に単結晶ＣｏＳｉ２層が形成されており、下層導体領域の低シート抵抗化を図ることができる。また、単結晶ＣｏＳｉ２層の上には、バリア性に優れた単結晶ＴｉＮ層が形成されている。ＴｉＮ層を形成する前に水素プラズマ処理によって自然酸化膜を除去する際、既にＣｏＳｉ２層が形成されているので、シリコン結晶内に水素原子が入り込むことを抑制することができる。更には、ＴｉＮ層の形成の際、窒素プラズマにシリコン半導体基板表面が晒されることがなく、ＳｉＮ膜の形成を防止することができる。
【００２６】
従来、ＣｏＳｉ２は、（１１１）シリコン半導体基板上にエピタキシャル成長することが知られている。しかしながら、通常のＭＯＳ型トランジスタの作製においては、（１００）シリコン半導体基板が多く用いられている。（１００）シリコン半導体基板上にＣｏＳｉ２をエピタキシャル成長させるためには、予め半導体基板上にＣｏ層／Ｔｉ層の２層を成膜する。その後、これらの２層に熱処理を加えると、単結晶ＣｏＳｉ２層／Ｓｉ構造を得ることができる。この際、単結晶ＣｏＳｉ２層の表面にはＴｉＯｘ層が形成される。
【００２７】
この単結晶ＣｏＳｉ２層の上に単結晶ＴｉＮ層をエピタキシャル成長させるためには、ＴｉＮ層を成膜させる装置内で水素プラズマ処理を行い、単結晶ＣｏＳｉ２層表面のＴｉＯｘを還元して除去する必要がある。そして、引き続き、単結晶ＴｉＮ層をＣＶＤ法で連続的に成膜することによって、単結晶ＴｉＮ層／単結晶ＣｏＳｉ２層／Ｓｉ構造を得ることができる。
【００２８】
ここで、単結晶ＴｉＮ層をエピタキシャル成長させるためには、成膜前の真空度も重要な要素となる。気体運動論によると、温度Ｔ゜Ｋ、圧力Ｐ（ｔｏｒｒ）の雰囲気において単位面積（１ｃｍ２）に分子量Ｍの分子が毎秒衝突する数Ｎは、
Ｎ＝２．８９×１０２２Ｐ（ＭＴ）−１／２ｃｍ−２ｓ−１ ・・・式（１）
で表わすことができる。
【００２９】
単結晶ＴｉＮ層成膜装置のチャンバー内における、ＣＶＤ原料ガス導入前の真空度が０．１３３Ｐａ（１×１０−３ｔｏｒｒ）の場合、式（１）から、例えば、室温（２５゜Ｃ）において、酸素分子は、シリコン半導体基板１ｃｍ２当り、３．０×１０１７個／秒衝突する。
【００３０】
分子間距離は０．２４ｎｍ（原子間距離＋原子直径）程度である。従って、単位面積（１ｃｍ２）内の１レイヤー当り、（０．０１／０．２４×１０−９）２＝１．７４×１０１５個／ｃｍ２の酸素分子が存在する。半導体基板に衝突する酸素分子の全てが単結晶ＣｏＳｉ２層の表面に吸着すると仮定すると、１．７４×１０１ ５／３．０×１０１７＝約０．００５８秒で１レイヤーの酸素分子層が形成される。
【００３１】
１０レイヤーのＴｉＮを１分間で成長させるとすれば、この間、半導体基板表面を清浄な状態に保つ必要がある。そのためには、１分間以上の間、半導体基板表面に酸素分子層を１レイヤーも形成させないレベルの真空度に成膜装置のチャンバーを保つ必要がある。言い換えれば、酸素分子層が１レイヤー形成されるのに要する時間を１分間以上とする必要がある。式（１）から、１秒間に２．９×１０１３個／秒以下の酸素分子が単結晶ＣｏＳｉ２層に衝突するような真空度が必要となる。即ち、１．３×１０−５Ｐａ以下の真空度を保てば清浄な半導体基板表面上に単結晶ＴｉＮ層を形成できることになる。
【００３２】
【実施例】
以下、図面を参照して、実施例に基づき本発明を説明する。尚、実施例１においては、接続孔の底部にエピタキシャル成長法にて単結晶ＴｉＮ層を形成している。また、実施例２及び実施例３においては、ソース・ドレイン領域にエピタキシャル成長法にて単結晶ＴｉＮ層を形成している。
【００３３】
（実施例１）
実施例１は、ＭＯＳ型トランジスタの製造に本発明の配線構造及び配線形成方法を適用した例である。
【００３４】
実施例１の配線構造は、図１に模式的な一部断面図を示すように、半導体基板１０に形成された下層導体領域１８と、下層導体領域１８を被覆する絶縁層２２Ａ，２２Ｂ上に形成された上層配線層３２と、下層導体領域１８と上層配線層３２とを電気的に接続する接続孔２８とから成る。そして、接続孔２８の底部には、半導体基板側から、単結晶ＣｏＳｉ２層２０及び単結晶ＴｉＮ層２６が形成されていることを特徴とする。下層導体領域１８は、具体的にはソース・ドレイン領域である。半導体基板１０はシリコン半導体基板から成り、その方位は（１００）である。図１中、参照番号１２は素子分離領域、参照番号１４はゲート電極、参照番号３０はバリア層である。
【００３５】
図１に示した実施例１の配線構造の形成方法を、図２及び図３を参照して、以下説明する。
【００３６】
［工程−１００］
先ず、方位（１００）を有するシリコン半導体基板１０上に、従来の方法に基づき、素子分離領域１２及びゲート電極１４を形成する。次いで、ＬＤＤ構造を形成するためにイオン注入を行う。その後、ゲートサイドウォール１６を形成するために、全面にＳｉＯ２膜をＣＶＤ法にて形成する。ＳｉＯ２膜の形成条件を、例えば以下のとおりとすることができる。
使用ガス ： ＳｉＨ４／Ｏ２／Ｎ２＝２５０／２５０／１００ｓｃｃｍ
温度 ： ４２０゜Ｃ
圧力 ： １３．３Ｐａ
膜厚 ： ０．２５μｍ
【００３７】
その後、例えば以下の条件でＳｉＯ２膜を全面エッチバックして、ゲート電極１４の側壁にゲートサイドウォール１６を形成する。
使用ガス ： Ｃ４Ｆ８＝５０ｓｃｃｍ
ＲＦパワー： １２００Ｗ
圧力 ： ２Ｐａ
【００３８】
次いで、ソース・ドレイン領域を形成のための不純物イオン注入を例えば以下の条件で行い、ソース・ドレイン領域から成る下層導体領域１８を形成する（図２の（Ａ）参照）。
［Ｎチャネル形成の場合］
イオン種 ： Ａｓ ２０ＫｅＶ ５×１０１５／ｃｍ２
［Ｐチャネル形成の場合］
イオン種 ： ＢＦ２ ２０ＫｅＶ ３×１０１５／ｃｍ２
【００３９】
［工程−１１０］
次に、ソース・ドレイン領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ２層２０を形成する。そのために、先ず、例えば以下の条件でスパッタ法にて全面に厚さ５ｎｍのＴｉ層を形成する。
プロセスガス ： Ａｒ＝１００ｓｃｃｍ
パワー ： １ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
【００４０】
更に、連続してＣｏ層をスパッタ法にて、例えば以下の条件で形成する。
プロセスガス ： Ａｒ＝１００ｓｃｃｍ
パワー ： ３ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
【００４１】
その後、シリサイド化反応によりＣｏ層から単結晶ＣｏＳｉ２層２０を形成するために、熱処理を行う。熱処理の条件を、例えば、窒素ガス（１気圧）雰囲気中で、６００゜Ｃ×６０秒とする。これによって、Ｃｏと半導体基板中のＳｉとが反応して、ＣｏＳｉＸが形成される。その後、塩酸と過酸化水素水と純水の混合溶液に１０分間半導体基板全体を浸漬することによって、未反応のＴｉ及びＣｏを選択的に除去する。その後、例えば、窒素ガス（１気圧）雰囲気中で、８５０゜Ｃ×６０秒の熱処理を行い、ＣｏＳｉＸを安定なＣｏＳｉ２とする。こうして、ソース・ドレイン領域から成る下層導体領域１８の表面にＣｏＳｉ２層２０が形成される（図２の（Ｂ）参照）。尚、ＣｏＳｉ２層２０が形成される際、その表面にはＴｉＯｘから成る自然酸化膜（図示せず）が形成されるが、この自然酸化膜は後の水素プラズマ処理工程によって除去する。
【００４２】
［工程−１２０］
その後、全面にＳｉＯ２から成る絶縁層２２Ａを例えば、ＴＥＯＳを用いたＣＶＤ法にて形成する。絶縁層２２Ａの形成条件を、例えば、
使用ガス ： ＴＥＯＳ＝５０ｓｃｃｍ
圧力 ： ４０Ｐａ
温度 ： ７２０゜Ｃ
膜厚 ： ４００ｎｍ
とすることができる。更に、絶縁層２２Ａの上に更にＢＰＳＧから成る絶縁層２２Ｂを、例えば以下の条件にて形成する。
使用ガス ： ＳｉＨ４／ＰＨ３／Ｂ２Ｈ６／Ｏ２／Ｎ２＝８０／７／７／１０００／３２０００ｓｃｃｍ
温度 ： ４００゜Ｃ
圧力 ： １．０×１０５Ｐａ
膜厚 ： ５００ｎｍ
【００４３】
次いで、熱処理を施して絶縁層の表面を平坦化した後、絶縁層２２Ａ，２２Ｂにレジストパターニングを行い、次いでドライエッチング法にて絶縁層２２Ａ，２２Ｂに開口部２４を形成する（図２の（Ｃ）参照）。ドライエッチングの条件を、例えば以下のとおりとすることができる。
使用ガス ： Ｃ４Ｆ８＝５０ｓｃｃｍ
ＲＦパワー ： １２００Ｗ
圧力 ： ２Ｐａ
【００４４】
その後、イオン注入を行うことにより、接合領域を形成する。イオン注入の条件を、以下に例示する。
［Ｎチャネルを形成する場合］
イオン種 ： Ａｓ ２０ＫｅＶ ５×１０１５／ｃｍ２
［Ｐチャネルを形成する場合］
イオン種 ： ＢＦ２ ２０ＫｅＶ ３×１０１５／ｃｍ２
次いで、１０５０゜Ｃ×５秒の活性化アニールを行う。
【００４５】
［工程−１３０］
次に開口部２４の底部に単結晶ＴｉＮ層２６を形成する。そのために、先ず、［工程−１１０］までの処理が行われた基板をＥＣＲＣＶＤ装置に搬入する。ここで、ＥＣＲＣＶＤ装置は、単結晶ＴｉＮ層をエピタキシャル成長させる前の雰囲気の真空度が１．３×１０−５Ｐａ以下となるような装置を使用する。ＥＣＲＣＶＤ装置に基板を搬入した後、開口部２４の底部に露出したＣｏＳｉ２層２０の表面に存在する自然酸化膜等を、例えば以下の条件の水素プラズマ処理によって還元し、除去する。
使用ガス ： Ｈ２／Ａｒ＝２６／６０ｓｃｃｍ
マイクロ波パワー： ２．８ｋＷ
【００４６】
次に、ＥＣＲＣＶＤ法にて単結晶ＴｉＮ層２６を形成する。単結晶ＴｉＮ層２６の形成条件を、例えば以下のとおりとすることができる。尚、第１成膜段階において単結晶ＣｏＳｉ２層２０の表面にＴｉＮの核を形成し、第２成膜段階において、この核から単結晶ＴｉＮを成長させる。第１成膜段階においては、単結晶ＴｉＮを１０モノレイヤー／分又はそれ以下の成長速度でエピタキシャル成長させることが望ましい。第１成膜段階を設けることによって第２成膜段階における単結晶ＴｉＮ層の成長速度を早くすることができる。
［第１成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２／２．６／０．８ｓｃｃｍ
温度 ： ７５０゜Ｃ
膜厚 ： ０．５ｎｍ
圧力 ： ６．６×１０−４Ｐａ
マイクロ波パワー： ２．８ｋＷ
［第２成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２０／２６／８ｓｃｃｍ
温度 ： ７５０゜Ｃ
膜厚 ： ７０ｎｍ
圧力 ： ０．１２Ｐａ
マイクロ波パワー： ２．８ｋＷ
これによって、エピタキシャル成長した単結晶ＴｉＮ層２６が開口部２４の底部を含む絶縁層２２Ｂの全面に形成される（図３の（Ａ）参照）。尚、実施例１においては、第１成膜段階における成膜時の温度は７００〜１２５０゜Ｃとすることが望ましい。尚、単結晶ＴｉＮ層の形成条件によっては、単結晶ＴｉＮ層２６が絶縁層２２Ｂ上で完全なるエピタキシャル成長しない場合があるが、本発明の目的を十分達成することができるので、差し支えない。
【００４７】
［工程−１４０］
その後、金属配線材料を開口部２４内に埋め込み、接続孔２８を形成する。実施例１においては、金属配線材料としてタングステン（Ｗ）を使用した。即ち、例えば以下の条件のＣＶＤ法にて、タングステンを単結晶ＴｉＮ層２６の上に堆積させる。絶縁層２２Ｂ上のタングステン層の厚さを４００ｎｍとした。
使用ガス ： ＷＦ６／Ｈ２＝９５／５５０ｓｃｃｍ
温度 ： ４５０゜Ｃ
圧力 ： １．１×１０４Ｐａ
【００４８】
次いで、エッチバックを行い、絶縁層２２Ｂ上のタングステン層及び単結晶ＴｉＮ層２６を除去し、開口部２４内のみにタングステン層及び単結晶ＴｉＮ層２６を残す。こうして接続孔２８が完成する（図３の（Ｂ）参照）。尚、エッチバックの条件を以下に例示する。
使用ガス ： ＳＦ６＝５０ｓｃｃｍ
マイクロ波パワー： ８５０Ｗ
ＲＦパワー ： １５０Ｗ
圧力 ： １．３３Ｐａ
【００４９】
［工程−１５０］
その後、スパッタ法にてバリア層３０及び上層配線層３２を形成する。実施例１においては、バリア層３０は、下からＴｉ層（厚さ３０ｎｍ）／ＴｉＯＮ層（厚さ７０ｎｍ）の２層構造である。また、上層配線層３２はＡｌ−１％Ｓｉ（厚さ５００ｎｍ）から成る。各層のスパッタ条件を、以下に例示する。
［Ｔｉ成膜条件］
プロセスガス ： Ａｒ＝１００ｓｃｃｍ
パワー ： ４ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
［ＴｉＯＮ成膜条件］
プロセスガス ： Ａｒ／Ｎ２−６％Ｏ２＝４０／７０ｓｃｃｍ
パワー ： ５ｋＷ
圧力 ： ０．４７Ｐａ
［Ａｌ−１％Ｓｉ成膜条件］
プロセスガス ： Ａｒ＝４０ｓｃｃｍ
パワー ： ２２．５ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
【００５０】
その後、レジストパターニング及びドライエッチングを行い、上層配線層３２及びバリア層３０を所望の配線パターン形状とする。ドライエッチングの条件を以下に例示する。
使用ガス ： ＢＣｌ３／Ｃｌ２＝６０／９０ｓｃｃｍ
マイクロ波パワー： １０００Ｗ
ＲＦパワー ： ５０Ｗ
圧力 ： ０．０１６Ｐａ
【００５１】
こうして、図１に示す配線構造を形成することができる。ソース・ドレイン領域から成る下層導体領域１８の表面には単結晶ＣｏＳｉ２層２０が形成されており、下層導体領域１８の低シート抵抗化を図ることができる。また、単結晶ＣｏＳｉ２層２０の上には、バリア性に優れた単結晶ＴｉＮ層２６が形成されている。単結晶ＴｉＮ層２６を形成する前に水素プラズマ処理によって自然酸化膜等を除去する際、既にＣｏＳｉ２層２０が形成されているので、シリコン結晶内に水素原子が入り込むことを抑制することができる。更には、単結晶ＴｉＮ層２６の形成の際、窒素プラズマにシリコン半導体基板表面が晒されることがなく、ＳｉＮ膜の形成を防止することができる。
【００５２】
（実施例２）
実施例１においては、単結晶ＴｉＮ層２６は開口部２４の底部において単結晶ＣｏＳｉ２層２０と接している。これに対して、実施例２においては、単結晶ＴｉＮ層は単結晶ＣｏＳｉ２層の上に全面に形成される。また、実施例１においては、開口部２４内にタングステンを埋め込んで接続孔２８を形成した。これに対して、実施例２においては、上層配線層をアルミニウム系配線材料のスパッタリングにて形成する際、併せて開口部２４内をアルミニウム系配線材料で埋め込み接続孔２８を形成する。
【００５３】
［工程−２００］
先ず、方位（１００）を有するシリコン半導体基板１０上に、従来の方法に基づき、素子分離領域１２及びゲート電極１４を形成し、次いで、ＬＤＤ構造の形成、ゲートサイドウォール１６の形成、ソース・ドレイン領域から成る下層導体領域１８の形成を行う。これらの形成条件は、実施例１の［工程−１００］と同様とすることができる。
【００５４】
［工程−２１０］
次に、ソース・ドレイン領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ２層２０を形成する。この工程も、実施例１の［工程−１１０］と同様とすることができる。
【００５５】
［工程−２２０］
その後、単結晶ＣｏＳｉ２層２０の上に単結晶ＴｉＮ層４０を形成する。そのために、先ず、実施例１の［工程−１３０］にて説明した水素プラズマ処理を行い、単結晶ＣｏＳｉ２層２０の表面に形成された自然酸化膜等を除去する。次に、ＥＣＲＣＶＤ法によって単結晶ＴｉＮ層４０を単結晶ＣｏＳｉ２層２０上のみに選択的に形成する。成膜時の温度を実施例１の［工程−１３０］よりも低くすることによって、単結晶ＴｉＮ層４０は単結晶ＣｏＳｉ２層２０上のみに選択的に形成される。成膜時に基板バイアスを印加することによりＴｉＮの単結晶化を一層促進させることが望ましい。単結晶ＴｉＮ層４０の形成条件を、例えば以下のとおりとすることができる。尚、第１成膜段階においてＣｏＳｉ２層２０の表面にＴｉＮの核を形成し、第２成膜段階において、この核から単結晶ＴｉＮを成長させる。
［第１成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２／２．６／０．８ｓｃｃｍ
温度 ： ３００゜Ｃ
膜厚 ： ０．５ｎｍ
圧力 ： ６．６×１０−４Ｐａ
マイクロ波パワー： ２．８ｋＷ
［第２成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２０／２６／８ｓｃｃｍ
温度 ： ３００゜Ｃ
膜厚 ： ７０ｎｍ
圧力 ： ０．１２Ｐａ
マイクロ波パワー： ２．８ｋＷ
これによって、エピタキシャル成長した単結晶ＴｉＮ層４０が単結晶ＣｏＳｉ２層２０の上に形成される（図４の（Ａ）参照）。尚、ゲート電極１４の上部には多結晶ＴｉＮ層４０Ａが形成される。また、上記の成膜条件では、素子分離領域１２の上にはＴｉＮ層は形成されない。
【００５６】
［工程−２３０］
次に、実施例１の［工程−１２０］と同様に、全面に絶縁層２２Ａ，２２Ｂを形成した後、絶縁層２２Ａ，２２Ｂに開口部２４を形成し（図４の（Ｂ）参照）、イオン注入を行って接合領域を形成し、１０５０゜Ｃ×５秒の活性化アニールを行う。
【００５７】
［工程−２４０］
次いで、スパッタ法にてＴｉから成る厚さ３０ｎｍの下地層４２を開口部２４を含む絶縁層２２Ｂ上に形成し、続いて、高温アルミニウムスパッタ法にて下地層４２上にＡｌ−１％Ｓｉから成る厚さ５００ｎｍの上層配線層４４を形成する。下地層４２及び上層配線層４４の形成条件を、例えば以下のとおりとすることができる。
［下地層の形成条件］
プロセスガス ： Ａｒ＝１００ｓｃｃｍ
パワー ： ４ｋＷ
成膜温度 ： １５０゜Ｃ
圧力 ： ０．４７Ｐａ
［上層配線層の形成条件］
プロセスガス ： Ａｒ＝４０ｓｃｃｍ
パワー ： ２２．５ｋＷ
成膜温度 ： ５００゜Ｃ
圧力 ： ０．４７Ｐａ
【００５８】
その後、実施例１の［工程−１５０］と同様に、レジストパターニング及びドライエッチングを行い、上層配線層４４及び下地層４２を所望の配線パターン形状とする。
【００５９】
（実施例３）
実施例３は実施例２の変形である。実施例２においては、単結晶ＴｉＮ層４０を選択的に単結晶ＣｏＳｉ２層２０上に形成した。実施例３においては、単結晶ＣｏＳｉ２層を含む半導体基板の全面にＴｉＮ層を形成し、その後、単結晶ＣｏＳｉ２層上の単結晶ＴｉＮ層、及び配線部として使用する単結晶ＴｉＮ層を残し、ＴｉＮ層の他の部分を除去する。
【００６０】
［工程−３００］
先ず、方位（１００）を有するシリコン半導体基板１０上に、従来の方法に基づき、素子分離領域１２及びゲート電極１４を形成し、次いで、ＬＤＤ構造の形成、ゲートサイドウォール１６の形成、ソース・ドレイン領域から成る下層導体領域１８の形成を行う。これらの形成条件は、実施例１の［工程−１００］と同様とすることができる。
【００６１】
［工程−３１０］
次に、ソース・ドレイン領域から成る下層導体領域１８の表面に単結晶ＣｏＳｉ２層２０を形成する。この工程も、実施例１の［工程−１１０］と同様とすることができる。
【００６２】
［工程−３２０］
その後、単結晶ＣｏＳｉ２層２０の上に単結晶ＴｉＮ層４０を形成する。また、単結晶ＣｏＳｉ２層以外の領域にも単結晶ＴｉＮ層４０Ａを形成する。そのために、先ず、実施例１の［工程−１３０］にて説明した水素プラズマ処理を行い、単結晶ＣｏＳｉ２層２０の表面に形成された自然酸化膜を除去する。次に、ＥＣＲＣＶＤ法によって単結晶ＣｏＳｉ２層２０上に単結晶ＴｉＮ層４０を形成し、併せて、他の領域にも単結晶ＴｉＮ層４０Ａを形成する。尚、単結晶ＴｉＮ層の形成条件によっては、単結晶ＴｉＮ層４０Ａは他の領域（例えば素子分離領域１２）上で完全なるエピタキシャル成長しない場合があるが、本発明の目的を十分達成することができるので、差し支えない。
【００６３】
成膜時の温度を実施例２の［工程−２２０］よりも高くすることによって、単結晶ＴｉＮ層４０が単結晶ＣｏＳｉ２層２０上に形成され、しかも、他の領域にも単結晶ＴｉＮ層４０Ａが形成される。成膜時に基板バイアスを印加することによりＴｉＮの単結晶化を一層促進させることが望ましい。ＴｉＮ層４０，４０Ａの形成条件を、例えば以下のとおりとすることができる。尚、第１成膜段階においてＣｏＳｉ２層２０等の表面にＴｉＮの核を形成し、第２成膜段階において、この核から単結晶ＴｉＮ層を成長させる。
［第１成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２／２．６／０．８ｓｃｃｍ
温度 ： ７５０゜Ｃ
膜厚 ： ０．５ｎｍ
圧力 ： ６．６×１０−４Ｐａ
マイクロ波パワー： ２．８ｋＷ
基板ＲＦバイアス： −５０Ｗ
［第２成膜段階の条件］
使用ガス ： ＴｉＣｌ４／Ｈ２／Ｎ２＝２０／２６／８ｓｃｃｍ
温度 ： ７５０゜Ｃ
膜厚 ： ７０ｎｍ
圧力 ： ０．１２Ｐａ
マイクロ波パワー： ２．８ｋＷ
基板ＲＦバイアス： −５０Ｗ
これによって、エピタキシャル成長した単結晶ＴｉＮ層４０が単結晶ＣｏＳｉ２層２０の上に形成され、他の領域にも単結晶ＴｉＮ層４０Ａが形成される。
【００６４】
［工程−３３０］
その後、レジストパターニング後ドライエッチングすることによって、不要な単結晶ＴｉＮ層４０Ａを除去し、配線部として必要な単結晶ＴｉＮ層４０Ａを残す。ドライエッチングの条件を、例えば以下のとおりとすることができる。
使用ガス ： ＢＣｌ３／Ｃｌ２＝６０／９０ｓｃｃｍ
パワー ： ５０Ｗ
圧力 ： ２Ｐａ
【００６５】
［工程−３４０］
次に、実施例１の［工程−１２０］と同様に、全面に絶縁層２２Ａ，２２Ｂを形成した後、絶縁層２２Ａ，２２Ｂに開口部２４を形成し、イオン注入を行って接合領域を形成し、１０５０゜Ｃ×５秒の活性化アニールを行う。
【００６６】
［工程−３５０］
次いで、実施例２の［工程−２４０］と同様に、スパッタ法にてＴｉから成る厚さ３０ｎｍの下地層４２を開口部２４を含む絶縁層２２Ｂ上に形成し、続いて、高温アルミニウムスパッタ法にて下地層４２上にＡｌ−１％Ｓｉから成る厚さ５００ｎｍの上層配線層４４を形成する。その後、実施例１の［工程−１５０］と同様に、レジストパターニング及びドライエッチングを行い、上層配線層４４及び下地層４２を所望の配線パターン形状とする。こうして、図５に模式的な一部断面図を示す配線構造を形成することができる。
【００６７】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例にて説明した各種条件や数値は例示であり、適宜変更することができる。
【００６８】
絶縁層２２Ａ，２２Ｂは、ＳｉＯ２とＢＰＳＧの組み合わせ以外にも、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、あるいはＳｉＮ等の公知の絶縁材料、あるいはこれらの絶縁材料の組み合わせから構成することができる。アルミニウム系配線材料としては、Ａｌ−１％Ｓｉ以外にも、純Ａｌ、あるいはＡｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ａｌ−Ｇｅ等のＡｌ合金を挙げることができる。
【００６９】
実施例１における接続孔の形成方法を実施例２に説明した接続孔の形成方法に置き換えることができる。即ち、実施例１において、単結晶ＴｉＮ層２６を形成した後、高温アルミニウムスパッタ法にて単結晶ＴｉＮ層２６上にＡｌ−１％Ｓｉから成る厚さ５００ｎｍの上層配線層３２を形成することによって、上層配線層の形成及び接続孔の形成を行うことができる。
【００７０】
スパッタ法による各種の層の形成は、マグネトロンスパッタリング装置、ＤＣスパッタリング装置、ＲＦスパッタリング装置、ＥＣＲスパッタリング装置、また基板バイアスを印加するバイアススパッタリング装置等各種のスパッタリング装置にて行うことができる。ＣＶＤ装置としては、ＥＣＲＣＶＤ装置以外にも、熱ＣＶＤ装置、プラズマＣＶＤ装置、ヘリコン波、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）等のプラズマ発生源を備えたＣＶＤ装置を用いることができる。また、自然酸化膜の除去として、水素プラズマ処理以外にも、ＩＰＣソフトエッチ等のイオンバイアスを低減化したＡｒスパッタエッチング法を採用することができる。
【００７１】
実施例１及び実施例２にて説明した配線構造及びその形成方法を組み合わせることもできる。即ち、単結晶ＣｏＳｉ２層２０の表面に単結晶ＴｉＮ層４０を形成し、合わせて、開口部の底部にも単結晶ＴｉＮ層２６を形成してもよい。
【００７２】
本発明の配線構造は、ＭＯＳ型トランジスタ以外の他のデバイス、例えばバイポーラトランジスタやＣＣＤ等にも適用できる。
【００７３】
【発明の効果】
本発明においては、開口部底部に単結晶ＣｏＳｉ２層が形成されているので下層導体領域のシート抵抗を低減することができ、且つ、下層導体領域と接続孔内の配線材料との間の反応を単結晶ＴｉＮ層によって防止することができる。また、接続孔の底部に単結晶ＴｉＮ層が形成されているので、バリア性が格段に向上する。
【００７４】
しかも、自然酸化膜等の除去を行い、引き続き単結晶ＴｉＮ層の形成を行うので、単結晶ＣｏＳｉ２層と単結晶ＴｉＮ層の界面が原子レベルで清浄に保たれる。それ故、理想的なオーミック接合となり、コンタクト抵抗を低減化することができる。
【００７５】
更に、半導体基板表面は単結晶ＣｏＳｉ２層で覆われておりシリコン面が露出していないので、単結晶ＴｉＮ層の形成前の前処理として水素プラズマ処理を行っても、半導体基板中に結晶欠陥が生じることを抑制することができるし、窒素プラズマによるＳｉＮ膜の形成も防止することができる。
【００７６】
更には、従来、多結晶性のＴｉＮ層をパターニングすることによって配線部としたが、実施例３の配線構造においては単結晶ＴｉＮ層４０Ａを配線部として用いるので、配線抵抗の低抵抗化を図ることができる。
【図面の簡単な説明】
【図１】実施例１の配線構造を示す、半導体装置の模式的な一部断面図である。
【図２】実施例１の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図３】図２に引き続き、実施例１の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図４】実施例２の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図５】実施例１の配線構造を示す、半導体装置の模式的な一部断面図である。
【図６】従来の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図７】図６に引き続き、従来の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【符号の説明】
１０ 半導体基板
１２ 素子分離領域
１４ ゲート電極
１６ ゲートサイドウォール
１８ 下層導体領域
２０ 単結晶ＣｏＳｉ２層
２２Ａ，２２Ｂ 絶縁層
２４ 開口部
２６，４０ 単結晶ＴｉＮ層
２８ 接続孔
３０ バリア層
３２，４４ 上層配線層
４０Ａ 単結晶ＴｉＮ層から成る配線部
４２ 下地層
Claims (4)
- 半導体基板に形成された下層導体領域と、該下層導体領域を被覆する絶縁層上に形成された上層配線層と、該下層導体領域と上層配線層とを電気的に接続する接続孔とから成る、半導体装置における配線構造であって、
接続孔の底部には、半導体基板側から、単結晶ＣｏＳｉ2層及び単結晶ＴｉＮ層が形成されており、
半導体基板上には、該接続孔の底部に形成された単結晶ＴｉＮ層から延び、少なくとも一部が単結晶ＴｉＮから成るＴｉＮ配線部が更に形成されていることを特徴とする半導体装置における配線構造。 - 半導体基板はシリコン半導体基板から成ることを特徴とする請求項１に記載の半導体装置における配線構造。
- シリコン半導体基板の方位は（１００）であることを特徴とする請求項２に記載の半導体装置における配線構造。
- 半導体基板に形成されたソース・ドレイン領域と、該ソース・ドレイン領域を被覆する絶縁層上に形成された上層配線層と、該ソース・ドレイン領域と上層配線層とを電気的に接続する接続孔とから成る配線構造を有するＭＯＳ型トランジスタであって、
接続孔の底部には、半導体基板側から、単結晶ＣｏＳｉ2層及び単結晶ＴｉＮ層が形成されており、
半導体基板上には、該接続孔の底部に形成された単結晶ＴｉＮ層から延び、少なくとも一部が単結晶ＴｉＮから成るＴｉＮ配線部が更に形成されていることを特徴とするＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039342A JP3608515B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体装置における配線構造及びｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039342A JP3608515B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体装置における配線構造及びｍｏｓ型トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17370293A Division JP3221159B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体装置における配線構造及び配線形成方法並びにｍｏｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284284A JP2001284284A (ja) | 2001-10-12 |
| JP3608515B2 true JP3608515B2 (ja) | 2005-01-12 |
Family
ID=18902156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001039342A Expired - Fee Related JP3608515B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体装置における配線構造及びｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3608515B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101845756B1 (ko) * | 2016-09-29 | 2018-04-05 | 아주대학교산학협력단 | 결정성 조절을 통한 유연 소자 제조방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3840198B2 (ja) | 2003-04-28 | 2006-11-01 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7491643B2 (en) * | 2006-05-24 | 2009-02-17 | International Business Machines Corporation | Method and structure for reducing contact resistance between silicide contact and overlying metallization |
| WO2009119803A1 (ja) * | 2008-03-28 | 2009-10-01 | 日本電気株式会社 | キャパシタとそれを有する半導体装置並びにそれらの製造方法 |
| JP5358165B2 (ja) | 2008-11-26 | 2013-12-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
-
2001
- 2001-02-16 JP JP2001039342A patent/JP3608515B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101845756B1 (ko) * | 2016-09-29 | 2018-04-05 | 아주대학교산학협력단 | 결정성 조절을 통한 유연 소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001284284A (ja) | 2001-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0144956B1 (ko) | 반도체 장치의 배선 구조 및 그 형성방법 | |
| TWI261309B (en) | Semiconductor device with epitaxial C49-titanium silicide (TiSi2) layer and method for fabricating the same | |
| US20070099421A1 (en) | Methods For Forming Cobalt Layers Including Introducing Vaporized Cobalt Precursors And Methods For Manufacturing Semiconductor Devices Using The Same | |
| KR100407684B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3469595B2 (ja) | 半導体装置におけるシリサイドプラグの形成方法 | |
| JPH11150084A (ja) | 半導体装置および基板上への非晶質窒化硅素チタンの形成方法 | |
| JPH0669157A (ja) | チタン膜の形成方法 | |
| JP2565131B2 (ja) | 半導体装置の製造方法 | |
| JP3608515B2 (ja) | 半導体装置における配線構造及びｍｏｓ型トランジスタ | |
| JP3221159B2 (ja) | 半導体装置における配線構造及び配線形成方法並びにｍｏｓ型トランジスタ | |
| JPH0661359A (ja) | 半導体装置の配線接続部及びその形成方法 | |
| US6087259A (en) | Method for forming bit lines of semiconductor devices | |
| JPH0766143A (ja) | 半導体装置におけるバリアメタル層の形成方法 | |
| JPH05347269A (ja) | 半導体装置の製造方法 | |
| JP3211346B2 (ja) | 半導体装置におけるバリアメタル層の形成方法 | |
| US7312150B2 (en) | Method of forming cobalt disilicide layer and method of manufacturing semiconductor device using the same | |
| JPH05152292A (ja) | 配線形成方法 | |
| JP3120517B2 (ja) | シリサイドプラグの形成方法 | |
| KR100313943B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JP3626115B2 (ja) | チタン化合物を含有するｃｖｄチタン膜の形成方法 | |
| JPH05144951A (ja) | 配線形成方法 | |
| KR100609049B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH053170A (ja) | ブランケツトタングステンプラグ形成法 | |
| KR100743632B1 (ko) | 반도체 소자의 제조방법 | |
| KR100606246B1 (ko) | 우수한 도포성과 낮은 비저항을 갖는 고순도 Ｃｏ 박막의형성방법과 이를 이용한 반도체 장치의 콘택 플러그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040831 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040921 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041004 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |