JP3608515B2 - Wiring structure and MOS transistor in semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置における配線構造及び配線形成方法、並びにMOS型トランジスタに関する。
【0002】
【従来の技術】
半導体装置の高集積化に伴い、接合深さは一層浅くなりつつある。半導体装置の寸法ルールが0.1μmレベルになると、接合領域のシート抵抗は1kΩ/□以上になり、半導体素子の応答速度が遅くなるという問題が生じる。この問題を解決する方法の1つに、半導体基板に形成されたソース・ドレイン領域の表面にCoSi2、TiSi2等のシリサイドを形成する方法がある。
【0003】
ソース・ドレイン領域と上層配線層とを電気的に接続するためには接続孔を形成する必要がある。接続孔は、ソース・ドレイン領域を被覆する絶縁層を形成した後、ソース・ドレイン領域の上方の絶縁層に開口部を形成し、かかる開口部を含む絶縁層上にバリア層を形成し、更にこのバリア層上に金属配線材料を堆積させることによって開口部をバリア層及び金属配線材料で埋め込むことで形成される。バリア層は、ソース・ドレイン領域と開口部内の金属配線材料との間の反応を抑制するために形成される。
【0004】
半導体装置の寸法ルールが微細化するに従い、接続孔の径も微細化する傾向にある。その結果、開口部内におけるバリア層のカバレッジが低下し、バリア層のバリア性が低下するという問題がある。
【0005】
ここで、従来の半導体装置の製造プロセスの概要を、図6を参照して、以下に簡単に説明する。
【0006】
[工程−10]
半導体基板10に、従来の方法で素子分離領域12及びゲート電極14を形成する。
【0007】
[工程−20]
LDD(Lightly−Doped Drain)構造を形成するためにイオン注入を行い、次いでゲートサイドウォール16を形成した後、イオン注入を行いソース・ドレイン領域から成る下層導体領域18を形成する(図6の(A)参照)。
【0008】
[工程−30]
ソース・ドレイン領域から成る下層導体領域18のシート抵抗の低減化のために、下層導体領域18の表面にCoSi2シリサイド層100を形成する(図6の(B)参照)。そのために、全面にCo層を形成した後、熱処理を行い、下層導体領域18中のSiとCo層中のCoとを反応させてCoSi2層100を形成する。未反応のCo層は塩酸過水で選択的に除去する。
【0009】
[工程−40]
その後、全面に絶縁層22を形成し、更に、開口部24を下層導体領域18の上方に形成する(図6の(C)参照)。
【0010】
[工程−50]
次いで、例えばスパッタ法にて開口部24を含む絶縁層22上にバリア層(下からTi層/TiN層から成る)102を形成し、更にタングステン層104をCVD法にて全面に堆積させた後、絶縁層22上のタングステン層104及びバリア層102を選択的に除去して、開口部24内にタングステンプラグから成る接続孔28を形成する(図7の(A)参照)。次いで、下から、Ti層/TiON層/Al−Si層をスパッタ法にて全面に堆積させた後、これらの層をパターニングすることによって、配線106を形成する(図7の(B)参照)。尚、参照番号106AはTi層/TiON層を示す。
【0011】
上記プロセスにおいて、開口部24内に形成するバリア層102はスパッタ法で形成されるために、開口部24のアスペクト比が高くなるに従い、開口部24内のバリア層102のカバレッジが非常に悪くなる。その結果、開口部24底部のバリア層102の厚さが薄くなる。このため、CVD法にてタングステン層104を堆積させるとき、CVD用原料ガス(WF6)中に含まれるフッ素によってバリア層102が侵食され、更には下層導体領域(ソース・ドレイン領域)18がフッ素で腐食される。その結果、接合リークの増大を招くという問題が発生する。
【0012】
開口部24内におけるバリア層102のカバレッジ問題を解決する方法として、CVD法によるTi層/TiN層から成るバリア層の形成を挙げることができる。CVD法を用いると、開口部24底部におけるバリア層102のカバレッジ問題を解決することができる。しかしながら、CVD法で成膜されたTiN層は多結晶性であるため、後の拡散工程やアニール処理工程等の高温熱処理を半導体基板に施したとき、TiN粒界部がフッ素で腐食されたり、接続孔28内の金属配線材料がTiN粒界部を拡散して半導体基板を腐蝕するという問題がある。即ち、多結晶性のTiN層は十分なるバリア性を有しているとはいえない。
【0013】
このTiN層の多結晶性に起因した問題を解決するために、本出願人はシリコン半導体基板上に直接単結晶TiN層をエピタキシャル成長させることを提案した(特願平5−69197号参照)。
【0014】
【発明が解決しようとする課題】
しかしながら、単純にシリコン半導体基板上に単結晶TiN層を形成させても、良好なる電気的なオーミック接合を得ることは難しい。これは、半導体基板上には自然酸化膜が存在し、TiN層をこの自然酸化膜上に形成しても、TiN層は自然酸化膜を還元できないために電気的な導通が取り難いことに起因する。更に、自然酸化膜が残っている場合、TiN層が半導体基板上でエピタキシャル成長し難いという問題もある。
【0015】
これらの問題を解決するための方法として、以下の方法を挙げることができる。即ち、TiN層を形成する前に、水素プラズマで自然酸化膜を還元する。これによって自然酸化膜を除去し、シリコン半導体基板の清浄な表面を露出させる。その後、CVD用原料ガスを導入してTiN層をCVD法にて形成する。
【0016】
しかし、この方法における問題点として、TiN層の形成前の前処理として、水素プラズマ処理にシリコン半導体基板表面を晒す。その結果、シリコン結晶内に水素原子が入り込み、シリコン結晶に結晶欠陥が発生し、接合リークが増大するという問題点が挙げられる。
【0017】
また、シリコン半導体基板上にCVD法でTiN層を形成する際、窒素プラズマ中にシリコン半導体基板表面が晒されるために、シリコン半導体基板表面に薄いSiN膜が形成され、コンタクト抵抗が増加するという問題もある。
【0018】
更に、この方法においては、ソース・ドレイン領域表面にはシリコン面が露出していることが条件となる。従って、前述したようなソース・ドレイン領域のシート抵抗の低減化のために、ソース・ドレイン領域表面にシリサイド層を形成することができない。即ち、シリサイド層上には単結晶TiN層を形成することができないという問題もある。
【0019】
従って、本発明の目的は、下層導体領域のシート抵抗の低減を図ることができ、コンタクト抵抗や接合リークが増大することを抑制でき、しかもバリア性に優れた半導体装置における配線構造及びその形成方法、並びにMOS型トランジスタを提供することにある。
【0020】
【課題を解決するための手段】
上記の目的は、半導体基板に形成された下層導体領域と、下層導体領域を被覆する絶縁層上に形成された上層配線層と、下層導体領域と上層配線層とを電気的に接続する接続孔とから成る、半導体装置における配線構造であって、
接続孔の底部には、半導体基板側から、単結晶CoSi2層及び単結晶TiN層が形成されていることを特徴とする本発明の配線構造によって達成することができる。
【0021】
本発明の配線構造においては、半導体基板はシリコン半導体基板から成ることが望ましい。また、シリコン半導体基板の方位は(100)であることが好ましい。
【0022】
あるいは又、上記の目的は、半導体基板に形成された下層導体領域と、下層導体領域を被覆する絶縁層上に形成された上層配線層と、下層導体領域と上層配線層とを電気的に接続する接続孔とから成る、半導体装置における配線構造を形成する配線形成方法であって、
少なくとも接続孔の底部に、単結晶CoSi2層をエピタキシャル成長させる工程、及び単結晶CoSi2層上に単結晶TiN層をエピタキシャル成長させる工程を含むことを特徴とする本発明の配線形成方法によって達成することができる。
【0023】
本発明の配線形成方法においては、単結晶TiN層をエピタキシャル成長させる前の雰囲気の真空度は1.3×10−5Pa以下であることが望ましい。更に、単結晶TiN層をエピタキシャル成長させる前に、単結晶CoSi2層表面に形成された自然酸化膜を水素プラズマ処理にて除去する工程を含むことが好ましい。
【0024】
更には、上記の目的は、半導体基板に形成されたソース・ドレイン領域と、ソース・ドレイン領域を被覆する絶縁層上に形成された上層配線層と、ソース・ドレイン領域と上層配線層とを電気的に接続する接続孔とから成る配線構造を有するMOS型トランジスタであって、
接続孔の底部には、半導体基板側から、単結晶CoSi2層及び単結晶TiN層が形成されていることを特徴とする本発明のMOS型トランジスタによって達成することができる。
【0025】
本発明においては、少なくとも接続孔の底部に単結晶CoSi2層が形成されており、下層導体領域の低シート抵抗化を図ることができる。また、単結晶CoSi2層の上には、バリア性に優れた単結晶TiN層が形成されている。TiN層を形成する前に水素プラズマ処理によって自然酸化膜を除去する際、既にCoSi2層が形成されているので、シリコン結晶内に水素原子が入り込むことを抑制することができる。更には、TiN層の形成の際、窒素プラズマにシリコン半導体基板表面が晒されることがなく、SiN膜の形成を防止することができる。
【0026】
従来、CoSi2は、(111)シリコン半導体基板上にエピタキシャル成長することが知られている。しかしながら、通常のMOS型トランジスタの作製においては、(100)シリコン半導体基板が多く用いられている。(100)シリコン半導体基板上にCoSi2をエピタキシャル成長させるためには、予め半導体基板上にCo層/Ti層の2層を成膜する。その後、これらの2層に熱処理を加えると、単結晶CoSi2層/Si構造を得ることができる。この際、単結晶CoSi2層の表面にはTiOx層が形成される。
【0027】
この単結晶CoSi2層の上に単結晶TiN層をエピタキシャル成長させるためには、TiN層を成膜させる装置内で水素プラズマ処理を行い、単結晶CoSi2層表面のTiOxを還元して除去する必要がある。そして、引き続き、単結晶TiN層をCVD法で連続的に成膜することによって、単結晶TiN層/単結晶CoSi2層/Si構造を得ることができる。
【0028】
ここで、単結晶TiN層をエピタキシャル成長させるためには、成膜前の真空度も重要な要素となる。気体運動論によると、温度T゜K、圧力P(torr)の雰囲気において単位面積(1cm2)に分子量Mの分子が毎秒衝突する数Nは、
N=2.89×1022P(MT)−1/2cm−2s−1 ・・・式(1)
で表わすことができる。
【0029】
単結晶TiN層成膜装置のチャンバー内における、CVD原料ガス導入前の真空度が0.133Pa(1×10−3torr)の場合、式(1)から、例えば、室温(25゜C)において、酸素分子は、シリコン半導体基板1cm2当り、3.0×1017個/秒衝突する。
【0030】
分子間距離は0.24nm(原子間距離+原子直径)程度である。従って、単位面積(1cm2)内の1レイヤー当り、(0.01/0.24×10−9)2=1.74×1015個/cm2の酸素分子が存在する。半導体基板に衝突する酸素分子の全てが単結晶CoSi2層の表面に吸着すると仮定すると、1.74×101 5/3.0×1017=約0.0058秒で1レイヤーの酸素分子層が形成される。
【0031】
10レイヤーのTiNを1分間で成長させるとすれば、この間、半導体基板表面を清浄な状態に保つ必要がある。そのためには、1分間以上の間、半導体基板表面に酸素分子層を1レイヤーも形成させないレベルの真空度に成膜装置のチャンバーを保つ必要がある。言い換えれば、酸素分子層が1レイヤー形成されるのに要する時間を1分間以上とする必要がある。式(1)から、1秒間に2.9×1013個/秒以下の酸素分子が単結晶CoSi2層に衝突するような真空度が必要となる。即ち、1.3×10−5Pa以下の真空度を保てば清浄な半導体基板表面上に単結晶TiN層を形成できることになる。
【0032】
【実施例】
以下、図面を参照して、実施例に基づき本発明を説明する。尚、実施例1においては、接続孔の底部にエピタキシャル成長法にて単結晶TiN層を形成している。また、実施例2及び実施例3においては、ソース・ドレイン領域にエピタキシャル成長法にて単結晶TiN層を形成している。
【0033】
(実施例1)
実施例1は、MOS型トランジスタの製造に本発明の配線構造及び配線形成方法を適用した例である。
【0034】
実施例1の配線構造は、図1に模式的な一部断面図を示すように、半導体基板10に形成された下層導体領域18と、下層導体領域18を被覆する絶縁層22A,22B上に形成された上層配線層32と、下層導体領域18と上層配線層32とを電気的に接続する接続孔28とから成る。そして、接続孔28の底部には、半導体基板側から、単結晶CoSi2層20及び単結晶TiN層26が形成されていることを特徴とする。下層導体領域18は、具体的にはソース・ドレイン領域である。半導体基板10はシリコン半導体基板から成り、その方位は(100)である。図1中、参照番号12は素子分離領域、参照番号14はゲート電極、参照番号30はバリア層である。
【0035】
図1に示した実施例1の配線構造の形成方法を、図2及び図3を参照して、以下説明する。
【0036】
[工程−100]
先ず、方位(100)を有するシリコン半導体基板10上に、従来の方法に基づき、素子分離領域12及びゲート電極14を形成する。次いで、LDD構造を形成するためにイオン注入を行う。その後、ゲートサイドウォール16を形成するために、全面にSiO2膜をCVD法にて形成する。SiO2膜の形成条件を、例えば以下のとおりとすることができる。
使用ガス : SiH4/O2/N2=250/250/100sccm
温度 : 420゜C
圧力 : 13.3Pa
膜厚 : 0.25μm
【0037】
その後、例えば以下の条件でSiO2膜を全面エッチバックして、ゲート電極14の側壁にゲートサイドウォール16を形成する。
使用ガス : C4F8=50sccm
RFパワー: 1200W
圧力 : 2Pa
【0038】
次いで、ソース・ドレイン領域を形成のための不純物イオン注入を例えば以下の条件で行い、ソース・ドレイン領域から成る下層導体領域18を形成する(図2の(A)参照)。
[Nチャネル形成の場合]
イオン種 : As 20KeV 5×1015/cm2
[Pチャネル形成の場合]
イオン種 : BF2 20KeV 3×1015/cm2
【0039】
[工程−110]
次に、ソース・ドレイン領域から成る下層導体領域18の表面に単結晶CoSi2層20を形成する。そのために、先ず、例えば以下の条件でスパッタ法にて全面に厚さ5nmのTi層を形成する。
プロセスガス : Ar=100sccm
パワー : 1kW
成膜温度 : 150゜C
圧力 : 0.47Pa
【0040】
更に、連続してCo層をスパッタ法にて、例えば以下の条件で形成する。
プロセスガス : Ar=100sccm
パワー : 3kW
成膜温度 : 150゜C
圧力 : 0.47Pa
【0041】
その後、シリサイド化反応によりCo層から単結晶CoSi2層20を形成するために、熱処理を行う。熱処理の条件を、例えば、窒素ガス(1気圧)雰囲気中で、600゜C×60秒とする。これによって、Coと半導体基板中のSiとが反応して、CoSiXが形成される。その後、塩酸と過酸化水素水と純水の混合溶液に10分間半導体基板全体を浸漬することによって、未反応のTi及びCoを選択的に除去する。その後、例えば、窒素ガス(1気圧)雰囲気中で、850゜C×60秒の熱処理を行い、CoSiXを安定なCoSi2とする。こうして、ソース・ドレイン領域から成る下層導体領域18の表面にCoSi2層20が形成される(図2の(B)参照)。尚、CoSi2層20が形成される際、その表面にはTiOxから成る自然酸化膜(図示せず)が形成されるが、この自然酸化膜は後の水素プラズマ処理工程によって除去する。
【0042】
[工程−120]
その後、全面にSiO2から成る絶縁層22Aを例えば、TEOSを用いたCVD法にて形成する。絶縁層22Aの形成条件を、例えば、
使用ガス : TEOS=50sccm
圧力 : 40Pa
温度 : 720゜C
膜厚 : 400nm
とすることができる。更に、絶縁層22Aの上に更にBPSGから成る絶縁層22Bを、例えば以下の条件にて形成する。
使用ガス : SiH4/PH3/B2H6/O2/N2=80/7/7/1000/32000sccm
温度 : 400゜C
圧力 : 1.0×105Pa
膜厚 : 500nm
【0043】
次いで、熱処理を施して絶縁層の表面を平坦化した後、絶縁層22A,22Bにレジストパターニングを行い、次いでドライエッチング法にて絶縁層22A,22Bに開口部24を形成する(図2の(C)参照)。ドライエッチングの条件を、例えば以下のとおりとすることができる。
使用ガス : C4F8=50sccm
RFパワー : 1200W
圧力 : 2Pa
【0044】
その後、イオン注入を行うことにより、接合領域を形成する。イオン注入の条件を、以下に例示する。
[Nチャネルを形成する場合]
イオン種 : As 20KeV 5×1015/cm2
[Pチャネルを形成する場合]
イオン種 : BF2 20KeV 3×1015/cm2
次いで、1050゜C×5秒の活性化アニールを行う。
【0045】
[工程−130]
次に開口部24の底部に単結晶TiN層26を形成する。そのために、先ず、[工程−110]までの処理が行われた基板をECRCVD装置に搬入する。ここで、ECRCVD装置は、単結晶TiN層をエピタキシャル成長させる前の雰囲気の真空度が1.3×10−5Pa以下となるような装置を使用する。ECRCVD装置に基板を搬入した後、開口部24の底部に露出したCoSi2層20の表面に存在する自然酸化膜等を、例えば以下の条件の水素プラズマ処理によって還元し、除去する。
使用ガス : H2/Ar=26/60sccm
マイクロ波パワー: 2.8kW
【0046】
次に、ECRCVD法にて単結晶TiN層26を形成する。単結晶TiN層26の形成条件を、例えば以下のとおりとすることができる。尚、第1成膜段階において単結晶CoSi2層20の表面にTiNの核を形成し、第2成膜段階において、この核から単結晶TiNを成長させる。第1成膜段階においては、単結晶TiNを10モノレイヤー/分又はそれ以下の成長速度でエピタキシャル成長させることが望ましい。第1成膜段階を設けることによって第2成膜段階における単結晶TiN層の成長速度を早くすることができる。
[第1成膜段階の条件]
使用ガス : TiCl4/H2/N2=2/2.6/0.8sccm
温度 : 750゜C
膜厚 : 0.5nm
圧力 : 6.6×10−4Pa
マイクロ波パワー: 2.8kW
[第2成膜段階の条件]
使用ガス : TiCl4/H2/N2=20/26/8sccm
温度 : 750゜C
膜厚 : 70nm
圧力 : 0.12Pa
マイクロ波パワー: 2.8kW
これによって、エピタキシャル成長した単結晶TiN層26が開口部24の底部を含む絶縁層22Bの全面に形成される(図3の(A)参照)。尚、実施例1においては、第1成膜段階における成膜時の温度は700〜1250゜Cとすることが望ましい。尚、単結晶TiN層の形成条件によっては、単結晶TiN層26が絶縁層22B上で完全なるエピタキシャル成長しない場合があるが、本発明の目的を十分達成することができるので、差し支えない。
【0047】
[工程−140]
その後、金属配線材料を開口部24内に埋め込み、接続孔28を形成する。実施例1においては、金属配線材料としてタングステン(W)を使用した。即ち、例えば以下の条件のCVD法にて、タングステンを単結晶TiN層26の上に堆積させる。絶縁層22B上のタングステン層の厚さを400nmとした。
使用ガス : WF6/H2=95/550sccm
温度 : 450゜C
圧力 : 1.1×104Pa
【0048】
次いで、エッチバックを行い、絶縁層22B上のタングステン層及び単結晶TiN層26を除去し、開口部24内のみにタングステン層及び単結晶TiN層26を残す。こうして接続孔28が完成する(図3の(B)参照)。尚、エッチバックの条件を以下に例示する。
使用ガス : SF6=50sccm
マイクロ波パワー: 850W
RFパワー : 150W
圧力 : 1.33Pa
【0049】
[工程−150]
その後、スパッタ法にてバリア層30及び上層配線層32を形成する。実施例1においては、バリア層30は、下からTi層(厚さ30nm)/TiON層(厚さ70nm)の2層構造である。また、上層配線層32はAl−1%Si(厚さ500nm)から成る。各層のスパッタ条件を、以下に例示する。
[Ti成膜条件]
プロセスガス : Ar=100sccm
パワー : 4kW
成膜温度 : 150゜C
圧力 : 0.47Pa
[TiON成膜条件]
プロセスガス : Ar/N2−6%O2=40/70sccm
パワー : 5kW
圧力 : 0.47Pa
[Al−1%Si成膜条件]
プロセスガス : Ar=40sccm
パワー : 22.5kW
成膜温度 : 150゜C
圧力 : 0.47Pa
【0050】
その後、レジストパターニング及びドライエッチングを行い、上層配線層32及びバリア層30を所望の配線パターン形状とする。ドライエッチングの条件を以下に例示する。
使用ガス : BCl3/Cl2=60/90sccm
マイクロ波パワー: 1000W
RFパワー : 50W
圧力 : 0.016Pa
【0051】
こうして、図1に示す配線構造を形成することができる。ソース・ドレイン領域から成る下層導体領域18の表面には単結晶CoSi2層20が形成されており、下層導体領域18の低シート抵抗化を図ることができる。また、単結晶CoSi2層20の上には、バリア性に優れた単結晶TiN層26が形成されている。単結晶TiN層26を形成する前に水素プラズマ処理によって自然酸化膜等を除去する際、既にCoSi2層20が形成されているので、シリコン結晶内に水素原子が入り込むことを抑制することができる。更には、単結晶TiN層26の形成の際、窒素プラズマにシリコン半導体基板表面が晒されることがなく、SiN膜の形成を防止することができる。
【0052】
(実施例2)
実施例1においては、単結晶TiN層26は開口部24の底部において単結晶CoSi2層20と接している。これに対して、実施例2においては、単結晶TiN層は単結晶CoSi2層の上に全面に形成される。また、実施例1においては、開口部24内にタングステンを埋め込んで接続孔28を形成した。これに対して、実施例2においては、上層配線層をアルミニウム系配線材料のスパッタリングにて形成する際、併せて開口部24内をアルミニウム系配線材料で埋め込み接続孔28を形成する。
【0053】
[工程−200]
先ず、方位(100)を有するシリコン半導体基板10上に、従来の方法に基づき、素子分離領域12及びゲート電極14を形成し、次いで、LDD構造の形成、ゲートサイドウォール16の形成、ソース・ドレイン領域から成る下層導体領域18の形成を行う。これらの形成条件は、実施例1の[工程−100]と同様とすることができる。
【0054】
[工程−210]
次に、ソース・ドレイン領域から成る下層導体領域18の表面に単結晶CoSi2層20を形成する。この工程も、実施例1の[工程−110]と同様とすることができる。
【0055】
[工程−220]
その後、単結晶CoSi2層20の上に単結晶TiN層40を形成する。そのために、先ず、実施例1の[工程−130]にて説明した水素プラズマ処理を行い、単結晶CoSi2層20の表面に形成された自然酸化膜等を除去する。次に、ECRCVD法によって単結晶TiN層40を単結晶CoSi2層20上のみに選択的に形成する。成膜時の温度を実施例1の[工程−130]よりも低くすることによって、単結晶TiN層40は単結晶CoSi2層20上のみに選択的に形成される。成膜時に基板バイアスを印加することによりTiNの単結晶化を一層促進させることが望ましい。単結晶TiN層40の形成条件を、例えば以下のとおりとすることができる。尚、第1成膜段階においてCoSi2層20の表面にTiNの核を形成し、第2成膜段階において、この核から単結晶TiNを成長させる。
[第1成膜段階の条件]
使用ガス : TiCl4/H2/N2=2/2.6/0.8sccm
温度 : 300゜C
膜厚 : 0.5nm
圧力 : 6.6×10−4Pa
マイクロ波パワー: 2.8kW
[第2成膜段階の条件]
使用ガス : TiCl4/H2/N2=20/26/8sccm
温度 : 300゜C
膜厚 : 70nm
圧力 : 0.12Pa
マイクロ波パワー: 2.8kW
これによって、エピタキシャル成長した単結晶TiN層40が単結晶CoSi2層20の上に形成される(図4の(A)参照)。尚、ゲート電極14の上部には多結晶TiN層40Aが形成される。また、上記の成膜条件では、素子分離領域12の上にはTiN層は形成されない。
【0056】
[工程−230]
次に、実施例1の[工程−120]と同様に、全面に絶縁層22A,22Bを形成した後、絶縁層22A,22Bに開口部24を形成し(図4の(B)参照)、イオン注入を行って接合領域を形成し、1050゜C×5秒の活性化アニールを行う。
【0057】
[工程−240]
次いで、スパッタ法にてTiから成る厚さ30nmの下地層42を開口部24を含む絶縁層22B上に形成し、続いて、高温アルミニウムスパッタ法にて下地層42上にAl−1%Siから成る厚さ500nmの上層配線層44を形成する。下地層42及び上層配線層44の形成条件を、例えば以下のとおりとすることができる。
[下地層の形成条件]
プロセスガス : Ar=100sccm
パワー : 4kW
成膜温度 : 150゜C
圧力 : 0.47Pa
[上層配線層の形成条件]
プロセスガス : Ar=40sccm
パワー : 22.5kW
成膜温度 : 500゜C
圧力 : 0.47Pa
【0058】
その後、実施例1の[工程−150]と同様に、レジストパターニング及びドライエッチングを行い、上層配線層44及び下地層42を所望の配線パターン形状とする。
【0059】
(実施例3)
実施例3は実施例2の変形である。実施例2においては、単結晶TiN層40を選択的に単結晶CoSi2層20上に形成した。実施例3においては、単結晶CoSi2層を含む半導体基板の全面にTiN層を形成し、その後、単結晶CoSi2層上の単結晶TiN層、及び配線部として使用する単結晶TiN層を残し、TiN層の他の部分を除去する。
【0060】
[工程−300]
先ず、方位(100)を有するシリコン半導体基板10上に、従来の方法に基づき、素子分離領域12及びゲート電極14を形成し、次いで、LDD構造の形成、ゲートサイドウォール16の形成、ソース・ドレイン領域から成る下層導体領域18の形成を行う。これらの形成条件は、実施例1の[工程−100]と同様とすることができる。
【0061】
[工程−310]
次に、ソース・ドレイン領域から成る下層導体領域18の表面に単結晶CoSi2層20を形成する。この工程も、実施例1の[工程−110]と同様とすることができる。
【0062】
[工程−320]
その後、単結晶CoSi2層20の上に単結晶TiN層40を形成する。また、単結晶CoSi2層以外の領域にも単結晶TiN層40Aを形成する。そのために、先ず、実施例1の[工程−130]にて説明した水素プラズマ処理を行い、単結晶CoSi2層20の表面に形成された自然酸化膜を除去する。次に、ECRCVD法によって単結晶CoSi2層20上に単結晶TiN層40を形成し、併せて、他の領域にも単結晶TiN層40Aを形成する。尚、単結晶TiN層の形成条件によっては、単結晶TiN層40Aは他の領域(例えば素子分離領域12)上で完全なるエピタキシャル成長しない場合があるが、本発明の目的を十分達成することができるので、差し支えない。
【0063】
成膜時の温度を実施例2の[工程−220]よりも高くすることによって、単結晶TiN層40が単結晶CoSi2層20上に形成され、しかも、他の領域にも単結晶TiN層40Aが形成される。成膜時に基板バイアスを印加することによりTiNの単結晶化を一層促進させることが望ましい。TiN層40,40Aの形成条件を、例えば以下のとおりとすることができる。尚、第1成膜段階においてCoSi2層20等の表面にTiNの核を形成し、第2成膜段階において、この核から単結晶TiN層を成長させる。
[第1成膜段階の条件]
使用ガス : TiCl4/H2/N2=2/2.6/0.8sccm
温度 : 750゜C
膜厚 : 0.5nm
圧力 : 6.6×10−4Pa
マイクロ波パワー: 2.8kW
基板RFバイアス: −50W
[第2成膜段階の条件]
使用ガス : TiCl4/H2/N2=20/26/8sccm
温度 : 750゜C
膜厚 : 70nm
圧力 : 0.12Pa
マイクロ波パワー: 2.8kW
基板RFバイアス: −50W
これによって、エピタキシャル成長した単結晶TiN層40が単結晶CoSi2層20の上に形成され、他の領域にも単結晶TiN層40Aが形成される。
【0064】
[工程−330]
その後、レジストパターニング後ドライエッチングすることによって、不要な単結晶TiN層40Aを除去し、配線部として必要な単結晶TiN層40Aを残す。ドライエッチングの条件を、例えば以下のとおりとすることができる。
使用ガス : BCl3/Cl2=60/90sccm
パワー : 50W
圧力 : 2Pa
【0065】
[工程−340]
次に、実施例1の[工程−120]と同様に、全面に絶縁層22A,22Bを形成した後、絶縁層22A,22Bに開口部24を形成し、イオン注入を行って接合領域を形成し、1050゜C×5秒の活性化アニールを行う。
【0066】
[工程−350]
次いで、実施例2の[工程−240]と同様に、スパッタ法にてTiから成る厚さ30nmの下地層42を開口部24を含む絶縁層22B上に形成し、続いて、高温アルミニウムスパッタ法にて下地層42上にAl−1%Siから成る厚さ500nmの上層配線層44を形成する。その後、実施例1の[工程−150]と同様に、レジストパターニング及びドライエッチングを行い、上層配線層44及び下地層42を所望の配線パターン形状とする。こうして、図5に模式的な一部断面図を示す配線構造を形成することができる。
【0067】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例にて説明した各種条件や数値は例示であり、適宜変更することができる。
【0068】
絶縁層22A,22Bは、SiO2とBPSGの組み合わせ以外にも、PSG、BSG、AsSG、PbSG、SbSG、あるいはSiN等の公知の絶縁材料、あるいはこれらの絶縁材料の組み合わせから構成することができる。アルミニウム系配線材料としては、Al−1%Si以外にも、純Al、あるいはAl−Si−Cu、Al−Cu、Al−Ge等のAl合金を挙げることができる。
【0069】
実施例1における接続孔の形成方法を実施例2に説明した接続孔の形成方法に置き換えることができる。即ち、実施例1において、単結晶TiN層26を形成した後、高温アルミニウムスパッタ法にて単結晶TiN層26上にAl−1%Siから成る厚さ500nmの上層配線層32を形成することによって、上層配線層の形成及び接続孔の形成を行うことができる。
【0070】
スパッタ法による各種の層の形成は、マグネトロンスパッタリング装置、DCスパッタリング装置、RFスパッタリング装置、ECRスパッタリング装置、また基板バイアスを印加するバイアススパッタリング装置等各種のスパッタリング装置にて行うことができる。CVD装置としては、ECRCVD装置以外にも、熱CVD装置、プラズマCVD装置、ヘリコン波、ICP(Inductively Coupled Plasma)等のプラズマ発生源を備えたCVD装置を用いることができる。また、自然酸化膜の除去として、水素プラズマ処理以外にも、IPCソフトエッチ等のイオンバイアスを低減化したArスパッタエッチング法を採用することができる。
【0071】
実施例1及び実施例2にて説明した配線構造及びその形成方法を組み合わせることもできる。即ち、単結晶CoSi2層20の表面に単結晶TiN層40を形成し、合わせて、開口部の底部にも単結晶TiN層26を形成してもよい。
【0072】
本発明の配線構造は、MOS型トランジスタ以外の他のデバイス、例えばバイポーラトランジスタやCCD等にも適用できる。
【0073】
【発明の効果】
本発明においては、開口部底部に単結晶CoSi2層が形成されているので下層導体領域のシート抵抗を低減することができ、且つ、下層導体領域と接続孔内の配線材料との間の反応を単結晶TiN層によって防止することができる。また、接続孔の底部に単結晶TiN層が形成されているので、バリア性が格段に向上する。
【0074】
しかも、自然酸化膜等の除去を行い、引き続き単結晶TiN層の形成を行うので、単結晶CoSi2層と単結晶TiN層の界面が原子レベルで清浄に保たれる。それ故、理想的なオーミック接合となり、コンタクト抵抗を低減化することができる。
【0075】
更に、半導体基板表面は単結晶CoSi2層で覆われておりシリコン面が露出していないので、単結晶TiN層の形成前の前処理として水素プラズマ処理を行っても、半導体基板中に結晶欠陥が生じることを抑制することができるし、窒素プラズマによるSiN膜の形成も防止することができる。
【0076】
更には、従来、多結晶性のTiN層をパターニングすることによって配線部としたが、実施例3の配線構造においては単結晶TiN層40Aを配線部として用いるので、配線抵抗の低抵抗化を図ることができる。
【図面の簡単な説明】
【図1】実施例1の配線構造を示す、半導体装置の模式的な一部断面図である。
【図2】実施例1の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図3】図2に引き続き、実施例1の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図4】実施例2の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図5】実施例1の配線構造を示す、半導体装置の模式的な一部断面図である。
【図6】従来の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【図7】図6に引き続き、従来の配線形成方法の各工程を説明するための半導体素子の模式的な一部断面図である。
【符号の説明】
10 半導体基板
12 素子分離領域
14 ゲート電極
16 ゲートサイドウォール
18 下層導体領域
20 単結晶CoSi2層
22A,22B 絶縁層
24 開口部
26,40 単結晶TiN層
28 接続孔
30 バリア層
32,44 上層配線層
40A 単結晶TiN層から成る配線部
42 下地層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring structure and a wiring forming method in a semiconductor device, and a MOS transistor.
[0002]
[Prior art]
As semiconductor devices are highly integrated, the junction depth is becoming shallower. When the dimensional rule of the semiconductor device is at a level of 0.1 μm, the sheet resistance of the junction region becomes 1 kΩ / □ or more, which causes a problem that the response speed of the semiconductor element becomes slow. One method for solving this problem is to form CoSi on the surface of the source / drain region formed in the semiconductor substrate.2TiSi2There is a method of forming a silicide such as.
[0003]
In order to electrically connect the source / drain regions and the upper wiring layer, it is necessary to form connection holes. After forming an insulating layer covering the source / drain region, the connection hole forms an opening in the insulating layer above the source / drain region, forms a barrier layer on the insulating layer including the opening, and The metal wiring material is deposited on the barrier layer to fill the opening with the barrier layer and the metal wiring material. The barrier layer is formed to suppress a reaction between the source / drain regions and the metal wiring material in the opening.
[0004]
As the dimensional rule of the semiconductor device becomes finer, the diameter of the connection hole tends to become finer. As a result, there is a problem that the coverage of the barrier layer in the opening is lowered, and the barrier property of the barrier layer is lowered.
[0005]
Here, an outline of a conventional semiconductor device manufacturing process will be briefly described with reference to FIG.
[0006]
[Step-10]
An
[0007]
[Step-20]
Ion implantation is performed to form an LDD (Lightly-Doped Drain) structure, and then a
[0008]
[Step-30]
In order to reduce the sheet resistance of the
[0009]
[Step-40]
Thereafter, an
[0010]
[Step-50]
Next, a barrier layer (consisting of a Ti layer / TiN layer from the bottom) 102 is formed on the
[0011]
In the above process, since the
[0012]
As a method for solving the coverage problem of the
[0013]
In order to solve the problem caused by the polycrystallinity of the TiN layer, the present applicant has proposed to epitaxially grow a single crystal TiN layer directly on a silicon semiconductor substrate (see Japanese Patent Application No. 5-69197).
[0014]
[Problems to be solved by the invention]
However, even if a single crystal TiN layer is simply formed on a silicon semiconductor substrate, it is difficult to obtain a good electrical ohmic junction. This is because there is a natural oxide film on the semiconductor substrate, and even if a TiN layer is formed on the natural oxide film, the TiN layer cannot reduce the natural oxide film, so that electrical conduction is difficult to take. To do. Further, when the natural oxide film remains, there is a problem that the TiN layer is difficult to epitaxially grow on the semiconductor substrate.
[0015]
Examples of methods for solving these problems include the following methods. That is, before forming the TiN layer, the natural oxide film is reduced with hydrogen plasma. This removes the natural oxide film and exposes the clean surface of the silicon semiconductor substrate. Thereafter, a CVD source gas is introduced to form a TiN layer by a CVD method.
[0016]
However, as a problem in this method, the surface of the silicon semiconductor substrate is exposed to a hydrogen plasma treatment as a pretreatment before the formation of the TiN layer. As a result, hydrogen atoms enter the silicon crystal, crystal defects occur in the silicon crystal, and junction leakage increases.
[0017]
Further, when a TiN layer is formed on a silicon semiconductor substrate by a CVD method, the surface of the silicon semiconductor substrate is exposed to nitrogen plasma, so that a thin SiN film is formed on the surface of the silicon semiconductor substrate and the contact resistance increases. There is also.
[0018]
Furthermore, in this method, it is a condition that the silicon surface is exposed on the surface of the source / drain region. Therefore, a silicide layer cannot be formed on the surface of the source / drain region in order to reduce the sheet resistance of the source / drain region as described above. That is, there is a problem that a single crystal TiN layer cannot be formed on the silicide layer.
[0019]
Accordingly, an object of the present invention is to reduce the sheet resistance of the lower conductor region, to suppress an increase in contact resistance and junction leakage, and to provide a wiring structure in a semiconductor device excellent in barrier properties and a method for forming the same And to provide a MOS transistor.
[0020]
[Means for Solving the Problems]
The above purpose is to connect a lower conductor region formed on the semiconductor substrate, an upper wiring layer formed on an insulating layer covering the lower conductor region, and a connection hole for electrically connecting the lower conductor region and the upper wiring layer. A wiring structure in a semiconductor device comprising:
From the semiconductor substrate side, single crystal CoSi is formed at the bottom of the connection hole.2This can be achieved by the wiring structure of the present invention characterized in that a layer and a single crystal TiN layer are formed.
[0021]
In the wiring structure of the present invention, the semiconductor substrate is preferably made of a silicon semiconductor substrate. The orientation of the silicon semiconductor substrate is preferably (100).
[0022]
Alternatively, the above purpose is to electrically connect the lower conductor region formed on the semiconductor substrate, the upper wiring layer formed on the insulating layer covering the lower conductor region, and the lower conductor region and the upper wiring layer. A wiring formation method for forming a wiring structure in a semiconductor device, comprising a connection hole that comprises:
At least at the bottom of the connection hole, single crystal CoSi2A step of epitaxially growing the layer, and single crystal CoSi2This can be achieved by the wiring forming method of the present invention including the step of epitaxially growing a single crystal TiN layer on the layer.
[0023]
In the wiring formation method of the present invention, the degree of vacuum of the atmosphere before epitaxial growth of the single crystal TiN layer is 1.3 × 10-5It is desirable that it is Pa or less. Furthermore, before epitaxially growing the single crystal TiN layer, the single crystal CoSi2It is preferable to include a step of removing the natural oxide film formed on the layer surface by hydrogen plasma treatment.
[0024]
Further, the above object is to electrically connect the source / drain regions formed on the semiconductor substrate, the upper wiring layer formed on the insulating layer covering the source / drain regions, and the source / drain regions and the upper wiring layer. A MOS transistor having a wiring structure comprising a connection hole to be electrically connected,
A single crystal CoSi is formed on the bottom of the connection hole from the semiconductor substrate side.2This can be achieved by the MOS transistor of the present invention characterized in that a layer and a single crystal TiN layer are formed.
[0025]
In the present invention, at least the bottom of the connection hole has a single crystal CoSi.2The layer is formed, and the sheet resistance of the lower conductor region can be reduced. Single crystal CoSi2On the layer, a single crystal TiN layer having excellent barrier properties is formed. When the natural oxide film is removed by hydrogen plasma treatment before the TiN layer is formed, CoSi2Since the layer is formed, entry of hydrogen atoms into the silicon crystal can be suppressed. Furthermore, when the TiN layer is formed, the surface of the silicon semiconductor substrate is not exposed to nitrogen plasma, and the formation of the SiN film can be prevented.
[0026]
Conventionally, CoSi2Is known to grow epitaxially on a (111) silicon semiconductor substrate. However, (100) silicon semiconductor substrates are often used in the production of ordinary MOS transistors. (100) CoSi on a silicon semiconductor substrate2Is epitaxially grown, two layers of Co layer / Ti layer are formed in advance on the semiconductor substrate. After that, when heat treatment is applied to these two layers, single crystal CoSi2A layer / Si structure can be obtained. At this time, single crystal CoSi2The surface of the layer is TiOxA layer is formed.
[0027]
This single crystal CoSi2In order to epitaxially grow a single crystal TiN layer on the layer, hydrogen plasma treatment is performed in an apparatus for forming a TiN layer, and single crystal CoSi is formed.2TiO on the surface of the layerxNeed to be reduced and removed. Subsequently, a single crystal TiN layer / single crystal CoSi layer is formed by continuously forming a single crystal TiN layer by a CVD method.2A layer / Si structure can be obtained.
[0028]
Here, in order to epitaxially grow the single crystal TiN layer, the degree of vacuum before film formation is also an important factor. According to the gas kinetic theory, the unit area (1 cm) in the atmosphere of temperature T ° K and pressure P (torr)2) The number N of molecules having a molecular weight of M colliding every second is
N = 2.89 × 1022P (MT)-1/2cm-2s-1 ... Formula (1)
It can be expressed as
[0029]
The degree of vacuum before introducing the CVD source gas in the chamber of the single crystal TiN layer deposition apparatus is 0.133 Pa (1 × 10 6-3In the case of torr), from the equation (1), for example, at room temperature (25 ° C.), oxygen molecules are converted into 1 cm of silicon23.0 × 1017Collisions per second.
[0030]
The intermolecular distance is about 0.24 nm (interatomic distance + atomic diameter). Therefore, the unit area (1 cm2) (0.01 / 0.24 × 10 per layer)-9)2= 1.74 × 1015Piece / cm2There are oxygen molecules. All of the oxygen molecules that collide with the semiconductor substrate are single crystal CoSi2Assuming adsorption on the surface of the layer, 1.74 × 101 5/3.0×1017= One oxygen molecule layer is formed in about 0.0058 seconds.
[0031]
If 10 layers of TiN are grown in 1 minute, it is necessary to keep the surface of the semiconductor substrate clean during this period. For this purpose, it is necessary to keep the chamber of the film forming apparatus at a vacuum level that does not form one oxygen molecule layer on the surface of the semiconductor substrate for 1 minute or longer. In other words, it is necessary to set the time required for forming one oxygen molecular layer to 1 minute or more. From formula (1), 2.9 × 10 per second13Oxygen molecules of 1 piece / second or less are single crystal CoSi2A degree of vacuum is required to strike the layer. That is, 1.3 × 10-5A single crystal TiN layer can be formed on a clean semiconductor substrate surface if the degree of vacuum is maintained at Pa or lower.
[0032]
【Example】
Hereinafter, the present invention will be described based on examples with reference to the drawings. In Example 1, a single crystal TiN layer is formed at the bottom of the connection hole by an epitaxial growth method. In Example 2 and Example 3, a single crystal TiN layer is formed in the source / drain region by an epitaxial growth method.
[0033]
Example 1
Example 1 is an example in which the wiring structure and wiring forming method of the present invention are applied to the manufacture of a MOS transistor.
[0034]
As shown in the schematic partial cross-sectional view of FIG. 1, the wiring structure of the first embodiment has a
[0035]
A method of forming the wiring structure of the first embodiment shown in FIG. 1 will be described below with reference to FIGS.
[0036]
[Step-100]
First, an
Gas used: SiH4/ O2/ N2= 250/250 / 100sccm
Temperature: 420 ° C
Pressure: 13.3Pa
Film thickness: 0.25 μm
[0037]
Then, for example, SiO under the following conditions2The entire surface of the film is etched back to form gate sidewalls 16 on the sidewalls of the
Gas used: C4F8= 50sccm
RF power: 1200W
Pressure: 2Pa
[0038]
Next, impurity ion implantation for forming the source / drain regions is performed under the following conditions, for example, to form the
[In the case of N channel formation]
Ion species: As 20 KeV 5 × 1015/ Cm2
[In the case of P channel formation]
Ion species:
[0039]
[Step-110]
Next, single crystal CoSi is formed on the surface of the
Process gas: Ar = 100 sccm
Power: 1kW
Deposition temperature: 150 ° C
Pressure: 0.47Pa
[0040]
Further, a Co layer is continuously formed by sputtering, for example, under the following conditions.
Process gas: Ar = 100 sccm
Power: 3kW
Deposition temperature: 150 ° C
Pressure: 0.47Pa
[0041]
Thereafter, single-crystal CoSi is formed from the Co layer by silicidation2In order to form the
[0042]
[Step-120]
Then, the entire surface is SiO2
Gas used: TEOS = 50sccm
Pressure: 40Pa
Temperature: 720 ° C
Film thickness: 400nm
It can be. Further, an insulating
Gas used: SiH4/ PH3/ B2H6/ O2/ N2= 80/7/7/1000 / 32000sccm
Temperature: 400 ° C
Pressure: 1.0 × 105 Pa
Film thickness: 500nm
[0043]
Next, after heat treatment is performed to planarize the surface of the insulating layer, resist patterning is performed on the insulating
Gas used: C4F8= 50sccm
RF power: 1200W
Pressure: 2Pa
[0044]
Thereafter, ion implantation is performed to form a junction region. The conditions for ion implantation are exemplified below.
[When N-channel is formed]
Ion species: As 20 KeV 5 × 1015/ Cm2
[When forming P channel]
Ion species:
Next, activation annealing at 1050 ° C. × 5 seconds is performed.
[0045]
[Step-130]
Next, a single
Gas used: H2/ Ar = 26 / 60sccm
Microwave power: 2.8kW
[0046]
Next, the single
[Conditions for the first film formation stage]
Gas used: TiCl4/ H2/ N2= 2 / 2.6 / 0.8 sccm
Temperature: 750 ° C
Film thickness: 0.5nm
Pressure: 6.6 × 10-4Pa
Microwave power: 2.8kW
[Conditions for the second film formation stage]
Gas used: TiCl4/ H2/ N2= 20/26 / 8sccm
Temperature: 750 ° C
Film thickness: 70nm
Pressure: 0.12 Pa
Microwave power: 2.8kW
As a result, an epitaxially grown single
[0047]
[Step-140]
Thereafter, a metal wiring material is embedded in the
Gas used: WF6/ H2= 95 / 550sccm
Temperature: 450 ° C
Pressure: 1.1 × 104 Pa
[0048]
Next, etch back is performed to remove the tungsten layer and the single
Gas used: SF6= 50sccm
Microwave power: 850W
RF power: 150W
Pressure: 1.33Pa
[0049]
[Step-150]
Thereafter, the
[Ti film forming conditions]
Process gas: Ar = 100 sccm
Power: 4kW
Deposition temperature: 150 ° C
Pressure: 0.47Pa
[TiON deposition conditions]
Process gas: Ar / N2-6% O2= 40 / 70sccm
Power: 5kW
Pressure: 0.47Pa
[Al-1% Si film formation conditions]
Process gas: Ar = 40 sccm
Power: 22.5kW
Deposition temperature: 150 ° C
Pressure: 0.47Pa
[0050]
Thereafter, resist patterning and dry etching are performed to form the
Gas used: BCl3/ Cl2= 60 / 90sccm
Microwave power: 1000W
RF power: 50W
Pressure: 0.016Pa
[0051]
Thus, the wiring structure shown in FIG. 1 can be formed. On the surface of the
[0052]
(Example 2)
In the first embodiment, the single
[0053]
[Step-200]
First, an
[0054]
[Step-210]
Next, single crystal CoSi is formed on the surface of the
[0055]
[Step-220]
Then single crystal CoSi2A single
[Conditions for the first film formation stage]
Gas used: TiCl4/ H2/ N2= 2 / 2.6 / 0.8 sccm
Temperature: 300 ° C
Film thickness: 0.5nm
Pressure: 6.6 × 10-4Pa
Microwave power: 2.8kW
[Conditions for the second film formation stage]
Gas used: TiCl4/ H2/ N2= 20/26 / 8sccm
Temperature: 300 ° C
Film thickness: 70nm
Pressure: 0.12 Pa
Microwave power: 2.8kW
Thus, the epitaxially grown single
[0056]
[Step-230]
Next, as in [Step-120] of Example 1, after forming insulating
[0057]
[Step-240]
Next, a
[Underlayer formation conditions]
Process gas: Ar = 100 sccm
Power: 4kW
Deposition temperature: 150 ° C
Pressure: 0.47Pa
[Formation conditions for upper wiring layer]
Process gas: Ar = 40 sccm
Power: 22.5kW
Deposition temperature: 500 ° C
Pressure: 0.47Pa
[0058]
Thereafter, similarly to [Step-150] of Example 1, resist patterning and dry etching are performed to form the
[0059]
(Example 3)
The third embodiment is a modification of the second embodiment. In the second embodiment, the single
[0060]
[Step-300]
First, an
[0061]
[Step-310]
Next, single crystal CoSi is formed on the surface of the
[0062]
[Step-320]
Then single crystal CoSi2A single
[0063]
By making the temperature at the time of film formation higher than [Step-220] of Example 2, the single
[Conditions for the first film formation stage]
Gas used: TiCl4/ H2/ N2= 2 / 2.6 / 0.8 sccm
Temperature: 750 ° C
Film thickness: 0.5nm
Pressure: 6.6 × 10-4Pa
Microwave power: 2.8kW
Substrate RF bias: -50W
[Conditions for the second film formation stage]
Gas used: TiCl4/ H2/ N2= 20/26 / 8sccm
Temperature: 750 ° C
Film thickness: 70nm
Pressure: 0.12 Pa
Microwave power: 2.8kW
Substrate RF bias: -50W
As a result, the epitaxially grown single
[0064]
[Step-330]
Thereafter, unnecessary single
Gas used: BCl3/ Cl2= 60 / 90sccm
Power: 50W
Pressure: 2Pa
[0065]
[Step-340]
Next, as in [Step-120] of Example 1, after forming insulating
[0066]
[Step-350]
Next, as in [Step-240] of Example 2, a 30 nm-
[0067]
As mentioned above, although this invention was demonstrated based on the preferable Example, this invention is not limited to these Examples. Various conditions and numerical values described in the embodiments are examples and can be changed as appropriate.
[0068]
The insulating
[0069]
The connection hole forming method in the first embodiment can be replaced with the connection hole forming method described in the second embodiment. That is, in Example 1, after the single
[0070]
Various layers can be formed by sputtering using various sputtering apparatuses such as a magnetron sputtering apparatus, a DC sputtering apparatus, an RF sputtering apparatus, an ECR sputtering apparatus, and a bias sputtering apparatus that applies a substrate bias. In addition to the ECRCVD apparatus, a CVD apparatus provided with a plasma generation source such as a thermal CVD apparatus, a plasma CVD apparatus, a helicon wave, or ICP (Inductively Coupled Plasma) can be used as the CVD apparatus. In addition to hydrogen plasma treatment, Ar sputter etching with reduced ion bias, such as IPC soft etching, can be employed for removing the natural oxide film.
[0071]
The wiring structure and the method for forming the wiring structure described in the first and second embodiments can be combined. That is, single crystal CoSi2The single
[0072]
The wiring structure of the present invention can also be applied to devices other than MOS transistors, such as bipolar transistors and CCDs.
[0073]
【The invention's effect】
In the present invention, single crystal CoSi is formed at the bottom of the opening.2Since the layer is formed, the sheet resistance of the lower conductor region can be reduced, and the reaction between the lower conductor region and the wiring material in the connection hole can be prevented by the single crystal TiN layer. Further, since the single crystal TiN layer is formed at the bottom of the connection hole, the barrier property is remarkably improved.
[0074]
Moreover, since the natural oxide film and the like are removed and the single crystal TiN layer is subsequently formed, the single crystal CoSi2The interface between the layer and the single crystal TiN layer is kept clean at the atomic level. Therefore, an ideal ohmic junction is obtained, and the contact resistance can be reduced.
[0075]
Furthermore, the surface of the semiconductor substrate is single crystal CoSi.2Since the silicon surface is not exposed because it is covered with a layer, it is possible to suppress the occurrence of crystal defects in the semiconductor substrate even if a hydrogen plasma treatment is performed as a pretreatment before the formation of the single crystal TiN layer. Further, formation of the SiN film by nitrogen plasma can also be prevented.
[0076]
Further, conventionally, a polycrystalline TiN layer is patterned to form a wiring part. However, in the wiring structure of Example 3, the single
[Brief description of the drawings]
1 is a schematic partial cross-sectional view of a semiconductor device showing a wiring structure of Example 1. FIG.
FIG. 2 is a schematic partial cross-sectional view of a semiconductor element for explaining each step of the wiring forming method according to the first embodiment.
FIG. 3 is a schematic partial cross-sectional view of a semiconductor device for explaining each step of the wiring forming method of Example 1 following FIG. 2;
4 is a schematic partial cross-sectional view of a semiconductor element for explaining each step of a wiring forming method of Example 2. FIG.
5 is a schematic partial cross-sectional view of a semiconductor device showing a wiring structure of Example 1. FIG.
FIG. 6 is a schematic partial cross-sectional view of a semiconductor element for explaining each step of a conventional wiring forming method.
FIG. 7 is a schematic partial cross-sectional view of a semiconductor element for explaining each step of a conventional wiring forming method, following FIG. 6;
[Explanation of symbols]
10 Semiconductor substrate
12 Device isolation region
14 Gate electrode
16 Gate sidewall
18 Lower conductor area
20 Single crystal CoSi2layer
22A, 22B Insulation layer
24 opening
26,40 single crystal TiN layer
28 Connection hole
30 Barrier layer
32, 44 Upper wiring layer
40A Wiring part consisting of single crystal TiN layer
42 Underlayer
Claims (4)
接続孔の底部には、半導体基板側から、単結晶CoSi2層及び単結晶TiN層が形成されており、
半導体基板上には、該接続孔の底部に形成された単結晶TiN層から延び、少なくとも一部が単結晶TiNから成るTiN配線部が更に形成されていることを特徴とする半導体装置における配線構造。A lower conductor region formed on a semiconductor substrate, an upper wiring layer formed on an insulating layer covering the lower conductor region, and a connection hole for electrically connecting the lower conductor region and the upper wiring layer A wiring structure in a semiconductor device,
At the bottom of the connection hole, a single crystal CoSi 2 layer and a single crystal TiN layer are formed from the semiconductor substrate side,
A wiring structure in a semiconductor device, characterized in that a TiN wiring portion extending from a single crystal TiN layer formed at the bottom of the connection hole and further comprising at least a part of single crystal TiN is further formed on a semiconductor substrate. .
接続孔の底部には、半導体基板側から、単結晶CoSi2層及び単結晶TiN層が形成されており、
半導体基板上には、該接続孔の底部に形成された単結晶TiN層から延び、少なくとも一部が単結晶TiNから成るTiN配線部が更に形成されていることを特徴とするMOS型トランジスタ。A source / drain region formed in a semiconductor substrate, an upper wiring layer formed on an insulating layer covering the source / drain region, and a connection hole for electrically connecting the source / drain region and the upper wiring layer A MOS transistor having a wiring structure consisting of:
A single crystal CoSi 2 layer and a single crystal TiN layer are formed at the bottom of the connection hole from the semiconductor substrate side,
A MOS transistor characterized in that a TiN wiring portion is further formed on a semiconductor substrate that extends from a single crystal TiN layer formed at the bottom of the connection hole and at least part of which is made of single crystal TiN .
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