JP3469595B2 - 半導体装置におけるシリサイドプラグの形成方法 - Google Patents
半導体装置におけるシリサイドプラグの形成方法Info
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Description
下層配線層と上層配線層等とを電気的に接続するための
シリサイドプラグの形成方法に関する。
半導体素子の微細化が進んでいる。これに伴い、半導体
素子に形成されたコンタクトホール、ビヤホール、スル
ーホール(以下、総称して接続孔ともいう)の微細化が
進められている。通常、接続孔は、下層配線層の上に層
間絶縁層を形成し、この層間絶縁層に開口部を設けた
後、開口部に金属配線材料を埋め込むことによって形成
されるが、開口部が微細になるに従い、金属配線材料の
開口部への埋め込みが困難になっている。
て、通常、アルミニウムあるいはアルミニウム合金等
(以下、総称してアルミニウム合金等ともいう)が使用
されている。近年、高温アルミニウムスパッタ法による
埋め込み技術が注目されている。この技術は、半導体基
板を数百度に加熱した状態で、アルミニウム合金等をス
パッタ法で成膜し、開口部内でアルミニウム合金等をリ
フローさせて、開口部内にアルミニウム合金等を埋め込
み且つ平坦化する技術である。
的接続をとるための開口部内にアルミニウム合金等を埋
め込むために、高温アルミニウムスパッタ法を使用する
場合、アルミニウム合金等が下地である拡散層に突き抜
けることを防止する必要がある。そのために、アルミニ
ウム合金等の下地として拡散層上にTi/TiON等か
ら成るバリヤメタル層を形成する必要がある。尚、アル
ミニウム合金等はバリヤメタル層のTiON上に成膜さ
れる。
る濡れ性がよく、Tiが下地の場合、アルミニウム合金
等の埋め込み性は良好である。これに対して、アルミニ
ウム合金等はTiONと反応し難く、TiONに対する
濡れ性が悪い。それ故、下地がTiONの場合、アルミ
ニウム合金等の埋め込み性は極端に悪くなる。
にTi/TiON/Tiから成るバリヤメタル層を形成
した場合、Ti/TiONから成るバリヤメタル層より
もアルミニウム合金等の埋め込み性は改善されるが、十
分であるとはいい難い。また、バリヤメタル層としてT
iNを用いた場合、アルミニウム合金等の埋め込み性は
改善されるが、TiNはTiONと比較してバリヤ性が
不十分であり、アルミニウム合金等の拡散層への突き抜
けを十分防止することができない。更に、微細な開口部
内にTiNあるいはTiON層を均一に形成することは
極めて困難である。
し、下層配線層と上層配線層をプラグによって電気的に
接続する技術も公知である。このような技術の1つに、
ポリシリコン層をLP−CVD法で開口部を含む層間絶
縁層上に形成し、エッチバックを行うことによって、開
口部にポリシリコンから成るプラグを形成する方法が知
られている。しかしながら、ポリシリコンの抵抗値が1
00μΩcm以上の高抵抗であるため、配線抵抗が増加
するという問題がある。
するための手段として、近年、ポリシリコンから成るプ
ラグの代わりにシリサイドから成るプラグを開口部内に
形成する方法が検討されている(例えば、文献「シリサ
イドプラグを用いたコンタクトホール埋め込み」、19
91年秋の応用物理学会予稿集、11a−D−4参
照)。この方法の概要を以下に説明する。
基板10に素子分離領域12を形成する。次に、半導体
基板10の表面を熱酸化させ、ゲート酸化膜14を形成
する。 [工程−20]その後、半導体基板10に、ゲート酸化
膜14、ポリシリコン層16、WSi2層18、サイド
ウォール20から成り、LDD構造を有するゲート電極
領域22を形成する。次いで、ソース・ドレイン領域2
4を形成するために、イオン注入を行う。 [工程−30]次に、層間絶縁層26を全面に堆積させ
た後、レジストパターニングを行い、ドライエッチング
によって層間絶縁層26に開口部28を形成する。これ
によって、図4の(A)に模式的な一部断面図を示す半
導体素子が形成される。
内をポリシリコン層50で埋め込む。その後、全面エッ
チバックを行い、開口部28内にのみポリシリコン層5
0を残す(図4の(B)参照)。
含む層間絶縁層26上に全面にNi層52を堆積させる
(図4の(C)参照)。
0上に堆積したNi層52とポリシリコン層50とを反
応させ、NiSi2 層を形成する。次いで、層間絶縁層
26上の未反応のNi層52をエッチングによって除去
する(図4の(D)参照)。こうして、開口部28内に
NiSi2 から成るプラグ54が形成される。通常、プ
ラグ54の下方にはシリサイド化が不十分な領域54A
が存在する。
Tiから成るバリアメタル層40、及びアルミニウムか
ら成る上層配線層42を形成し、レジストパターニング
を行い、ドライエッチングを行うことによって、層間絶
縁層26上に堆積した不要のアルミニウム層42及びバ
リアメタル層40を除去し、上層配線を形成する。その
後、通常の工程を経ることによって半導体装置を完成さ
せる。
グは、抵抗値が20μΩcm以下の低抵抗であるため、
半導体装置において十分使用可能なプラグである。しか
しながら、上記の[工程−40]において、全面エッチ
バックを行って開口部28内にのみポリシリコン層50
を残すために、半導体装置の量産レベルでは、エッチバ
ックの不均一性に起因して、開口部28内のポリシリコ
ン層50の表面が凹凸になる。その結果、[工程−5
0]において、Niを堆積させたとき、Niのカバレッ
ジが不均一となり、その後に形成されるNiSi2から
成るプラグ54も不均一になるという問題がある。ま
た、プラグ54の下方の領域はシリサイド化が不十分で
あるという問題もある。
導体装置を量産する場合、上述のような解決すべき問題
を有している。
形成するために、開口部内に均一なシリサイドプラグを
半導体装置の量産レベルで形成することを可能にする方
法を提供することにある。
第1の態様により、 (イ)下層配線層上に形成された層間絶縁層に開口部を
形成する工程と、 (ロ)開口部内にSi系材料を堆積させる工程と、 (ハ)開口部内に堆積したSi系材料と金属とが反応す
る温度に該Si系材料を保持しながら、開口部内に堆積
したSi系材料上に金属をスパッタ法にて堆積させつつ
Si系材料と金属とを反応させて開口部内にシリサイド
プラグを形成する工程、から成ることを特徴とする半導
体装置におけるシリサイドプラグの形成方法によって達
成される。
により、上記(ハ)の工程に引き続き、(ニ)Si系材
料と未反応の金属を除去する工程と、(ホ)シリサイド
プラグを熱処理する工程、を更に含むことを特徴とする
半導体装置におけるシリサイドプラグの形成方法によっ
て達成される。
いては、金属は、Zr,Hf、Co、Ni、Pd、P
t、Cu、Au、Agから成る群から選択されることが
好ましい。
域、ゲート電極部、コンタクトホール、ビヤホールある
いはスルーホールの下方に形成された半導体材料又は金
属材料から成る配線層等の各種配線層を例示することが
できる。Si系材料として、例えばポリシリコンを使用
することができる。
Si2やMoSi2の形成においては、高融点金属とSi
との反応中にSiが主に移動する。即ち、熱処理を行う
ことによって、半導体基板中のSiが高融点金属中に拡
散することにより、高融点金属系のシリサイドが形成さ
れる。これに対して、遷移金属系のシリサイド、例えば
CoSi2、NiSi2、PdSi等の形成においては、
遷移金属とSiとの反応中に遷移金属が主に移動する。
即ち、熱処理を行うことによって、遷移金属がSi中に
拡散することにより、遷移金属系のシリサイドが形成さ
れる。本発明では、このような機構を利用して、シリサ
イドプラグを形成する。即ち、本発明のシリサイドプラ
グの形成方法は、金属の拡散現象を応用している。
は、図3に模式的に図示するように、金属原子を開口部
内で積極的に拡散させる必要がある。本発明のシリサイ
ドプラグの形成方法においては、Si系材料を所定の温
度に保持して金属を堆積させるので、金属とSi系材料
とは直ちに反応し、金属原子のSi系材料中への拡散が
活発に起こり、開口部内のSi系材料中に金属が均一に
拡散する。これによって、開口部内にはシリサイドが均
一に形成される。しかも、本発明のシリサイドプラグの
形成方法においては、Si系材料を所定の温度に保持し
て金属を堆積させるので、Si系材料上での金属のカバ
レッジに優れる。
させるためには、Si系材料を高温に保持する必要があ
る。例えば、金属としてCoを使用する場合、Si系材
料温度を550゜C以上に保持することによって、堆積
した金属がSi系材料と反応し、シリサイドを形成しつ
つ、金属はSi系材料の内部に拡散していく。
以下説明する。
例である。以下、図1を参照して各工程を詳しく説明す
るが、その概要は以下のとおりである。 [工程−100]〜[工程−120] 下層配線層24上に形成された層間絶縁層26に開口部
28を形成する。 [工程−130] 開口部28内にSi系材料30を堆積させる。 [工程−140] 開口部内に堆積したSi系材料と金属とが反応する温度
にSi系材料を保持しながら、開口部28内に堆積した
Si系材料30上に金属32を堆積させつつ、Si系材
料と金属とを反応させてシリサイドプラグ34を形成す
る。
体基板10に素子分離領域12を形成する。次に、半導
体基板10の表面を熱酸化させ、膜厚16nmのゲート
酸化膜14を形成する。ゲート酸化膜14の形成条件
を、例えば、 使用ガス:H2/O2=6/4 リッター/分 温度 :850゜C とすることができる。
にゲート電極領域を形成する。そのために、ポリシリコ
ン層16を半導体基板10の全面に、例えばCVD法で
厚さ200nm堆積させる。この堆積の条件を、例え
ば、 使用ガス:SiH4/PH3/H2=500/0.35/
50sccm 温度 :580゜C 圧力 :79.8Pa とすることができる。更に、このポリシリコン層16の
上にWSi2層18を、例えばCVD法で100nm堆
積させる。堆積の条件を、例えば、 使用ガス:WF6/SiH4/He=10/1000/3
60sccm 温度 :360゜C 圧力 :26.6Pa とすることができる。その後、レジストパターニングを
行い、ポリシリコン層16及びWSi2層18をドライ
エッチングする。ドライエッチングの条件を、例えば、 使用ガス :C2Cl3F3/SF6=65/5sccm マイクロ波パワー:100W RFパワー :100W 圧力 :1.33Pa とすることができる。次に、LDD構造を形成するため
に、ソース・ドレイン領域形成予定領域にイオン注入を
施した後、ポリシリコン層16及びWSi2層18の側
壁にサイドウォール20を形成する。こうして、ゲート
酸化膜14、ポリシリコン層16、WSi2層18、サ
イドウォール20から成るゲート電極領域22が形成さ
れる。次いで、ソース・ドレイン領域24を形成するた
めに、イオン注入を行う。イオン注入の条件を、例え
ば、 NMOSの場合:As+ 50keV 5×1015/
cm2 PMOSの場合:BF2 + 20keV 3×1015/
cm2 とすることができる。以上の工程は通常の半導体素子の
形成方法に基づいている。実施例−1においては、下層
配線層はソース・ドレイン領域24である。
SiO2から成る厚さ500nmの層間絶縁層26を全
面に堆積させる。CVDの条件を、例えば、 使用ガス:SiH4/O2/N2=250/250/10
0sccm 圧力 :13.3Pa 温度 :420゜C とすることができる。その後、レジストパターニングを
行い、ドライエッチングによって層間絶縁層26に開口
部28を形成する。ドライエッチングの条件を、例え
ば、 使用ガス :C4F8=50sccm RFパワー:1200W 圧力 :2Pa とすることができる。これによって、図1の(A)に模
式的な一部断面図を示す半導体素子が形成される。
ンから成るSi系材料を開口部28内に形成する。その
ために、先ず、開口部28を含む層間絶縁層26上にポ
リシリコン層をCVD法で堆積させる。ポリシリコンの
堆積条件を、例えば、 使用ガス:SiH4/He/N2=100/400/200sccm 温度 :610゜C 圧力 :70Pa とすることができる。ポリシリコンの層間絶縁層26上
の厚さを、例えば400nmとする。次いで、ポリシリ
コン層を全面エッチバックする。エッチバックの条件
を、例えば、 使用ガス :C2Cl3F3/SF6=40/30sccm マイクロ波パワー:700W RFパワー : 50W 圧力 :1.33Pa とすることができる。こうして、開口部28内にのみ、
ポリシリコンから成るSi系材料30を残す(図1の
(B)参照)。これによって、開口部28内にSi系材
料30が堆積される。
層間絶縁層26上に全面にCoから成る金属32を、例
えばスパッタ法で堆積させる(図1の(C)参照)。こ
のとき、半導体基板の温度を600゜C程度に保持す
る。Coの堆積条件を、例えば、 使用ガス :Ar=40sccm スパッタパワー:1kW 圧力 :0.04Pa とすることができる。尚、Coの膜厚は、層間絶縁層2
6上で30nmとする。600゜C程度に保持されたS
i系材料30上にCoから成る金属32が堆積すると、
金属原子はSi系材料30中のSiと次々に反応しSi
系材料中に拡散する。これによって、Si系材料と金属
との反応生成物であるシリサイド、具体的にはCoSi
Xが形成される(図1の(D)参照)。金属原子は開口
部28内のSi系材料30中を拡散していくので、スパ
ッタ法による金属の堆積時、カバレッジやオーバーハン
グ形状が生じることがない。シリサイドは、開口部28
内に均一に形成される。こうして、開口部28内にシリ
サイドプラグ34が形成される。
内のシート抵抗は10Ω以下を保持し得る。更に、次の
工程で形成するアルミニウムから成る上層配線層とシリ
サイドプラグ34とのコンタクト抵抗も10Ω以下の低
抵抗となり得る。
40、及びアルミニウムから成る上層配線層42を形成
する。Ti層(膜厚30nm)は例えばスパッタ法で形
成することができ、その形成条件を、例えば、 使用ガス :Ar=100sccm スパッタパワー:4kW 圧力 :0.04Pa とすることができる。TiON層(膜厚50nm)は例
えばスパッタ法で形成することができ、その形成条件
を、例えば、 使用ガス :Ar/N2−6%O2=40/70sccm スパッタパワー:5kW 圧力 :0.04Pa とすることができる。アルミニウム層(膜厚500n
m)は例えばスパッタ法で形成することができ、その形
成条件を、例えば、 使用ガス :Ar=100sccm スパッタパワー:DC 22.5kW 圧力 :0.04Pa とすることができる。その後、レジストパターニングを
行い、ドライエッチングを行うことによって、層間絶縁
層26上に堆積した不要のアルミニウム層42、バリア
メタル層40及び金属32を除去し、上層配線を形成す
る。その後、通常の工程を経ることによって半導体装置
を完成させる。尚、ドライエッチングの条件を、例え
ば、ECR印加型エッチャーを使用して、 使用ガス :BCl3/Cl2=60/90sccm マイクロ波パワー:1kW RFパワー :50W 圧力 :21.3Pa とすることができる。こうして、本発明のシリサイドプ
ラグの形成方法を適用した半導体装置を完成する。
例である。以下、各工程を詳しく説明するが、その概要
は以下のとおりである。 [工程−200]〜[工程−220] 下層配線層24上に形成された層間絶縁層26に開口部
28を形成する。 [工程−230] 開口部28内にSi系材料30を堆積させる。 [工程−240] 開口部内に堆積したSi系材料と金属とが反応する温度
にSi系材料を保持しながら、開口部28内に堆積した
Si系材料30上に金属32を堆積させつつ、Si系材
料と金属とを反応させてシリサイドプラグ34を形成す
る。 [工程−250] Si系材料と未反応の金属32を除去する。 [工程−260] シリサイドプラグ34を熱処理する。
40]までは、実施例−1の[工程−100]〜[工程
−140]と同様とすることができるので、その詳細な
説明は省略し、[工程−250]以降を以下説明する。
後、層間絶縁層26上に堆積した、Si系材料30とは
未反応の金属32を選択的にエッチングする(図2の
(A)参照)。例えば、エッチング液(NH4OH:H2
O2:H2O=1:2:2)に半導体基板全体を10分間
浸漬することによって、未反応の金属32を除去するこ
とができる。
イド(本実施例ではCoSi2)を形成するために、シ
リサイドプラグに対して800゜C×30秒程度の熱処
理を施す。
[工程−150]と概ね同様の工程により、バリアメタ
ル層40及び上層配線層42から成る上層配線を形成す
る(図2の(B)参照)。実施例−1の[工程−15
0]と相違する点は、層間絶縁層26上の金属は既に除
去されている点だけである。
明したが、本発明はこれらの実施例に限定されない。下
層配線層として、ソース・ドレイン領域を例にとり説明
したが、ゲート電極部、コンタクトホールやビヤホール
の下方に形成された半導体材料や金属材料から成る配線
層等の各種配線層にも本発明の方法を適用することがで
きる。
値等は例示であり、適宜変更することができる。金属と
して、Co以外にも、Zr,Hf、Ni、Pd、Pt、
Cu、Au、Agを使用することができる。これらの金
属のSi系材料上への堆積は、スパッタリング法だけで
なく、EB蒸着法、CVD法等で行うことができる。上
層配線の材料として、アルミニウム以外にも、アルミニ
ウム合金、Cu、Ag、W、Mo等の金属を使用するこ
とができる。アルミニウム層の下地として、層間絶縁層
26上に堆積させたCoの代わりに、Ti、Ni、W、
Mo等の高融点金属、貴金属、遷移金属、半導体物質を
用いることができる。
おいては、Si系材料を所定の温度に保持して金属を堆
積させるので、Si系材料上での金属のカバレッジに優
れる。しかも、金属をSi系材料に堆積させながら、金
属とSi系材料を反応させるので、金属原子のSi系材
料中への拡散が活発に起こり、開口部内のSi系材料中
に金属が均一に拡散する。それ故、最終的に形成される
シリサイドプラグの深さ方向の抵抗値が均一となる。ま
た、シリサイドプラグの表面モフォロジーもより均一と
なる。更に、微細な開口部に安定してシリサイドプラグ
を形成することができる。
しかもシリサイドプラグの表面モフォロジーも均一であ
るため、その後形成するバリヤメタル層や金属配線層を
均一に形成することができるし、アルミニウム合金等の
突き抜けが発生することもない。
形成方法の各工程を説明するための、半導体素子の模式
的な一部断面図である。
形成方法の工程の一部を説明するための、半導体素子の
模式的な一部断面図である。
金属がSi系材料中に拡散していく状態を説明するため
の、半導体素子の模式的な一部断面図である。
説明するための、半導体素子の模式的な一部断面図であ
る。
Claims (2)
- 【請求項1】(イ)下層配線層上に形成された層間絶縁
層に開口部を形成する工程と、 (ロ)開口部内にSi系材料を堆積させる工程と、 (ハ)開口部内に堆積したSi系材料と金属とが反応す
る温度に該Si系材料を保持しながら、開口部内に堆積
したSi系材料上に金属をスパッタ法にて堆積させつつ
Si系材料と金属とを反応させて開口部内に、化学量論
比ではないシリサイドから成るシリサイドプラグを形成
する工程と、(ニ)Si系材料と未反応の金属を除去する工程と、 (ホ)シリサイドプラグを熱処理することによって、化
学量論比を有するシリサイドから成るシリサイドプラグ
を得る工程、 から成ることを特徴とする半導体装置におけるシリサイ
ドプラグの形成方法。 - 【請求項2】 金属は、Zr,Hf、Co、Ni、Pd、
Pt、Cu、Au、Agから成る群から選択されること
を特徴とする請求項1に記載の半導体装置におけるシリ
サイドプラグの形成方法。
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