JP3556615B2 - 差動型データドライバのテスト装置及びテスト方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、 差動型データドライバのテスト装置及びテスト方法に関するものである。
【0002】
【従来の技術】
図9は、差動型データドライバの従来のテスト装置を示した概略の構成図である。図10は、差動型データドライバのクロスオーバ電圧波形を示した波形図である。図9に示したように、差動型データドライバ1では、データ入力端子13から入力したデータは、D+データ出力ドライバ11及びD−データ出力ドライバ12へ入力される。また、 ドライバ出力イネーブル信号端子14からイネーブル信号を入力して、D+データ出力ドライバ11及びD−データ出力ドライバ12をデータ出力状態にすることで、D+データ出力線15及びD−データ出力線16から差動信号が、それぞれテスト装置17のD+データ入力端子18及びD−データ入力端子19へ伝搬される。この差動型データドライバ1では、 差動型データ転送を行う上で、 図10に示したように、伝搬されたD+データ出力ドライバ11の出力信号21と、D−データ出力ドライバ12の出力信号22と、のクロスオーバ電圧(VCRS)25が、 基準電圧範囲であるクロスオーバ上限電圧(VOH)23とクロスオーバ下限電圧(VOL)24との間でなければならない。
【0003】
従来、 差動型データドライバ1における差動信号のテストは、次のように行われていた。すなわち、ある時刻t0からD−データ出力信号22がクロスオーバ下限電圧(VOL)24に達したポイント28までの時間(t1)210と、D+データ出力信号21がクロスオーバ上限電圧(VOH)23に達したポイント26までの時間(t2)211と、を測定する。同様に、D−データ出力信号22がクロスオーバ上限電圧(VOH)23に達したポイント27までの時間(t3)212と、 D+データ出力信号21がクロスオーバ下限電圧(VOL)24に達したポイント29までの時間(t4)213と、を測定する。テスト装置17では、これらの測定値がt1<t4かつt2<t3である場合、 クロスオーバ電圧(VCRS)25が、クロスオーバ上限電圧(VOH)23及びクロスオーバ下限電圧(VOL)24の間にあると判断し、 測定した差動信号が仕様を満たしていると判断する。
【0004】
【発明が解決しようとする課題】
しかしながら、 前述のテスト方法では、 クロスオーバ電圧(VCRS)25が基準電圧範囲を満たしているか否かをテストする場合、 測定ポイントとして最低でも4ポイントの時間測定及び電圧測定が必要となる。そのため、テスト装置17の構成が複雑になるという問題がある。
【0005】
また、 テスト装置17では、差動型データドライバ1のD+データ出力ドライバ11からD+データ出力線15を介してテスト装置17に伝搬する差動信号と、D−データ出力ドライバ12からD−データ出力線16を介してテスト装置17に伝搬する差動信号と、を別々にテストする。そのため、 テスト装置17における測定チャンネル間スキューが問題となる。そのため、従来技術では、差動型データドライバ1の差動信号を精度良く測定する事は困難であった。
【0006】
そこで、本発明は、 上記の問題を解決するために創作したものであり、その目的は、簡素な構成で精度良く差動信号のテストが可能な差動型データドライバのテスト回路及びテスト方法を提供することである。
【0007】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【0008】
(1) 差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和に応じて、該差動型データドライバの差動信号の良否判定を行うことを特徴とする。
【0009】
この構成において、差動型データドライバのテスト装置は、差動型データドライバの差動信号の良否判定を、差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和に応じて行う。したがって、経過時間を測定することなく、差動信号の良否判定を行うことができ、テスト装置の構成を簡素にすることが可能となる。また、 D+データ出力信号とD−データ出力信号との電圧の和をテストすることで、 テスト装置の同一チャンネルでのテストが可能となり、 チャンネル間のスキューの影響を受けることなく高精度での測定が可能となる。
【0010】
(2) 略同じ値の抵抗を2つ直列接続した直列抵抗を備え、該直列抵抗の両端に前記差動型データドライバの2つのデータ出力端子をそれぞれ接続し、前記差動型データドライバの両出力信号の電圧を抵抗分割して、前記両信号の電圧の和を検出することを特徴とする。
【0011】
この構成において、差動型データドライバのテスト装置では、差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和を、略同じ値の抵抗を2つ直列接続した直列抵抗の両端に、差動型データドライバの2つのデータ出力端子をそれぞれ接続し、差動型データドライバの両出力信号の電圧を抵抗分割して検出する。したがって、テスト装置の構成を簡素にすることが可能となる。また、 D+データ出力信号とD−データ出力信号の合成信号をテストすることで、 テスト装置の同一チャンネルでのテストが可能となり、 チャンネル間のスキューの影響を受けることなく、高精度での測定が可能となる。
【0012】
(3) 前記直列抵抗の両端に、それぞれ開閉手段を設けたことを特徴とする。
【0013】
この構成において、差動型データドライバのテスト装置では、直列抵抗の両端に、それぞれ開閉手段を設けている。したがって、差動信号の良否判定以外のテスト時には、直列抵抗の影響を受けることなく、テストを行うことが可能となる。
【0014】
(4) 前記差動信号の良否判定以外のテスト時には、前記開閉手段をそれぞれ開放することを特徴とする。
【0015】
この構成において、差動型データドライバのテスト装置では、差動信号の良否判定以外のテスト時には、開閉手段をそれぞれ開放する。したがって、テスト装置でのテスト内容に応じて、直列抵抗を使用することが可能となる。
【0016】
(5) 差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和に応じて、該差動型データドライバの良否判定を行うことを特徴とする。
この構成において、差動型データドライバの差動信号の良否判定を、差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和に応じて行う。したがって、経過時間を測定することなく、差動信号の良否判定を行うことができ、差動型データドライバのテストを容易に行うことが可能となる。
【0017】
【発明の実施の形態】
図1は、本発明の実施形態に係る差動型データドライバのテスト装置を示した構成図である。図1には、クロスオーバ電圧をテストするための回路構成を示している。なお、図1において、図9と同一部分には同一符号を付している。差動型データドライバ1は、図9に示した構成と同様であり、D+データ出力ドライバ11及びD−データ出力ドライバ12を備えている。D+データ出力ドライバ11及びD−データ出力ドライバ12に同じ信号を入力すると、差動信号(互いに位相の反転した信号)を出力する。D+データ出力ドライバ11及びD−データを出力ドライバ12の入力端子は、それぞれデータ入力端子13に接続されている。また、D+データ出力ドライバ11及びD−データを出力ドライバ12のイネーブル端子は、それぞれイネーブル信号入力端子14に接続されている。さらに、D+データ出力ドライバ11の出力端子は、D+データ出力線15に接続され、D−データ出力ドライバ12の出力端子は、D−データ出力線16に接続されている。
【0018】
テスト装置2は、差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和に応じて、該差動型データドライバの差動信号の良否判定を行うために、合成信号を出力するテスト装置30をテスト装置17に接続した構成である。つまり、従来のテスト装置17においては、経過時間測定回路を使用しないかまたは廃止する。また、差動型データドライバ1のクロスオーバ電圧をテストするために、合成信号入力端子20を設け、電圧測定回路で合成信号の電圧を測定する構成である。
【0019】
テスト装置30は合成信号を出力するための構成として、開閉手段であるリレースイッチ31、直列抵抗を構成する抵抗32及び抵抗33、並びに開閉手段であるリレースイッチ34を備え、これらは、この順に直列接続されている。また、テスト装置30は、D+データ入力端子35、D−データ入力端子36、D+データ出力端子37、D−データ出力端子38、及び合成信号出力端子39を備えている。D+データ入力端子35及びD+データ出力端子37、並びにD−データ入力端子36及びD−データ出力端子38は、直接接続されている。また、リレースイッチ31の抵抗32に接続された方と反対側の端子は、D+データ入力端子35に接続され、リレースイッチ34の抵抗33に接続された方と反対側の端子は、D−データ入力端子36に接続されている。さらに、直列抵抗を構成する抵抗32及び抵抗33の間は、合成信号出力端子39に接続されている。
【0020】
また、テスト装置30とテスト装置17とは、D+データ出力端子37及びD+データ入力端子18、D−データ出力端子38及びD−データ入力端子19、並びに合成信号出力端子39及び合成信号入力端子20が、それぞれ接続されている。
【0021】
テスト装置30の抵抗32及び抵抗33は、略等しい抵抗値の抵抗である。また、リレースイッチ31及びリレースイッチ34は、テスト装置2が備える図外の制御部からの信号により、開閉可能である。
【0022】
データ入力端子13から入力された所定のデータは、D+データ出力ドライバ11とD−データ出力ドライバ12とに入力される。そして、 イネーブル信号入力端子14から入力したイネーブル信号がデータ出力状態の期間、 差動信号としてD+データ出力ドライバ11からはD+データ信号が出力され、D−データ出力ドライバ12からはD−データ信号が出力される。出力された差動信号は、それぞれD+データ出力線15とD−データ出力線16とを介してテスト装置30及びテスト装置17に伝搬される。
【0023】
差動信号のテスト時には、リレースイッチ31及びリレースイッチ34をオン状態にして、D+データ出力とD−データ出力とを、テスト装置30における抵抗値の略等しい抵抗32、33で抵抗分割する。これにより、両信号の電圧の和である合成信号が、合成信号出力端子39を介してテスト装置17の合成信号入力端子20へ伝搬されるようにする。そして、テスト装置17では、テスト装置30から送られてきた差動型データドライバ1の合成信号に基づいて、クロスオーバ電圧の良否判定を行う。
【0024】
このように、D+データ出力信号とD−データ出力信号の合成信号をテストすることで、 テスト装置の同一チャンネルでのテストが可能となり、 チャンネル間のスキューの影響を受けることなく高精度での測定が可能となる。
【0025】
なお、テスト装置30において、クロスオーバ電圧テスト時以外の通常テスト時は、リレースイッチ31及びリレースイッチ34をオフ状態にする。これは、差動型データドライバ1の通常テスト時では、合成信号を検査する必要がないからである。
【0026】
次に、差動型データドライバ1からテスト装置30を介してテスト装置17に伝送されるD+出力信号、D−出力信号、及び合成信号について説明する。テスト装置30によって生成される合成信号は、差動型データドライバ1から出力されるD+出力信号及びD−出力信号の状態により種々の波形となる。D+出力信号及びD−出力信号が種々の条件となった時の波形例を、図2〜図8に示す。なお、本実施形態では、D+出力ドライバ11とD−出力ドライバ12との出力電流が、等しい場合について述べる。
【0027】
図2は、クロスオーバ電圧(VCRS)25が、highデータ出力電圧(VDH)47及びlowデータ出力電圧(VDL)48の中間の電圧である中間電圧49と、クロスオーバ上限電圧(VOH)23と、の間にある場合を示した信号波形図である。図2において、D−データ立ち上がり開始点45までは、D+データ出力信号21の電位がhighデータ出力電圧(VDH)47、D−データ出力信号22の電位がlowデータ出力電圧(VDL)48であり、 合成信号41の電位は1/2(VDH+VDL)となる。また、 D−データ立ち上がり開始点45からD+データ立ち下がり開始点43までの合成信号41の電位は1/2[(D−データ出力信号の電位)+VDH]である。さらに、D+データ立ち下がり開始点43からD−データ立ち上がり終了点44までの合成信号41の電位は、1/2[(D−データ出力信号の電位)+(D+データ出力信号の電位)]となる。この時の合成信号41の電位は、D+出力信号の電位とD−出力信号の電位が同電位となるクロスオーバ電圧(VCRS)25を越えて高くなることはない。加えて、D−データ立ち上がり終了点44からD+データ立ち下がり終了点46までの合成信号41の電位は1/2[VDH+(D+出力信号の電位)]、D+データ立ち下がり終了点46以降の合成信号41の電位は、再び1/2(VDH+VDL)となる。
【0028】
この合成信号41をテスト装置30からテスト装置17へ入力する。そして、テスト装置17において、ストローブ42でクロスオーバ電圧(VCRS)25がクロスオーバ上限電圧(VOH)23とクロスオーバ下限電圧(VOL)24とで規定された基準電圧範囲を満足しているか否かをテストすることで、差動型データドライバ1のクロスオーバ電圧(差動電圧)の良否をテストすることができる。図2に示した例では、合成信号41の電圧は、クロスオーバ上限電圧(VOH)23よりも低く、クロスオーバ下限電圧(VOL)24よりも高いので、合成信号41も基準電圧範囲を満足している。よって、テスト装置2でのテスト結果はパス(良品)となる。
【0029】
図3は、クロスオーバ電圧(VCRS)25がデータhigh出力電圧(VDH)47とデータlow出力電圧(VDL)との中間電圧49と等しい場合を示した信号波形図である。図3において、D−データ立ち上がり開始点45及びD+データ立ち下がり開始点43、並びにD−データ立ち上がり終了点44及びD+データ立ち下がり終了点46は、一致している。D+データ立ち下がり開始点43(D−データ立ち上がり開始点45)までは、D+データ出力信号21の電位がhighデータ出力電圧(VDH)47、D−データ出力信号22の電位がlowデータ出力電圧(VDL)48であり、 合成信号41の電位は1/2(VDH+VDL)となる。また、 D+データ立ち下がり開始点43(D−データ立ち上がり開始点45)からD−データ立ち上がり終了点44(D+データ立ち下がり終了点46)までは、合成信号41の電位は、1/2[(D−データ出力信号の電位)+(D+データ出力信号の電位)]=1/2(VDH+VDL)となる。さらに、D−データ立ち上がり終了点44(D+データ立ち下がり終了点46)以降の合成信号41の電位も、1/2(VDH+VDL)となる。
【0030】
したがって、この場合も図2の場合と同様に、合成信号41の電圧は、基準電圧範囲を満たしているため、テスト装置2でのテスト結果はパス(良品)となる。
【0031】
図4は、クロスオーバ電圧(VCRS)25が、highデータ出力電圧(VDH)47及びlowデータ出力電圧(VDL)48の中間電圧49と、クロスオーバ下限電圧(VOL)24と、の間にある場合を示した信号波形図である。図4において、D+データ立ち下がり開始点43までは、D+データ出力信号21の電位がhighデータ出力電圧(VDH)47、D−データ出力信号22の電位がlowデータ出力電圧(VDL)48であり、 合成信号41の電位は1/2(VDH+VDL)となる。また、 D+データ立ち下がり開始点43からD−データ立ち上がり開始点45までの合成信号41の電位は1/2[(D+データ出力信号の電位)+VDL]である。さらに、D−データ立ち上がり開始点45からD+データ立ち下がり終了点46までの合成信号41の電位は、1/2[(D−データ出力信号の電位)+(D+データ出力信号の電位)]となる。この時の合成信号41の電位は、D+出力信号の電位とD−出力信号の電位が同電位となるクロスオーバ電圧(VCRS)25を越えて低くなることはない。加えて、D+データ立ち下がり終了点46からD−データ立ち上がり終了点44までの合成信号41の電位は1/2[VDL+(D−出力信号の電位)]であり、D−データ立ち上がり終了点44以降の合成信号41の電位は、再び1/2(VDH+VDL)となる。
【0032】
したがって、この場合も、図2の場合と同様に、合成信号41の電圧は、基準電圧範囲を満たしているため、テスト装置2でのテスト結果はパス(良品)となる。
【0033】
次に、テスト装置17でのテストがフェイルの場合を示す。図5は、クロスオーバ電圧(VCRS)25がクロスオーバ上限電圧(VOH)23より高く、highデータ出力電圧(VDH)47より低い場合を示した信号波形図である。図5においては、図2と同様に合成信号41の電位は推移する。しかしながら、この時、 クロスオーバ電圧(VCRS)25は、クロスオーバ上限電圧(VOH)23とhighデータ出力電圧(VDH)47との間まで上昇するため、合成信号41は、クロスオーバ上限電圧(VOH)23とクロスオーバ下限電圧(VOL)24とで規定された基準電圧範囲を超えてしまう。よって、ストローブ信号42を用いて合成信号41が基準電圧範囲のクロスオーバ上限電圧(VOH)23を満たしていないフェイル領域71を検出することにより、クロスオーバ電圧(VCRS)25が基準電圧範囲を満足していないことを、テスト装置2でテストできる。
【0034】
図6は、クロスオーバ電圧(VCRS)25がクロスオーバ下限電圧(VOL)24よりも低く、 lowデータ出力電圧(VDL)48よりも高い場合で基準電圧範囲を満たしていないテストフェイルの場合を示した信号波形図である。図6においては、図4と同様に合成信号41の電位は推移する。しかしながら、この時、 合成信号41は、クロスオーバ上限電圧(VOH)23とクロスオーバ下限電圧(VOL)24とで規定された基準電圧範囲を満たしていないクロスオーバ電圧(VCRS)まで低下するため、 図5の場合と同様、 クロスオーバ電圧(VCRS)25が基準電圧範囲を満足していないことを、テスト装置2でテストできる。
【0035】
図7,図8は、D+データ出力信号21及びD+データ出力信号22が遷移状態でクロスしない場合で、基準電圧範囲を満たしていないテストフェイルの例を示した波形図である。この場合も図5、図6の例と同様、 ストローブ42で合成信号41が基準電圧範囲を満たしていないフェイル領域71を検出することにより、クロスオーバ電圧(VCRS)25が、クロスオーバ上限電圧(VOH)23とクロスオーバ下限電圧(VOL)24とで規定された基準電圧範囲を満足していないことを、テスト装置2でテストできる。
【0036】
以上のように、本発明の実施形態に係る差動型データドライバのテスト装置及びテスト方法を用いることで、簡素な構成で容易に差動型データドライバのテストを行うことができる。
【0037】
【発明の効果】
本発明によれば、以下の効果が得られる。
【0038】
(1) 差動型データドライバのテスト装置は、差動型データドライバの差動信号の良否判定を、差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和に応じて行うため、経過時間を測定することなく、差動信号の良否判定を行うことができ、テスト装置の構成を簡素にできる。また、 D+データ出力信号とD−データ出力信号との電圧の和をテストすることで、 テスト装置の同一チャンネルでのテストが可能となり、 チャンネル間のスキューの影響を受けることなく高精度でに測定ができる。
【0039】
(2) 差動型データドライバのテスト装置では、差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和を、略同じ値の抵抗を2つ直列接続した直列抵抗の両端に、差動型データドライバの2つのデータ出力端子をそれぞれ接続し、差動型データドライバの両出力信号の電圧を抵抗分割して検出するので、テスト装置の構成を簡素にできる。また、 D+データ出力信号とD−データ出力信号の合成信号をテストすることで、 テスト装置の同一チャンネルでのテストが可能となり、 チャンネル間のスキューの影響を受けることなく、高精度な測定を行うことができる。
【0040】
(3) 差動型データドライバのテスト装置では、直列抵抗の両端に、それぞれ開閉手段を設けているので、差動信号の良否判定以外のテスト時には、直列抵抗の影響を受けることなく、テストを行うことができる。
【0041】
(4) 差動型データドライバのテスト装置では、差動信号の良否判定以外のテスト時には、開閉手段をそれぞれ開放するので、テスト装置でのテスト内容に応じて、直列抵抗を使用することができる。
【0042】
(5) 差動型データドライバの差動信号の良否判定を、差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和に応じて行うことにより、経過時間を測定することなく、差動信号の良否判定を行うことができ、差動型データドライバのテストを容易に行うことができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る差動型データドライバのテスト装置を示した構成図である。
【図2】クロスオーバ電圧(VCRS)25が、highデータ出力電圧(VDH)47及びlowデータ出力電圧(VDL)48の中間の電圧である中間電圧49と、クロスオーバ上限電圧(VOH)23と、の間にある場合を示した信号波形図である。
【図3】クロスオーバ電圧(VCRS)25がデータhigh出力電圧(VDH)47とデータlow出力電圧(VDL)との中間電圧49と等しい場合を示した信号波形図である。
【図4】クロスオーバ電圧(VCRS)25が、highデータ出力電圧(VDH)47及びlowデータ出力電圧(VDL)48の中間電圧49と、クロスオーバ下限電圧(VOL)24と、の間にある場合を示した信号波形図である。
【図5】クロスオーバ電圧(VCRS)25がクロスオーバ上限電圧(VOH)23より高く、highデータ出力電圧(VDH)47より低い場合を示した信号波形図である。
【図6】クロスオーバ電圧(VCRS)25がクロスオーバ下限電圧(VOL)24よりも低く、 lowデータ出力電圧(VDL)48よりも高い場合で基準電圧範囲を満たしていないテストフェイルの場合を示した信号波形図である。
【図7】D+データ出力信号21及びD+データ出力信号22が遷移状態でクロスしない場合で、基準電圧範囲を満たしていないテストフェイルの例を示した波形図である。
【図8】D+データ出力信号21及びD+データ出力信号22が遷移状態でクロスしない場合で、基準電圧範囲を満たしていないテストフェイルの例を示した波形図である。
【図9】差動型データドライバの従来のテスト装置を示した概略の構成図である。
【図10】差動型データドライバのクロスオーバ電圧波形を示した波形図である。
【符号の説明】
1:差動型データドライバ
2,17,30:テスト装置
11:+データ出力ドライバ
12:D−データ出力ドライバ
13:送信データ
14:ドライバ出力イネーブル信号
15:D+データ出力線
16:D−データ出力線
31,34:リレースイッチ
32,33:抵抗
Claims (5)
- 差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和に応じて、該差動型データドライバの差動信号の良否判定を行うことを特徴とする差動型データドライバのテスト装置。
- 略同じ値の抵抗を2つ直列接続した直列抵抗を備え、該直列抵抗の両端に前記差動型データドライバの2つのデータ出力端子をそれぞれ接続し、前記差動型データドライバの両出力信号の電圧を抵抗分割して、前記両信号の電圧の和を検出することを特徴とする請求項1に記載の差動型データドライバのテスト装置。
- 前記直列抵抗の両端に、それぞれ開閉手段を設けたことを特徴とする請求項2に記載の差動型データドライバのテスト装置。
- 前記差動信号の良否判定以外のテスト時には、前記開閉手段をそれぞれ開放することを特徴とする請求項3に記載の差動型データドライバのテスト装置。
- 差動型データドライバの2つのデータ出力端子から出力された両信号の電圧の和に応じて、該差動型データドライバの良否判定を行うことを特徴とする差動型データドライバのテスト方法。
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