JP3494942B2 - 集積半導体回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000005259 measurement Methods 0.000 claims description 18
- 230000000737 periodic effect Effects 0.000 claims description 14
- 238000007689 inspection Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 10
- 238000001228 spectrum Methods 0.000 claims description 8
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 5
- 238000011990 functional testing Methods 0.000 claims description 4
- 238000010183 spectrum analysis Methods 0.000 claims description 2
- 230000004672 jump response Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000009191 jumping Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 230000005284 excitation Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008672 reprogramming Effects 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
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Description
【０００１】
【発明の属する技術分野】本発明は、パッド経路を有す
る集積半導体回路、およびその機能検査方法に関する。
る集積半導体回路、およびその機能検査方法に関する。
【０００２】
【従来の技術】集積半導体回路はパッド経路を有する。
このパッド経路は外部線路のための平坦な接続領域と前
置接続された出力ドライバからなる。外部線路はデータ
又は信号を種々異なる回路間、または構成群間で交換す
るのに用いられ、パッドセルに集積された出力ドライバ
はデジタル信号を外部線路に出力するのに用いられる。
この出力ドライバは、集積回路および集積回路に接続さ
れた構成群の動作に対して、その機能能力、とりわけ信
号の伝送特性について仕様どおりの正確な要求を満たさ
なければならない。
このパッド経路は外部線路のための平坦な接続領域と前
置接続された出力ドライバからなる。外部線路はデータ
又は信号を種々異なる回路間、または構成群間で交換す
るのに用いられ、パッドセルに集積された出力ドライバ
はデジタル信号を外部線路に出力するのに用いられる。
この出力ドライバは、集積回路および集積回路に接続さ
れた構成群の動作に対して、その機能能力、とりわけ信
号の伝送特性について仕様どおりの正確な要求を満たさ
なければならない。
【０００３】とりわけ集積回路の作製に関連して、回路
および個々のパッドセルの機能能力を検査しなければな
らない。このために通常は、パッドセルの伝送特性を検
出するために測定を行い、パッドセルのダイナミック特
性を種々の形式の信号励起によって推定する。このよう
な信号励起は例えば、低い信号レベルから高い信号レベ
ルへの、またはその反対の跳躍的信号移行である。跳躍
的信号励起の際の被検パッドセルの出力信号特性は信号
伝送のダイナミック遅延により表される。機能検査の際
には、パッドセルの出力側における時間的信号経過が測
定され、引き続きパッドセルのこのダイナミック特性が
所定の公差内にあるか否かが検査される。このために所
定の時点で行うべき測定は高い時間精度を有していなけ
ればならず、その精度は現在の開発環境では数１００ｐ
ｓの領域にある。
および個々のパッドセルの機能能力を検査しなければな
らない。このために通常は、パッドセルの伝送特性を検
出するために測定を行い、パッドセルのダイナミック特
性を種々の形式の信号励起によって推定する。このよう
な信号励起は例えば、低い信号レベルから高い信号レベ
ルへの、またはその反対の跳躍的信号移行である。跳躍
的信号励起の際の被検パッドセルの出力信号特性は信号
伝送のダイナミック遅延により表される。機能検査の際
には、パッドセルの出力側における時間的信号経過が測
定され、引き続きパッドセルのこのダイナミック特性が
所定の公差内にあるか否かが検査される。このために所
定の時点で行うべき測定は高い時間精度を有していなけ
ればならず、その精度は現在の開発環境では数１００ｐ
ｓの領域にある。
【０００４】測定精度へのこの高い要求は高い装置コス
トを必要とし、従って非常に面倒でコストのかかる検査
装置が必要である。これに対して集積回路の他の機能検
査に対しては、前記の検査装置の高い時間精度への要求
は必要ない。
トを必要とし、従って非常に面倒でコストのかかる検査
装置が必要である。これに対して集積回路の他の機能検
査に対しては、前記の検査装置の高い時間精度への要求
は必要ない。
【０００５】
【発明が解決しようとする課題】本発明の課題は、パッ
ドセルを有する集積回路において、パッドセルの伝送特
性についての機能検査を比較的低い測定コストで実行す
ることができるように構成し、さらにこの機能検査を実
行するための方法を提供することである。
ドセルを有する集積回路において、パッドセルの伝送特
性についての機能検査を比較的低い測定コストで実行す
ることができるように構成し、さらにこの機能検査を実
行するための方法を提供することである。
【０００６】
【課題を解決するための手段】この課題は本発明によ
り、記回路は、周期的信号列を形成するための信号発生
器を有し、該信号発生器では、周期的出力信号に対する
端子が検査すべきパッドセルの入力信号に対する端子
と、パッドセルの伝送特性を第１の動作形式で検査する
ために接続されており、複数の検査すべきパッドセルの
入力信号に対する端子は、それぞれ１つのシフトレジス
タセルを介して、信号発生器の出力信号に対する端子と
直列に接続されているように構成して解決される。
り、記回路は、周期的信号列を形成するための信号発生
器を有し、該信号発生器では、周期的出力信号に対する
端子が検査すべきパッドセルの入力信号に対する端子
と、パッドセルの伝送特性を第１の動作形式で検査する
ために接続されており、複数の検査すべきパッドセルの
入力信号に対する端子は、それぞれ１つのシフトレジス
タセルを介して、信号発生器の出力信号に対する端子と
直列に接続されているように構成して解決される。
【０００７】
【発明の実施の形態】本発明の集積回路は、周期的な信
号列を形成するための信号発生器を有し、その周期的出
力信号が検査動作で被検パッドセルの入力側に入力信号
として供給される。パッドセルに周期的信号を供給する
ことにより、外部から測定をパッドセルの出力側におい
て周波数領域で実行することができる。
号列を形成するための信号発生器を有し、その周期的出
力信号が検査動作で被検パッドセルの入力側に入力信号
として供給される。パッドセルに周期的信号を供給する
ことにより、外部から測定をパッドセルの出力側におい
て周波数領域で実行することができる。
【０００８】本発明の方法を集積回路と関連して実行す
るために、周波数スペクトルの測定を実行する測定装置
が使用される。この周波数スペクトルによりパッドセル
のダイナミック特性を表すことができる。十分に正確な
分析を行うためには第５高調波までの高調波で十分であ
り、これら高調波間の相互間隔は比較的大きいので、周
波数領域における測定分解能に対する要求を低くするこ
とができ、ひいては測定装置の装置コストを低くするこ
とができる。
るために、周波数スペクトルの測定を実行する測定装置
が使用される。この周波数スペクトルによりパッドセル
のダイナミック特性を表すことができる。十分に正確な
分析を行うためには第５高調波までの高調波で十分であ
り、これら高調波間の相互間隔は比較的大きいので、周
波数領域における測定分解能に対する要求を低くするこ
とができ、ひいては測定装置の装置コストを低くするこ
とができる。
【０００９】回路の有利な改善形態では、信号発生器が
種々の周期的信号列を形成するために再プログラミング
可能である。従って、測定を高速に切り換えられるパッ
ドセルの種々異なる特性に適合することができる。これ
は例えば、出力ドライバが比較的高速に切り換えられる
場合は周期時間の比較的小さな信号列によって、出力ド
ライバが比較的緩慢に切り換えられる場合は周期時間の
比較的に長い信号列によって行う。
種々の周期的信号列を形成するために再プログラミング
可能である。従って、測定を高速に切り換えられるパッ
ドセルの種々異なる特性に適合することができる。これ
は例えば、出力ドライバが比較的高速に切り換えられる
場合は周期時間の比較的小さな信号列によって、出力ド
ライバが比較的緩慢に切り換えられる場合は周期時間の
比較的に長い信号列によって行う。
【００１０】検査すべきパッドセルが複数の場合は、検
査すべきパッドセルの入力側を、信号発生器の出力信号
に対する１つまたは複数の端子と並列に接続するか、ま
たは例えばそれぞれ１つのシフトレジスタセルを介して
信号発生器の出力信号に対する端子と直列に接続するこ
とができる。このようにして検査すべきパッドセルのす
べてはそれぞれ１つのクロック期間だけ時間的にずらさ
れて同じ入力信号を受け取る。
査すべきパッドセルの入力側を、信号発生器の出力信号
に対する１つまたは複数の端子と並列に接続するか、ま
たは例えばそれぞれ１つのシフトレジスタセルを介して
信号発生器の出力信号に対する端子と直列に接続するこ
とができる。このようにして検査すべきパッドセルのす
べてはそれぞれ１つのクロック期間だけ時間的にずらさ
れて同じ入力信号を受け取る。
【００１１】通常動作と検査動作とをできるだけ簡単に
切り換えることができるようにするため、各１つのマル
チプレクサ回路をパッドセルの入力側と信号発生器の出
力側との間に接続し、パッドセルを例えば動作形式制御
部によって制御すると有利である。
切り換えることができるようにするため、各１つのマル
チプレクサ回路をパッドセルの入力側と信号発生器の出
力側との間に接続し、パッドセルを例えば動作形式制御
部によって制御すると有利である。
【００１２】
【実施例】図１の上部には、集積回路のパッドセルＰＣ
の機能検査を行うための構成が示されている。この構成
によってパッドセルＰＣの出力ドライバの伝送特性を検
査動作で検出する。このためにパッドセルＰＣの入力側
Ｅ（出力ドライバの入力信号に対する端子）には、逓信
号レベルから高信号レベルへの跳躍関数に等しいデジタ
ル信号ＵEが印加され、パッドセルＰＣの出力側ＤＱ
（端子パッドに接続される線路に対する端子）における
信号ＵDQの信号経過が測定される。この信号経過はパッ
ドセルＰＣのダイナミック特性を表す。このパッドセル
は、モデルパラメータを備えた等価回路に基づきシミュ
レートすることができる。モデルパラメータＲD1、ＲD
2、Ｌ、Ｃを有するパッドセルＰＣの出力ドライバの例
としての回路図が図２に示されている。
の機能検査を行うための構成が示されている。この構成
によってパッドセルＰＣの出力ドライバの伝送特性を検
査動作で検出する。このためにパッドセルＰＣの入力側
Ｅ（出力ドライバの入力信号に対する端子）には、逓信
号レベルから高信号レベルへの跳躍関数に等しいデジタ
ル信号ＵEが印加され、パッドセルＰＣの出力側ＤＱ
（端子パッドに接続される線路に対する端子）における
信号ＵDQの信号経過が測定される。この信号経過はパッ
ドセルＰＣのダイナミック特性を表す。このパッドセル
は、モデルパラメータを備えた等価回路に基づきシミュ
レートすることができる。モデルパラメータＲD1、ＲD
2、Ｌ、Ｃを有するパッドセルＰＣの出力ドライバの例
としての回路図が図２に示されている。
【００１３】図１の下部には、信号ＵDQのいわゆる跳躍
応答が示されている。この跳躍応答は、信号ＵEの跳躍
関数によって惹起されたものである。ここで信号ＵDQの
電圧レベルは投入接続時点ｔ１で、定常状態である値Ｕ
Hに跳躍的には上昇せず、モデルパラメータＲD1、ＲD
2、Ｌ、Ｃの値に従った、時定数τにより表されるダイ
ナミック経過で相応に緩慢に上昇する。この時定数の大
きさは一般に周知のように、モデルパラメータＲD1、Ｒ
D2、Ｌ、Ｃの値に依存する。
応答が示されている。この跳躍応答は、信号ＵEの跳躍
関数によって惹起されたものである。ここで信号ＵDQの
電圧レベルは投入接続時点ｔ１で、定常状態である値Ｕ
Hに跳躍的には上昇せず、モデルパラメータＲD1、ＲD
2、Ｌ、Ｃの値に従った、時定数τにより表されるダイ
ナミック経過で相応に緩慢に上昇する。この時定数の大
きさは一般に周知のように、モデルパラメータＲD1、Ｒ
D2、Ｌ、Ｃの値に依存する。
【００１４】図１のパッドセルＰＣの機能能力の基準
は、信号ＵDQの信号レベルが、投入接続時点ｔ１からの
最小時間ｔminと最大時間ｔmaxとの間で、最大値Ｕmin
と最大値Ｕmaxとの間の公差領域にある値を有すること
である。信号ＵDQの経過１は、機能能力のあるパッドセ
ルＰＣの跳躍応答を例として示す。信号ＵDQの経過２は
エラーのあるパッドセルＰＣの跳躍応答を例として示
す。ｔminとｔmaxの間の時間は現在の開発環境では数１
００ｐｓである。すなわち比較的に高い要求が測定装置
の測定精度に課せられる。このことはすでに冒頭に述べ
たように、製造コストの上昇につながる。
は、信号ＵDQの信号レベルが、投入接続時点ｔ１からの
最小時間ｔminと最大時間ｔmaxとの間で、最大値Ｕmin
と最大値Ｕmaxとの間の公差領域にある値を有すること
である。信号ＵDQの経過１は、機能能力のあるパッドセ
ルＰＣの跳躍応答を例として示す。信号ＵDQの経過２は
エラーのあるパッドセルＰＣの跳躍応答を例として示
す。ｔminとｔmaxの間の時間は現在の開発環境では数１
００ｐｓである。すなわち比較的に高い要求が測定装置
の測定精度に課せられる。このことはすでに冒頭に述べ
たように、製造コストの上昇につながる。
【００１５】図３は、周期的信号列を形成するための信
号発生器ＳＧを有する回路装置を示す。パッドセルＰＣ
がその入力側Ｅにおいて周期的信号列によりシミュレー
トされれば、その出力側ＤＱには同じように出力信号Ｕ
DQの周期的経過が観察される。この経過は、入力信号の
特性に応じて、直流成分、基本波および高調波から合成
されたものである。この経過は、外部の出力側ＤＱに接
続された測定構成体ＳＡＺによる測定方法で測定され、
記録された周波数スペクトルの分析によって検出するこ
とができる。この測定構造体ＳＡＺはスペクトル分析を
実行するのに適したものであり、例えばいわゆるスペク
トルアナライザである。
号発生器ＳＧを有する回路装置を示す。パッドセルＰＣ
がその入力側Ｅにおいて周期的信号列によりシミュレー
トされれば、その出力側ＤＱには同じように出力信号Ｕ
DQの周期的経過が観察される。この経過は、入力信号の
特性に応じて、直流成分、基本波および高調波から合成
されたものである。この経過は、外部の出力側ＤＱに接
続された測定構成体ＳＡＺによる測定方法で測定され、
記録された周波数スペクトルの分析によって検出するこ
とができる。この測定構造体ＳＡＺはスペクトル分析を
実行するのに適したものであり、例えばいわゆるスペク
トルアナライザである。
【００１６】伝送特性の検査に必要な精度に応じて、検
査すべきパッドセルＰＣの等価回路が種々の形式のモデ
ルパラメータのそれぞれの詳細度に応じて作成される。
図２の実施例では、パッドセルＰＣがモデルパラメータ
ＲD1、ＲD2、ＬおよびＣにより表される。ここで抵抗Ｒ
D1、ＲD2はスイッチングトランジスタＴ１とＴ２の導通
抵抗をモデル化し、Ｌは線路インダクタンスを、Ｃは線
路キャパシタンスをモデル化する。測定に続いて行われ
る評価の際に、振幅経過および／または位相経過を含む
周波数スペクトルに基づいて公知のように（例えばフー
リエ変換によって）、先行して作成されたパッドセルＰ
Ｃのモデルパラメータの値が順次検出され、ここからパ
ッドセルＰＣの跳躍応答が算出される。この跳躍応答に
より、機能能力に対する基準が保持されているか否かの
推定を行うことができる。この関連から、跳躍応答を公
知の分析方法により周波数スペクトルに基づいて直接求
めることもでき、その際に前もって等価回路をモデルパ
ラメータにより作成する必要はない。
査すべきパッドセルＰＣの等価回路が種々の形式のモデ
ルパラメータのそれぞれの詳細度に応じて作成される。
図２の実施例では、パッドセルＰＣがモデルパラメータ
ＲD1、ＲD2、ＬおよびＣにより表される。ここで抵抗Ｒ
D1、ＲD2はスイッチングトランジスタＴ１とＴ２の導通
抵抗をモデル化し、Ｌは線路インダクタンスを、Ｃは線
路キャパシタンスをモデル化する。測定に続いて行われ
る評価の際に、振幅経過および／または位相経過を含む
周波数スペクトルに基づいて公知のように（例えばフー
リエ変換によって）、先行して作成されたパッドセルＰ
Ｃのモデルパラメータの値が順次検出され、ここからパ
ッドセルＰＣの跳躍応答が算出される。この跳躍応答に
より、機能能力に対する基準が保持されているか否かの
推定を行うことができる。この関連から、跳躍応答を公
知の分析方法により周波数スペクトルに基づいて直接求
めることもでき、その際に前もって等価回路をモデルパ
ラメータにより作成する必要はない。
【００１７】周波数スペクトルの検出すべき高調波の数
は、実質的に作成されるモデルパラメータの数による。
検出寸べきモデルパラメータの数が増えれば、検出すべ
き高調波の数も多くなる。この検出は、基本波から始ま
って上昇的順序で行われ、振幅経過および／または位相
経過が記録される。本発明によれば、第５高調波までの
検出で十分な精度が達成される。検出すべき周波数相互
間の周波数間隔は、第５高調波以上の高調波と比較して
大きいから、周波数選択性についての測定装置のコスト
は比較的低く、前記の時間領域の測定の場合よりも格段
に小さい。跳躍応答は、モデルパラメータの値により計
算される時定数τにより算出される。
は、実質的に作成されるモデルパラメータの数による。
検出寸べきモデルパラメータの数が増えれば、検出すべ
き高調波の数も多くなる。この検出は、基本波から始ま
って上昇的順序で行われ、振幅経過および／または位相
経過が記録される。本発明によれば、第５高調波までの
検出で十分な精度が達成される。検出すべき周波数相互
間の周波数間隔は、第５高調波以上の高調波と比較して
大きいから、周波数選択性についての測定装置のコスト
は比較的低く、前記の時間領域の測定の場合よりも格段
に小さい。跳躍応答は、モデルパラメータの値により計
算される時定数τにより算出される。
【００１８】パッドセルＰＣが比較的緩慢に切り換えら
れる場合には、線路インダクタンスＬ並びに負荷キャパ
シタンスＣＬおよび線路キャパシタンスＣを、トランジ
スタＴ１とＴ２の導通抵抗ＲD1，ＲD2に対して無視する
ことができる。このことにより周波数領域における測定
を、出力側ＤＱにおける単純な直流測定に置換すること
ができる。供給電圧ＶＣＣないしＶＳＳと電流Ｉ１およ
びＩ２の値から、抵抗ＲD1ないしＲD2が計算され、これ
により上に述べたように信号ＵDQの跳躍応答が計算され
る。しかしこの測定を実行するためには、シミュレート
する入力信号ＵEの持続期間を拡大し、これにより電流
Ｉ１とＩ２の各測定を擬似定常的状態で出力側ＤＱで行
われるようにする必要がある。信号ＵEの持続期間の切
り換えは例えば信号発生器ＳＧを、動作形式制御部の外
部制御信号ＢＳによって再プログラミングすることによ
り行うことができる。
れる場合には、線路インダクタンスＬ並びに負荷キャパ
シタンスＣＬおよび線路キャパシタンスＣを、トランジ
スタＴ１とＴ２の導通抵抗ＲD1，ＲD2に対して無視する
ことができる。このことにより周波数領域における測定
を、出力側ＤＱにおける単純な直流測定に置換すること
ができる。供給電圧ＶＣＣないしＶＳＳと電流Ｉ１およ
びＩ２の値から、抵抗ＲD1ないしＲD2が計算され、これ
により上に述べたように信号ＵDQの跳躍応答が計算され
る。しかしこの測定を実行するためには、シミュレート
する入力信号ＵEの持続期間を拡大し、これにより電流
Ｉ１とＩ２の各測定を擬似定常的状態で出力側ＤＱで行
われるようにする必要がある。信号ＵEの持続期間の切
り換えは例えば信号発生器ＳＧを、動作形式制御部の外
部制御信号ＢＳによって再プログラミングすることによ
り行うことができる。
【００１９】図３から本発明の回路の実施例に基づき、
検査すべき複数のパッドセルＰＣの入力側Ｅが並列に、
信号発生器ＳＧの周期的出力信号に対する端子Ａと接続
されていることがわかる。信号発生器ＳＧの出力側Ａが
複数存在する場合には、各個々の出力側をパッドセルＰ
Ｃの入力側Ｅのそれぞれと並列に接続することも考えら
れる。
検査すべき複数のパッドセルＰＣの入力側Ｅが並列に、
信号発生器ＳＧの周期的出力信号に対する端子Ａと接続
されていることがわかる。信号発生器ＳＧの出力側Ａが
複数存在する場合には、各個々の出力側をパッドセルＰ
Ｃの入力側Ｅのそれぞれと並列に接続することも考えら
れる。
【００２０】第１の動作形式としてパッドセルＰＣの機
能検査を行うための検査動作と、第２の動作形式として
の集積回路の通常動作とを切り換えるために、信号発生
器ＳＧと、パッドセルＰＣの入力信号に対する各端子Ｅ
との間にマルチプレクサ回路ＭＵＸが設けられ、この回
路が例えば動作形式制御部の信号ＢＳによっても制御さ
れる。信号発生器ＳＧの出力信号が印加される第１の入
力側とは別のマルチプレクサ回路ＭＵＸの入力側が、集
積回路の別の機能ユニットにそれぞれ通常動作で出力す
べき信号０からｎに対して設けられている。
能検査を行うための検査動作と、第２の動作形式として
の集積回路の通常動作とを切り換えるために、信号発生
器ＳＧと、パッドセルＰＣの入力信号に対する各端子Ｅ
との間にマルチプレクサ回路ＭＵＸが設けられ、この回
路が例えば動作形式制御部の信号ＢＳによっても制御さ
れる。信号発生器ＳＧの出力信号が印加される第１の入
力側とは別のマルチプレクサ回路ＭＵＸの入力側が、集
積回路の別の機能ユニットにそれぞれ通常動作で出力す
べき信号０からｎに対して設けられている。
【００２１】図４は、本発明の回路の別の実施例を示
す。ここでは、複数の検査すべきパッドセルＰＣの入力
信号に対して端子Ｅが、それぞれクロック制御されるシ
フトレジスタセルＦＦ０からＦＦｎを介して、信号発生
器ＳＧの出力信号に対する端子Ａと直列に接続されてい
る。これにより各パッドセルＰＣには、シフトレジスタ
セルＦＦ０からＦＦｎの各１クロック期間だけ時間的に
ずれて、信号発生器ＳＧの周期的出力信号が印加され
る。この実施例は、パッドセルＰＣが別の目的のために
すでにシフトレジスタセルＦＦ０からＦＦｎを介して相
互に接続されている場合に有利である（例えば“バウン
ダリスキャン”により配線基板の場合）。
す。ここでは、複数の検査すべきパッドセルＰＣの入力
信号に対して端子Ｅが、それぞれクロック制御されるシ
フトレジスタセルＦＦ０からＦＦｎを介して、信号発生
器ＳＧの出力信号に対する端子Ａと直列に接続されてい
る。これにより各パッドセルＰＣには、シフトレジスタ
セルＦＦ０からＦＦｎの各１クロック期間だけ時間的に
ずれて、信号発生器ＳＧの周期的出力信号が印加され
る。この実施例は、パッドセルＰＣが別の目的のために
すでにシフトレジスタセルＦＦ０からＦＦｎを介して相
互に接続されている場合に有利である（例えば“バウン
ダリスキャン”により配線基板の場合）。
【００２２】シフトレジスタセルＦＦ０からＦＦｎと信
号発生器ＳＧは例えば、クロック制御される双安定性マ
ルチバイブレータにより実現される。信号発生器ＳＧは
例えば、固定配線された入力側を有するＴフリップフロ
ップとすることができ、シフトレジスタセルＦＦ０から
ＦＦｎは例えばＤフリップフロップにより実現される。
信号発生器ＳＧとシフトレジスタセルＦＦ０からＦＦｎ
は有利には同じくロックにより制御される。Ｔフリップ
フロップは上に述べたように有利には、それぞれ周期的
な出力信号が再プログラミングによって変更可能である
ように構成される。
号発生器ＳＧは例えば、クロック制御される双安定性マ
ルチバイブレータにより実現される。信号発生器ＳＧは
例えば、固定配線された入力側を有するＴフリップフロ
ップとすることができ、シフトレジスタセルＦＦ０から
ＦＦｎは例えばＤフリップフロップにより実現される。
信号発生器ＳＧとシフトレジスタセルＦＦ０からＦＦｎ
は有利には同じくロックにより制御される。Ｔフリップ
フロップは上に述べたように有利には、それぞれ周期的
な出力信号が再プログラミングによって変更可能である
ように構成される。
【図１】上部にはパッドセルのダイナミック特性を測定
するための構成を示し、下部にはパッドセルの出力側に
おける例としての跳躍応答経過を示す図である。
するための構成を示し、下部にはパッドセルの出力側に
おける例としての跳躍応答経過を示す図である。
【図２】モデルパラメータによるパッドセルの出力ドラ
イバの回路図である。
イバの回路図である。
【図３】複数の検査すべきパッドセルを有する本発明の
集積回路の実施例を示す図である。
集積回路の実施例を示す図である。
【図４】複数の検査すべきパッドセルを有する本発明の
集積回路の実施例を示す図である。
集積回路の実施例を示す図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
Claims (9)
- 【請求項１】 １つまたは複数のパッドセル（ＰＣ）を
有する集積半導体回路であって、該パッドセルはそれぞ
れ端子パッド、および前置接続された出力ドライバを有
し、かつ回路の第１の動作形式においては機能検査がな
されるように制御される形式の集積半導体回路におい
て、 前記回路は、周期的信号列を形成するための信号発生器
（ＳＧ）を有し、 該信号発生器では、周期的出力信号に対する端子（Ａ）
が検査すべきパッドセル（ＰＣ）の入力信号に対する端
子（Ｅ）と、パッドセル（ＰＣ）の伝送特性を第１の動
作形式で検査するために接続されており、 複数の検査すべきパッドセル（ＰＣ）の入力信号に対す
る端子（Ｅ）は、それぞれ１つのシフトレジスタセル
（ＦＦ０；ＦＦｎ）を介して、信号発生器（ＳＧ）の出
力信号に対する端子（Ａ）と直列に接続されている、 こ
とを特徴とする集積半導体回路。 - 【請求項２】 信号発生器（ＳＧ）は、種々異なる周期
的信号列を形成するために再プログラミング可能であ
る、請求項１記載の集積半導体回路。 - 【請求項３】 複数の検査すべきパッドセル（ＰＣ）の
入力信号に対する端子（Ｅ）は、信号発生器（ＳＧ）の
出力信号に対する１つまたは複数の端子（Ａ）と並列に
接続されている、請求項１または２記載の集積半導体回
路。 - 【請求項４】 検査すべきパッドセル（ＰＣ）の入力信
号に対する端子（Ｅ）は、それぞれ１つのマルチプレク
サ回路（ＭＵＸ）を介して信号発生器（ＳＧ）の出力信
号に対する端子（Ａ）と接続されており、回路の第１の
動作形式と第２の動作形式との間で切り換えられる、請
求項１から３までのいずれか１項記載の集積半導体回
路。 - 【請求項５】 マルチプレクサ回路（ＭＵＸ）の出力側
が、検査すべきパッドセル（ＰＣ）の入力信号に対する
端子（Ｅ）と接続されており、 マルチプレクサ回路（ＭＵＸ）の入力側が信号発生器
（ＳＧ）の出力信号に対する端子（Ａ）と接続されてお
り、 マルチプレクサ回路（ＭＵＸ）の別の入力側が集積回路
の別の機能ユニットの信号（０；ｎ）に対する端子と接
続されており、 マルチプレクサ回路（ＭＵＸ）の出力側には、回路の第
１の動作形式で信号発生器（ＳＧ）の出力信号が印加さ
れ、第２の動作形式では集積回路の別の機能ユニットの
信号（０；ｎ）が印加される、請求項４記載の集積半導
体回路。 - 【請求項６】 信号発生器（ＳＧ）は、Ｔフリップフロ
ップ形式の、クロック制御される双安定マルチバイブレ
ータを含んでいる、請求項１から５までのいずれか１項
記載の集積半導体回路。 - 【請求項７】 集積半導体回路のパッドセル（ＰＣ）の
伝送特性を検査する方法であって、該パッドセルはそれ
ぞれ端子パッド、および前置接続された出力ドライバを
有し、かつ請求項１から６までのいずれか１項記載の集
積半導体回路に含まれている形式の検査方法において、 検査すべきパッドセル（ＰＣ）の出力側（ＤＱ）を、ス
ペクトル分析に適した測定装置（ＳＡＺ）の測定入力側
と接続し、 パッドセル（ＰＣ）の伝送特性を前記測定装置（ＳＡ
Ｚ）により周波数領域で測定する、ことを特徴とする検
査方法。 - 【請求項８】 記録すべき周波数スペクトルの振幅経過
および／または位相経過を測定する、請求項７記載の検
査方法。 - 【請求項９】 周波数領域における測定の代わりに、パ
ッドセル（ＰＣ）の伝送特性をパッドセル（ＰＣ）の出
力側（ＤＱ）における直流測定により測定する、請求項
７記載の検査方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19901460.4 | 1999-01-15 | ||
| DE19901460A DE19901460C1 (de) | 1999-01-15 | 1999-01-15 | Integrierte Halbleiterschaltung und Verfahren zur Überprüfung des Übertragungsverhaltens von Pad-Zellen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000206193A JP2000206193A (ja) | 2000-07-28 |
| JP3494942B2 true JP3494942B2 (ja) | 2004-02-09 |
Family
ID=7894414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000006831A Expired - Fee Related JP3494942B2 (ja) | 1999-01-15 | 2000-01-14 | 集積半導体回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6949946B1 (ja) |
| EP (1) | EP1020733B1 (ja) |
| JP (1) | JP3494942B2 (ja) |
| KR (1) | KR100438464B1 (ja) |
| DE (2) | DE19901460C1 (ja) |
| TW (1) | TW508442B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4970640B2 (ja) * | 2000-05-19 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | スクリーニング方法、スクリーニング装置及び記録媒体 |
| DE10106556B4 (de) | 2001-02-13 | 2004-07-22 | Infineon Technologies Ag | Halbleiterbaustein mit einer Anordnung zum Selbsttest einer Mehrzahl von Interfaceschaltungen und Verwendung des Halbleiterbausteins in einem Testverfahren |
| US7281182B2 (en) * | 2005-02-22 | 2007-10-09 | International Business Machines Corporation | Method and circuit using boundary scan cells for design library analysis |
| US9239575B2 (en) * | 2012-02-17 | 2016-01-19 | Siemens Aktiengesellschaft | Diagnostics for a programmable logic controller |
| KR102185691B1 (ko) * | 2019-10-25 | 2020-12-03 | 큐알티 주식회사 | 실시간 다채널 스펙트럼 분석 모니터링 시스템 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3173631D1 (en) * | 1981-09-10 | 1986-03-13 | Ibm Deutschland | Procedure and circuit arrangement for checking a circuit which is integrated with a three-state driver, which is driven to high impedance by this circuit |
| US4703484A (en) * | 1985-12-19 | 1987-10-27 | Harris Corporation | Programmable integrated circuit fault detection apparatus |
| JPS6337270A (ja) * | 1986-07-31 | 1988-02-17 | Fujitsu Ltd | 半導体装置 |
| US4973904A (en) * | 1988-12-12 | 1990-11-27 | Ncr Corporation | Test circuit and method |
| US5471153A (en) * | 1991-04-26 | 1995-11-28 | Vlsi Technologies, Inc. | Methods and circuits for testing open collectors and open drains |
| JPH05312857A (ja) | 1992-05-12 | 1993-11-26 | Koden Electron Co Ltd | 電波監視装置 |
| US5621740A (en) * | 1993-05-14 | 1997-04-15 | Matsushita Electric Industrial Co., Ltd. | Output pad circuit for detecting short faults in integrated circuits |
| US5559441A (en) * | 1995-04-19 | 1996-09-24 | Hewlett-Packard Company | Transmission line driver with self adjusting output impedance |
| EP0745859B1 (en) * | 1995-05-31 | 2004-10-27 | STMicroelectronics, Inc. | Configurable probe pads to facilitate parallel testing of integrated circuit devices |
| DE19545904C2 (de) * | 1995-12-08 | 1998-01-15 | Siemens Ag | Integrierte Schaltung mit programmierbarem Pad-Treiber |
| JPH09214315A (ja) * | 1996-02-08 | 1997-08-15 | Toshiba Corp | 出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法 |
| JPH1078474A (ja) | 1996-09-04 | 1998-03-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| DE19702600A1 (de) * | 1997-01-24 | 1998-07-30 | Sgs Thomson Microelectronics | Elektrische Analyse integrierter Schaltungen |
| US6199182B1 (en) * | 1997-03-27 | 2001-03-06 | Texas Instruments Incorporated | Probeless testing of pad buffers on wafer |
| JPH10325854A (ja) | 1997-05-26 | 1998-12-08 | Sony Corp | 半導体装置 |
-
1999
- 1999-01-15 DE DE19901460A patent/DE19901460C1/de not_active Expired - Fee Related
-
2000
- 2000-01-03 DE DE50014790T patent/DE50014790D1/de not_active Expired - Fee Related
- 2000-01-03 EP EP00100014A patent/EP1020733B1/de not_active Expired - Lifetime
- 2000-01-05 TW TW089100090A patent/TW508442B/zh not_active IP Right Cessation
- 2000-01-14 KR KR10-2000-0001700A patent/KR100438464B1/ko not_active IP Right Cessation
- 2000-01-14 JP JP2000006831A patent/JP3494942B2/ja not_active Expired - Fee Related
- 2000-01-18 US US09/484,781 patent/US6949946B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW508442B (en) | 2002-11-01 |
| DE19901460C1 (de) | 2000-08-31 |
| EP1020733A2 (de) | 2000-07-19 |
| US6949946B1 (en) | 2005-09-27 |
| JP2000206193A (ja) | 2000-07-28 |
| DE50014790D1 (de) | 2008-01-03 |
| KR20000062475A (ko) | 2000-10-25 |
| EP1020733B1 (de) | 2007-11-21 |
| KR100438464B1 (ko) | 2004-07-03 |
| EP1020733A3 (de) | 2001-07-18 |
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