JP3420054B2 - 液晶表示装置 - Google Patents
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-
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Description
【０００１】
【発明の属する技術分野】本発明はＭＬＳ法（Multi-Li
ne Selection）によって駆動される液晶表示装置に関す
る。
ne Selection）によって駆動される液晶表示装置に関す
る。
【０００２】
【従来の技術】近年、液晶表示装置は軽量かつ低消費電
力を達成するフラットパネルディスプレイとして注目を
集めている。この液晶表示装置を駆動する駆動方法の１
つとして、複数の走査線、すなわちこの走査線に接続さ
れたコモン電極を同時に選択するＭＬＳ法が知られてい
る。このＭＬＳ法によって駆動される従来の液晶表示装
置を図９乃至図１６を参照して説明する。
力を達成するフラットパネルディスプレイとして注目を
集めている。この液晶表示装置を駆動する駆動方法の１
つとして、複数の走査線、すなわちこの走査線に接続さ
れたコモン電極を同時に選択するＭＬＳ法が知られてい
る。このＭＬＳ法によって駆動される従来の液晶表示装
置を図９乃至図１６を参照して説明する。
【０００３】図９はＭＬＳ法によって駆動される液晶表
示装置の一般的な構成を示すブロック図である。図９に
示すようにＭＬＳ法によって駆動される液晶表示装置は
液晶表示部２と、コモン電極駆動回路１０と、セグメン
ト電極駆動回路３０と、関数発生部５０と、表示データ
用ＲＡＭ（Random Access Memory）７０とを備えてい
る。
示装置の一般的な構成を示すブロック図である。図９に
示すようにＭＬＳ法によって駆動される液晶表示装置は
液晶表示部２と、コモン電極駆動回路１０と、セグメン
ト電極駆動回路３０と、関数発生部５０と、表示データ
用ＲＡＭ（Random Access Memory）７０とを備えてい
る。
【０００４】液晶表示部２は、複数のコモン電極が平行
に配列された第１の透明基板と、複数のセグメント電極
が平行に配列された第２の透明基板とを、上記セグメン
ト電極とコモン電極が交差するように対向配置し、この
第１および第２の透明基板間に液晶層が挟持された構造
を有している。また各コモン電極には各々異なる１本の
走査線ＣＯＭｉ（ｉ＝１，…ｍ）が接続され、各セグメ
ント電極には各々異なる１本の信号線ＳＥＧｊ（ｊ＝
１，…ｎ）が接続されている。
に配列された第１の透明基板と、複数のセグメント電極
が平行に配列された第２の透明基板とを、上記セグメン
ト電極とコモン電極が交差するように対向配置し、この
第１および第２の透明基板間に液晶層が挟持された構造
を有している。また各コモン電極には各々異なる１本の
走査線ＣＯＭｉ（ｉ＝１，…ｍ）が接続され、各セグメ
ント電極には各々異なる１本の信号線ＳＥＧｊ（ｊ＝
１，…ｎ）が接続されている。
【０００５】コモン電極駆動回路１０によって複数の走
査線が同時に選択されることにより、これらの選択され
た走査線に接続されたコモン電極が駆動される。
査線が同時に選択されることにより、これらの選択され
た走査線に接続されたコモン電極が駆動される。
【０００６】このコモン電極駆動回路１０および関数発
生部５０の具体的な構成を図１０に示す。コモン電極駆
動回路１０は４本の走査線を同時に選択するものであっ
てシフトレジスタ１１と、各走査線ＣＯＭｉ（ｉ＝１，
…ｍ）毎に設けられる論理部１３と、各走査線ＣＯＭｉ
（ｉ＝１，…ｍ）毎に設けられる３個のアナログスイッ
チ１５，１６，１７とを備えている。また関数発生部５
０は２ビットバイナリカウンタ５１と、関数発生回路５
５とを有している。
生部５０の具体的な構成を図１０に示す。コモン電極駆
動回路１０は４本の走査線を同時に選択するものであっ
てシフトレジスタ１１と、各走査線ＣＯＭｉ（ｉ＝１，
…ｍ）毎に設けられる論理部１３と、各走査線ＣＯＭｉ
（ｉ＝１，…ｍ）毎に設けられる３個のアナログスイッ
チ１５，１６，１７とを備えている。また関数発生部５
０は２ビットバイナリカウンタ５１と、関数発生回路５
５とを有している。
【０００７】２ビットバイナリカウンタ５１はフィール
ドスタート信号に基づいて動作し、シフトクロックに同
期して、フィールドスタート信号の数をカウントし、カ
ウント値ＦＳ１，ＦＳ０を関数発生回路５５に送出す
る。ＦＳ０，ＦＳ１はカウント値の下位ビット、上位ビ
ットを各々表しており、フィールドセレクト信号とも呼
ばれる。
ドスタート信号に基づいて動作し、シフトクロックに同
期して、フィールドスタート信号の数をカウントし、カ
ウント値ＦＳ１，ＦＳ０を関数発生回路５５に送出す
る。ＦＳ０，ＦＳ１はカウント値の下位ビット、上位ビ
ットを各々表しており、フィールドセレクト信号とも呼
ばれる。
【０００８】関数発生回路５５は交流化信号ＡＬＴおよ
び２ビットバイナリカウンタ５１の出力信号ＦＳ１，Ｆ
Ｓ０に基づいて上記信号に応じた４ビット値ＦＤ０，Ｆ
Ｄ１，ＦＤ２，ＦＤ３を発生する。例えば、図１１に示
すようにＡＬＴ＝「０」、ＦＳ１＝「０」、ＦＳ０＝
「０」の場合は、ＦＤ０＝ＦＤ１＝ＦＤ２＝ＦＤ３＝
「１」、すなわち列６1 に示す値を発生し、ＡＬＴ＝
「０」、ＦＳ１＝「０」、ＦＳ０＝「１」の場合は、Ｆ
Ｄ０＝ＦＤ２＝「１」かつＦＤ１＝ＦＤ３＝「０」、す
なわち列６2 に示す値を発生する。
び２ビットバイナリカウンタ５１の出力信号ＦＳ１，Ｆ
Ｓ０に基づいて上記信号に応じた４ビット値ＦＤ０，Ｆ
Ｄ１，ＦＤ２，ＦＤ３を発生する。例えば、図１１に示
すようにＡＬＴ＝「０」、ＦＳ１＝「０」、ＦＳ０＝
「０」の場合は、ＦＤ０＝ＦＤ１＝ＦＤ２＝ＦＤ３＝
「１」、すなわち列６1 に示す値を発生し、ＡＬＴ＝
「０」、ＦＳ１＝「０」、ＦＳ０＝「１」の場合は、Ｆ
Ｄ０＝ＦＤ２＝「１」かつＦＤ１＝ＦＤ３＝「０」、す
なわち列６2 に示す値を発生する。
【０００９】なお、図１に示す関数ＦＤ０，ＦＤ１，Ｆ
Ｄ２，ＦＤ３はアダマール関数と呼ばれ列６1 は１フレ
ーム構成する第１フィールドを選択するのに用いられ、
列６2 は第２フィールドを選択するのに用いられ、列６
3 は第３フィールドを選択するのに用いられ、列６4 は
第４フィールドを選択するのに用いられる。また、列７
i （ｉ＝１，…４）は列６i の各値を反転することによ
って構成され、列７1は第１フィールドを選択するのに
用いられ、列７2 は第２フィールドを選択するのに用い
られ、列７3 は第３フィールドを選択するのに用いら
れ、列７4 は第４フィールドを選択するのに用いられ
る。これらの列７1 〜７4 の使用は液晶層に電荷が蓄積
するのを防止する。
Ｄ２，ＦＤ３はアダマール関数と呼ばれ列６1 は１フレ
ーム構成する第１フィールドを選択するのに用いられ、
列６2 は第２フィールドを選択するのに用いられ、列６
3 は第３フィールドを選択するのに用いられ、列６4 は
第４フィールドを選択するのに用いられる。また、列７
i （ｉ＝１，…４）は列６i の各値を反転することによ
って構成され、列７1は第１フィールドを選択するのに
用いられ、列７2 は第２フィールドを選択するのに用い
られ、列７3 は第３フィールドを選択するのに用いら
れ、列７4 は第４フィールドを選択するのに用いられ
る。これらの列７1 〜７4 の使用は液晶層に電荷が蓄積
するのを防止する。
【００１０】一方コモン電極駆動回路１０のシフトレジ
スタ１１はフィールドスタート信号に基づいて第１乃至
第４のフィールドを順次選択するように動作するととも
に、各選択されたフィールドにおいてシフトクロック信
号に基づいて連続した４個の走査線を同時に選択し、こ
の同時選択が順次行われるように動作する。例えば図１
２に示すように、最初のフィールドスタート信号をシフ
トレジスタ１１が受信することによって第１フィールド
が選択される。そしてその後にシフトクロックを受信す
ると、走査線ＣＯＭ１〜ＣＯＭ４を同時に選択するため
の信号ＯＡがシフトレジスタ１１から出力される。そし
て次のシフトクロックに基づいて走査線ＣＯＭ５〜ＣＯ
Ｍ８を同時に選択するための信号ＯＢがシフトレジスタ
１１から出力される。このように第１フィールドの選択
期間内に連続した４本の走査線が同時に選択される動作
が順次行われる。
スタ１１はフィールドスタート信号に基づいて第１乃至
第４のフィールドを順次選択するように動作するととも
に、各選択されたフィールドにおいてシフトクロック信
号に基づいて連続した４個の走査線を同時に選択し、こ
の同時選択が順次行われるように動作する。例えば図１
２に示すように、最初のフィールドスタート信号をシフ
トレジスタ１１が受信することによって第１フィールド
が選択される。そしてその後にシフトクロックを受信す
ると、走査線ＣＯＭ１〜ＣＯＭ４を同時に選択するため
の信号ＯＡがシフトレジスタ１１から出力される。そし
て次のシフトクロックに基づいて走査線ＣＯＭ５〜ＣＯ
Ｍ８を同時に選択するための信号ＯＢがシフトレジスタ
１１から出力される。このように第１フィールドの選択
期間内に連続した４本の走査線が同時に選択される動作
が順次行われる。
【００１１】また各論理部１３は２個のインバータゲー
トと２個のＡＮＤゲートから構成されている。そして走
査線ＣＯＭ１に対応して設けられた論理部１３はシフト
レジスタ１１の出力信号ＯＡと関数発生回路５５の出力
ＦＤ０に基づいて、走査線ＣＯＭ１に接続された３個の
アナログスイッチ１５，１６，１７のうちの１個のアナ
ログスイッチを選択する。走査線ＣＯＭ２に対応して設
けられた論理部１３はシフトレジスタ１１の出力信号Ｏ
Ａと関数発生回路５５の出力ＦＤ１に基づいて、走査線
ＣＯＭ２に接続された３個のアナログスイッチ１５，１
６，１７のうちの１個のアナログスイッチを選択する。
トと２個のＡＮＤゲートから構成されている。そして走
査線ＣＯＭ１に対応して設けられた論理部１３はシフト
レジスタ１１の出力信号ＯＡと関数発生回路５５の出力
ＦＤ０に基づいて、走査線ＣＯＭ１に接続された３個の
アナログスイッチ１５，１６，１７のうちの１個のアナ
ログスイッチを選択する。走査線ＣＯＭ２に対応して設
けられた論理部１３はシフトレジスタ１１の出力信号Ｏ
Ａと関数発生回路５５の出力ＦＤ１に基づいて、走査線
ＣＯＭ２に接続された３個のアナログスイッチ１５，１
６，１７のうちの１個のアナログスイッチを選択する。
【００１２】また、走査線ＣＯＭ３に対応して設けられ
た論理部１３はシフトレジスタ１１の出力信号ＯＡと関
数発生回路５５の出力ＦＤ２に基づいて、走査線ＣＯＭ
３に接続された３個のアナログスイッチ１５，１６，１
７のうちの１個のアナログスイッチを選択する。また走
査線ＣＯＭ４に対応して設けられた論理部１３はシフト
レジスタ１１の出力信号ＯＡと関数発生回路５５の出力
ＦＤ３に基づいて、走査線ＣＯＭ４に接続された３個の
アナログスイッチ１５，１６，１７のうちの１個のアナ
ログスイッチを選択する。
た論理部１３はシフトレジスタ１１の出力信号ＯＡと関
数発生回路５５の出力ＦＤ２に基づいて、走査線ＣＯＭ
３に接続された３個のアナログスイッチ１５，１６，１
７のうちの１個のアナログスイッチを選択する。また走
査線ＣＯＭ４に対応して設けられた論理部１３はシフト
レジスタ１１の出力信号ＯＡと関数発生回路５５の出力
ＦＤ３に基づいて、走査線ＣＯＭ４に接続された３個の
アナログスイッチ１５，１６，１７のうちの１個のアナ
ログスイッチを選択する。
【００１３】同様に走査線ＣＯＭ５〜ＣＯＭ８に対応し
て設けられた各論理部１３はシフトレジスタ１１の出力
信号ＯＢと関数発生回路５５の出力とに基づいて、各々
に対応する走査線に接続された３個のアナログスイッチ
１５，１６，１７のうちの１個のアナログスイッチを選
択する。
て設けられた各論理部１３はシフトレジスタ１１の出力
信号ＯＢと関数発生回路５５の出力とに基づいて、各々
に対応する走査線に接続された３個のアナログスイッチ
１５，１６，１７のうちの１個のアナログスイッチを選
択する。
【００１４】アナログスイッチ１５，１６および１７
は、対応する論理部１３によって選択された場合に、対
応する走査線に電圧Ｖr （≠０），０，−Ｖr を各々供
給する。
は、対応する論理部１３によって選択された場合に、対
応する走査線に電圧Ｖr （≠０），０，−Ｖr を各々供
給する。
【００１５】したがって図１２に示すように、第１フィ
ールドが選択されているときに、シフトレジスタ１１か
ら信号ＯＡが出力されると（ＯＡ＝「１」）、走査線Ｃ
ＯＭ１，ＣＯＭ２，ＣＯＭ３，ＣＯＭ４には電圧Ｖr が
供給され、これによりこれらの走査線ＣＯＭ１，ＣＯＭ
２，ＣＯＭ３，ＣＯＭ４に接続されたコモン電極に電圧
Ｖr が印加される。なお、信号ＯＡが出力されていない
ときは上記走査線には電圧零が供給される。また例えば
第２フィールドが選択されているときに、シフトレジス
タ１１から出力信号ＯＡが出力されると、走査線ＣＯＭ
１，ＣＯＭ３には電圧Ｖr が供給されるとともに走査線
ＣＯＭ２，ＣＯＭ４には電圧−Ｖr が供給される。
ールドが選択されているときに、シフトレジスタ１１か
ら信号ＯＡが出力されると（ＯＡ＝「１」）、走査線Ｃ
ＯＭ１，ＣＯＭ２，ＣＯＭ３，ＣＯＭ４には電圧Ｖr が
供給され、これによりこれらの走査線ＣＯＭ１，ＣＯＭ
２，ＣＯＭ３，ＣＯＭ４に接続されたコモン電極に電圧
Ｖr が印加される。なお、信号ＯＡが出力されていない
ときは上記走査線には電圧零が供給される。また例えば
第２フィールドが選択されているときに、シフトレジス
タ１１から出力信号ＯＡが出力されると、走査線ＣＯＭ
１，ＣＯＭ３には電圧Ｖr が供給されるとともに走査線
ＣＯＭ２，ＣＯＭ４には電圧−Ｖr が供給される。
【００１６】このようにして第１乃至第４フィールドが
順次選択された後、例えば図１１に示す列７1 ，…７4
に基づいて第１フィールド乃至第４フィールドが順次選
択される。
順次選択された後、例えば図１１に示す列７1 ，…７4
に基づいて第１フィールド乃至第４フィールドが順次選
択される。
【００１７】次に従来のセグメント電極駆動回路３０の
具体的な構成を図１３に示す。この従来のセグメント電
極駆動回路３０は各信号線ＳＥＧｉ（ｉ＝１，…ｎ）に
対してラッチ回路４０i と、演算回路９０i と、５個の
アナログスイッチ９３ａ〜９３ｅからなるスイッチ回路
９３i とを有している。各ラッチ回路４０i は図１４に
示すように２個のレジスタ４１，４２を備えている。
具体的な構成を図１３に示す。この従来のセグメント電
極駆動回路３０は各信号線ＳＥＧｉ（ｉ＝１，…ｎ）に
対してラッチ回路４０i と、演算回路９０i と、５個の
アナログスイッチ９３ａ〜９３ｅからなるスイッチ回路
９３i とを有している。各ラッチ回路４０i は図１４に
示すように２個のレジスタ４１，４２を備えている。
【００１８】表示データ用ＲＡＭ７０には液晶表示部に
よって表示されるデータが格納されている。各ラッチ回
路４０i （ｉ＝１，…ｎ）は、対応する信号線ＳＥＧｉ
に送出すべき４ビットデータＤＤ０，ＤＤ１，ＤＤ２，
ＤＤ３を、表示データ用ＲＡＭ７０から受取りラッチす
る。これらの４ビットデータＤＤ０，ＤＤ１，ＤＤ２，
ＤＤ３は表示データ用ＲＡＭ７０からシリアルにまずレ
ジスタ４１に送られる。その後、レジスタ４１からレジ
スタ４２にパラレルに転送され保持される。各ラッチ回
路４０i （ｉ＝１，…ｎ）のレジスタ４２に保持された
４ビットデータＤＤ０，ＤＤ１，ＤＤ２，ＤＤ３は所定
のタイミングで対応する演算回路９０iに転送される。
なお、データＤＤ０は、同時に選択された４個の走査線
ＣＯＭｊ（ｊ＝１，…ｍ），ＣＯＭｊ＋１，ＣＯＭｊ＋
２，ＣＯＭｊ＋３のうちの走査線ＣＯＭｊに接続された
コモン電極の対応する画素に表示される値であり、ＤＤ
１は走査線ＣＯＭｊ＋１に接続されたコモン電極の対応
する画素に表示される値であり、ＤＤ２は走査線ＣＯＭ
ｊ＋２に接続されたコモン電極に対応する画素に表示さ
れる値であり、ＤＤ３は走査線ＣＯＭｊ＋３に接続され
たコモン電極に対応する画素に表示される値である。ま
た各データＤＤｉ（ｉ＝０，１，２，３）は対応する画
素がＯＮのときは「１」を表わし、ＯＦＦのときは
「０」を表わすものとする。
よって表示されるデータが格納されている。各ラッチ回
路４０i （ｉ＝１，…ｎ）は、対応する信号線ＳＥＧｉ
に送出すべき４ビットデータＤＤ０，ＤＤ１，ＤＤ２，
ＤＤ３を、表示データ用ＲＡＭ７０から受取りラッチす
る。これらの４ビットデータＤＤ０，ＤＤ１，ＤＤ２，
ＤＤ３は表示データ用ＲＡＭ７０からシリアルにまずレ
ジスタ４１に送られる。その後、レジスタ４１からレジ
スタ４２にパラレルに転送され保持される。各ラッチ回
路４０i （ｉ＝１，…ｎ）のレジスタ４２に保持された
４ビットデータＤＤ０，ＤＤ１，ＤＤ２，ＤＤ３は所定
のタイミングで対応する演算回路９０iに転送される。
なお、データＤＤ０は、同時に選択された４個の走査線
ＣＯＭｊ（ｊ＝１，…ｍ），ＣＯＭｊ＋１，ＣＯＭｊ＋
２，ＣＯＭｊ＋３のうちの走査線ＣＯＭｊに接続された
コモン電極の対応する画素に表示される値であり、ＤＤ
１は走査線ＣＯＭｊ＋１に接続されたコモン電極の対応
する画素に表示される値であり、ＤＤ２は走査線ＣＯＭ
ｊ＋２に接続されたコモン電極に対応する画素に表示さ
れる値であり、ＤＤ３は走査線ＣＯＭｊ＋３に接続され
たコモン電極に対応する画素に表示される値である。ま
た各データＤＤｉ（ｉ＝０，１，２，３）は対応する画
素がＯＮのときは「１」を表わし、ＯＦＦのときは
「０」を表わすものとする。
【００１９】各演算回路９０i （ｉ＝１，…ｎ）は、対
応するラッチ回路４０i から転送される４ビットデータ
と、関数発生回路５５の出力ＦＤ０，ＦＤ１，ＦＤ２，
ＦＤ３とに基づいて、値Ｉ、すなわち Ｉ＝ＤＤ０＠ＦＤ０＋ＤＤ１＠ＦＤ１＋ＤＤ２＠ＦＤ２
＋ＤＤ３＠ＦＤ３ を演算し、この値Ｉに基づいて、対応するスイッチ回路
９３i の５個のアナログスイッチ９３ａ〜９３ｅの中か
ら１個のアナログスイッチを選択する選択信号を出力す
る。なお、ここで＠は排他的論理和を示す演算記号であ
る。この演算回路９０i （ｉ＝１，…ｎ）の一具体例の
構成を図１５に示す。各演算回路９０i は、４個の排他
的論理和ゲート９２と、全加算器９３と、半加算器９
４，９５と、３個のインバータゲート９６，３個のイン
バータゲート９７，５個のＮＡＮＤゲート９８および５
個のインバータゲート９９からなるデコーダ１００とを
有している。
応するラッチ回路４０i から転送される４ビットデータ
と、関数発生回路５５の出力ＦＤ０，ＦＤ１，ＦＤ２，
ＦＤ３とに基づいて、値Ｉ、すなわち Ｉ＝ＤＤ０＠ＦＤ０＋ＤＤ１＠ＦＤ１＋ＤＤ２＠ＦＤ２
＋ＤＤ３＠ＦＤ３ を演算し、この値Ｉに基づいて、対応するスイッチ回路
９３i の５個のアナログスイッチ９３ａ〜９３ｅの中か
ら１個のアナログスイッチを選択する選択信号を出力す
る。なお、ここで＠は排他的論理和を示す演算記号であ
る。この演算回路９０i （ｉ＝１，…ｎ）の一具体例の
構成を図１５に示す。各演算回路９０i は、４個の排他
的論理和ゲート９２と、全加算器９３と、半加算器９
４，９５と、３個のインバータゲート９６，３個のイン
バータゲート９７，５個のＮＡＮＤゲート９８および５
個のインバータゲート９９からなるデコーダ１００とを
有している。
【００２０】上記値Ｉが「０」のときはアナログスイッ
チ９３ａが選択され、値Ｉが「１］のときはアナログス
イッチ９３ｂが選択され、値Ｉが「２」のときはアナロ
グスイッチ９３ｃが選択され、値Ｉが「３」のときはア
ナログスイッチ９３ｄが選択され、値Ｉが「４」のとき
はアナログスイッチ９３ｅが選択される。
チ９３ａが選択され、値Ｉが「１］のときはアナログス
イッチ９３ｂが選択され、値Ｉが「２」のときはアナロ
グスイッチ９３ｃが選択され、値Ｉが「３」のときはア
ナログスイッチ９３ｄが選択され、値Ｉが「４」のとき
はアナログスイッチ９３ｅが選択される。
【００２１】各スイッチ回路９０i （ｉ＝１，…ｎ）
は、アナログスイッチ９３ａが選択されたときに−Ｖ0
（Ｖ0 ≠０）ボルトの電圧を、アナログスイッチ９３ｂ
が選択されたときには−Ｖ0 ／２ボルトの電圧を、アナ
ログスイッチ９３ｃが選択されたときには０ボルトの電
圧を供給し、アナログスイッチ９３ｄが選択されたとき
にはＶ0 ／２ボルトの電圧が供給され、アナログスイッ
チ９３ｅが選択されたときにはＶ0 ボルトの電圧が供給
される構成となっている。
は、アナログスイッチ９３ａが選択されたときに−Ｖ0
（Ｖ0 ≠０）ボルトの電圧を、アナログスイッチ９３ｂ
が選択されたときには−Ｖ0 ／２ボルトの電圧を、アナ
ログスイッチ９３ｃが選択されたときには０ボルトの電
圧を供給し、アナログスイッチ９３ｄが選択されたとき
にはＶ0 ／２ボルトの電圧が供給され、アナログスイッ
チ９３ｅが選択されたときにはＶ0 ボルトの電圧が供給
される構成となっている。
【００２２】一方、表示データ用ＲＡＭ７０の従来の構
成を図１６に示す。この従来の表示データ用ＲＡＭ７０
はマトリクス状に配列された複数のＲＡＭセル７２から
なるセルアレイ７１と、アドレスデコーダ７５と、表示
データリードカウンタおよびデコーダ７７と、Ｉ／Ｆ制
御回路８０と、データＩ／Ｏ回路８２と、発振回路８５
とを備えている。そして各ＲＡＭセル７２は２個のトラ
ンジスタと、２個のインバータゲートからなるラッチ回
路と、スリーステートドライバとから構成されている。
成を図１６に示す。この従来の表示データ用ＲＡＭ７０
はマトリクス状に配列された複数のＲＡＭセル７２から
なるセルアレイ７１と、アドレスデコーダ７５と、表示
データリードカウンタおよびデコーダ７７と、Ｉ／Ｆ制
御回路８０と、データＩ／Ｏ回路８２と、発振回路８５
とを備えている。そして各ＲＡＭセル７２は２個のトラ
ンジスタと、２個のインバータゲートからなるラッチ回
路と、スリーステートドライバとから構成されている。
【００２３】従来のＲＡＭ７０においては、通常セルア
レイ７１にデータを読み書きする際は、アドレスデコー
ダ７５によって選択信号の内の１本が選択されてデータ
が読み書きされる。しかし、データを読み出してラッチ
回路４０に転送する場合は次のようにして行われる。ま
ず発振回路８５からクロックを発生する。このクロック
に基づいて表示データリードカウンタ７７から、選択信
号が４回に分けて順次出力される。そして各々の選択信
号によって対応セルＲＡＭセル７２からデータが読み出
される。この読み出されたデータはシリアルにラッチ回
路４０1 ，…４０n に送出される。なお、各ラッチ回路
４０i （ｉ＝１，…ｎ）は表示データリードカウンタ７
７から送られてくるシフト信号によってＲＡＭセル７２
から読み出されたデータを順次第１のレジスタ４１に保
持する。また４ビットのデータを全て保持した時点で表
示データリードカウンタ７７から送出されるラッチイネ
ーブル信号によって、４ビットのデータが一括して、第
２のレジスタ４２に保持される。
レイ７１にデータを読み書きする際は、アドレスデコー
ダ７５によって選択信号の内の１本が選択されてデータ
が読み書きされる。しかし、データを読み出してラッチ
回路４０に転送する場合は次のようにして行われる。ま
ず発振回路８５からクロックを発生する。このクロック
に基づいて表示データリードカウンタ７７から、選択信
号が４回に分けて順次出力される。そして各々の選択信
号によって対応セルＲＡＭセル７２からデータが読み出
される。この読み出されたデータはシリアルにラッチ回
路４０1 ，…４０n に送出される。なお、各ラッチ回路
４０i （ｉ＝１，…ｎ）は表示データリードカウンタ７
７から送られてくるシフト信号によってＲＡＭセル７２
から読み出されたデータを順次第１のレジスタ４１に保
持する。また４ビットのデータを全て保持した時点で表
示データリードカウンタ７７から送出されるラッチイネ
ーブル信号によって、４ビットのデータが一括して、第
２のレジスタ４２に保持される。
【００２４】
【発明が解決しようとする課題】このような従来の液晶
表示装置においては、各信号線ＳＥＧｉ（ｉ＝１，…
ｎ）毎に１個の演算回路９０i が設けられている。一般
に信号線ＳＥＧ１〜ＳＥＧｎの総数ｎは１００以上であ
る。また各演算回路は例えば図１５に示すように構成さ
れるため、素子（トランジスタ）の数が多い（例えば２
３０程度）。このため、チップサイズが大きくなるとと
もに製品の歩留りが低くなり、製造コストが増大すると
いう問題があった。
表示装置においては、各信号線ＳＥＧｉ（ｉ＝１，…
ｎ）毎に１個の演算回路９０i が設けられている。一般
に信号線ＳＥＧ１〜ＳＥＧｎの総数ｎは１００以上であ
る。また各演算回路は例えば図１５に示すように構成さ
れるため、素子（トランジスタ）の数が多い（例えば２
３０程度）。このため、チップサイズが大きくなるとと
もに製品の歩留りが低くなり、製造コストが増大すると
いう問題があった。
【００２５】また、従来の表示データ用ＲＡＭにおいて
は、表示用データを高速で４回読み出す必要があり、消
費電力が増大するという問題があった。
は、表示用データを高速で４回読み出す必要があり、消
費電力が増大するという問題があった。
【００２６】本発明は上記事情を考慮してなされたもの
であって、製造コストが増大するのを可及的に防止する
ことのできる液晶表示装置を提供することを目的とす
る。
であって、製造コストが増大するのを可及的に防止する
ことのできる液晶表示装置を提供することを目的とす
る。
【００２７】
【課題を解決するための手段】本発明による液晶表示装
置は、複数のコモン電極が平行に配列された第１の透明
基板と、複数のセグメント電極が平行に配列された第２
の透明基板とが、前記コモン電極と前記セグメント電極
が交差するように対向配置されかつ前記第１および第２
の透明基板間に液晶層が挟持された液晶表示部と、フィ
ールドスタート信号およびシフトクロックならびに交流
化信号に基づいてｋ（≧２）種類の関数の値をｋ個のフ
ィールドに対して発生する関数発生部と、フィールドス
タート信号およびシフトクロックに基づいて連続したｋ
個のコモン電極を同時に選択しかつこの選択したｋ個の
コモン電極に複数種類のコモン電圧を印加するコモン電
極駆動回路と、前記液晶表示部に表示されるデータが格
納された表示データ用ＲＡＭと、前記ｋ個の関数の値お
よび２k 個のｋビットデータに応じてｋ＋１個の値が格
納され前記交流化信号および前記フィールドセレクト信
号に基づいて、２k個の値が同時に出力されるデータ格
納手段と、このデータ格納手段の２k 個の出力に対応し
て設けられた２k 個の電源ラインと、この２k 個の電源
ラインの各電源ラインを、この各電源ラインに対応する
前記データ格納手段の出力に基づいて、各々が異なる電
位を有するｋ＋１個の電源のうち１つの電源に接続する
第１のアナログマルチプレクサと、各セグメント電極毎
に設けられて前記選択されたｋ個のコモン電極に対応す
るｋ個の表示データを前記表示データ用ＲＡＭから受け
取り、これらｋ個の表示データに基づいて前記２k 個の
電源ラインのうちの１つの電源ラインを選択し、この選
択した電源ラインを対応するセグメント電極に接続する
第２のアナログマルチプレクサとを有するセグメント電
極駆動回路と、を備えたことを特徴とする。
置は、複数のコモン電極が平行に配列された第１の透明
基板と、複数のセグメント電極が平行に配列された第２
の透明基板とが、前記コモン電極と前記セグメント電極
が交差するように対向配置されかつ前記第１および第２
の透明基板間に液晶層が挟持された液晶表示部と、フィ
ールドスタート信号およびシフトクロックならびに交流
化信号に基づいてｋ（≧２）種類の関数の値をｋ個のフ
ィールドに対して発生する関数発生部と、フィールドス
タート信号およびシフトクロックに基づいて連続したｋ
個のコモン電極を同時に選択しかつこの選択したｋ個の
コモン電極に複数種類のコモン電圧を印加するコモン電
極駆動回路と、前記液晶表示部に表示されるデータが格
納された表示データ用ＲＡＭと、前記ｋ個の関数の値お
よび２k 個のｋビットデータに応じてｋ＋１個の値が格
納され前記交流化信号および前記フィールドセレクト信
号に基づいて、２k個の値が同時に出力されるデータ格
納手段と、このデータ格納手段の２k 個の出力に対応し
て設けられた２k 個の電源ラインと、この２k 個の電源
ラインの各電源ラインを、この各電源ラインに対応する
前記データ格納手段の出力に基づいて、各々が異なる電
位を有するｋ＋１個の電源のうち１つの電源に接続する
第１のアナログマルチプレクサと、各セグメント電極毎
に設けられて前記選択されたｋ個のコモン電極に対応す
るｋ個の表示データを前記表示データ用ＲＡＭから受け
取り、これらｋ個の表示データに基づいて前記２k 個の
電源ラインのうちの１つの電源ラインを選択し、この選
択した電源ラインを対応するセグメント電極に接続する
第２のアナログマルチプレクサとを有するセグメント電
極駆動回路と、を備えたことを特徴とする。
【００２８】なお、前記第１のアナログマルチプレクサ
は、前記データ格納手段の２k 個の出力を各々デコード
するデコード回路と、このデコード回路の各出力毎に設
けられて前記出力に基づいて、対応する電源ラインを前
記ｋ＋１個の電源のうちの１つの電源に接続するスイッ
チ部と、を備えるように構成しても良い。
は、前記データ格納手段の２k 個の出力を各々デコード
するデコード回路と、このデコード回路の各出力毎に設
けられて前記出力に基づいて、対応する電源ラインを前
記ｋ＋１個の電源のうちの１つの電源に接続するスイッ
チ部と、を備えるように構成しても良い。
【００２９】なお、前記第２のアナログマルチプレクサ
は、前記表示データ用ＲＡＭから受け取ったｋ個の表示
データをｋビットデータとしてデコードするデコード手
段と、このデコード手段の出力に基づいて前記複数の電
源ラインのうちの１つの電源ラインを選択し、この選択
した電源ラインを対応するセグメント電極に接続するス
イッチ部と、を備えるように構成しても良い。
は、前記表示データ用ＲＡＭから受け取ったｋ個の表示
データをｋビットデータとしてデコードするデコード手
段と、このデコード手段の出力に基づいて前記複数の電
源ラインのうちの１つの電源ラインを選択し、この選択
した電源ラインを対応するセグメント電極に接続するス
イッチ部と、を備えるように構成しても良い。
【００３０】なお、前記データ格納手段はデータテーブ
ルであっても良い。
ルであっても良い。
【００３１】なお、前記データ格納手段は第１のＲＡＭ
を有しかつ前記関数発生部は前記関数値が記憶された第
２のＲＡＭを有しているように構成しても良い。
を有しかつ前記関数発生部は前記関数値が記憶された第
２のＲＡＭを有しているように構成しても良い。
【００３２】なお、前記コモン電極駆動回路は、前記同
時に選択するｋ個のコモン電極を順次シフトするように
動作し、前記関数発生部は前記同時に選択されるｋ個の
コモン電極がシフトされる毎に発生関数のフィールドを
変えるフィールド変更手段を更に備えるように構成して
も良い。
時に選択するｋ個のコモン電極を順次シフトするように
動作し、前記関数発生部は前記同時に選択されるｋ個の
コモン電極がシフトされる毎に発生関数のフィールドを
変えるフィールド変更手段を更に備えるように構成して
も良い。
【００３３】なお、前記表示データ用ＲＡＭは、同一の
セグメント電極に送出すべきｋ個の表示データをシリア
ルに出力し、前記セグメント電極駆動回路は、前記セグ
メント電極毎に設けられ、対応するセグメント電極に送
出すべきｋ個の表示データを前記表示データ用ＲＡＭか
らシリアルに受け取る第１のレジスタおよびこの第１の
レジスタに格納されたｋ個の表示データをパラレルに受
け取ってラッチし、このラッチした表示データを対応す
る前記第２のアナログマルチプレクサに供給する第２の
レジスタからなるラッチ回路を更に備えるように構成し
ても良い。
セグメント電極に送出すべきｋ個の表示データをシリア
ルに出力し、前記セグメント電極駆動回路は、前記セグ
メント電極毎に設けられ、対応するセグメント電極に送
出すべきｋ個の表示データを前記表示データ用ＲＡＭか
らシリアルに受け取る第１のレジスタおよびこの第１の
レジスタに格納されたｋ個の表示データをパラレルに受
け取ってラッチし、このラッチした表示データを対応す
る前記第２のアナログマルチプレクサに供給する第２の
レジスタからなるラッチ回路を更に備えるように構成し
ても良い。
【００３４】なお、前記表示データ用ＲＡＭは同一のセ
グメント電極に送出すべきｋ個の表示データをパラレル
に出力し、前記セグメント電極駆動回路は、前記セグメ
ント電極毎に設けられて、前記表示データ用ＲＡＭから
パラレルに読み出されたｋ個の表示データをラッチする
ラッチ回路を更に備えるように構成しても良い。
グメント電極に送出すべきｋ個の表示データをパラレル
に出力し、前記セグメント電極駆動回路は、前記セグメ
ント電極毎に設けられて、前記表示データ用ＲＡＭから
パラレルに読み出されたｋ個の表示データをラッチする
ラッチ回路を更に備えるように構成しても良い。
【００３５】また本発明による液晶表示装置は、複数の
コモン電極が平行に配列された第１の透明基板と、複数
のセグメント電極が平行に配列された第２の透明基板と
が、前記コモン電極と前記セグメント電極が交差するよ
うに対向配置されかつ前記第１および第２の透明基板間
に液晶層が挟持された液晶表示部と、フィールドスター
ト信号およびシフトクロックならびに交流化信号に基づ
いてｋ（≧２）種類の関数の値をｋ個のフィールドに対
して発生する関数発生部と、フィールドスタート信号お
よびシフトクロックに基づいて連続したｋ個のコモン電
極を同時に選択しかつこの選択したｋ個のコモン電極に
複数種類のコモン電圧を印加するコモン電極駆動回路
と、前記液晶表示部に表示されるデータが格納された表
示データ用ＲＡＭと、各々が異なる電圧が供給されてい
るｋ＋１個の電源ラインと、各セグメント電極毎に設け
られ、前記選択されたｋ個のコモン電極に対応するｋ個
の表示データを１つずつ所定のクロックに同期して受け
取るとともに前記関数発生部から出力されるｋ個の関数
の値を１つずつ前記所定のクロックに同期して受け取
り、前記所定のクロックに同期して前記表示データと関
数の値との排他的論理和に応じて動作する計数回路より
なる演算回路と、各セグメント電極毎に設けられて、対
応する前記演算回路の出力に基づいて前記ｋ＋１個の電
源ラインのうちの１つの電源ラインを選択し、この選択
した電源ラインを対応するセグメント電極に接続するア
ナログマルチプレクサとを有するセグメント電極駆動回
路と、を備えるように構成しても良い。前記アナログマ
ルチプレクサは、前記演算回路から受け取った値をデコ
ードするデコード手段と、このデコード手段の出力に基
づいて前記複数の電源ラインのうちの１つの電源ライン
を選択し、この選択した電源ラインを、対応するセグメ
ント電極に接続するスイッチ部と、を備えるように構成
しても良い。
コモン電極が平行に配列された第１の透明基板と、複数
のセグメント電極が平行に配列された第２の透明基板と
が、前記コモン電極と前記セグメント電極が交差するよ
うに対向配置されかつ前記第１および第２の透明基板間
に液晶層が挟持された液晶表示部と、フィールドスター
ト信号およびシフトクロックならびに交流化信号に基づ
いてｋ（≧２）種類の関数の値をｋ個のフィールドに対
して発生する関数発生部と、フィールドスタート信号お
よびシフトクロックに基づいて連続したｋ個のコモン電
極を同時に選択しかつこの選択したｋ個のコモン電極に
複数種類のコモン電圧を印加するコモン電極駆動回路
と、前記液晶表示部に表示されるデータが格納された表
示データ用ＲＡＭと、各々が異なる電圧が供給されてい
るｋ＋１個の電源ラインと、各セグメント電極毎に設け
られ、前記選択されたｋ個のコモン電極に対応するｋ個
の表示データを１つずつ所定のクロックに同期して受け
取るとともに前記関数発生部から出力されるｋ個の関数
の値を１つずつ前記所定のクロックに同期して受け取
り、前記所定のクロックに同期して前記表示データと関
数の値との排他的論理和に応じて動作する計数回路より
なる演算回路と、各セグメント電極毎に設けられて、対
応する前記演算回路の出力に基づいて前記ｋ＋１個の電
源ラインのうちの１つの電源ラインを選択し、この選択
した電源ラインを対応するセグメント電極に接続するア
ナログマルチプレクサとを有するセグメント電極駆動回
路と、を備えるように構成しても良い。前記アナログマ
ルチプレクサは、前記演算回路から受け取った値をデコ
ードするデコード手段と、このデコード手段の出力に基
づいて前記複数の電源ラインのうちの１つの電源ライン
を選択し、この選択した電源ラインを、対応するセグメ
ント電極に接続するスイッチ部と、を備えるように構成
しても良い。
【００３６】
【発明の実施の形態】本発明による液晶表示装置の第１
の実施の形態を図１乃至図４を参照して説明する。図１
は第１の実施の形態の液晶表示装置にかかるセグメント
電極駆動回路３０Ａの構成を示すブロック図である。
の実施の形態を図１乃至図４を参照して説明する。図１
は第１の実施の形態の液晶表示装置にかかるセグメント
電極駆動回路３０Ａの構成を示すブロック図である。
【００３７】この第１の実施の形態の液晶表示装置は図
９に示す従来の液晶表示装置においてセグメント電極駆
動回路３０として図１に示すセグメント電極駆動回路３
０Ａを用いた構成となっている。
９に示す従来の液晶表示装置においてセグメント電極駆
動回路３０として図１に示すセグメント電極駆動回路３
０Ａを用いた構成となっている。
【００３８】そしてこの第１の実施の形態の液晶表示装
置は、ＭＬＳ法によって駆動されるものであって、同時
に選択される走査線の個数ｋが４である場合の装置であ
る。
置は、ＭＬＳ法によって駆動されるものであって、同時
に選択される走査線の個数ｋが４である場合の装置であ
る。
【００３９】図１に示すように第１の実施の形態の液晶
表示装置にかかるセグメント電極駆動回路３０Ａは、デ
ータテーブル３１と、アナログマルチプレクサ３３と、
アナログマルチプレクサ３７1 ，…３７n と、ラッチ回
路４０1 ，…４０n とを備えている。
表示装置にかかるセグメント電極駆動回路３０Ａは、デ
ータテーブル３１と、アナログマルチプレクサ３３と、
アナログマルチプレクサ３７1 ，…３７n と、ラッチ回
路４０1 ，…４０n とを備えている。
【００４０】データテーブル３１は、図２に示すテーブ
ル列４1 〜４4 および列５1 〜５4の各データを有して
おり、交流化信号ＡＬＴと、フィールドセレクト信号Ｆ
Ｓ０，ＦＳ１とに基づいて上記列のうちの１つの列の１
６個のデータを同時に出力する。なお、各データは３ビ
ットデータとしてデータテーブル３１に格納されてい
る。例えばＡＬＴ＝ＦＳ０＝ＦＳ１＝「０」の場合は列
４1 の１６個のデータ４，３，３，２，３，２，２，
１，３，２，２，１，２，１，１，０がデータテーブル
３１から同時に各々３ビットデータとして出力される。
したがって列４1 は第１フィールドが選択される場合に
用いられ、列４2 は第２フィールドが選択される場合に
用いられ、列４3 は第３フィールドが選択される場合に
用いられ、列４4 は第４フィールドが選択される場合に
用いられる。また列５1 ，５2 ，５3，５4 は第１、第
２、第３、第４フィールドが各々選択される場合に用い
られる。なお、図２において列４1 の左側の４ビットの
数字は、表示データ用ＲＡＭ７０から読み出された４ビ
ットデータＤＤ０，ＤＤ１，ＤＤ２，ＤＤ３の各々の値
を示している。
ル列４1 〜４4 および列５1 〜５4の各データを有して
おり、交流化信号ＡＬＴと、フィールドセレクト信号Ｆ
Ｓ０，ＦＳ１とに基づいて上記列のうちの１つの列の１
６個のデータを同時に出力する。なお、各データは３ビ
ットデータとしてデータテーブル３１に格納されてい
る。例えばＡＬＴ＝ＦＳ０＝ＦＳ１＝「０」の場合は列
４1 の１６個のデータ４，３，３，２，３，２，２，
１，３，２，２，１，２，１，１，０がデータテーブル
３１から同時に各々３ビットデータとして出力される。
したがって列４1 は第１フィールドが選択される場合に
用いられ、列４2 は第２フィールドが選択される場合に
用いられ、列４3 は第３フィールドが選択される場合に
用いられ、列４4 は第４フィールドが選択される場合に
用いられる。また列５1 ，５2 ，５3，５4 は第１、第
２、第３、第４フィールドが各々選択される場合に用い
られる。なお、図２において列４1 の左側の４ビットの
数字は、表示データ用ＲＡＭ７０から読み出された４ビ
ットデータＤＤ０，ＤＤ１，ＤＤ２，ＤＤ３の各々の値
を示している。
【００４１】アナログマルチプレクサ３３はデコーダ回
路３４と、データテーブル３１から送られてくる１６個
のデータに対応して設けられたスイッチ部３５0 ，…３
５9，３５A ，…３５F とを備えている。デコーダ回路
３４はデータテーブル３１から送られてくる１６個の３
ビットデータを各々デコードし、デコード結果を対応す
るスイッチ部３５i （ｉ＝０，…９，Ａ，…Ｆ）に送出
する。
路３４と、データテーブル３１から送られてくる１６個
のデータに対応して設けられたスイッチ部３５0 ，…３
５9，３５A ，…３５F とを備えている。デコーダ回路
３４はデータテーブル３１から送られてくる１６個の３
ビットデータを各々デコードし、デコード結果を対応す
るスイッチ部３５i （ｉ＝０，…９，Ａ，…Ｆ）に送出
する。
【００４２】このデコーダ回路３４の一具体例を図３を
参照して説明する。図３は３ビットデータをデコードす
るデコーダの構成を示す回路図であり、この図３に示す
デコーダを１６個デコーダ回路３４は有している。この
デコーダは３個のインバータゲートからなる第１段の論
理ゲートと、３個のインバータゲートからる第２段の論
理ゲートと、５個のＮＡＮＤゲートからなる第３段の論
理ゲートと、５個のインバータゲートからなる第４段の
論理ゲートとを有している。データテーブル３１から送
られてくる３ビットデータの最下位ビットをＴＤ０、そ
の上の桁のビットをＴＤ１、最上位ビットをＴＤ２とす
ると、この３ビットデータはデコードされて、５個の出
力信号Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４が第４段の論理ゲ
ートから出力される。この５個の出力信号Ｙ０，Ｙ１，
Ｙ２．Ｙ３，Ｙ４は１個だけが「１」で残りの４個は
「０」の値となっている。例えば、３ビットデータの値
が１０進法で「０」のときすなわちＴＤ０＝ＴＤ１＝Ｔ
Ｄ２＝「０」のときはＹ０＝「１」かつＹ１＝Ｙ２＝Ｙ
３＝Ｙ４＝「０」であり、３ビットデータの値が１０進
法の表現で「４」のときすなわちＴＤ０＝ＴＤ１＝
「０」かつＴＤ２＝「１」のときはＹ０＝Ｙ１＝Ｙ２＝
Ｙ３＝「０」かつＹ４＝「１」となる。
参照して説明する。図３は３ビットデータをデコードす
るデコーダの構成を示す回路図であり、この図３に示す
デコーダを１６個デコーダ回路３４は有している。この
デコーダは３個のインバータゲートからなる第１段の論
理ゲートと、３個のインバータゲートからる第２段の論
理ゲートと、５個のＮＡＮＤゲートからなる第３段の論
理ゲートと、５個のインバータゲートからなる第４段の
論理ゲートとを有している。データテーブル３１から送
られてくる３ビットデータの最下位ビットをＴＤ０、そ
の上の桁のビットをＴＤ１、最上位ビットをＴＤ２とす
ると、この３ビットデータはデコードされて、５個の出
力信号Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４が第４段の論理ゲ
ートから出力される。この５個の出力信号Ｙ０，Ｙ１，
Ｙ２．Ｙ３，Ｙ４は１個だけが「１」で残りの４個は
「０」の値となっている。例えば、３ビットデータの値
が１０進法で「０」のときすなわちＴＤ０＝ＴＤ１＝Ｔ
Ｄ２＝「０」のときはＹ０＝「１」かつＹ１＝Ｙ２＝Ｙ
３＝Ｙ４＝「０」であり、３ビットデータの値が１０進
法の表現で「４」のときすなわちＴＤ０＝ＴＤ１＝
「０」かつＴＤ２＝「１」のときはＹ０＝Ｙ１＝Ｙ２＝
Ｙ３＝「０」かつＹ４＝「１」となる。
【００４３】各スイッチ部３５i （ｉ＝０，…９，Ａ，
…Ｆ）は５個のアナログスイッチ３６1 ，…３６5 を有
しており、デコーダ回路３４から受信した５個の信号Ｙ
０，Ｙ１，Ｙ２，Ｙ３，Ｙ４の値に応じて５個のアナロ
グスイッチ３６1 ，…３６5のうちの１個のアナログス
イッチが選択されて、ＯＮ状態にされる。例えばＹ０＝
「１」かつＹ１＝Ｙ２＝Ｙ３＝Ｙ４＝「０」のときはア
ナログスイッチ３６1が選択されてＯＮ状態になり、Ｙ
１＝「１」かつＹ０＝Ｙ２＝Ｙ３＝Ｙ４＝「０」のとき
はアナログスイッチ３６2 が選択されてＯＮ状態にな
り、Ｙ２＝「１」かつＹ０＝Ｙ１＝Ｙ３＝Ｙ４＝「０」
のときはアナログスイッチ３６3 が選択されてＯＮ状態
になり、Ｙ３＝「１」かつＹ０＝Ｙ１＝Ｙ２＝Ｙ４＝
「０」のときはアナログスイッチ３６4 が選択されてＯ
Ｎ状態になり、Ｙ４＝「１」かつＹ０＝Ｙ１＝Ｙ２＝Ｙ
３＝「０」のときはアナログスイッチ３６5 が選択され
てＯＮ状態になる。
…Ｆ）は５個のアナログスイッチ３６1 ，…３６5 を有
しており、デコーダ回路３４から受信した５個の信号Ｙ
０，Ｙ１，Ｙ２，Ｙ３，Ｙ４の値に応じて５個のアナロ
グスイッチ３６1 ，…３６5のうちの１個のアナログス
イッチが選択されて、ＯＮ状態にされる。例えばＹ０＝
「１」かつＹ１＝Ｙ２＝Ｙ３＝Ｙ４＝「０」のときはア
ナログスイッチ３６1が選択されてＯＮ状態になり、Ｙ
１＝「１」かつＹ０＝Ｙ２＝Ｙ３＝Ｙ４＝「０」のとき
はアナログスイッチ３６2 が選択されてＯＮ状態にな
り、Ｙ２＝「１」かつＹ０＝Ｙ１＝Ｙ３＝Ｙ４＝「０」
のときはアナログスイッチ３６3 が選択されてＯＮ状態
になり、Ｙ３＝「１」かつＹ０＝Ｙ１＝Ｙ２＝Ｙ４＝
「０」のときはアナログスイッチ３６4 が選択されてＯ
Ｎ状態になり、Ｙ４＝「１」かつＹ０＝Ｙ１＝Ｙ２＝Ｙ
３＝「０」のときはアナログスイッチ３６5 が選択され
てＯＮ状態になる。
【００４４】そして各スイッチ部３５i （ｉ＝１，…
９，Ａ，…Ｆ）は、アナログスイッチ３６1 が選択され
たときに−Ｖ0 ボルトの電圧、アナログスイッチ３６2
が選択されたときには−Ｖ0 ／２ボルトの電圧、アナロ
グスイッチ３６3 が選択されたときには０ボルトの電
圧、アナログスイッチ３６4 が選択されたときにはＶ0
／２ボルトの電圧、アナログスイッチ３６5 が選択され
たときにはＶ0 ボルトの電圧が出力されるような構成と
なっている。
９，Ａ，…Ｆ）は、アナログスイッチ３６1 が選択され
たときに−Ｖ0 ボルトの電圧、アナログスイッチ３６2
が選択されたときには−Ｖ0 ／２ボルトの電圧、アナロ
グスイッチ３６3 が選択されたときには０ボルトの電
圧、アナログスイッチ３６4 が選択されたときにはＶ0
／２ボルトの電圧、アナログスイッチ３６5 が選択され
たときにはＶ0 ボルトの電圧が出力されるような構成と
なっている。
【００４５】一方、アナログマルチプレクサ３７i （ｉ
＝１，…ｎ）はラッチ回路４０i に対応して設けられて
おり、デコーダ３８と、１６個のアナログスイッチ３９
0 ，…３９9 ，３９A ，…３９F とを備えている。な
お、ラッチ回路４０i （ｉ＝１，…ｎ）は従来技術で説
明した同様の構成となっている。
＝１，…ｎ）はラッチ回路４０i に対応して設けられて
おり、デコーダ３８と、１６個のアナログスイッチ３９
0 ，…３９9 ，３９A ，…３９F とを備えている。な
お、ラッチ回路４０i （ｉ＝１，…ｎ）は従来技術で説
明した同様の構成となっている。
【００４６】各アナログマルチプレクサ３７i （ｉ＝
１，…ｎ）のデコーダ３８は対応するラッチ回路４０i
から出力された４ビットデータＤＤ０，ＤＤ１，ＤＤ
２，ＤＤ３をデコードし、デコード結果として１６個の
信号Ｙ０〜ＹＦのうちの１個の信号のみを活性化して出
力する。活性化された信号の値のみが「１」で、他の残
りの信号の値は「０」となる。このデコーダ３８は例え
ば図４に示すように、４個のインバータゲートからなる
第１段の論理ゲートと、４個のインバータゲートからな
る第２段の論理ゲートと、１６個のＮＡＮＤゲートから
なる第３段の論理ゲートと、１６個のインバータゲート
からなる第４段の論理ゲートとを有しているように構成
される。
１，…ｎ）のデコーダ３８は対応するラッチ回路４０i
から出力された４ビットデータＤＤ０，ＤＤ１，ＤＤ
２，ＤＤ３をデコードし、デコード結果として１６個の
信号Ｙ０〜ＹＦのうちの１個の信号のみを活性化して出
力する。活性化された信号の値のみが「１」で、他の残
りの信号の値は「０」となる。このデコーダ３８は例え
ば図４に示すように、４個のインバータゲートからなる
第１段の論理ゲートと、４個のインバータゲートからな
る第２段の論理ゲートと、１６個のＮＡＮＤゲートから
なる第３段の論理ゲートと、１６個のインバータゲート
からなる第４段の論理ゲートとを有しているように構成
される。
【００４７】アナログスイッチ３９j （ｊ＝０，…９，
Ａ，…Ｆ）はデコーダ３８の出力信号Ｙｊに基づいてＯ
Ｎ状態にされ、スイッチ部３５j を介して電源ライン４
９jに供給される電圧を、このアナログスイッチ３９j
が属しているアナログマルチプレクサに対応する信号線
に供給する。例えばアナログスイッチ３９j （ｊ＝０，
…９，Ａ，…Ｆ）がアナログマルチプレクサ３７1 に属
しているときには信号線ＳＥＧ１に上記電圧が供給され
る。
Ａ，…Ｆ）はデコーダ３８の出力信号Ｙｊに基づいてＯ
Ｎ状態にされ、スイッチ部３５j を介して電源ライン４
９jに供給される電圧を、このアナログスイッチ３９j
が属しているアナログマルチプレクサに対応する信号線
に供給する。例えばアナログスイッチ３９j （ｊ＝０，
…９，Ａ，…Ｆ）がアナログマルチプレクサ３７1 に属
しているときには信号線ＳＥＧ１に上記電圧が供給され
る。
【００４８】以上説明したようにこの第１の実施の形態
にかかるセグメント電極駆動回路３０Ａも従来の技術で
説明したセグメント電極駆動回路と同一の信号を信号線
ＳＥＧ１，…ＳＥＧｎを介して対応するセグメント電極
に送出することになる。
にかかるセグメント電極駆動回路３０Ａも従来の技術で
説明したセグメント電極駆動回路と同一の信号を信号線
ＳＥＧ１，…ＳＥＧｎを介して対応するセグメント電極
に送出することになる。
【００４９】しかし、この第１の実施の形態にかかるセ
グメント電極駆動回路３０Ａを構成する素子（トランジ
スタ）の個数を従来の場合に比べて大幅に削減すること
ができる。例えば本実施の形態にかかるデコーダ３８の
素子が１７６個に対して図１５に示す演算回路９０i の
素子数が２３０個であり、セグメント電極の１個当たり
６４個（＝２３０−１７６）減少している。
グメント電極駆動回路３０Ａを構成する素子（トランジ
スタ）の個数を従来の場合に比べて大幅に削減すること
ができる。例えば本実施の形態にかかるデコーダ３８の
素子が１７６個に対して図１５に示す演算回路９０i の
素子数が２３０個であり、セグメント電極の１個当たり
６４個（＝２３０−１７６）減少している。
【００５０】これにより本実施の形態の液晶表示装置は
従来の場合に比べてチップサイズを小さくすることが可
能になるとともに製品の歩留りが低下することを防止す
ることが可能となる。この結果、従来の場合に比べて製
造コストを低くすることができる。
従来の場合に比べてチップサイズを小さくすることが可
能になるとともに製品の歩留りが低下することを防止す
ることが可能となる。この結果、従来の場合に比べて製
造コストを低くすることができる。
【００５１】上記第１の実施の形態の液晶表示装置は同
時に選択される走査線の個数ｋは４であったが、ｋ＝２
やｋ＝３の場合にも用いることができる。なおｋ＝３の
場合にはデータテーブル３１から出力されるデータの個
数は８（＝２3 ）であり、ｋ＝２の場合にはデータテー
ブル３１から出力されるデータの個数は４（＝２2 ）で
あるため、スイッチ部３５i の個数をｋ＝４の場合に比
べて減らすことができるとともに、各デコーダ３８の出
力信号の数を減らすことができる。
時に選択される走査線の個数ｋは４であったが、ｋ＝２
やｋ＝３の場合にも用いることができる。なおｋ＝３の
場合にはデータテーブル３１から出力されるデータの個
数は８（＝２3 ）であり、ｋ＝２の場合にはデータテー
ブル３１から出力されるデータの個数は４（＝２2 ）で
あるため、スイッチ部３５i の個数をｋ＝４の場合に比
べて減らすことができるとともに、各デコーダ３８の出
力信号の数を減らすことができる。
【００５２】しかし、ｋ＞４の場合、例えばｋ＝８の場
合に第１の実施の形態の構成を拡張して適用すると、デ
ータテーブル３１から出力されるデータの個数は２５６
（＝２8 ）となるのでスイッチ部３５i の個数も２５６
個となる。このため、各信号線ＳＥＧｊ（ｊ＝１，…
ｎ）には２５６個の電源ラインが配線される必要があ
り、実用的ではない。そこで、ｋ＞４の場合に実用的な
液晶表示装置を第２の実施の形態として説明する。
合に第１の実施の形態の構成を拡張して適用すると、デ
ータテーブル３１から出力されるデータの個数は２５６
（＝２8 ）となるのでスイッチ部３５i の個数も２５６
個となる。このため、各信号線ＳＥＧｊ（ｊ＝１，…
ｎ）には２５６個の電源ラインが配線される必要があ
り、実用的ではない。そこで、ｋ＞４の場合に実用的な
液晶表示装置を第２の実施の形態として説明する。
【００５３】本発明による液晶表示装置の第２の実施の
形態を図５を参照して説明する。図５は第２の実施の形
態の液晶表示装置にかかるセグメント電極駆動回路３０
Ｂの構成を示すブロック図である。
形態を図５を参照して説明する。図５は第２の実施の形
態の液晶表示装置にかかるセグメント電極駆動回路３０
Ｂの構成を示すブロック図である。
【００５４】この第２の実施の形態の液晶表示装置は同
時に選択される走査線の個数がｋ＝８の場合であって図
９に示す従来の液晶表示装置のセグメント電極駆動回路
３０を図５に示すセグメント電極駆動回路３０Ｂに置換
えた構成となっている。
時に選択される走査線の個数がｋ＝８の場合であって図
９に示す従来の液晶表示装置のセグメント電極駆動回路
３０を図５に示すセグメント電極駆動回路３０Ｂに置換
えた構成となっている。
【００５５】このセグメント電極駆動回路３０Ｂは、演
算回路４４1 ，…４４n と、アナログマルチプレクサ４
６1 ，…４６n と、並直列変換回路４９とを備えてい
る。演算回路４４i （ｉ＝１，…ｎ）は信号線ＳＥＧｉ
に対応して設けられ、排他的論理和ゲート４５ａと、４
ビットバイナリカウンタ４５ｂと、４ビットラッチ回路
４５ｃとを有している。またアナログマルチプレクサ４
６i （ｉ＝１，…ｎ）は信号線ＳＥＧｉに対応して設け
られ、デコーダ４７と、９個のアナログスイッチ４
８0 ，…４８8 とを有している。
算回路４４1 ，…４４n と、アナログマルチプレクサ４
６1 ，…４６n と、並直列変換回路４９とを備えてい
る。演算回路４４i （ｉ＝１，…ｎ）は信号線ＳＥＧｉ
に対応して設けられ、排他的論理和ゲート４５ａと、４
ビットバイナリカウンタ４５ｂと、４ビットラッチ回路
４５ｃとを有している。またアナログマルチプレクサ４
６i （ｉ＝１，…ｎ）は信号線ＳＥＧｉに対応して設け
られ、デコーダ４７と、９個のアナログスイッチ４
８0 ，…４８8 とを有している。
【００５６】このセグメント電極駆動回路３０Ｂの構成
と作用を以下に説明する。まず、交流化信号ＡＬＴと３
ビットのフィールドセレクト信号ＦＳ０，ＦＳ１，ＦＳ
２に基づいて関数発生回路５５から、８個の関数値ＦＤ
０〜ＦＤ７が並直列変換回路４９に並列に出力される。
この関数値ＦＤ０〜ＦＤ７は「０」または「１」の値を
取る。
と作用を以下に説明する。まず、交流化信号ＡＬＴと３
ビットのフィールドセレクト信号ＦＳ０，ＦＳ１，ＦＳ
２に基づいて関数発生回路５５から、８個の関数値ＦＤ
０〜ＦＤ７が並直列変換回路４９に並列に出力される。
この関数値ＦＤ０〜ＦＤ７は「０」または「１」の値を
取る。
【００５７】次に、表示データリードクロックに基づい
て、並直列変換回路４９が動作し、上記関数値ＦＤ０〜
ＦＤ７を、上記クロックに同期して１個づつシリアルに
出力する。一方、表示データリードクロックに基づいて
表示データリードカウンタ７７が動作し、ＲＡＭセル７
１に格納されている、各々が１ビットデータからなる８
個のデータＤＤ０〜ＤＤ７が上記クロックに同期してシ
リアルに出力される。
て、並直列変換回路４９が動作し、上記関数値ＦＤ０〜
ＦＤ７を、上記クロックに同期して１個づつシリアルに
出力する。一方、表示データリードクロックに基づいて
表示データリードカウンタ７７が動作し、ＲＡＭセル７
１に格納されている、各々が１ビットデータからなる８
個のデータＤＤ０〜ＤＤ７が上記クロックに同期してシ
リアルに出力される。
【００５８】各演算回路４４i （ｉ＝１，…ｎ）におい
ては、並直列変換回路４９からシリアルに送出される関
数値ＦＤｊ（ｊ＝０，…７）と、ＲＡＭセルから送出さ
れる表示データＤＤｊとに基づいて排他的論理和ゲート
４５ａによって排他的論理演算が行われ、演算結果がイ
ネーブル信号ＥＮとして４ビットバイナリカウンタ４５
ｂに送出される。このバイナリカウンタ４５ｂはイネー
ブル信号ＥＮの値が「１」のとき、すなわち関数値ＦＤ
ｊと表示データＤＤｊが不一致のとき、表示データリー
ドクロックの立ち上がりに同期してカウントアップす
る。したがって次の式によって表わされるカウント値Ｉ
が演算されることになる。 Ｉ＝ＤＤ０＠ＦＤ０＋ＤＤ１＠ＦＤ１＋…＋ＤＤ７＠Ｆ
Ｄ７ なお＠は排他的論理和演算を示す演算記号である。この
カウント値Ｉ（０≦Ｉ≦８）はバイナリカウンタ４５ｂ
において４ビット値Ｑ３，Ｑ２，Ｑ１，Ｑ０で表わされ
ており、この４ビット値はラッチ信号に基づいてラッチ
回路４５ｃにラッチされる。このときバイナリカウンタ
４５ｂはラッチ信号によって同期クリアにされる。な
お、同期クリア時にイネーブル信号ＥＮの値が「１」の
場合は、カウント値が１にセットされるようにバイナリ
カウンタ４５ｂは構成されている。
ては、並直列変換回路４９からシリアルに送出される関
数値ＦＤｊ（ｊ＝０，…７）と、ＲＡＭセルから送出さ
れる表示データＤＤｊとに基づいて排他的論理和ゲート
４５ａによって排他的論理演算が行われ、演算結果がイ
ネーブル信号ＥＮとして４ビットバイナリカウンタ４５
ｂに送出される。このバイナリカウンタ４５ｂはイネー
ブル信号ＥＮの値が「１」のとき、すなわち関数値ＦＤ
ｊと表示データＤＤｊが不一致のとき、表示データリー
ドクロックの立ち上がりに同期してカウントアップす
る。したがって次の式によって表わされるカウント値Ｉ
が演算されることになる。 Ｉ＝ＤＤ０＠ＦＤ０＋ＤＤ１＠ＦＤ１＋…＋ＤＤ７＠Ｆ
Ｄ７ なお＠は排他的論理和演算を示す演算記号である。この
カウント値Ｉ（０≦Ｉ≦８）はバイナリカウンタ４５ｂ
において４ビット値Ｑ３，Ｑ２，Ｑ１，Ｑ０で表わされ
ており、この４ビット値はラッチ信号に基づいてラッチ
回路４５ｃにラッチされる。このときバイナリカウンタ
４５ｂはラッチ信号によって同期クリアにされる。な
お、同期クリア時にイネーブル信号ＥＮの値が「１」の
場合は、カウント値が１にセットされるようにバイナリ
カウンタ４５ｂは構成されている。
【００５９】各アナログマルチプレクサ４６i （ｉ＝
１，…ｎ）においては、ラッチ回路４５ｃにラッチされ
た４ビット値Ｑ３，Ｑ２，Ｑ１，Ｑ０はデコーダ４７に
よってデコードされ、デコーダ４７から９個の信号Ｙ
０，Ｙ１，…Ｙ８のうちの１個の信号のみが活性化され
て出力される。Ｉ＝Ｑ３・２3 ＋Ｑ２・２2 ＋Ｑ１・２
＋Ｑ０とすると信号ＹＩのみが活性化、すなわちＹＩ＝
「１」となる。例えばＱ３＝Ｑ２＝Ｑ１＝Ｑ０＝「０」
の場合にはＩ＝０となるから信号Ｙ０が活性化される。
１，…ｎ）においては、ラッチ回路４５ｃにラッチされ
た４ビット値Ｑ３，Ｑ２，Ｑ１，Ｑ０はデコーダ４７に
よってデコードされ、デコーダ４７から９個の信号Ｙ
０，Ｙ１，…Ｙ８のうちの１個の信号のみが活性化され
て出力される。Ｉ＝Ｑ３・２3 ＋Ｑ２・２2 ＋Ｑ１・２
＋Ｑ０とすると信号ＹＩのみが活性化、すなわちＹＩ＝
「１」となる。例えばＱ３＝Ｑ２＝Ｑ１＝Ｑ０＝「０」
の場合にはＩ＝０となるから信号Ｙ０が活性化される。
【００６０】信号ＹＩ（Ｉ＝０，…８）が活性化される
と、アナログスイッチ４８I がＯＮし、信号線ＳＥＧｉ
（ｉ＝１，…ｎ）が電源ライン４９I に接続される。電
源ライン４９I には電圧ＶＩが供給されているため、上
記信号線ＳＥＧｉに接続されたセグメント電極に電圧Ｖ
Ｉが供給されることになる。
と、アナログスイッチ４８I がＯＮし、信号線ＳＥＧｉ
（ｉ＝１，…ｎ）が電源ライン４９I に接続される。電
源ライン４９I には電圧ＶＩが供給されているため、上
記信号線ＳＥＧｉに接続されたセグメント電極に電圧Ｖ
Ｉが供給されることになる。
【００６１】以上説明したように本実施の形態によれ
ば、関数値ＦＤｊと表示データＤＤｊとを排他的論理和
ゲート４５ａで１ビットづつ演算し、その演算結果が
「１」のときカウンタ４５ｂによってカウントアップし
ているため、従来の場合に比べて小規模な回路で、図１
５に示すように従来のように加算器を使用した場合と同
じ結果を得ることが可能となる。これにより従来の場合
に比べて、素子の個数を少なくすることが可能となり、
この結果チップサイズが増大するのを防止することがで
きるとともに、歩留まりを高くすることができ、製造コ
ストが増大するのを防止することができる。
ば、関数値ＦＤｊと表示データＤＤｊとを排他的論理和
ゲート４５ａで１ビットづつ演算し、その演算結果が
「１」のときカウンタ４５ｂによってカウントアップし
ているため、従来の場合に比べて小規模な回路で、図１
５に示すように従来のように加算器を使用した場合と同
じ結果を得ることが可能となる。これにより従来の場合
に比べて、素子の個数を少なくすることが可能となり、
この結果チップサイズが増大するのを防止することがで
きるとともに、歩留まりを高くすることができ、製造コ
ストが増大するのを防止することができる。
【００６２】またこの第２の実施の形態は第１の実施の
形態に比べて電源ラインの個数を少なくすることがで
き、同時選択される走査線の個数ｋが４を超える場合に
非常に有益なものとなる。
形態に比べて電源ラインの個数を少なくすることがで
き、同時選択される走査線の個数ｋが４を超える場合に
非常に有益なものとなる。
【００６３】次に本発明による液晶表示装置の第３の実
施の形態を図６を参照して説明する。図６は表示データ
用ＲＡＭ７０Ａの構成を示すブロック図である。この第
３の実施の形態の液晶表示装置は第１の実施の形態の液
晶表示装置において、表示データ用ＲＡＭとして図６に
示す表示データ用ＲＡＭ７０Ａを用いるとともに各ラッ
チ回路４０i （ｉ＝１，…ｎ）を必要としない、表示デ
ータ用ＲＡＭ７０Ａからの出力がＤＤｉ（ｉ＝０，…
３）に直結する構成となっている。
施の形態を図６を参照して説明する。図６は表示データ
用ＲＡＭ７０Ａの構成を示すブロック図である。この第
３の実施の形態の液晶表示装置は第１の実施の形態の液
晶表示装置において、表示データ用ＲＡＭとして図６に
示す表示データ用ＲＡＭ７０Ａを用いるとともに各ラッ
チ回路４０i （ｉ＝１，…ｎ）を必要としない、表示デ
ータ用ＲＡＭ７０Ａからの出力がＤＤｉ（ｉ＝０，…
３）に直結する構成となっている。
【００６４】この表示データ用ＲＡＭ７０Ａは、同じセ
グメント電極に表示データを送出する同一列のＲＡＭセ
ル７２には４本の出力線が設けられているとともに、デ
ータを表示する際には、同時に選択される４本の走査線
に関係する画素に送られるデータが格納された連続した
４行分のＲＡＭセルが表示データカウンタ７７によって
同時に選択される構成となっている。
グメント電極に表示データを送出する同一列のＲＡＭセ
ル７２には４本の出力線が設けられているとともに、デ
ータを表示する際には、同時に選択される４本の走査線
に関係する画素に送られるデータが格納された連続した
４行分のＲＡＭセルが表示データカウンタ７７によって
同時に選択される構成となっている。
【００６５】同一列内の、同時に選択される連続した４
個のＲＡＭセルの各々の出力は上記４本の出力線のうち
の一本に接続され、異なるＲＡＭセルは異なる出力線に
接続されている。例えば、連続した４個のＲＡＭセルを
第１乃至第４のＲＡＭセルとし、４本の出力線を第１乃
至第４の出力線とすれば、第１のＲＡＭセルの出力は第
１の出力線に、第２のＲＡＭセルの出力は第２の出力線
に、第３のＲＡＭセルの出力は第３の出力線に、第４の
ＲＡＭセルの出力は第４の出力線に接続される構成とな
っている。
個のＲＡＭセルの各々の出力は上記４本の出力線のうち
の一本に接続され、異なるＲＡＭセルは異なる出力線に
接続されている。例えば、連続した４個のＲＡＭセルを
第１乃至第４のＲＡＭセルとし、４本の出力線を第１乃
至第４の出力線とすれば、第１のＲＡＭセルの出力は第
１の出力線に、第２のＲＡＭセルの出力は第２の出力線
に、第３のＲＡＭセルの出力は第３の出力線に、第４の
ＲＡＭセルの出力は第４の出力線に接続される構成とな
っている。
【００６６】この第３の実施の形態においては、連続し
た４行分のＲＡＭセルが同時に選択されるため、発振回
路８４の周波数は第１の実施の形態の場合の周波数の１
／４で済み、第１の実施の形態に比べて消費電力を減ら
すことができる。
た４行分のＲＡＭセルが同時に選択されるため、発振回
路８４の周波数は第１の実施の形態の場合の周波数の１
／４で済み、第１の実施の形態に比べて消費電力を減ら
すことができる。
【００６７】なおこの第３の実施の形態も第１の実施の
形態と同様の効果を奏することは云うまでもない。
形態と同様の効果を奏することは云うまでもない。
【００６８】次に本発明による液晶表示装置の第４の実
施の形態の構成を図７を参照して説明する。
施の形態の構成を図７を参照して説明する。
【００６９】この第４の実施の形態の液晶表示装置は第
１の実施の形態の液晶表示装置において、図７（ａ）に
示すようにデータテーブル３１をＲＡＭからなるデータ
メモリ３２に置換えるとともに関数発生回路５５をＲＡ
Ｍからなるメモリ５６に置換えた構成となっている。
１の実施の形態の液晶表示装置において、図７（ａ）に
示すようにデータテーブル３１をＲＡＭからなるデータ
メモリ３２に置換えるとともに関数発生回路５５をＲＡ
Ｍからなるメモリ５６に置換えた構成となっている。
【００７０】この第４の実施の形態においては、ＲＡＭ
からなるデータメモリ３２およびメモリ５６が用いられ
ているのでメモリに格納されたデータを置換えることに
より常に最適化された関数を使用することができる。
からなるデータメモリ３２およびメモリ５６が用いられ
ているのでメモリに格納されたデータを置換えることに
より常に最適化された関数を使用することができる。
【００７１】この第４の実施の形態の液晶表示装置も第
１の実施の形態と同様の効果を奏することは云うまでも
ない。
１の実施の形態と同様の効果を奏することは云うまでも
ない。
【００７２】次に本発明による第５の実施の形態の液晶
表示装置を図８を参照して説明する。この第５の実施の
形態の液晶表示装置は第４の実施の形態の液晶表示装置
において、バイナリカウンタ５１（図１０参照）を図８
に示す、２個のバイナリカウンタ５２，５３および２ビ
ット加算器５４からなるフィールド変更装置６０に置換
えた構成となっている。このフィールド変更装置は、同
時に選択される４本の走査線がシフトする度毎に、走査
信号発生関数のフィールドを変える構成となっている。
表示装置を図８を参照して説明する。この第５の実施の
形態の液晶表示装置は第４の実施の形態の液晶表示装置
において、バイナリカウンタ５１（図１０参照）を図８
に示す、２個のバイナリカウンタ５２，５３および２ビ
ット加算器５４からなるフィールド変更装置６０に置換
えた構成となっている。このフィールド変更装置は、同
時に選択される４本の走査線がシフトする度毎に、走査
信号発生関数のフィールドを変える構成となっている。
【００７３】これにより第４の実施の形態に比べてコモ
ン電極駆動波形の均一化を計ることができる。
ン電極駆動波形の均一化を計ることができる。
【００７４】この第５の実施の形態も第１の実施の形態
と同様の効果を奏することは云うまでもない。
と同様の効果を奏することは云うまでもない。
【００７５】
【発明の効果】以上述べたように本発明によれば、従来
の場合に比べて素子数を少なくすることが可能となり、
チップサイズの増大や歩留りの減少を防止することがで
き、この結果製造コストが増大するのを可及的に防止す
ることができる。
の場合に比べて素子数を少なくすることが可能となり、
チップサイズの増大や歩留りの減少を防止することがで
き、この結果製造コストが増大するのを可及的に防止す
ることができる。
【図１】本発明の第１の実施の形態にかかるセグメント
電極駆動回路の構成を示すブロック図。
電極駆動回路の構成を示すブロック図。
【図２】図１に示すデータテーブルに保持されるデータ
を説明する説明図。
を説明する説明図。
【図３】図１に示すセグメント電極駆動回路にかかるデ
コーダの一具体例の構成を示す回路図。
コーダの一具体例の構成を示す回路図。
【図４】図１に示すセグメント電極駆動回路にかかるデ
コーダの一具体例の構成を示す回路図。
コーダの一具体例の構成を示す回路図。
【図５】本発明の第２の実施の形態にかかるセグメント
電極駆動回路の構成を示すブロック図。
電極駆動回路の構成を示すブロック図。
【図６】本発明の第３の実施の形態にかかる表示データ
用ＲＡＭの構成を示すブロック図。
用ＲＡＭの構成を示すブロック図。
【図７】本発明の第４の実施の形態の構成を説明する説
明図。
明図。
【図８】本発明の第５の実施の形態にかかるフィールド
変更装置の構成を示す回路図。
変更装置の構成を示す回路図。
【図９】ＭＬＳ法によって駆動される液晶表示装置の構
成を示すブロック図。
成を示すブロック図。
【図１０】従来の液晶表示装置のコモン電極駆動回路の
構成を示すブロック図。
構成を示すブロック図。
【図１１】図１０に示す関数発生回路によって発生され
る関数値を示す図。
る関数値を示す図。
【図１２】図１０に示すコモン電極駆動回路の動作を説
明する波形図。
明する波形図。
【図１３】従来の液晶表示装置のセグメント電極駆動回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図１４】図１３に示すセグメント電極駆動回路にかか
るラッチ回路の具体的な構成を示すブロック図。
るラッチ回路の具体的な構成を示すブロック図。
【図１５】図１３に示すセグメント電極駆動回路にかか
る演算回路の構成を示す回路図。
る演算回路の構成を示す回路図。
【図１６】従来の液晶表示装置の表示データ用ＲＡＭの
構成を示すブロック図。
構成を示すブロック図。
２ 液晶表示部
１０ コモン電極駆動回路
１１ シフトレジスタ
１３ 論理部
１５，１６，１７，３９j （ｊ＝０，１，…９，Ａ，…
Ｆ） アナログスイッチ ３０ セグメント電極駆動回路 ３１ データテーブル ３３，３７i （ｉ＝１，…ｎ） アナログマルチプレク
サ ３４ デコーダ回路 ３５i （ｉ＝１，…９，Ａ，…Ｆ） スイッチ部 ３８ デコーダ ４０i （ｉ＝１，…ｎ） ラッチ回路 ５０ 関数発生部 ５１ ２ビットバイナリカウンタ ５５ 関数発生回路 ７０ 表示データ用ＲＡＭ
Ｆ） アナログスイッチ ３０ セグメント電極駆動回路 ３１ データテーブル ３３，３７i （ｉ＝１，…ｎ） アナログマルチプレク
サ ３４ デコーダ回路 ３５i （ｉ＝１，…９，Ａ，…Ｆ） スイッチ部 ３８ デコーダ ４０i （ｉ＝１，…ｎ） ラッチ回路 ５０ 関数発生部 ５１ ２ビットバイナリカウンタ ５５ 関数発生回路 ７０ 表示データ用ＲＡＭ
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/36
G02F 1/133 505
Claims (10)
- 【請求項１】複数のコモン電極が平行に配列された第１
の透明基板と、複数のセグメント電極が平行に配列され
た第２の透明基板とが、前記コモン電極と前記セグメン
ト電極が交差するように対向配置されかつ前記第１およ
び第２の透明基板間に液晶層が挟持された液晶表示部
と、 フィールドスタート信号およびシフトクロックならびに
交流化信号に基づいてｋ（≧２）種類の関数の値をｋ個
のフィールドに対して発生する関数発生部と、 フィールドスタート信号およびシフトクロックに基づい
て連続したｋ個のコモン電極を同時に選択しかつこの選
択したｋ個のコモン電極に複数種類のコモン電圧を印加
するコモン電極駆動回路と、 前記液晶表示部に表示されるデータが格納された表示デ
ータ用ＲＡＭと、 前記ｋ個の関数の値および２k 個のｋビットデータに応
じてｋ＋１個の値が格納され前記交流化信号および前記
フィールドセレクト信号に基づいて、２k 個の値が同時
に出力されるデータ格納手段と、このデータ格納手段の
２k 個の出力に対応して設けられた２k 個の電源ライン
と、この２k 個の電源ラインの各電源ラインを、この各
電源ラインに対応する前記データ格納手段の出力に基づ
いて、各々が異なる電位を有するｋ＋１個の電源のうち
１つの電源に接続する第１のアナログマルチプレクサ
と、各セグメント電極毎に設けられて前記選択されたｋ
個のコモン電極に対応するｋ個の表示データを前記表示
データ用ＲＡＭから受け取り、これらｋ個の表示データ
に基づいて前記２k 個の電源ラインのうちの１つの電源
ラインを選択し、この選択した電源ラインを対応するセ
グメント電極に接続する第２のアナログマルチプレクサ
とを有するセグメント電極駆動回路と、 を備えたことを特徴とする液晶表示装置。 - 【請求項２】前記第１のアナログマルチプレクサは、前
記データ格納手段の２k 個の出力を各々デコードするデ
コード回路と、このデコード回路の各出力毎に設けられ
て前記出力に基づいて、対応する電源ラインを前記ｋ＋
１個の電源のうちの１つの電源に接続するスイッチ部
と、を備えたことを特徴とする請求項１記載の液晶表示
装置。 - 【請求項３】前記第２のアナログマルチプレクサは、前
記表示データ用ＲＡＭから受け取ったｋ個の表示データ
をｋビットデータとしてデコードするデコード手段と、
このデコード手段の出力に基づいて前記複数の電源ライ
ンのうちの１つの電源ラインを選択し、この選択した電
源ラインを対応するセグメント電極に接続するスイッチ
部と、を備えたことを特徴とする請求項１乃至２記載の
液晶表示装置。 - 【請求項４】前記データ格納手段はデータテーブルであ
ることを特徴とする請求項１乃至３のいずれかに記載の
液晶表示装置。 - 【請求項５】前記データ格納手段は第１のＲＡＭを有し
かつ前記関数発生部は前記関数値が記憶された第２のＲ
ＡＭを有していることを特徴とする請求項１乃至３のい
ずれかに記載の液晶表示装置。 - 【請求項６】前記コモン電極駆動回路は、前記同時に選
択するｋ個のコモン電極を順次シフトするように動作
し、前記関数発生部は前記同時に選択されるｋ個のコモ
ン電極がシフトされる毎に発生関数のフィールドを変え
るフィールド変更手段を更に備えたことを特徴とする請
求項５記載の液晶表示装置。 - 【請求項７】前記表示データ用ＲＡＭは、同一のセグメ
ント電極に送出すべきｋ個の表示データをシリアルに出
力し、 前記セグメント電極駆動回路は、前記セグメント電極毎
に設けられ、対応するセグメント電極に送出すべきｋ個
の表示データを前記表示データ用ＲＡＭからシリアルに
受け取る第１のレジスタおよびこの第１のレジスタに格
納されたｋ個の表示データをパラレルに受け取ってラッ
チし、このラッチした表示データを対応する前記第２の
アナログマルチプレクサに供給する第２のレジスタから
なるラッチ回路を更に備えたことを特徴とする請求項１
乃至６のいずれかに記載の液晶表示装置。 - 【請求項８】前記表示データ用ＲＡＭは同一のセグメン
ト電極に送出すべきｋ個の表示データをパラレルに出力
し、 前記セグメント電極駆動回路は、前記セグメント電極毎
に設けられて、前記表示データ用ＲＡＭからパラレルに
読み出されたｋ個の表示データをラッチするラッチ回路
を更に備えたことを特徴とする請求項１乃至６のいずれ
かに記載の液晶表示装置。 - 【請求項９】複数のコモン電極が平行に配列された第１
の透明基板と、複数のセグメント電極が平行に配列され
た第２の透明基板とが、前記コモン電極と前記セグメン
ト電極が交差するように対向配置されかつ前記第１およ
び第２の透明基板間に液晶層が挟持された液晶表示部
と、 フィールドスタート信号およびシフトクロックならびに
交流化信号に基づいてｋ（≧２）種類の関数の値をｋ個
のフィールドに対して発生する関数発生部と、 フィールドスタート信号およびシフトクロックに基づい
て連続したｋ個のコモン電極を同時に選択しかつこの選
択したｋ個のコモン電極に複数種類のコモン電圧を印加
するコモン電極駆動回路と、 前記液晶表示部に表示されるデータが格納された表示デ
ータ用ＲＡＭと、 各々が異なる電圧が供給されているｋ＋１個の電源ライ
ンと、各セグメント電極毎に設けられ、前記選択された
ｋ個のコモン電極に対応するｋ個の表示データを１つず
つ所定のクロックに同期して受け取るとともに前記関数
発生部から出力されるｋ個の関数の値を１つずつ前記所
定のクロックに同期して受け取り、前記所定のクロック
に同期して前記表示データと関数の値との排他的論理和
に応じて動作する計数回路よりなる演算回路と、 各セグメント電極毎に設けられて、対応する前記演算回
路の出力に基づいて前記ｋ＋１個の電源ラインのうちの
１つの電源ラインを選択し、この選択した電源ラインを
対応するセグメント電極に接続するアナログマルチプレ
クサとを有するセグメント電極駆動回路と、 を備えたことを特徴とする液晶表示装置。 - 【請求項１０】前記アナログマルチプレクサは、前記演
算回路から受け取った値をデコードするデコード手段
と、このデコード手段の出力に基づいて前記複数の電源
ラインのうちの１つの電源ラインを選択し、この選択し
た電源ラインを、対応するセグメント電極に接続するス
イッチ部と、を備えたことを特徴とする請求項９記載の
液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10790198A JP3420054B2 (ja) | 1998-04-17 | 1998-04-17 | 液晶表示装置 |
| US09/289,962 US6369790B1 (en) | 1998-04-17 | 1999-04-13 | Liquid crystal driving circuit and liquid crystal display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10790198A JP3420054B2 (ja) | 1998-04-17 | 1998-04-17 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11305733A JPH11305733A (ja) | 1999-11-05 |
| JP3420054B2 true JP3420054B2 (ja) | 2003-06-23 |
Family
ID=14470952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10790198A Expired - Fee Related JP3420054B2 (ja) | 1998-04-17 | 1998-04-17 | 液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6369790B1 (ja) |
| JP (1) | JP3420054B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705833B1 (ko) | 2006-01-09 | 2007-04-09 | 엘지전자 주식회사 | 액정 표시 장치 구동 회로의 멀티 플렉서 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017790A (ja) | 1983-07-12 | 1985-01-29 | 日本電気アイシ−マイコンシステム株式会社 | 多値入力演算装置 |
| US5485173A (en) * | 1991-04-01 | 1996-01-16 | In Focus Systems, Inc. | LCD addressing system and method |
| US5900856A (en) * | 1992-03-05 | 1999-05-04 | Seiko Epson Corporation | Matrix display apparatus, matrix display control apparatus, and matrix display drive apparatus |
| JP3582082B2 (ja) * | 1992-07-07 | 2004-10-27 | セイコーエプソン株式会社 | マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置 |
| WO1994023415A1 (en) * | 1993-04-05 | 1994-10-13 | Cirrus Logic, Inc. | System for compensating crosstalk in lcds |
| WO1996006423A1 (en) * | 1994-08-23 | 1996-02-29 | Asahi Glass Company Ltd. | Driving method for a liquid crystal display device |
| CN100505008C (zh) | 1994-11-17 | 2009-06-24 | 精工爱普生株式会社 | 显示装置和含显示装置的电子设备 |
-
1998
- 1998-04-17 JP JP10790198A patent/JP3420054B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-13 US US09/289,962 patent/US6369790B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11305733A (ja) | 1999-11-05 |
| US6369790B1 (en) | 2002-04-09 |
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