JP2005049402A - 電気光学装置、電気光学装置の駆動方法および電子機器 - Google Patents
電気光学装置、電気光学装置の駆動方法および電子機器 Download PDFInfo
- Publication number
- JP2005049402A JP2005049402A JP2003203098A JP2003203098A JP2005049402A JP 2005049402 A JP2005049402 A JP 2005049402A JP 2003203098 A JP2003203098 A JP 2003203098A JP 2003203098 A JP2003203098 A JP 2003203098A JP 2005049402 A JP2005049402 A JP 2005049402A
- Authority
- JP
- Japan
- Prior art keywords
- period
- data
- memory
- pixel
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
- G09G2300/0857—Static memory circuit, e.g. flip-flop
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【課題】メモリを内蔵した画素の新規な駆動制御を提供する。
【解決手段】走査線Ｙが選択される選択期間（１Ｈ）の一部である第１の期間において、メモリ２７のアクセスがデータ線Ｘを介して行われる。また、１Ｈの一部であって、第１の期間に続く第２の期間において、メモリ２７に記憶された第１のデータの内容を保持した状態で、異なる第２のデータをデータ線Ｘに供給することにより、画素２を第２のデータに基づいて駆動させる。
【選択図】図２
【解決手段】走査線Ｙが選択される選択期間（１Ｈ）の一部である第１の期間において、メモリ２７のアクセスがデータ線Ｘを介して行われる。また、１Ｈの一部であって、第１の期間に続く第２の期間において、メモリ２７に記憶された第１のデータの内容を保持した状態で、異なる第２のデータをデータ線Ｘに供給することにより、画素２を第２のデータに基づいて駆動させる。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置、電気光学装置の駆動方法および電子機器に係り、特に、メモリ内蔵型画素の駆動制御に関する。
【０００２】
【従来の技術】
近年、携帯型電子機器の一層の低消費電力化を図るべく、表示部を構成する各画素にメモリを内蔵したものが実用化されている。画素内のメモリによって表示データを保持することで、データ線を介したデータの書き換え（スキャン）を行うことなく、液晶の交流化駆動が可能になるため、低消費電力化を実現できる。例えば、特許文献１には、このようなメモリ内蔵型の画素回路の構成について開示されている。
【０００３】
また、特許文献２には、時間軸変調方式の一種であるサブフィールド駆動を行うとともに、静止画像を表示するメモリ状態を設定可能な表示パネルの駆動方法について開示されている。この駆動方法では、階調表示モードと２値表示モードとの切り換え時に、最上位ビットのデータを最後に書き込み、階調表示モード時に表示した画像のイメージが、２値表示モード時においても残るように工夫されている。
【０００４】
【特許文献１】
特開２００１−２６４８１４号公報
【特許文献２】
特許第３３１６２９７号公報。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、メモリを内蔵した画素の新規な駆動制御を提供することである。
【０００６】
また、本発明の別の目的は、このような画素に対するデータ書き込みのスキャン回数を低減し、低消費電力化を図ることである。
【０００７】
さらに、本発明の別の目的は、画素内のメモリをＣＰＵ等の作業用メモリとして使用することにより、電子機器の省メモリ化を図ることである。
【０００８】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、複数の走査線と、複数のデータ線と、走査線と、データ線との交差に対応して設けられているとともに、第１のデータを記憶するメモリを内蔵した複数の画素と、複数の走査線を順次選択する走査線駆動回路と、走査線駆動回路と協働する駆動部とを有する電気光学装置を提供する。駆動部は、走査線が選択される選択期間の一部である第１の期間において、走査線に対応する画素に内蔵されたメモリのアクセスをデータ線を介して行う。また駆動部は、選択期間の一部であって、第１の期間とは異なる第２の期間において、メモリに記憶された第１のデータの内容を保持した状態で、第１のデータとは異なる第２のデータをデータ線に供給することにより、走査線に対応する画素を第２のデータに基づいて駆動させる。
【０００９】
ここで、第１の発明において、第１のデータおよび第２のデータは、画素の輝度を規定する表示データであってもよい。この場合、駆動部は、第１の期間において、次回のサイクルにおける表示データである第１のデータをメモリに書き込み、第２の期間において、今回のサイクルにおける表示データである第２のデータに基づいて、画素を駆動させる。また、駆動部は、走査線が次に選択される選択期間の少なくとも一部である第３の期間において、前回のサイクルでメモリに記憶された第１のデータを読み出し、この第１のデータに基づいて、画素を駆動させることが好ましい。
【００１０】
第１の発明は、所定の期間が第１のサブ期間と第２のサブ期間とに分割されており、第１のサブ期間では第１の走査線群の選択が行われ、第２のサブ期間では第１の走査線群とは異なる第２の走査線群の選択が行われるインタレース駆動にも適用可能である。この場合、駆動部は、第１のサブ期間において、第１の走査線群のそれぞれの選択期間内に第１の期間と第２の期間とを設定するとともに、第２の走査線群のそれぞれの選択期間内に第３の期間を設定することが好ましい。それとともに、駆動部は、第２のサブ期間において、第１の走査線群のそれぞれの選択期間内に第３の期間とを設定するともに、第２の走査線群のそれぞれの選択期間内に第１の期間と第２の期間とを設定することが好ましい。
【００１１】
第１の発明は、所定の期間を分割することにより規定され、互いに重み付けが異なる複数のサブ期間を用いて、画素の階調表示を行うサブフィールド駆動にも適用可能である。この場合、駆動部は、複数のサブ期間のうち、最小の重み付けを有する最小サブ期間において、複数の走査線のそれぞれの選択期間内に第３の期間を設定することが好ましい。
【００１２】
また、第１の発明において、第１のデータは、画素の輝度を規定しない非表示データであり、第２のデータは、画素の輝度を規定する表示データであってもよい。この場合、駆動部は、第１の期間において、メモリに記憶された非表示データである第１のデータの読み出し、または、メモリに記憶すべき非表示データである第１のデータの書き込みのいずれか一方をデータ線を介して行い、第２の期間において、表示データである第２のデータに基づいて、画素を駆動させることが好ましい。
【００１３】
第２の発明は、上述した第１の発明にかかる電気光学装置を実装した電子機器を提供する。
【００１４】
第３の発明は、複数の走査線と複数のデータ線と各交差に対応して複数の画素が設けられており、画素のそれぞれが、第１のデータを記憶するメモリを内蔵している電気光学装置の駆動方法を提供する。この電気光学装置の駆動方法は、走査線が選択される選択期間の一部である第１の期間において、走査線に対応する画素に内蔵されたメモリのアクセスをデータ線を介して行う第１のステップと、選択期間の一部であって、第１の期間とは異なる第２の期間において、メモリに記憶された第１のデータの内容を保持した状態で、第１のデータとは異なる第２のデータをデータ線に供給することにより、走査線に対応する画素を第２のデータに基づいて駆動させる第２のステップとを有する。
【００１５】
ここで、第３の発明において、第１のデータおよび第２のデータは、画素の輝度を規定する表示データであってもよい。この場合、第１のステップは、第１の期間において、次回のサイクルにおける表示データである第１のデータをメモリに書き込むステップとなる。また、第２のステップは、第２の期間において、今回のサイクルにおける表示データである第２のデータに基づいて、画素を駆動させるステップとなる。また、走査線が次に選択される選択期間の少なくとも一部である第３の期間において、前回のサイクルでメモリに記憶された第１のデータを読み出し、この第１のデータに基づいて、画素を駆動させる第３のステップをさらに有することが好ましい。
【００１６】
第３の発明は、所定の期間が第１のサブ期間と第２のサブ期間とに分割されており、第１のサブ期間では第１の走査線群の選択が行われ、第２のサブ期間では第１の走査線群とは異なる第２の走査線群の選択が行われるインタレース駆動にも適用可能である。この場合、第１のサブ期間において、第１の走査線群のそれぞれの選択期間内に第１の期間と第２の期間とを設定するともに、第２の走査線群のそれぞれの選択期間内に第３の期間を設定するステップと、第２のサブ期間において、第１の走査線群のそれぞれの選択期間内に第３の期間とを設定するともに、第２の走査線群のそれぞれの選択期間内に第１の期間と第２の期間とを設定するステップとをさらに有することが好ましい。
【００１７】
また、第３の発明は、所定の期間を分割することにより規定され、互いに重み付けが異なる複数のサブ期間を用いて、画素の階調表示を行うサブフィールド駆動にも適用可能である。この場合、複数のサブ期間のうち、最小の重み付けを有する最小サブ期間において、複数の走査線のそれぞれの選択期間内に第３の期間を設定するステップをさらに有することが好ましい。
【００１８】
さらに、第３の発明において、第１のデータは、画素の輝度を規定しない非表示データであり、第２のデータは、画素の輝度を規定する表示データであってもよい。この場合、第１のステップは、第１の期間において、メモリに記憶された非表示データである第１のデータの読み出し、または、メモリに記憶すべき非表示データである第１のデータの書き込みのいずれか一方をデータ線を介して行うステップとなる。また、第２のステップは、第２の期間において、表示データである第２のデータに基づいて、画素を駆動させるステップとなる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例えば、ＴＦＴ（薄膜トランジスタ）等のスイッチング素子によって液晶素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素２がマトリクス状（二次元平面的）に並んでいる。また、表示部１には、それぞれが行方向（Ｘ方向）に延在しているｎ本の走査線Ｙ１〜Ｙｎと、それぞれが列方向（Ｙ方向）に延在しているｍ本のデータ線Ｘ１〜Ｘｍとが設けられており、これらの交差に対応して画素２が配置されている。なお、図１には示していないが、表示部１には、２種類の信号線ｙａ１〜ｙａｎ，ｙｂ１〜ｙｂｎが走査線単位で設けられており、これらは走査線Ｙ１〜Ｙｎと平行に延在している。
【００２０】
図２は、液晶を用いた画素２の等価回路図である。１つの画素２は、スイッチング素子として機能する４つのトランジスタ２１〜２４、液晶容量２５、蓄積容量２６および一対のインバータ２７ａ，２７ｂによって構成されている。なお、本実施形態では、トランジスタ２１〜２３をｎチャネル型、トランジスタ２４をｐチャネル型としているが、チャネル型はこれに限定されるものではない。ただし、トランジスタ２２，２３は排他的に導通すべき関係にあるので、これらを同一の制御信号で制御する場合には、互いに異なるチャネル型に設定する必要がある。
【００２１】
第１のトランジスタ２１のソースは１本のデータ線Ｘに接続され、そのゲートは１本の走査線Ｙに接続されている。同一列に並んだ画素２に関しては、それぞれのトランジスタ２１のソースが同じデータ線Ｘに接続されている。また、同一行に並んだ画素２に関しては、それぞれのトランジスタ２１のゲートが同じ走査線Ｙに接続されている。第１のトランジスタ２１のドレインは、並列に設けられた液晶容量２５と蓄積容量２６とに共通接続されている。液晶容量２５は、画素電極２５ａと、電位Ｖｌｃｏｍが印加された対向電極２５ｂと、これらの電極２５ａ，２５ｂ間に挟持された液晶（液晶層）とによって構成されている。蓄積容量２６は、画素電極２５ａと、図示しない共通容量電極との間に形成されており、電位Ｖｃｓが印加される。この蓄積容量２６によって、液晶に蓄積される電荷のリークが抑制される。画素電極２５ａ側には、第１のトランジスタ２１を介して、データに応じた電位が印加される。データの書込期間において、データ線Ｘより画素２にデータが供給されると、液晶容量２５と蓄積容量２６とが充放電される。これにより、画素電極２５ａと対向電極２５ｂとの間の電位差に応じて、液晶層の透過率が設定され、画素２の階調が設定される。
【００２２】
また、この画素２には、一対のインバータ２７ａ，２７ｂによって構成されたメモリ２７が内蔵されている。具体的には、一方のインバータ２７ａの出力端は、他方のインバータ２７ｂの入力端に接続されているとともに、他方のインバータ２７ｂの出力端は、第４のトランジスタ２４を介して、一方のインバータ２７ａの入力端に接続されている。第４のトランジスタ２４は、第１の信号線ｙａを介して供給される制御信号によって導通制御される。また、一方のインバータ２７ａの入力端は、第２のトランジスタ２２を介して、第１のトランジスタ２１のドレインに接続されている。第２のトランジスタ２２は、第１の信号線ｙａを介して供給される制御信号によって導通制御され、第４のトランジスタ２４がオフ時にはオンし、第４のトランジスタ２４がオン時にはオフする。他方のインバータ２７ｂの入力端は、第３のトランジスタ２３を介して、第１のトランジスタ２１のドレインに接続されている。第３のトランジスタ２３は、第２の信号線ｙｂを介して供給される制御信号によって導通制御される。このようなフリップフロップ構成により、一対のインバータ２７ａ，２７ｂは、１ビットのデータを記憶するメモリ２７として機能する。
【００２３】
制御回路５は、図示しない上位装置より入力される垂直同期信号Ｖｓ、水平同期信号Ｈｓ、ドットクロック信号ＤＣＬＫ等の外部信号に基づいて、走査線駆動回路３およびデータ線駆動回路４を同期制御する。この同期制御の下、走査線駆動回路３およびデータ線駆動回路４は、互いに協働して表示部１の表示制御を行う。また、制御回路５は、図示しない上位装置より入力される画像データをフレームメモリ６に書き込む書込制御と、フレームメモリ６に格納されたデータを読み出す読出制御とを行う。
【００２４】
走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、走査線Ｙ１〜Ｙｎに走査信号を出力することによって、走査線Ｙ１〜Ｙｎの線順次走査を行う。走査信号は、高電位レベル（以下「Ｈレベル」という）または低電位レベル（以下「Ｌレベル」という）の２値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線ＹはＨレベルに、これ以外のすべての走査線ＹはＬレベルに設定される。これにより、所定の期間（１垂直走査期間）において、所定の走査方向に（一般には、最上から最下に向かって）、データの書込対象となる画素行が順次選択される線順次走査が行われる。
【００２５】
一方、データ線駆動回路４は、シフトレジスタ、ラインラッチ回路、出力回路等を主体に構成されており、走査線駆動回路３と協働する駆動部として機能する。このデータ線駆動回路４は、１本の走査線Ｙが選択される１選択期間（１Ｈ）において、今回データを書き込む画素行に対するデータの一斉出力と、次の１Ｈで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。ある１Ｈにおいて、フレームメモリ６よりシリアルに供給されたデータ線Ｘの本数に相当するｍ個のデータが順次ラッチされる。そして、次の１Ｈにおいて、ラッチされたｍ個のデータがパラレルに出力され、それぞれのデータ線Ｘ１〜Ｘｍに対して一斉に供給される。なお、データ線駆動回路４に対して、フレームメモリ６からデータを線順次的に入力する構成でも本発明を適用できるが、その場合においても本発明の主眼とする部分の動作は同様である。なお、このような構成にした場合には、データ線駆動回路４シフトレジスタを設ける必要がなくなる。
【００２６】
図３は、本実施形態にかかるインタレース駆動のタイミングチャートである。ここで、同図に示した「Ｗｒｉｔｅ」はデータの書き込みが行われる期間、「Ｒｅａｄ」はデータの読み出しが行われる期間をそれぞれ意味する。「Ｗｒｉｔｅ」の前半期間である「Ｍｉ」（ｉ＝１〜ｎ）は、ｉ番目の画素行における各メモリ２７にデータを書き込む期間（メモリ書込期間）を意味し、「Ｒｅａｄ」の全期間に相当する「Ｍｉ」は、ｉ番目の画素行における各メモリ２７からデータを読み出す期間（メモリ読出期間）を意味する。さらに、「Ｗｒｉｔｅ」の後半期間である「Ｐｉ」は、ｉ番目の画素行における各画素２にデータを書き込む期間（画素書込期間）を意味する。なお、広義では、液晶容量２５等へのデータ書き込みのみならずメモリ２７のデータ書き込みも画素２のデータ書き込みと捉えられるが、両者を区別するために、本明細書では、「画素２のデータ書き込み」とは前者の書き込みのみを指す。
【００２７】
１フレーム（１Ｆ）は、サブ期間に相当する奇数フィールドＦＬＤ１と偶数フィールドＦＬＤ２とに分割されている。表示すべき階調との関係において、これらのフィールドＦＬＤ１，ＦＬＤ２は、１：１の重み付けを与える長さ、すなわち、等間隔に設定されている。電気光学素子として液晶素子（図２に示した液晶容量２５）を用いる場合、画素２へのデータ供給は電圧レベルで行われる。また、液晶の寿命向上を図るべく、電圧極性を所定の期間（例えば、１フィールド）毎に反転させる交流駆動が行われる。
【００２８】
まず、データの書き込みプロセスについて説明する。奇数フィールドＦＬＤ１では、奇数番目の走査線Ｙ１，Ｙ３，・・，Ｙｎ−１が順番に選択されていく。最初の選択期間（１Ｈ）において、走査線駆動回路３は、最上の走査線Ｙ１の走査信号をＨレベルに設定し、走査線Ｙ１に対応する画素行を選択する。これにより、最上の画素行における第１のトランジスタ２１（図２を参照）がオンする。また、この１Ｈには、更に２つの期間Ｍ１，Ｐ１が設定されている。メモリ書込期間Ｍ１では、走査線Ｙ１に対応する第１の信号線ｙａ１の制御信号がＨレベルになり、画素書込期間Ｐ１では、この制御信号がＬレベルになる。
【００２９】
図４は、メモリ書込期間Ｍ１におけるデータ経路の説明図である。メモリ書込期間Ｍ１では、最上の画素行における第２のトランジスタ２２がオンし、第４のトランジスタ２４がオフする。また、この期間Ｍ１では、第２の信号線ｙｂ１の制御信号はＬレベルであるから、第３のトランジスタ２３がオフする。この状態において、データ線駆動回路４は、選択された画素２に供給すべきデータＤｍｅｍをデータ線Ｘに出力する。このデータＤｍｅｍは、今回のサイクル（すなわちＦＬＤ１）ではなく、次回のサイクル（すなわちＦＬＤ２）で画素２に書き込むべきデータ、換言すれば、次回のサイクルにおける画素２の輝度を規定する表示データである。データ線Ｘに供給されたデータＤｍｅｍは、第１のトランジスタ２１と第２のトランジスタ２２とを介して、インバータ２７ａの入力端に供給されて、記憶すべきデータとしてメモリ２７に書き込まれる。
【００３０】
図５は、画素書込期間Ｐ１におけるデータ経路の説明図である。メモリ書込期間Ｍ１に続く画素書込期間Ｐ１では、最上の画素行における第２のトランジスタ２２がオフし、第４のトランジスタ２４がオンする。また、先の期間Ｍ１と同様、この期間Ｐ１でも第２の信号線ｙｂ１の制御信号はＬレベルであるから、第３のトランジスタ２３はオフのままである。したがって、一対のインバータ２７ａ，２７ｂで構成されたメモリ２７は、先の期間Ｍ１において供給されたデータＤｍｅｍを記憶し続けるとともに、前段の液晶容量２５等から電気的に分離される。この状態において、データ線駆動回路４は、選択された画素２に供給すべきデータＤｐｉｘをデータ線Ｘに出力する。このデータＤｐｉｘは、今回のサイクル（すなわちＦＬＤ１）で画素２に書き込むデータである。データ線Ｘに供給されたデータＤｐｉｘは、第１のトランジスタ２１を介して、液晶容量２５の画素電極２５ａおよび蓄積容量２６の一方の電極に供給される。これによって、液晶容量２５等の充放電（画素２のデータ書き込み）が行われ、奇数フィールドＦＬＤ１における画素２の階調が設定される。なお、先の期間Ｐ１におけるデータＤｍｅｍの供給によっても、液晶容量２５等の充放電が生じるが、その直後にデータＤｐｉｘによる充放電が再度行われるので、データＤｍｅｍが表示階調に与える影響はあまりない。
【００３１】
最上の画素行の選択に続いて、３番目の走査線Ｙ３の走査信号がＨレベルに設定され、これに対応する上から３番目の画素行が選択される。この画素行の書き込みプロセスも、最上の画素行と同様であり、メモリ書込期間Ｍ３でデータＤｍｅｍがメモリ２７に書き込まれ、これに続く画素書込期間Ｐ３でデータＤｐｉｘが画素２に書き込まれる。以下、奇数フィールドＦＬＤ１における最後の走査線Ｙｎ−１の選択が終了するまで、奇数番目の走査線Ｙに対応する画素行に対するメモリ書き込みと画素書き込みとが順次行われる。
【００３２】
続く偶数フィールドＦＬＤ２では、選択対象が偶数番目の走査線Ｙ２，Ｙ４，・・・，Ｙｎに代わる点を除けば、基本的に、奇数フィールドＦＬＤ１と同様の書き込みプロセスが行われる。走査線Ｙ２に対応する２番目の画素行を例に説明すると、メモリ書込期間Ｍ２では、今回のサイクル（ＦＬＤ２）ではなく、次回のサイクル（次フレームのＦＬＤ１）で画素２に書き込むべきデータが、データＤｍｅｍとしてメモリ２７に書き込まれる。また、これに続く画素書込期間Ｐ２では、今回のサイクル（ＦＬＤ２）で画素２に書き込むデータＤｐｉｘが画素２に書き込まれる。なお、偶数フィールドＦＬＤ２では、対向電極２５ｂに印加する電位Ｖｌｃｏｍの極性が反転するため、これに応じて、画素２に供給するデータＤｐｉｘの極性も反転する。電圧極性は、液晶層に作用する電界の向き、換言すれば、印加電圧の正逆に基づいて定義される。
【００３３】
つぎに、メモリ２７に記憶されたデータＤｍｅｍの読み出しプロセスについて説明する。奇数フィールドＦＬＤ１では、線順次走査の対象とならない偶数番目の走査線Ｙ２，Ｙ４，・・・，Ｙｎに関して、メモリ２７に記憶されたデータＤｍｅｍの読み出しが行われる。このデータＤｍｅｍは、前回のサイクル（先フレームのＦＬＤ２）でメモリ２７に記憶されたデータであって、今回のサイクルで画素２に書き込むべきデータである。また、偶数番目の画素行ｉに関しては、それぞれの１Ｈの全体がメモリ読出期間Ｍｉに設定されており、この期間Ｍｉでは、第２の信号線ｙｂｉの制御信号がＨレベルに設定される。なお、メモリ読出期間Ｍｉを１Ｈ全体に設定してもよいが、メモリ書込期間Ｍｉ相当、或いは、画素書込期間Ｐｉ相当に設定してもよい。
【００３４】
図６は、メモリ読出期間Ｍｉにおけるデータ経路の説明図である。奇数フィールドＦＬＤ１における２番目の画素行を例に説明すると、このメモリ読出期間Ｍ２では、第２の信号線ｙｂ２の制御信号がＨレベルに設定される。したがって、この期間Ｍ２では、２番目の画素行に関して、第３のトランジスタ２３がオンする。また、この期間Ｍ２では、走査線Ｙ２の走査信号および第１の信号線ｙａ２の制御信号が共にＬレベルであるから、第１および第２のトランジスタ２１，２２が共にオフであり、第４のトランジスタ２４がオンである。したがって、メモリ２７に記憶されたデータＤｍｅｍは、第３のトランジスタ２３を介して、液晶容量２５の画素電極２５ａおよび蓄積容量２６の一方の電極に供給される。これによって、液晶容量２５等の充放電（換言すれば、画素２の書き込み）が行われ、奇数フィールドＦＬＤ１における画素２の階調が設定される。この読み出しプロセスは、偶数番目の画素行について同様である。つまり、偶数番目の画素行の書き込みは、データ線Ｘからのデータ供給ではなく、メモリ２７から読み出されたデータＤｍｅｍによって行われる。なお、メモリ２７からの読み出しを第３のトランジスタ２３を介して行う理由は、メモリ２７の記憶内容を反転出力することで、１フィールド毎の電位Ｖｌｃｏｍの極性反転に対応させるためである。
【００３５】
偶数フィールドＦＬＤ２では、線順次走査の対象とならない奇数番目の走査線Ｙ１，Ｙ３，・・・，Ｙｎ−１に関して、奇数フィールドＦＬＤ１と同様の読み出しプロセスにしたがい、メモリ２７に記憶されたデータＤｍｅｍの読み出しが行われる。ここで読み出されるデータＤｍｅｍは、前回のサイクル（同一フレームのＦＬＤ１）でメモリ２７に記憶されたデータであって、今回のサイクル（ＦＬＤ２）で画素２に書き込むべきデータである。
【００３６】
このように、本実施形態では、１選択期間（１Ｈ）の一部であるメモリ書込期間において、選択された走査線Ｙに対応する画素２に内蔵されたメモリ２７へのデータ書き込みがデータ線Ｘを介して行われる。メモリ２７に書き込まれたデータは、次回のサイクルにおける表示データであり、次回のサイクルでは、メモリ２７に記憶されたデータを読み出して、画素２の駆動が行われる。そして、メモリ書込期間に続く画素書込期間では、メモリ２７に記憶されたデータの内容を保持した状態で、今回のサイクルにおける表示データをデータ線Ｘに供給して、画素２を駆動させる。このように、あるサイクルにおいて、連続した複数サイクル分のデータを画素２に供給することで、書き込みのスキャン回数（線順次走査を行う回数）を低減でき、低消費電力化を図ることが可能となる。
【００３７】
また、本実施形態によれば、インタレース駆動におけるコストの削減と表示品質の向上とを図ることができる。一般に、インタレース駆動では、インタレース信号をプログレッシブ信号に変換する必要があるので、そのためのメモリやコントローラが必要になる。これに対して、本実施形態にかかる駆動制御では、このようなメモリ等を設けなくてもインタレース駆動を実現できる。また、各画素行のリフレッシュ周期を一定にすることができるので、フリッカ等が発生し難くなる。
【００３８】
なお、本実施形態では、メモリ２７として１ビットメモリを用いている。したがって、メモリ２７からデータを読み出すフィールドでは、白黒の２値表示しかできないので、テレビ等の動画表示等よりも、キャラクタ表示等といった用途に適している。しかしながら、メモリ２７として中間階調のデータを記憶可能なメモリを用いれば、動画表示のような多階調表示も可能となる。
【００３９】
（第２の実施形態）
本実施形態は、サブフィールド駆動への適用例に関する。サブフィールド駆動では、時間軸変調方式の一種であり、メモリ２７が１ビットメモリであっても、多階調を表示できる。図７は、本実施形態にかかるサブフィールド駆動のタイミングチャートである。
【００４０】
画素２の階調を規定するデータは、一例として、４ビットで構成される１６階調データである。画像の最小表示単位である１フレームは、４つのサブフィールドＳＦ１〜ＳＦ４に分割されている。表示すべき階調との関係において、サブ期間に相当するサブフィールドＳＦ１〜ＳＦ４は、１：２：４：８の重み付けを与える長さに設定されている。画素２の表示階調は、画素２をオン状態に設定するサブフィールドＳＦの組み合わせに応じて決定されるが、この組み合わせは、データの階調値によって一義的に特定される。以下、ある階調表示を行う際に、画素２を駆動するオン電圧Ｖｏｎを供給するサブフィールドＳＦを「オン・サブフィールドＳＦｏｎ」という。また、オン電圧Ｖｏｎとは異なるオフ電圧Ｖｏｆｆを供給するサブフィールドＳＦを「オフ・サブフィールドＳＦｏｆｆ」という。例えば、階調値が９の場合、オン・サブフィールドＳＦｏｎは、重み付け１のＳＦ１および重み付け８のＳＦ４であり、オフ・サブフィールドＳＦｏｆｆは、重み付け２のＳＦ２および重み付け４のＳＦ３となる。この場合、２つのサブフィールドＳＦ１，ＳＦ４の重み付けの合計は９となり、この重み付け相当の階調表示が行われる。画素２に作用する実効電圧は、１フレームに占めるオン・サブフィールドＳＦｏｎの長さに依存しており、これが長くなるほど実効電圧も高くなる。その結果、例えば、ノーマリブラックモードで動作する液晶の場合には、オン・サブフィールドＳＦｏｎが長くなるにつれて、高輝度（白表示）になっていく。データ線駆動回路４は、表示すべき階調に応じて、個々のサブフィールドＳＦ１〜ＳＦ４において、オン電圧Ｖｏｎまたはオフ電圧Ｖｏｆｆのいずれかを決定し、二値的なデジタルデータとして、データ線Ｘに出力する。
【００４１】
最初のサブフィールドＳＦ１は「Ｒｅａｄ」期間であるから、線順次走査による書き込みスキャンは行われず、その代わりに、画素２内のメモリ２７に記憶されたデータの読み出しが行われる。そして、読み出されたデータに基づいて、画素２の駆動が行われる。メモリ２７に保持されているデータは、前回のサイクル（先フレームのＳＦ４）で書き込まれたデータである。２番目のサブフィールドＳＦ２は「Ｗｒｉｔｅ」期間であるから、線順次走査による書き込みスキャンが行われる。１Ｈの一部であるメモリ書込期間Ｍｉでは、次回のサイクル（ＳＦ３）のデータがメモリ２７に書き込まれ、続く画素書込期間Ｐｉでは、今回のサイクル（ＳＦ２）のデータが画素２に書き込まれる。３番目のサブフィールドＳＦ３は「Ｒｅａｄ」期間であるから、画素２内のメモリ２７に記憶されたデータの読み出しが行われ、読み出されたデータに基づいて、画素２の駆動が行われる。メモリ２７に保持されているデータは、前回のサイクル（先フレームのＳＦ２）で書き込まれたデータである。そして、最後のサブフィールドＳＦ４は「Ｗｒｉｔｅ」期間であるから、線順次走査による書き込みスキャンが行われる。１Ｈの一部であるメモリ書込期間Ｍｉでは、次回のサイクル（次フレームのＳＦ１）のデータがメモリ２７に書き込まれ、続く画素書込期間Ｐｉでは、今回のサイクル（ＳＦ４）のデータが画素２に書き込まれる。
【００４２】
本実施形態によれば、連続した複数サイクル分のデータを画素２にあるサイクルで一度に供給することにより、第１の実施形態と同様に、書き込みのスキャン回数を低減でき、低消費電力化を図ることが可能となる。
【００４３】
また、本実施形態では、最小の重み付けを有するサブフィールドＳＦ１では、書き込みスキャンを行わずに、メモリ２７から読み出されたデータに基づいて、画素２の駆動を行っている。したがって、最小のサブフィールドＳＦ１に関して、スキャンの時間的な制約から解消される。その結果、最小サブフィールドＳＦ１の期間を短く設定することによる多階調化、データ書込時間のマージンを確保することによる信頼性の向上、或いは、高精細化への対応が容易になる。
【００４４】
（第３の実施形態）
図８は、本実施形態にかかる電気光学装置のブロック構成図である。本実施形態では、画素２に内蔵されたメモリ２７をＣＰＵ等の作業用メモリとして利用する。例えば、表示部１の解像度がＱＶＧＡのカラーパネルの場合、２３０，４００ビット（＝３２０×２４０）のメモリ空間を確保できる。この場合、メモリ２７に記憶されるデータは、第１または第２の実施形態とは異なり、画素２の輝度を規定しない非表示データ（作業用データ）である。図１に示した構成との相違点は、データ線駆動回路４と共に駆動部として機能する列デコーダ７を追加した点であり、それ以外については、基本的に図１に示した構成と同様である。列デコーダ７は、行デコーダとしても機能する走査線駆動回路３と協働して、表示部１が有するメモリ空間にアクセスするとともに、上位のＣＰＵ８との間で双方向のデータ転送を行う。
【００４５】
図９は、メモリ２７に作業用データを書き込むライトモード時のタイミングチャートである。なお、同図において、データ線Ｘの波形に関して、Ｈレベルは作業用データが供給されている状態を示し、Ｌレベルは表示データが供給されている状態を示す。１本の走査線Ｙが選択される１選択期間（１Ｈ）には、２つの期間ＭＷ，ＰＷが設定されている。前半のメモリ書込期間ＭＷでは、走査線Ｙｉに対応する第１の信号線ｙａｉの制御信号がＨレベルになる。この期間ＭＷにおいて、列デコーダ７は、ＣＰＵ８から供給された作業用データをデータ線Ｘに出力する（データ線駆動回路４から表示データは出力されない）。データ線Ｘに出力された作業用データは、図４に示したデータ経路を介して、書込対象となる画素行のメモリ２７に書き込まれる。続く画素書込期間ＰＷでは、走査線Ｙｉに対応する第１の信号線ｙａ１の制御信号がＬレベルになる。この期間ＰＷにおいて、データ線駆動回路４は、今回のサイクルで画素２に書き込むべき表示データをデータ線Ｘに出力する（列デコーダ７から作業用データは出力されない）。データ線Ｘに出力された表示データは、図５に示したデータ経路を介して、書込対象となる画素行の液晶容量２５等に書き込まれる。
【００４６】
図１０は、メモリ２７から作業用データを読み出すリードモード時のタイミングチャートである。１Ｈには、２つの期間ＭＲ，ＰＷが設定されている。前半のメモリ読出期間ＭＲでは、走査線Ｙｉに対応する第１の信号線ｙａｉの制御信号がＨレベルになる。この期間ＭＲにおいて、メモリ２７に記憶されている作業用データが読み出され、このデータがデータ線Ｘに出力される。このとき、データ線Ｘは駆動せずに、入力信号はハイインピーダンス（高抵抗）となる。データ線Ｘに出力された作業用データは、列デコーダ７によって、ＣＰＵ８に転送される。続く画素書込期間ＰＷでは、ライトモードと同様に、書込対象となる画素行の液晶容量２５等に表示データが書き込まれる。
【００４７】
このように、本実施形態では、１Ｈの一部であるメモリ書込期間ＭＷ／メモリ読出期間ＭＲにおいて、メモリ２７のアクセスがデータ線Ｘを介して行われる。そして、続く画素書込期間ＰＷでは、メモリ２７に記憶された作業用データの内容が保持された状態で、今回のサイクルにおける表示データがデータ線Ｘに供給され、画素２の駆動が行われる。これにより、画素２に内蔵されたメモリ２７をＣＰＵ等の作業用メモリとして使用することができ、電子機器の省メモリ化を図ることができる。
【００４８】
なお、上述した各実施形態では、液晶素子を用いた場合を例に説明したが、本発明はこれに限定されるものではなく、有機ＥＬ素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）やＳＥＤ（Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）等にも適用可能である。
【００４９】
また、上述した各実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。
【００５０】
【発明の効果】
本発明によれば、メモリを内蔵した画素の新規な駆動制御によって、データ書き込みのスキャン回数を低減し、低消費電力化を図ることができる。また、画素内のメモリをＣＰＵ等の作業用メモリとして使用することも可能になり、電子機器の省メモリ化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態にかかる電気光学装置のブロック構成図。
【図２】画素の等価回路図。
【図３】第１の実施形態にかかるインタレース駆動のタイミングチャート。
【図４】メモリ書込期間におけるデータ経路の説明図。
【図５】画素書込期間におけるデータ経路の説明図。
【図６】メモリ読出期間におけるデータ経路の説明図。
【図７】第２の実施形態にかかるサブフィールド駆動のタイミングチャート。
【図８】第３の実施形態にかかる電気光学装置のブロック構成図。
【図９】ライトモードのタイミングチャート。
【図１０】リードモードのタイミングチャート。
【符号の説明】
１ 表示部
２ 画素
３ 走査線駆動回路
４ データ線駆動回路
５ 制御回路
６ フレームメモリ
７ 列デコーダ
８ ＣＰＵ
２１ 第１のトランジスタ
２２ 第２のトランジスタ
２３ 第３のトランジスタ
２４ 第４のトランジスタ
２５ 液晶容量
２５ａ 画素電極
２５ｂ 対向電極
２６ 蓄積容量
２７ メモリ
２７ａ，２７ｂ インバータ
【発明の属する技術分野】
本発明は、電気光学装置、電気光学装置の駆動方法および電子機器に係り、特に、メモリ内蔵型画素の駆動制御に関する。
【０００２】
【従来の技術】
近年、携帯型電子機器の一層の低消費電力化を図るべく、表示部を構成する各画素にメモリを内蔵したものが実用化されている。画素内のメモリによって表示データを保持することで、データ線を介したデータの書き換え（スキャン）を行うことなく、液晶の交流化駆動が可能になるため、低消費電力化を実現できる。例えば、特許文献１には、このようなメモリ内蔵型の画素回路の構成について開示されている。
【０００３】
また、特許文献２には、時間軸変調方式の一種であるサブフィールド駆動を行うとともに、静止画像を表示するメモリ状態を設定可能な表示パネルの駆動方法について開示されている。この駆動方法では、階調表示モードと２値表示モードとの切り換え時に、最上位ビットのデータを最後に書き込み、階調表示モード時に表示した画像のイメージが、２値表示モード時においても残るように工夫されている。
【０００４】
【特許文献１】
特開２００１−２６４８１４号公報
【特許文献２】
特許第３３１６２９７号公報。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、メモリを内蔵した画素の新規な駆動制御を提供することである。
【０００６】
また、本発明の別の目的は、このような画素に対するデータ書き込みのスキャン回数を低減し、低消費電力化を図ることである。
【０００７】
さらに、本発明の別の目的は、画素内のメモリをＣＰＵ等の作業用メモリとして使用することにより、電子機器の省メモリ化を図ることである。
【０００８】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、複数の走査線と、複数のデータ線と、走査線と、データ線との交差に対応して設けられているとともに、第１のデータを記憶するメモリを内蔵した複数の画素と、複数の走査線を順次選択する走査線駆動回路と、走査線駆動回路と協働する駆動部とを有する電気光学装置を提供する。駆動部は、走査線が選択される選択期間の一部である第１の期間において、走査線に対応する画素に内蔵されたメモリのアクセスをデータ線を介して行う。また駆動部は、選択期間の一部であって、第１の期間とは異なる第２の期間において、メモリに記憶された第１のデータの内容を保持した状態で、第１のデータとは異なる第２のデータをデータ線に供給することにより、走査線に対応する画素を第２のデータに基づいて駆動させる。
【０００９】
ここで、第１の発明において、第１のデータおよび第２のデータは、画素の輝度を規定する表示データであってもよい。この場合、駆動部は、第１の期間において、次回のサイクルにおける表示データである第１のデータをメモリに書き込み、第２の期間において、今回のサイクルにおける表示データである第２のデータに基づいて、画素を駆動させる。また、駆動部は、走査線が次に選択される選択期間の少なくとも一部である第３の期間において、前回のサイクルでメモリに記憶された第１のデータを読み出し、この第１のデータに基づいて、画素を駆動させることが好ましい。
【００１０】
第１の発明は、所定の期間が第１のサブ期間と第２のサブ期間とに分割されており、第１のサブ期間では第１の走査線群の選択が行われ、第２のサブ期間では第１の走査線群とは異なる第２の走査線群の選択が行われるインタレース駆動にも適用可能である。この場合、駆動部は、第１のサブ期間において、第１の走査線群のそれぞれの選択期間内に第１の期間と第２の期間とを設定するとともに、第２の走査線群のそれぞれの選択期間内に第３の期間を設定することが好ましい。それとともに、駆動部は、第２のサブ期間において、第１の走査線群のそれぞれの選択期間内に第３の期間とを設定するともに、第２の走査線群のそれぞれの選択期間内に第１の期間と第２の期間とを設定することが好ましい。
【００１１】
第１の発明は、所定の期間を分割することにより規定され、互いに重み付けが異なる複数のサブ期間を用いて、画素の階調表示を行うサブフィールド駆動にも適用可能である。この場合、駆動部は、複数のサブ期間のうち、最小の重み付けを有する最小サブ期間において、複数の走査線のそれぞれの選択期間内に第３の期間を設定することが好ましい。
【００１２】
また、第１の発明において、第１のデータは、画素の輝度を規定しない非表示データであり、第２のデータは、画素の輝度を規定する表示データであってもよい。この場合、駆動部は、第１の期間において、メモリに記憶された非表示データである第１のデータの読み出し、または、メモリに記憶すべき非表示データである第１のデータの書き込みのいずれか一方をデータ線を介して行い、第２の期間において、表示データである第２のデータに基づいて、画素を駆動させることが好ましい。
【００１３】
第２の発明は、上述した第１の発明にかかる電気光学装置を実装した電子機器を提供する。
【００１４】
第３の発明は、複数の走査線と複数のデータ線と各交差に対応して複数の画素が設けられており、画素のそれぞれが、第１のデータを記憶するメモリを内蔵している電気光学装置の駆動方法を提供する。この電気光学装置の駆動方法は、走査線が選択される選択期間の一部である第１の期間において、走査線に対応する画素に内蔵されたメモリのアクセスをデータ線を介して行う第１のステップと、選択期間の一部であって、第１の期間とは異なる第２の期間において、メモリに記憶された第１のデータの内容を保持した状態で、第１のデータとは異なる第２のデータをデータ線に供給することにより、走査線に対応する画素を第２のデータに基づいて駆動させる第２のステップとを有する。
【００１５】
ここで、第３の発明において、第１のデータおよび第２のデータは、画素の輝度を規定する表示データであってもよい。この場合、第１のステップは、第１の期間において、次回のサイクルにおける表示データである第１のデータをメモリに書き込むステップとなる。また、第２のステップは、第２の期間において、今回のサイクルにおける表示データである第２のデータに基づいて、画素を駆動させるステップとなる。また、走査線が次に選択される選択期間の少なくとも一部である第３の期間において、前回のサイクルでメモリに記憶された第１のデータを読み出し、この第１のデータに基づいて、画素を駆動させる第３のステップをさらに有することが好ましい。
【００１６】
第３の発明は、所定の期間が第１のサブ期間と第２のサブ期間とに分割されており、第１のサブ期間では第１の走査線群の選択が行われ、第２のサブ期間では第１の走査線群とは異なる第２の走査線群の選択が行われるインタレース駆動にも適用可能である。この場合、第１のサブ期間において、第１の走査線群のそれぞれの選択期間内に第１の期間と第２の期間とを設定するともに、第２の走査線群のそれぞれの選択期間内に第３の期間を設定するステップと、第２のサブ期間において、第１の走査線群のそれぞれの選択期間内に第３の期間とを設定するともに、第２の走査線群のそれぞれの選択期間内に第１の期間と第２の期間とを設定するステップとをさらに有することが好ましい。
【００１７】
また、第３の発明は、所定の期間を分割することにより規定され、互いに重み付けが異なる複数のサブ期間を用いて、画素の階調表示を行うサブフィールド駆動にも適用可能である。この場合、複数のサブ期間のうち、最小の重み付けを有する最小サブ期間において、複数の走査線のそれぞれの選択期間内に第３の期間を設定するステップをさらに有することが好ましい。
【００１８】
さらに、第３の発明において、第１のデータは、画素の輝度を規定しない非表示データであり、第２のデータは、画素の輝度を規定する表示データであってもよい。この場合、第１のステップは、第１の期間において、メモリに記憶された非表示データである第１のデータの読み出し、または、メモリに記憶すべき非表示データである第１のデータの書き込みのいずれか一方をデータ線を介して行うステップとなる。また、第２のステップは、第２の期間において、表示データである第２のデータに基づいて、画素を駆動させるステップとなる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例えば、ＴＦＴ（薄膜トランジスタ）等のスイッチング素子によって液晶素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素２がマトリクス状（二次元平面的）に並んでいる。また、表示部１には、それぞれが行方向（Ｘ方向）に延在しているｎ本の走査線Ｙ１〜Ｙｎと、それぞれが列方向（Ｙ方向）に延在しているｍ本のデータ線Ｘ１〜Ｘｍとが設けられており、これらの交差に対応して画素２が配置されている。なお、図１には示していないが、表示部１には、２種類の信号線ｙａ１〜ｙａｎ，ｙｂ１〜ｙｂｎが走査線単位で設けられており、これらは走査線Ｙ１〜Ｙｎと平行に延在している。
【００２０】
図２は、液晶を用いた画素２の等価回路図である。１つの画素２は、スイッチング素子として機能する４つのトランジスタ２１〜２４、液晶容量２５、蓄積容量２６および一対のインバータ２７ａ，２７ｂによって構成されている。なお、本実施形態では、トランジスタ２１〜２３をｎチャネル型、トランジスタ２４をｐチャネル型としているが、チャネル型はこれに限定されるものではない。ただし、トランジスタ２２，２３は排他的に導通すべき関係にあるので、これらを同一の制御信号で制御する場合には、互いに異なるチャネル型に設定する必要がある。
【００２１】
第１のトランジスタ２１のソースは１本のデータ線Ｘに接続され、そのゲートは１本の走査線Ｙに接続されている。同一列に並んだ画素２に関しては、それぞれのトランジスタ２１のソースが同じデータ線Ｘに接続されている。また、同一行に並んだ画素２に関しては、それぞれのトランジスタ２１のゲートが同じ走査線Ｙに接続されている。第１のトランジスタ２１のドレインは、並列に設けられた液晶容量２５と蓄積容量２６とに共通接続されている。液晶容量２５は、画素電極２５ａと、電位Ｖｌｃｏｍが印加された対向電極２５ｂと、これらの電極２５ａ，２５ｂ間に挟持された液晶（液晶層）とによって構成されている。蓄積容量２６は、画素電極２５ａと、図示しない共通容量電極との間に形成されており、電位Ｖｃｓが印加される。この蓄積容量２６によって、液晶に蓄積される電荷のリークが抑制される。画素電極２５ａ側には、第１のトランジスタ２１を介して、データに応じた電位が印加される。データの書込期間において、データ線Ｘより画素２にデータが供給されると、液晶容量２５と蓄積容量２６とが充放電される。これにより、画素電極２５ａと対向電極２５ｂとの間の電位差に応じて、液晶層の透過率が設定され、画素２の階調が設定される。
【００２２】
また、この画素２には、一対のインバータ２７ａ，２７ｂによって構成されたメモリ２７が内蔵されている。具体的には、一方のインバータ２７ａの出力端は、他方のインバータ２７ｂの入力端に接続されているとともに、他方のインバータ２７ｂの出力端は、第４のトランジスタ２４を介して、一方のインバータ２７ａの入力端に接続されている。第４のトランジスタ２４は、第１の信号線ｙａを介して供給される制御信号によって導通制御される。また、一方のインバータ２７ａの入力端は、第２のトランジスタ２２を介して、第１のトランジスタ２１のドレインに接続されている。第２のトランジスタ２２は、第１の信号線ｙａを介して供給される制御信号によって導通制御され、第４のトランジスタ２４がオフ時にはオンし、第４のトランジスタ２４がオン時にはオフする。他方のインバータ２７ｂの入力端は、第３のトランジスタ２３を介して、第１のトランジスタ２１のドレインに接続されている。第３のトランジスタ２３は、第２の信号線ｙｂを介して供給される制御信号によって導通制御される。このようなフリップフロップ構成により、一対のインバータ２７ａ，２７ｂは、１ビットのデータを記憶するメモリ２７として機能する。
【００２３】
制御回路５は、図示しない上位装置より入力される垂直同期信号Ｖｓ、水平同期信号Ｈｓ、ドットクロック信号ＤＣＬＫ等の外部信号に基づいて、走査線駆動回路３およびデータ線駆動回路４を同期制御する。この同期制御の下、走査線駆動回路３およびデータ線駆動回路４は、互いに協働して表示部１の表示制御を行う。また、制御回路５は、図示しない上位装置より入力される画像データをフレームメモリ６に書き込む書込制御と、フレームメモリ６に格納されたデータを読み出す読出制御とを行う。
【００２４】
走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、走査線Ｙ１〜Ｙｎに走査信号を出力することによって、走査線Ｙ１〜Ｙｎの線順次走査を行う。走査信号は、高電位レベル（以下「Ｈレベル」という）または低電位レベル（以下「Ｌレベル」という）の２値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線ＹはＨレベルに、これ以外のすべての走査線ＹはＬレベルに設定される。これにより、所定の期間（１垂直走査期間）において、所定の走査方向に（一般には、最上から最下に向かって）、データの書込対象となる画素行が順次選択される線順次走査が行われる。
【００２５】
一方、データ線駆動回路４は、シフトレジスタ、ラインラッチ回路、出力回路等を主体に構成されており、走査線駆動回路３と協働する駆動部として機能する。このデータ線駆動回路４は、１本の走査線Ｙが選択される１選択期間（１Ｈ）において、今回データを書き込む画素行に対するデータの一斉出力と、次の１Ｈで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。ある１Ｈにおいて、フレームメモリ６よりシリアルに供給されたデータ線Ｘの本数に相当するｍ個のデータが順次ラッチされる。そして、次の１Ｈにおいて、ラッチされたｍ個のデータがパラレルに出力され、それぞれのデータ線Ｘ１〜Ｘｍに対して一斉に供給される。なお、データ線駆動回路４に対して、フレームメモリ６からデータを線順次的に入力する構成でも本発明を適用できるが、その場合においても本発明の主眼とする部分の動作は同様である。なお、このような構成にした場合には、データ線駆動回路４シフトレジスタを設ける必要がなくなる。
【００２６】
図３は、本実施形態にかかるインタレース駆動のタイミングチャートである。ここで、同図に示した「Ｗｒｉｔｅ」はデータの書き込みが行われる期間、「Ｒｅａｄ」はデータの読み出しが行われる期間をそれぞれ意味する。「Ｗｒｉｔｅ」の前半期間である「Ｍｉ」（ｉ＝１〜ｎ）は、ｉ番目の画素行における各メモリ２７にデータを書き込む期間（メモリ書込期間）を意味し、「Ｒｅａｄ」の全期間に相当する「Ｍｉ」は、ｉ番目の画素行における各メモリ２７からデータを読み出す期間（メモリ読出期間）を意味する。さらに、「Ｗｒｉｔｅ」の後半期間である「Ｐｉ」は、ｉ番目の画素行における各画素２にデータを書き込む期間（画素書込期間）を意味する。なお、広義では、液晶容量２５等へのデータ書き込みのみならずメモリ２７のデータ書き込みも画素２のデータ書き込みと捉えられるが、両者を区別するために、本明細書では、「画素２のデータ書き込み」とは前者の書き込みのみを指す。
【００２７】
１フレーム（１Ｆ）は、サブ期間に相当する奇数フィールドＦＬＤ１と偶数フィールドＦＬＤ２とに分割されている。表示すべき階調との関係において、これらのフィールドＦＬＤ１，ＦＬＤ２は、１：１の重み付けを与える長さ、すなわち、等間隔に設定されている。電気光学素子として液晶素子（図２に示した液晶容量２５）を用いる場合、画素２へのデータ供給は電圧レベルで行われる。また、液晶の寿命向上を図るべく、電圧極性を所定の期間（例えば、１フィールド）毎に反転させる交流駆動が行われる。
【００２８】
まず、データの書き込みプロセスについて説明する。奇数フィールドＦＬＤ１では、奇数番目の走査線Ｙ１，Ｙ３，・・，Ｙｎ−１が順番に選択されていく。最初の選択期間（１Ｈ）において、走査線駆動回路３は、最上の走査線Ｙ１の走査信号をＨレベルに設定し、走査線Ｙ１に対応する画素行を選択する。これにより、最上の画素行における第１のトランジスタ２１（図２を参照）がオンする。また、この１Ｈには、更に２つの期間Ｍ１，Ｐ１が設定されている。メモリ書込期間Ｍ１では、走査線Ｙ１に対応する第１の信号線ｙａ１の制御信号がＨレベルになり、画素書込期間Ｐ１では、この制御信号がＬレベルになる。
【００２９】
図４は、メモリ書込期間Ｍ１におけるデータ経路の説明図である。メモリ書込期間Ｍ１では、最上の画素行における第２のトランジスタ２２がオンし、第４のトランジスタ２４がオフする。また、この期間Ｍ１では、第２の信号線ｙｂ１の制御信号はＬレベルであるから、第３のトランジスタ２３がオフする。この状態において、データ線駆動回路４は、選択された画素２に供給すべきデータＤｍｅｍをデータ線Ｘに出力する。このデータＤｍｅｍは、今回のサイクル（すなわちＦＬＤ１）ではなく、次回のサイクル（すなわちＦＬＤ２）で画素２に書き込むべきデータ、換言すれば、次回のサイクルにおける画素２の輝度を規定する表示データである。データ線Ｘに供給されたデータＤｍｅｍは、第１のトランジスタ２１と第２のトランジスタ２２とを介して、インバータ２７ａの入力端に供給されて、記憶すべきデータとしてメモリ２７に書き込まれる。
【００３０】
図５は、画素書込期間Ｐ１におけるデータ経路の説明図である。メモリ書込期間Ｍ１に続く画素書込期間Ｐ１では、最上の画素行における第２のトランジスタ２２がオフし、第４のトランジスタ２４がオンする。また、先の期間Ｍ１と同様、この期間Ｐ１でも第２の信号線ｙｂ１の制御信号はＬレベルであるから、第３のトランジスタ２３はオフのままである。したがって、一対のインバータ２７ａ，２７ｂで構成されたメモリ２７は、先の期間Ｍ１において供給されたデータＤｍｅｍを記憶し続けるとともに、前段の液晶容量２５等から電気的に分離される。この状態において、データ線駆動回路４は、選択された画素２に供給すべきデータＤｐｉｘをデータ線Ｘに出力する。このデータＤｐｉｘは、今回のサイクル（すなわちＦＬＤ１）で画素２に書き込むデータである。データ線Ｘに供給されたデータＤｐｉｘは、第１のトランジスタ２１を介して、液晶容量２５の画素電極２５ａおよび蓄積容量２６の一方の電極に供給される。これによって、液晶容量２５等の充放電（画素２のデータ書き込み）が行われ、奇数フィールドＦＬＤ１における画素２の階調が設定される。なお、先の期間Ｐ１におけるデータＤｍｅｍの供給によっても、液晶容量２５等の充放電が生じるが、その直後にデータＤｐｉｘによる充放電が再度行われるので、データＤｍｅｍが表示階調に与える影響はあまりない。
【００３１】
最上の画素行の選択に続いて、３番目の走査線Ｙ３の走査信号がＨレベルに設定され、これに対応する上から３番目の画素行が選択される。この画素行の書き込みプロセスも、最上の画素行と同様であり、メモリ書込期間Ｍ３でデータＤｍｅｍがメモリ２７に書き込まれ、これに続く画素書込期間Ｐ３でデータＤｐｉｘが画素２に書き込まれる。以下、奇数フィールドＦＬＤ１における最後の走査線Ｙｎ−１の選択が終了するまで、奇数番目の走査線Ｙに対応する画素行に対するメモリ書き込みと画素書き込みとが順次行われる。
【００３２】
続く偶数フィールドＦＬＤ２では、選択対象が偶数番目の走査線Ｙ２，Ｙ４，・・・，Ｙｎに代わる点を除けば、基本的に、奇数フィールドＦＬＤ１と同様の書き込みプロセスが行われる。走査線Ｙ２に対応する２番目の画素行を例に説明すると、メモリ書込期間Ｍ２では、今回のサイクル（ＦＬＤ２）ではなく、次回のサイクル（次フレームのＦＬＤ１）で画素２に書き込むべきデータが、データＤｍｅｍとしてメモリ２７に書き込まれる。また、これに続く画素書込期間Ｐ２では、今回のサイクル（ＦＬＤ２）で画素２に書き込むデータＤｐｉｘが画素２に書き込まれる。なお、偶数フィールドＦＬＤ２では、対向電極２５ｂに印加する電位Ｖｌｃｏｍの極性が反転するため、これに応じて、画素２に供給するデータＤｐｉｘの極性も反転する。電圧極性は、液晶層に作用する電界の向き、換言すれば、印加電圧の正逆に基づいて定義される。
【００３３】
つぎに、メモリ２７に記憶されたデータＤｍｅｍの読み出しプロセスについて説明する。奇数フィールドＦＬＤ１では、線順次走査の対象とならない偶数番目の走査線Ｙ２，Ｙ４，・・・，Ｙｎに関して、メモリ２７に記憶されたデータＤｍｅｍの読み出しが行われる。このデータＤｍｅｍは、前回のサイクル（先フレームのＦＬＤ２）でメモリ２７に記憶されたデータであって、今回のサイクルで画素２に書き込むべきデータである。また、偶数番目の画素行ｉに関しては、それぞれの１Ｈの全体がメモリ読出期間Ｍｉに設定されており、この期間Ｍｉでは、第２の信号線ｙｂｉの制御信号がＨレベルに設定される。なお、メモリ読出期間Ｍｉを１Ｈ全体に設定してもよいが、メモリ書込期間Ｍｉ相当、或いは、画素書込期間Ｐｉ相当に設定してもよい。
【００３４】
図６は、メモリ読出期間Ｍｉにおけるデータ経路の説明図である。奇数フィールドＦＬＤ１における２番目の画素行を例に説明すると、このメモリ読出期間Ｍ２では、第２の信号線ｙｂ２の制御信号がＨレベルに設定される。したがって、この期間Ｍ２では、２番目の画素行に関して、第３のトランジスタ２３がオンする。また、この期間Ｍ２では、走査線Ｙ２の走査信号および第１の信号線ｙａ２の制御信号が共にＬレベルであるから、第１および第２のトランジスタ２１，２２が共にオフであり、第４のトランジスタ２４がオンである。したがって、メモリ２７に記憶されたデータＤｍｅｍは、第３のトランジスタ２３を介して、液晶容量２５の画素電極２５ａおよび蓄積容量２６の一方の電極に供給される。これによって、液晶容量２５等の充放電（換言すれば、画素２の書き込み）が行われ、奇数フィールドＦＬＤ１における画素２の階調が設定される。この読み出しプロセスは、偶数番目の画素行について同様である。つまり、偶数番目の画素行の書き込みは、データ線Ｘからのデータ供給ではなく、メモリ２７から読み出されたデータＤｍｅｍによって行われる。なお、メモリ２７からの読み出しを第３のトランジスタ２３を介して行う理由は、メモリ２７の記憶内容を反転出力することで、１フィールド毎の電位Ｖｌｃｏｍの極性反転に対応させるためである。
【００３５】
偶数フィールドＦＬＤ２では、線順次走査の対象とならない奇数番目の走査線Ｙ１，Ｙ３，・・・，Ｙｎ−１に関して、奇数フィールドＦＬＤ１と同様の読み出しプロセスにしたがい、メモリ２７に記憶されたデータＤｍｅｍの読み出しが行われる。ここで読み出されるデータＤｍｅｍは、前回のサイクル（同一フレームのＦＬＤ１）でメモリ２７に記憶されたデータであって、今回のサイクル（ＦＬＤ２）で画素２に書き込むべきデータである。
【００３６】
このように、本実施形態では、１選択期間（１Ｈ）の一部であるメモリ書込期間において、選択された走査線Ｙに対応する画素２に内蔵されたメモリ２７へのデータ書き込みがデータ線Ｘを介して行われる。メモリ２７に書き込まれたデータは、次回のサイクルにおける表示データであり、次回のサイクルでは、メモリ２７に記憶されたデータを読み出して、画素２の駆動が行われる。そして、メモリ書込期間に続く画素書込期間では、メモリ２７に記憶されたデータの内容を保持した状態で、今回のサイクルにおける表示データをデータ線Ｘに供給して、画素２を駆動させる。このように、あるサイクルにおいて、連続した複数サイクル分のデータを画素２に供給することで、書き込みのスキャン回数（線順次走査を行う回数）を低減でき、低消費電力化を図ることが可能となる。
【００３７】
また、本実施形態によれば、インタレース駆動におけるコストの削減と表示品質の向上とを図ることができる。一般に、インタレース駆動では、インタレース信号をプログレッシブ信号に変換する必要があるので、そのためのメモリやコントローラが必要になる。これに対して、本実施形態にかかる駆動制御では、このようなメモリ等を設けなくてもインタレース駆動を実現できる。また、各画素行のリフレッシュ周期を一定にすることができるので、フリッカ等が発生し難くなる。
【００３８】
なお、本実施形態では、メモリ２７として１ビットメモリを用いている。したがって、メモリ２７からデータを読み出すフィールドでは、白黒の２値表示しかできないので、テレビ等の動画表示等よりも、キャラクタ表示等といった用途に適している。しかしながら、メモリ２７として中間階調のデータを記憶可能なメモリを用いれば、動画表示のような多階調表示も可能となる。
【００３９】
（第２の実施形態）
本実施形態は、サブフィールド駆動への適用例に関する。サブフィールド駆動では、時間軸変調方式の一種であり、メモリ２７が１ビットメモリであっても、多階調を表示できる。図７は、本実施形態にかかるサブフィールド駆動のタイミングチャートである。
【００４０】
画素２の階調を規定するデータは、一例として、４ビットで構成される１６階調データである。画像の最小表示単位である１フレームは、４つのサブフィールドＳＦ１〜ＳＦ４に分割されている。表示すべき階調との関係において、サブ期間に相当するサブフィールドＳＦ１〜ＳＦ４は、１：２：４：８の重み付けを与える長さに設定されている。画素２の表示階調は、画素２をオン状態に設定するサブフィールドＳＦの組み合わせに応じて決定されるが、この組み合わせは、データの階調値によって一義的に特定される。以下、ある階調表示を行う際に、画素２を駆動するオン電圧Ｖｏｎを供給するサブフィールドＳＦを「オン・サブフィールドＳＦｏｎ」という。また、オン電圧Ｖｏｎとは異なるオフ電圧Ｖｏｆｆを供給するサブフィールドＳＦを「オフ・サブフィールドＳＦｏｆｆ」という。例えば、階調値が９の場合、オン・サブフィールドＳＦｏｎは、重み付け１のＳＦ１および重み付け８のＳＦ４であり、オフ・サブフィールドＳＦｏｆｆは、重み付け２のＳＦ２および重み付け４のＳＦ３となる。この場合、２つのサブフィールドＳＦ１，ＳＦ４の重み付けの合計は９となり、この重み付け相当の階調表示が行われる。画素２に作用する実効電圧は、１フレームに占めるオン・サブフィールドＳＦｏｎの長さに依存しており、これが長くなるほど実効電圧も高くなる。その結果、例えば、ノーマリブラックモードで動作する液晶の場合には、オン・サブフィールドＳＦｏｎが長くなるにつれて、高輝度（白表示）になっていく。データ線駆動回路４は、表示すべき階調に応じて、個々のサブフィールドＳＦ１〜ＳＦ４において、オン電圧Ｖｏｎまたはオフ電圧Ｖｏｆｆのいずれかを決定し、二値的なデジタルデータとして、データ線Ｘに出力する。
【００４１】
最初のサブフィールドＳＦ１は「Ｒｅａｄ」期間であるから、線順次走査による書き込みスキャンは行われず、その代わりに、画素２内のメモリ２７に記憶されたデータの読み出しが行われる。そして、読み出されたデータに基づいて、画素２の駆動が行われる。メモリ２７に保持されているデータは、前回のサイクル（先フレームのＳＦ４）で書き込まれたデータである。２番目のサブフィールドＳＦ２は「Ｗｒｉｔｅ」期間であるから、線順次走査による書き込みスキャンが行われる。１Ｈの一部であるメモリ書込期間Ｍｉでは、次回のサイクル（ＳＦ３）のデータがメモリ２７に書き込まれ、続く画素書込期間Ｐｉでは、今回のサイクル（ＳＦ２）のデータが画素２に書き込まれる。３番目のサブフィールドＳＦ３は「Ｒｅａｄ」期間であるから、画素２内のメモリ２７に記憶されたデータの読み出しが行われ、読み出されたデータに基づいて、画素２の駆動が行われる。メモリ２７に保持されているデータは、前回のサイクル（先フレームのＳＦ２）で書き込まれたデータである。そして、最後のサブフィールドＳＦ４は「Ｗｒｉｔｅ」期間であるから、線順次走査による書き込みスキャンが行われる。１Ｈの一部であるメモリ書込期間Ｍｉでは、次回のサイクル（次フレームのＳＦ１）のデータがメモリ２７に書き込まれ、続く画素書込期間Ｐｉでは、今回のサイクル（ＳＦ４）のデータが画素２に書き込まれる。
【００４２】
本実施形態によれば、連続した複数サイクル分のデータを画素２にあるサイクルで一度に供給することにより、第１の実施形態と同様に、書き込みのスキャン回数を低減でき、低消費電力化を図ることが可能となる。
【００４３】
また、本実施形態では、最小の重み付けを有するサブフィールドＳＦ１では、書き込みスキャンを行わずに、メモリ２７から読み出されたデータに基づいて、画素２の駆動を行っている。したがって、最小のサブフィールドＳＦ１に関して、スキャンの時間的な制約から解消される。その結果、最小サブフィールドＳＦ１の期間を短く設定することによる多階調化、データ書込時間のマージンを確保することによる信頼性の向上、或いは、高精細化への対応が容易になる。
【００４４】
（第３の実施形態）
図８は、本実施形態にかかる電気光学装置のブロック構成図である。本実施形態では、画素２に内蔵されたメモリ２７をＣＰＵ等の作業用メモリとして利用する。例えば、表示部１の解像度がＱＶＧＡのカラーパネルの場合、２３０，４００ビット（＝３２０×２４０）のメモリ空間を確保できる。この場合、メモリ２７に記憶されるデータは、第１または第２の実施形態とは異なり、画素２の輝度を規定しない非表示データ（作業用データ）である。図１に示した構成との相違点は、データ線駆動回路４と共に駆動部として機能する列デコーダ７を追加した点であり、それ以外については、基本的に図１に示した構成と同様である。列デコーダ７は、行デコーダとしても機能する走査線駆動回路３と協働して、表示部１が有するメモリ空間にアクセスするとともに、上位のＣＰＵ８との間で双方向のデータ転送を行う。
【００４５】
図９は、メモリ２７に作業用データを書き込むライトモード時のタイミングチャートである。なお、同図において、データ線Ｘの波形に関して、Ｈレベルは作業用データが供給されている状態を示し、Ｌレベルは表示データが供給されている状態を示す。１本の走査線Ｙが選択される１選択期間（１Ｈ）には、２つの期間ＭＷ，ＰＷが設定されている。前半のメモリ書込期間ＭＷでは、走査線Ｙｉに対応する第１の信号線ｙａｉの制御信号がＨレベルになる。この期間ＭＷにおいて、列デコーダ７は、ＣＰＵ８から供給された作業用データをデータ線Ｘに出力する（データ線駆動回路４から表示データは出力されない）。データ線Ｘに出力された作業用データは、図４に示したデータ経路を介して、書込対象となる画素行のメモリ２７に書き込まれる。続く画素書込期間ＰＷでは、走査線Ｙｉに対応する第１の信号線ｙａ１の制御信号がＬレベルになる。この期間ＰＷにおいて、データ線駆動回路４は、今回のサイクルで画素２に書き込むべき表示データをデータ線Ｘに出力する（列デコーダ７から作業用データは出力されない）。データ線Ｘに出力された表示データは、図５に示したデータ経路を介して、書込対象となる画素行の液晶容量２５等に書き込まれる。
【００４６】
図１０は、メモリ２７から作業用データを読み出すリードモード時のタイミングチャートである。１Ｈには、２つの期間ＭＲ，ＰＷが設定されている。前半のメモリ読出期間ＭＲでは、走査線Ｙｉに対応する第１の信号線ｙａｉの制御信号がＨレベルになる。この期間ＭＲにおいて、メモリ２７に記憶されている作業用データが読み出され、このデータがデータ線Ｘに出力される。このとき、データ線Ｘは駆動せずに、入力信号はハイインピーダンス（高抵抗）となる。データ線Ｘに出力された作業用データは、列デコーダ７によって、ＣＰＵ８に転送される。続く画素書込期間ＰＷでは、ライトモードと同様に、書込対象となる画素行の液晶容量２５等に表示データが書き込まれる。
【００４７】
このように、本実施形態では、１Ｈの一部であるメモリ書込期間ＭＷ／メモリ読出期間ＭＲにおいて、メモリ２７のアクセスがデータ線Ｘを介して行われる。そして、続く画素書込期間ＰＷでは、メモリ２７に記憶された作業用データの内容が保持された状態で、今回のサイクルにおける表示データがデータ線Ｘに供給され、画素２の駆動が行われる。これにより、画素２に内蔵されたメモリ２７をＣＰＵ等の作業用メモリとして使用することができ、電子機器の省メモリ化を図ることができる。
【００４８】
なお、上述した各実施形態では、液晶素子を用いた場合を例に説明したが、本発明はこれに限定されるものではなく、有機ＥＬ素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）やＳＥＤ（Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）等にも適用可能である。
【００４９】
また、上述した各実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。
【００５０】
【発明の効果】
本発明によれば、メモリを内蔵した画素の新規な駆動制御によって、データ書き込みのスキャン回数を低減し、低消費電力化を図ることができる。また、画素内のメモリをＣＰＵ等の作業用メモリとして使用することも可能になり、電子機器の省メモリ化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態にかかる電気光学装置のブロック構成図。
【図２】画素の等価回路図。
【図３】第１の実施形態にかかるインタレース駆動のタイミングチャート。
【図４】メモリ書込期間におけるデータ経路の説明図。
【図５】画素書込期間におけるデータ経路の説明図。
【図６】メモリ読出期間におけるデータ経路の説明図。
【図７】第２の実施形態にかかるサブフィールド駆動のタイミングチャート。
【図８】第３の実施形態にかかる電気光学装置のブロック構成図。
【図９】ライトモードのタイミングチャート。
【図１０】リードモードのタイミングチャート。
【符号の説明】
１ 表示部
２ 画素
３ 走査線駆動回路
４ データ線駆動回路
５ 制御回路
６ フレームメモリ
７ 列デコーダ
８ ＣＰＵ
２１ 第１のトランジスタ
２２ 第２のトランジスタ
２３ 第３のトランジスタ
２４ 第４のトランジスタ
２５ 液晶容量
２５ａ 画素電極
２５ｂ 対向電極
２６ 蓄積容量
２７ メモリ
２７ａ，２７ｂ インバータ
Claims (13)
- 電気光学装置において、
複数の走査線と、
複数のデータ線と、
前記走査線と、前記データ線との交差に対応して設けられているとともに、第１のデータを記憶するメモリを内蔵した複数の画素と、
前記複数の走査線を順次選択する走査線駆動回路と、
前記走査線駆動回路と協働する駆動部とを有し、
前記駆動部は、
前記走査線が選択される選択期間の一部である第１の期間において、前記走査線に対応する前記画素に内蔵された前記メモリのアクセスを前記データ線を介して行い、
前記選択期間の一部であって、前記第１の期間とは異なる第２の期間において、前記メモリに記憶された前記第１のデータの内容を保持した状態で、前記第１のデータとは異なる第２のデータを前記データ線に供給することにより、前記走査線に対応する前記画素を前記第２のデータに基づいて駆動させることを特徴とする電気光学装置。 - 前記第１のデータおよび前記第２のデータは、前記画素の輝度を規定する表示データであって、
前記駆動部は、
前記第１の期間において、次回のサイクルにおける前記表示データである前記第１のデータを前記メモリに書き込み、
前記第２の期間において、今回のサイクルにおける前記表示データである前記第２のデータに基づいて、前記画素を駆動させることを特徴とする請求項１に記載された電気光学装置。 - 前記駆動部は、前記走査線が次に選択される選択期間の少なくとも一部である第３の期間において、前回のサイクルで前記メモリに記憶された前記第１のデータを読み出し、当該第１のデータに基づいて、前記画素を駆動させることを特徴とする請求項２に記載された電気光学装置。
- 所定の期間が第１のサブ期間と第２のサブ期間とに分割されており、前記第１のサブ期間では第１の走査線群の選択が行われ、前記第２のサブ期間では前記第１の走査線群とは異なる第２の走査線群の選択が行われるインタレース駆動において、
前記駆動部は、
前記第１のサブ期間において、前記第１の走査線群のそれぞれの前記選択期間内に前記第１の期間と前記第２の期間とを設定するともに、前記第２の走査線群のそれぞれの前記選択期間内に前記第３の期間を設定し、
前記第２のサブ期間において、前記第１の走査線群のそれぞれの前記選択期間内に前記第３の期間とを設定するともに、前記第２の走査線群のそれぞれの前記選択期間内に前記第１の期間と前記第２の期間とを設定することを特徴とする請求項３に記載された電気光学装置。 - 所定の期間を分割することにより規定され、互いに重み付けが異なる複数のサブ期間を用いて、画素の階調表示を行うサブフィールド駆動において、
前記駆動部は、
前記複数のサブ期間のうち、最小の重み付けを有する最小サブ期間において、前記複数の走査線のそれぞれの前記選択期間内に前記第３の期間を設定することを特徴とする請求項３に記載された電気光学装置。 - 前記第１のデータは、前記画素の輝度を規定しない非表示データであり、前記第２のデータは、前記画素の輝度を規定する表示データであって、
前記駆動部は、
前記第１の期間において、前記メモリに記憶された前記非表示データである前記第１のデータの読み出し、または、前記メモリに記憶すべき前記非表示データである前記第１のデータの書き込みのいずれか一方を前記データ線を介して行い、
前記第２の期間において、前記表示データである前記第２のデータに基づいて、前記画素を駆動させることを特徴とする請求項１に記載された電気光学装置。 - 請求項１から６のいずれかに記載された電気光学装置を実装したことを特徴とする電子機器。
- 複数の走査線と複数のデータ線と各交差に対応して複数の画素が設けられており、前記画素のそれぞれが、第１のデータを記憶するメモリを内蔵している電気光学装置の駆動方法において、
前記走査線が選択される選択期間の一部である第１の期間において、前記走査線に対応する前記画素に内蔵された前記メモリのアクセスを前記データ線を介して行う第１のステップと、
前記選択期間の一部であって、前記第１の期間とは異なる第２の期間において、前記メモリに記憶された前記第１のデータの内容を保持した状態で、前記第１のデータとは異なる第２のデータを前記データ線に供給することにより、前記走査線に対応する前記画素を前記第２のデータに基づいて駆動させる第２のステップと
を有することを特徴とする電気光学装置の駆動方法。 - 前記第１のデータおよび前記第２のデータは、前記画素の輝度を規定する表示データであって、
前記第１のステップは、前記第１の期間において、次回のサイクルにおける前記表示データである前記第１のデータを前記メモリに書き込むステップであり、
前記第２のステップは、前記第２の期間において、今回のサイクルにおける前記表示データである前記第２のデータに基づいて、前記画素を駆動させるステップであることを特徴とする請求項８に記載された電気光学装置の駆動方法。 - 前記走査線が次に選択される選択期間の少なくとも一部である第３の期間において、前回のサイクルで前記メモリに記憶された前記第１のデータを読み出し、当該第１のデータに基づいて、前記画素を駆動させる第３のステップをさらに有することを特徴とする請求項９に記載された電気光学装置の駆動方法。
- 所定の期間が第１のサブ期間と第２のサブ期間とに分割されており、前記第１のサブ期間では第１の走査線群の選択が行われ、前記第２のサブ期間では前記第１の走査線群とは異なる第２の走査線群の選択が行われるインタレース駆動において、
前記第１のサブ期間において、前記第１の走査線群のそれぞれの前記選択期間内に前記第１の期間と前記第２の期間とを設定するともに、前記第２の走査線群のそれぞれの前記選択期間内に前記第３の期間を設定するステップと、
前記第２のサブ期間において、前記第１の走査線群のそれぞれの前記選択期間内に前記第３の期間とを設定するともに、前記第２の走査線群のそれぞれの前記選択期間内に前記第１の期間と前記第２の期間とを設定するステップと
をさらに有することを特徴とする請求項１０に記載された電気光学装置の駆動方法。 - 所定の期間を分割することにより規定され、互いに重み付けが異なる複数のサブ期間を用いて、画素の階調表示を行うサブフィールド駆動において、
前記複数のサブ期間のうち、最小の重み付けを有する最小サブ期間において、前記複数の走査線のそれぞれの前記選択期間内に前記第３の期間を設定するステップをさらに有することを特徴とする請求項１０に記載された電気光学装置の駆動方法。 - 前記第１のデータは、前記画素の輝度を規定しない非表示データであり、前記第２のデータは、前記画素の輝度を規定する表示データであって、
前記第１のステップは、前記第１の期間において、前記メモリに記憶された前記非表示データである前記第１のデータの読み出し、または、前記メモリに記憶すべき前記非表示データである前記第１のデータの書き込みのいずれか一方を前記データ線を介して行うステップであり、
前記第２のステップは、前記第２の期間において、前記表示データである前記第２のデータに基づいて、前記画素を駆動させるステップであることを特徴とする請求項８に記載された電気光学装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003203098A JP2005049402A (ja) | 2003-07-29 | 2003-07-29 | 電気光学装置、電気光学装置の駆動方法および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003203098A JP2005049402A (ja) | 2003-07-29 | 2003-07-29 | 電気光学装置、電気光学装置の駆動方法および電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005049402A true JP2005049402A (ja) | 2005-02-24 |
Family
ID=34262591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003203098A Withdrawn JP2005049402A (ja) | 2003-07-29 | 2003-07-29 | 電気光学装置、電気光学装置の駆動方法および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005049402A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008241832A (ja) * | 2007-03-26 | 2008-10-09 | Seiko Epson Corp | 液晶装置、画素回路、アクティブマトリクス基板、および電子機器 |
| US7663578B2 (en) | 2006-01-07 | 2010-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device |
| US7928938B2 (en) | 2005-04-19 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including memory circuit, display device and electronic apparatus |
-
2003
- 2003-07-29 JP JP2003203098A patent/JP2005049402A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7928938B2 (en) | 2005-04-19 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including memory circuit, display device and electronic apparatus |
| US9208723B2 (en) | 2005-04-19 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor with oxide semiconductor |
| US7663578B2 (en) | 2006-01-07 | 2010-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device |
| JP2008241832A (ja) * | 2007-03-26 | 2008-10-09 | Seiko Epson Corp | 液晶装置、画素回路、アクティブマトリクス基板、および電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7123247B2 (en) | Display control circuit, electro-optical device, display device and display control method | |
| US7403185B2 (en) | Liquid crystal display device and method of driving the same | |
| US7215309B2 (en) | Liquid crystal display device and method for driving the same | |
| JP4188603B2 (ja) | 液晶表示装置およびその駆動方法 | |
| KR100570317B1 (ko) | 표시장치와, 표시시스템 및 표시장치의 구동방법 | |
| US7884790B2 (en) | Display device and driving method of display device | |
| JP4206805B2 (ja) | 電気光学装置の駆動方法 | |
| US20120327137A1 (en) | Display device and display driving method | |
| JP2004012872A (ja) | 表示装置及びその駆動方法 | |
| JP2004309669A (ja) | アクティブマトリクス型表示装置とその駆動方法 | |
| JPH095789A (ja) | 液晶表示装置 | |
| US20050264508A1 (en) | Liquid crystal display device and driving method thereof | |
| JP4631917B2 (ja) | 電気光学装置、駆動方法および電子機器 | |
| JP2004233522A (ja) | 電気光学装置の駆動方法、電気光学装置および電子機器 | |
| JP4003397B2 (ja) | 液晶駆動装置、液晶駆動方法及び液晶表示装置 | |
| JP2003157060A (ja) | 表示駆動方法及び表示装置 | |
| JP2003216106A (ja) | 電気光学素子の駆動方法、電気光学素子の駆動回路、電気光学装置および電子機器 | |
| KR101192759B1 (ko) | 액정 표시장치의 구동장치 및 구동방법 | |
| JP5268117B2 (ja) | ディスプレイ装置及びこれを備える電子機器 | |
| JP2003131630A (ja) | 液晶表示装置 | |
| JP2010102151A (ja) | 電気光学装置、電子機器および電気光学装置の駆動方法 | |
| KR20080086060A (ko) | 액정표시장치 및 이의 구동방법 | |
| JP2005049402A (ja) | 電気光学装置、電気光学装置の駆動方法および電子機器 | |
| JP4311085B2 (ja) | 電気光学装置、電気光学装置の駆動方法および電子機器 | |
| JP2008158385A (ja) | 電気光学装置、その駆動方法および電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |