JP3521117B2 - 集積回路パッケージ - Google Patents
集積回路パッケージInfo
- Publication number
- JP3521117B2 JP3521117B2 JP28571498A JP28571498A JP3521117B2 JP 3521117 B2 JP3521117 B2 JP 3521117B2 JP 28571498 A JP28571498 A JP 28571498A JP 28571498 A JP28571498 A JP 28571498A JP 3521117 B2 JP3521117 B2 JP 3521117B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- integrated circuit
- interconnect
- circuit chip
- runners
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5221—Crossover interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5381—Crossover interconnections, e.g. bridge stepovers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
組立体を有する集積回路パッケージの製造に関する。
パッケージデザインの傾向は、より高いレベルの集積化
方向に向かっており、これはメモリ技術においては同一
のチップ上にメモリデバイスと論理デバイスを集積する
形態をとっている。パワーモジュールとドライバ回路と
は、従来はDRAM SRAMの一部であり、多くのメ
モリのデバイスの設計は、共通のチップ上にメモりアレ
イを搭載したアプリケーション仕様の論理デバイスを有
している。しかし、論理とメモリの半導体素子は、多く
の共通の特徴を共有するが差異も存在する。例えば、D
RAMメモリ素子の限界となるような特徴は蓄積キャパ
シタである。この素子は小型で欠陥やリーク電流がない
ようにしなければならない。論理デバイスは、それに匹
敵するような素子は存在せず多くのデバイスの点に関し
てはより許容性があるものである。従って、メモリデバ
イスを最適化するように形成されたウェハーの製造プロ
セスは、論理デバイスにとっては必ずしも最適なもので
はない。かくして、同一の半導体チップ上に異なるデバ
イスを有するようにするため妥協がなされる。
edding)に対する別の展開は、脱集積化の概念であり、
この概念においてはメモリデバイスは主にメモりセルか
ら構成されその必要なサポート回路はワンチップ内に集
積され、一方アプリケーション論理デバイスと他のトラ
ンジスタは別のチップ上に搭載される。これらのチップ
はそれらの素子の大きさと特徴を最適になるように処理
される。この技術においては、集積化はパッケージレベ
ルで実行され、その成功への鍵は性能とコストの点で、
そして少なくともサイズが同等となるような点におい
て、チップ集積化システムよりも優れた最終製品を生成
するようなパッケージ技術である。
は、フリップチップのボンディングと組み立てである。
フリップチップボンディングは、十分開発し尽くされた
技術であり、裸のシリコンICダイを上下逆さにしてプ
リント配線基板のような相互接続基板上に結合すること
が特徴である。いくつかのボンディング技術が開発さ
れ、その例はボールボンディング、ボールグリットアレ
イ(BGA:ball gridarrayでボールボンディングの一
形態)と、はんだバンプボンディングである。このよう
な技術はより小さな接触表面によりI/Oのピッチが緩
和され、チップの相互接続部位用の周辺アレイではなく
平面アレイが開発されている。さらにまた電気的性能が
向上しているが、その理由はリード線の長さが短くなっ
ているからである。通常これらの技術におけるボンディ
ング方法は、はんだボンディングである。
チチップモジュールであり、このモジュールにおいて
は、複数の能動デバイスチップが共通の相互接続用基板
上に接合されている。この相互接続用基板は標準のプリ
ント配線基盤、あるいは、多くの高級なパッケージデザ
インにおいてはシリコンウェハーである。インターチッ
プ相互接続すなわちチップ間の相互接続を提供する大部
分の回路は、相互接続用基板上に形成されている。この
チップ自身が、チップ内の回路の形態(金属化層)によ
りチップ間のインターチップ相互接続を有する。この金
属化層は、I/Oボンディング部位の列で集端し、その
部位はインターチップ相互接続用の相互接続部位であ
る。相互接続するための数十あるいは数百のI/O部位
を有する、最新の論理チップとメモリチップにおいて
は、相互接続用基板上のイントラチップ相互接続は非常
に複雑となる。現在の設計においては、この回路は多く
のクロスオーバ相互接続を必要とする。インターチップ
相互接続においてクロスオーバを提供するためには、第
2レベルのプリント回路が与えられる。マルチレベルの
プリント回路基板とマルチレベルのシリコン製相互接続
用基板は公知であり、広く使用されてはいるが、単一レ
ベルの相互接続構成よりは依然として高価であり、融通
が利かない。
歩は、チップオンチップのアプローチであり、このアプ
ローチにおいては能動チップが相互接続用基板ではな
く、別の能動チップにフリップチップ接合される。チッ
プの大きさが許せば、複数の小さなチップを大きなチッ
プに接合することが可能である。論理チップ例えばデジ
タル信号プロセッサは、きわめて大きく少なくとも2つ
の標準のメモリチップを含むのに十分な領域を有してい
る。論理チップすなわちサポートチップは、リードフレ
ームパッケージ内にパッケージされ、従来のMCMパッ
ケージの基板すなわち相互接続用基板を取り除いてい
る。チップオンチップパッケージにおけるイントラチッ
プ相互接続回路は、サポートチップの表面上に通常構成
されている。しかし同じような制限が発生する。すなわ
ち、クロスオーバ接続がしばしば必要とされそしてサポ
ートチップは2つのレベルの相互接続を具備しなければ
ならない。
が単純で安価なマルチレベル相互接続組立体を提供する
ことである。
プ組立体においては、すべてのインターチップ相互接続
は各チップ上の単一レベルの相互接続において行われ
る。これは、本発明によれば、インターチップ相互接続
回路の少なくとも一部を、より小さな(上部)のチップ
にシフトすることにより行われる。複数の上部チップが
存在する場合には、インターチップ回路は2つのチップ
上の相互接続回路が共通の相互接続レベルをあたかも含
むようにすなわち上部のチップの1つへの相互接続が他
の上部のチップ上のランナー(導体)を含むように設計
される。この構成の重要な特徴は、空気絶縁型のクロス
オーバ接続を提供するために、チップオンチップボンデ
ィングにすでに存在するギャップを利用することであ
る。
プの構成が示されており、基板チップ11がチップ12
とチップ13を搭載している。一般的に基板チップ11
はチップ12とチップ13よりも大きい。このような大
きなチップはマイクロプロセッサチップまたはASIC
であり、小さなチップはメモリチップである。同図に示
された構成においては、チップオンチップの構造体の全
体のパッケージサイズは、チップ上にすべてのメモリを
有する大きなマイクロプロセッサチップよりも小さな領
域を占有するにすぎない。
との間のはんだバンプチップ間相互接続構造がはんだバ
ンプ14として図1に示されている。図面を簡単化する
ために、4個のみのはんだバンプ相互接続構造が示され
ているが、実際の場合には、より大きな列通常エッジ列
を構成する。
接続ルーティング用のサポートチップの表面を利用でき
る利点がある。別のチップ間のボンディング部位に到達
するために基板表面全体に相互接続路を配線できること
は、相互接続回路の設計に対しかなりのフレキシビリテ
ィを与えることになる。従って、図2に示すように、従
来のチップオンチップの組立体(チップ12とチップ1
3が基板チップ11によりサポートされたもの)は、基
板チップ11上に相互接続回路を有する。この相互接続
構造の一部の詳細を図3に示す。同図において基板31
は、通常ポリイミド製の厚い絶縁層32によりカバーさ
れたサポートチップである。絶縁層32はICのキャッ
プ層でもよいが、例えばSINCAP(図示せず)のよ
うな、キャップ層の上に形成される。絶縁層32はIC
ボンディングパッドの上にウインドウの形成を容易にす
るための光により規定されるポリマーであり、その1つ
をICボンディングバッド33として示す。所望の相互
接続用金属層が絶縁層32の上に形成され、これは同図
では、ランナー35、36、37として表される。ラン
ナー35は、ICボンディングバッド33に接触し、絶
縁層32に沿って横方向に延び、ランナー36、37
は、Y軸方向(この図面に垂直方向)に延びる。金属層
が堆積されパターン化された後、この金属層は絶縁層3
8でカバーされ、この絶縁層38内でランナー35の部
分39の上にウインドウが形成される。上部チップ41
はICボンディングパッド42と絶縁層43とを有し、
この絶縁層43にはボンディングパッド用のウインドウ
が形成されている。チップ間の相互接続ははんだバンプ
44によって行われ、アンダーバンプ金属化層がサポー
トチップのアンダーバンプ金属化層45の場所でそして
上部チップのアンダーバンプ金属化層46の場所に形成
されている。
下の)サポートチップがこのサポートチップにより支持
される(通常上の)チップよりも大きいことの重要な利
点は、上部チップの周辺よりさらに延びるサポートチッ
プ領域をサポートチップ上の金属化レベルが有効活用で
きる点である。直接相互接続構成すなわちチップがボン
ディングパッドに接続されている構成においては、サポ
ート基板上のボンディングパッドはサポートチップの端
部のボード内に位置し、そこで、上部チップ上のパッド
の列アレイと直接接合できる。前者の構成の利点は、図
2より明らかである。同図においては実質的なルーティ
ングは上部チップの領域の外側で行われ大きな領域がサ
ポート基板用のI/Oボンディングパッド部位用に利用
できる。
は、クロスオーバ相互接続の必要性が認識され、クロス
オーバ構成(配置)が、図4に示すような二層レベルの
金属構造体で実現されている。同図においては、ランナ
ー51、52、53、54は、第1レベルの金属層で、
ランナー55、56は、第2レベルの金属層である。こ
の2つのレベルの金属層がクロスオーバの機能を与え
る。例えば、ランナー55、56が、ランナー51、5
3と交差している。
られているが、本発明による、改善された例を図5に示
す。図5の相互接続構成においては、あるレベルの金属
層がサポートチップの上に形成され、別のレベルの金属
層が上部のチップの上に形成される。図5において、サ
ポートチップ61は、接点パッド62を有するものとし
て示され、単一レベルの相互接続回路は、ランナー6
3、64、65で表される。上部チップ67は、サポー
トチップ基板61にはんだバンプ68、69により、フ
リップチップ結合されている。アンダーバンプ金属化層
71が、はんだバンプとチップ表面の間に配置されてい
る。単一レベルの金属相互接続構造が、上部チップ67
の上に形成され、これはランナー72、73、74によ
り表されている。同図に示された相互接続構成において
は、上部チップの表面上のランナー73は、サポートチ
ップの表面上のランナー64を、はんだバンプ68,6
9で支持されて交差している。このクロスオーバは、ギ
ャップ75により(空気)絶縁されている。本発明によ
る、相互接続構造の空気絶縁によるクロスオーバによ
り、配線の完全な柔軟性が得られる。本明細書におい
て、空気絶縁とは、熱膨張効果を管理するための、エポ
キシのような充填材料で充填されているか否かを問わな
い、受動型のギャップを意味する用語である。
々な公知の金属の1つから形成されている。このような
金属は、ランナーまたは接点パッドの材料によく接着
し、通常スズのはんだ形成において濡れ性と高い導電性
を有しなければならない。これらの要件に合う構造体
は、クロムと銅の合金である。クロムを先ず堆積して接
点パッドに接着し、その後銅をクロムの上に形成してハ
ンダぬれ性表面を提供する。クロムは、様々な金属,有
機物,無機物にもよく接着する。したがってクロムは誘
電体材料(SiO2、SINCAPS、ポリイミド等)
および銅、アルミ等の金属にも十分接着する。しかし、
ハンダ合金は銅を溶解しクロムからぬれ性を奪いさる。
クロムの上に直接形成された銅の薄い層は溶解して溶融
ハンダになり、その後このハンダがクロム層からぬれ性
を奪いさる。ハンダと絶縁層43との間の界面の完全性
を維持するため、クロムと銅の化合物または合金層がク
ロム層と銅層の間に用いられる。
により形成されるがそれらを堆積するいくつかの別の方
法も用いることができる。この層は、合金のターゲット
からスパッタリングで形成される。クロムターゲットを
用いてスパッタリングし、その後銅ターゲットに切り換
える。あるいは別々のクロムターゲットと銅ターゲット
を用いてそれらの間で切り換えることによりスパッタリ
ングを行うこともできる。後者の方法は傾斜組成を有す
る層を生成できるので好ましい。
属化層は500−5000オングストロームのオーダー
の好ましくは1000−3000オングストロームの厚
さを有するクロム製の第1層を含む。クロムはアルミ製
接点、Ti/Pt/Auに十分に接着し、かつ基板内に
存在する誘電体層にも十分よく接着する。このクロムは
耐火金属でアルミ製接点と耐腐食性のインタフェースを
形成する。第2層はCr/Cuの薄い遷移層でありハン
ダのぬれ性を与え、クロム層とその後に形成される銅層
の間に金属学的に安定したインタフェースを与える。こ
の第2層はクロムターゲットと銅ターゲットの両方を有
する装置内でスパッタリングをし、これらのターゲット
間で移り変わらせることにより形成される。その結果、
純粋のクロム層と純粋の銅層との間で組成が変化する共
スパッタ層となる。この第2層である遷移層の厚さは1
000−5000オングストロームで、好ましくは20
00−3000オングストロームである。
ングストロームで、好ましくは2000−6000オン
グストロームである銅層である。この銅層である第3層
は、ハンダバンプ用に通常使用されるハンダ材料に対し
ぬれ性を有する。大部分がスズのベースの共融ハンダの
溶融点は比較的低く、そしてハンダ付け温度において
は、銅層の表面はハンダバンプと反応して物理的かつ電
気的に安定した金属間結合を形成する。全ての銅がハン
ダ層内にとけ込んだ場合でも、ハンダはCr/Cu合成
層に対し接着しぬれ性を有する。また選択的な層である
金属の層(図示されてない)が銅層である第3層(図示
されてない)の表面に形成され、銅層である第3層の表
面の酸化を阻止している。この選択的な層である金属の
厚さは500−3000オングストロームで好ましくは
1000−2000オングストロームである。
製造プロセスの詳細な説明は、同出願人の米国特許出願
(第08/825923号、1997年4月2日出願)
に開示されている。この金属化系は、前述した相互接続
プロセスに対し特に有効で、例えば他の別の構成例も使
用することができる。
す。同図においては、サポートチップ上の金属化層は薄
い影部で示され、上部チップの部分の金属化層は濃い影
部で示されている。クロスオーバすなわちランナー64
をまたぐランナー73と、ランナー74の下のランナー
65とは、この図においてより明らかである。この実施
例において、ランナーは、X方向とY方向に走る。しか
し、これらのランナーは、直角以外の角度、例えば45
度の角度に沿って走って交差してもよい。
てのクロスオーバ相互接続構造の組み合わせが図7に示
される。サポートチップは81で、上部のフリップチッ
プチップ結合されたチップが82で示されている。これ
らのチップは、はんだボール83、84、85、86に
より、接合されている。この目的は、サポートチップ8
1上の接点パッド87、88を、上部のフリップチップ
結合されたチップ82上の接点パッド91、92と接続
させることである。ランナー93、94、95がサポー
トチップ81の上に、ランナー96、97、98が上部
のフリップチップ結合されたチップ82の上に配置され
ている。これらのランナーは、はんだボールによる、相
互接続を介して、ボンディングパッドに接続され、ラン
ナー96がランナー94と交差し、ランナー97がラン
ナー95と交差している。
ボールボンドの少なくとも一部のものは、いわゆるバイ
アスすなわち複数の金属レベル間の相互接続導体であ
り、これはチップ基板上の接点パッドを接続する、従来
技術のはんだボールボンドとは対照をなすものである。
これらのバイアスはんだボール相互接続構造の配置場所
は任意である。すなわち上部チップの領域のいかなる場
所でもよい。はんだボールボンドをバイアスによる相互
接続として用いることは、はんだボールボンドの数は従
来のチップオンチップ組立体におけるよりも大きいこと
を意味する。しかし、はんだボールボンドの数が増加す
ることは、その組立体の機械的頑強さが向上し熱の分散
がよくなり熱シンクも向上する。
ップエッジのインボード(in-board)内に配置されてい
るために、その終端場所はチップエッジの近傍にあり、
相互接続構造の一部は、「誤った方法による」相互接続
となることがある。図8に示した例においては、ランナ
ー101はサポートチップ103上のエッジパッド10
2とバイアスによるはんだバンプ相互接続構造104で
もって、接続される。上部チップ100上のランナー1
05は、はんだバンプ相互接続構造104と、接点パッ
ド106とを相互接続する。このパスは、直接的ではな
いのである種の自動ルーティングプログラムは、これら
のルートに対しては、積極的ではなく過剰の面倒さをそ
れらに与えることになる。しかし、はんだバンプによる
バイアスを用いることにより得られる効率的なクロスオ
ーバレイアウトにより、相互接続レイアウトの全体は、
この間違った方法によるルートの数にも関わらず非常に
効率的となりうる。
トと上部チップ上のサイトとを相互接続するランナー
は、相互接続レイアウトに柔軟性を与えるような別の上
部チップにまたがって配線できる点である。この別の実
施例を図9に示す。同図においてはサポートチップ11
1は、2つの上部チップ112,113とをサポートす
る。サポートチップ111上の接点パッド114を、接
点パッド115と接続するために、図9に示したような
ルーティングが、本発明によるバイアスはんだバンプを
用いることにより、得られる。このルーティングは、接
点パッド114から得られ、ランナー116に沿って、
バイアスはんだバンプ117に移行し、さらに、上部チ
ップの上部チップ金属化層とランナー118に至り、そ
してバイアスはんだバンプ119に行き、その後サポー
トチップ金属化層とランナー121にもどり、さらにバ
イアスはんだバンプ122に進み、そしてさらにランナ
ー123に進み最終的に接点パッド115に至る。2つ
のクロスオーバ、すなわち、ランナー118とランナー
123と1つの「クロスアンダー」であるランナー12
1が、このルートには含まれる。
レベルとICチップ間の容量性の相互作用の程度を調べ
るために実行されテストされた。上記した構成におい
て、能動デバイスの近傍に配置された相互接続回路間の
容量性結合は、下に配置されたデバイスの機能と過剰に
緩衝すると予測される。しかしデバイスの性能は損傷さ
れなかったことが分かった。
んだバンプは、蒸着、または、スクリーンプリンティン
グのような従来技術により形成される。本発明に利用可
能な構成においては、チップ領域の全体は、潜在的には
んだバンプ相互接続用に利用できる。そのため、レイア
ウトははんだバンプ相互接続領域間の通常のスペースよ
りも大きく形成できる。そのため小さなピッチのチップ
は、比較的大きなはんだバンプにより相互接続可能であ
る。従って、比較的大きなピッチのパッドアレイと共に
使用されるよう限定されているはんだペースト技術は、
チップ領域の内側部分内のはんだバンプ部位に終端部を
配線することにより、細かいピッチのパッドアレイを相
互接続するのに用いることができる(図8)。
用された、「能動チップ」とは、複数の半導体および/
またはダイオードを含む半導体チップを意味する。チッ
プオンチップの相互接続構造においてはこの用語が公知
であり、サポートチップとそれによりサポートされるチ
ップの両方とも能動チップである。これは、相互接続基
板(通常シリコン製)が別の能動チップ用のあるいはイ
ンダクタまたはキャパシタのような、受動型デバイス用
の純粋なサポート構造である点とは、対照をなすもので
ある。
造体を結合すること、およびこれらの構造体を電気的に
相互接続することの、両方を含むはんだ形成を意味す
る。このようなはんだバンプは、下部素子の上表面と上
部素子の下表面間に、ボイドまたはスペースを残すよう
な離れた関係でこららの構造体を結合する。この種類の
はんだ形成は、柱形状、または、ボール(球)の形状で
ある。これらのはんだバンプは、上部チップと下部チッ
プ間の相互接続部位(インターチップ接続)と、上部チ
ップ上の複数の部位とおよび/または、下部チップ上の
複数の部位との間を、相互接続する(イントラチップ接
続)の両方に用いられる。
面または、上部チップの下(対面)表面のいずれかの相
互接続ポイント間に延びる、相互接続回路の一部を意味
する。
互接続回路の回路ランナーが、第1の方向に延び、対面
してしているチップ上の相互接続回路の少なくとも1つ
のランナーが、第2の方向に延び、前記第1の方向と第
2の方向とは、チップの面の法線方向から見た場合、交
差している状況を表す。このクロスオーバ相互接続は、
下側チップまたは上側チップのいずれかの上のランナー
が、交差することによりなされる。後者の場合、相互接
続はクロスアンダーとも見なされる。しかしこれはクロ
スオーバと同義である。
接続回路用のチップオンチップ構成において、向かい合
う面の両方を用いることは、相互接続回路に利用できる
領域が、広がることになる。面と向かい合う表面を用い
ることにより空気絶縁型のクロスオーバ用のチップ間
の、既存の空気ギャップを利用することができ、これに
より相互接続パスの長さを比較的短くすることが可能と
なり、上側チップの上表面を用いることにより、さらに
相互接続領域を拡張することができる。例えば、インダ
クタまたは、キャパシタのような受動型デバイスを、チ
ップオンチップ組立体の上表面に配置することも、可能
である。さらにまたこのような回路の機能により、サポ
ートチップまたは上側チップのいずれかまたはその両方
の上に、マルチレベルの金属パターンを用いることがで
きるようになる。
図。
図。
接続の部分を表す側面図。
つのレベルの相互接続構造を表す側面図。
で、図3、4との比較を表す図。
平面図。
される、複数のクロスオーバを表す平面図。
する誤った方法の相互接続を表す平面図。
部チップを相互接続するために、複数の上部チップの内
の1つにまたがって、2本の相互接続パスがチップオン
チップパッケージ上に配置された状態を表す上面図。
Claims (2)
- 【請求項1】 集積回路パッケージであって、 a.複数の能動半導体デバイスを含み、および長さ
L1、幅W1、L1×W1に等しい面積A1の上部表
面、および面積A1の下部表面を有する第1の集積回路
チップと、 b.該第1の集積回路チップの該上部表面上の第1の相
互接続回路と、 c.該第1の集積回路チップにより支持された第2の集
積回路チップであって、複数の能動半導体デバイスを含
み、および長さL2、幅W2、L2×W2に等しい、面
積A1よりも小さい面積A2をもつ上部表面、および面
積A2をもつ下部表面を有する第2の集積回路チップ
と、 d.該第2の集積回路チップの該下部表面と、該第1の
集積回路チップの該上部表面の間に間隙を残しながら、
該第2の集積回路チップの該下部表面を該第1の集積回
路チップの該上部表面に結合するための複数のはんだバ
ンプと、 e.該第2の集積回路チップの下部表面上の第2の相互
接続回路と、 f.該第1および第2の相互接続回路内の複数のランナ
ーであって、該第1の相互接続回路内のランナーの少な
くともいくつかが、該複数のはんだバンプの内の2つを
電気的に接続し、および該第2の相互接続回路内のラン
ナーの少なくともいくつかが、該はんだバンプの内の2
つを電気的に接続しているような複数のランナーと、を
含み、 該集積回路パッケージは、さらに該第1の相互接続回路
内において、第1のはんだバンプと接続される第1のラ
ンナーを含み、該第1のはんだバンプが該第2の相互接
続回路内の第1のランナーに電気的に接続され、該第2
の相互接続回路内の該第1のランナーが第2のはんだバ
ンプに接続され、および該第2のはんだバンプが該第1
の相互接続回路内の第2のランナーに電気的に接続さ
れ、そして該集積回路パッケージが、さらに該第1の集
積回路チップの該上部表面にそった第1の方向にそって
延びる、該第1の相互接続回路内の第3のランナーを含
み、そして該第2の相互接続回路内の該第1のランナー
が該第2の集積回路チップの該下部表面にそって延びる
第2の方向に延びており、そして、さらに該第1の方向
および該第2の方向が該両表面に対する法線方向から見
て交差するようになっていることを特徴とする集積回路
パッケージ。 - 【請求項2】 集積回路パッケージであって、 a.複数の能動半導体デバイスを含み、および長さ
L1、幅W1、L1×W1に等しい面積A1の上部表
面、および面積A1の下部表面を有する第1の集積回路
チップと、 b.該第1の集積回路チップの該上部表面上の第1の相
互接続回路と、 c.該第1の集積回路チップにより支持された第2の集
積回路チップであって、複数の能動半導体デバイスを含
み、および長さL2、幅W2、L2×W2に等しい、面
積A1よりも小さい面積A2をもつ上部表面、および面
積A2をもつ下部表面を有する第2の集積回路チップ
と、 d.該第2の集積回路チップの該下部表面と、該第1の
集積回路チップの該上部表面の間に間隙を残しながら、
該第2の集積回路チップの該下部表面を該第1の集積回
路チップの該上部表面に結合するための複数のはんだバ
ンプと、 e.該第2の集積回路チップの下部表面上の第2の相互
接続回路と、 f.該第1および第2の相互接続回路内の複数のランナ
ーであって、該第1の相互接続回路内のランナーの少な
くともいくつかが、該複数のはんだバンプの内の2つを
電気的に接続し、および該第2の相互接続回路内のラン
ナーの少なくともいくつかが、該はんだバンプの内の2
つを電気的に接続しているような複数のランナーと、を
含み、 該集積回路パッケージは、さらに該第2の相互接続回路
内において、第1のはんだバンプと接続される第1のラ
ンナーを含み、該第1のはんだバンプが該第1の相互接
続回路内の第1のランナーに接続され、該第1の相互接
続回路内の該第1のランナーが第2のはんだバンプに接
続され、および該第2のはんだバンプが該第2の相互接
続回路内の第2のランナーに電気的に接続されており、
そして該集積回路パッケージが、さらに該第2の集積回
路チップの該下部表面にそった第1の方向にそって延び
る、該第2の相互接続回路内の第3のランナーを含み、
そして該第1の相互接続回路内の該第1のランナーが該
第1の集積回路チップの該上部表面にそった第2の方向
に延び、そして、さらに該第1の方向および該第2の方
向が該両表面に対して法線の方向から見て交差するよう
になっていることを特徴とする集積回路パッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/946,980 US5898223A (en) | 1997-10-08 | 1997-10-08 | Chip-on-chip IC packages |
US08/946980 | 1997-10-08 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002231207A Division JP2003110087A (ja) | 1997-10-08 | 2002-08-08 | 集積回路パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11195746A JPH11195746A (ja) | 1999-07-21 |
JP3521117B2 true JP3521117B2 (ja) | 2004-04-19 |
Family
ID=25485292
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28571498A Expired - Fee Related JP3521117B2 (ja) | 1997-10-08 | 1998-10-07 | 集積回路パッケージ |
JP2002231207A Pending JP2003110087A (ja) | 1997-10-08 | 2002-08-08 | 集積回路パッケージ |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002231207A Pending JP2003110087A (ja) | 1997-10-08 | 2002-08-08 | 集積回路パッケージ |
Country Status (5)
Country | Link |
---|---|
US (1) | US5898223A (ja) |
EP (1) | EP0908952A3 (ja) |
JP (2) | JP3521117B2 (ja) |
KR (1) | KR100311356B1 (ja) |
TW (1) | TW414982B (ja) |
Families Citing this family (85)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6429112B1 (en) | 1994-07-07 | 2002-08-06 | Tessera, Inc. | Multi-layer substrates and fabrication processes |
US6848173B2 (en) * | 1994-07-07 | 2005-02-01 | Tessera, Inc. | Microelectric packages having deformed bonded leads and methods therefor |
US5688716A (en) | 1994-07-07 | 1997-11-18 | Tessera, Inc. | Fan-out semiconductor chip assembly |
EP1447849A3 (en) * | 1997-03-10 | 2005-07-20 | Seiko Epson Corporation | Semiconductor device and circuit board having the same mounted thereon |
US6114763A (en) * | 1997-05-30 | 2000-09-05 | Tessera, Inc. | Semiconductor package with translator for connection to an external substrate |
US6285085B1 (en) * | 1997-08-13 | 2001-09-04 | Citizen Watch Co., Ltd. | Semiconductor device, method of fabricating the same and structure for mounting the same |
US6064114A (en) | 1997-12-01 | 2000-05-16 | Motorola, Inc. | Semiconductor device having a sub-chip-scale package structure and method for forming same |
JP3715816B2 (ja) * | 1999-02-18 | 2005-11-16 | ローム株式会社 | 半導体チップ |
US6333565B1 (en) * | 1998-03-23 | 2001-12-25 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
US6329712B1 (en) | 1998-03-25 | 2001-12-11 | Micron Technology, Inc. | High density flip chip memory arrays |
US6424034B1 (en) | 1998-08-31 | 2002-07-23 | Micron Technology, Inc. | High performance packaging for microprocessors and DRAM chips which minimizes timing skews |
KR100470386B1 (ko) * | 1998-12-26 | 2005-05-19 | 주식회사 하이닉스반도체 | 멀티-칩패키지 |
US6078100A (en) * | 1999-01-13 | 2000-06-20 | Micron Technology, Inc. | Utilization of die repattern layers for die internal connections |
KR100333385B1 (ko) * | 1999-06-29 | 2002-04-18 | 박종섭 | 웨이퍼 레벨 스택 패키지 및 그의 제조 방법 |
JP4005762B2 (ja) | 1999-06-30 | 2007-11-14 | 株式会社東芝 | 集積回路装置及びその製造方法 |
US7129110B1 (en) * | 1999-08-23 | 2006-10-31 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing the same |
US6559531B1 (en) | 1999-10-14 | 2003-05-06 | Sun Microsystems, Inc. | Face to face chips |
US6362525B1 (en) | 1999-11-09 | 2002-03-26 | Cypress Semiconductor Corp. | Circuit structure including a passive element formed within a grid array substrate and method for making the same |
JP3503133B2 (ja) | 1999-12-10 | 2004-03-02 | 日本電気株式会社 | 電子デバイス集合体と電子デバイスの接続方法 |
JP2001196529A (ja) | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置及びその配線方法 |
US7247932B1 (en) | 2000-05-19 | 2007-07-24 | Megica Corporation | Chip package with capacitor |
SG97938A1 (en) * | 2000-09-21 | 2003-08-20 | Micron Technology Inc | Method to prevent die attach adhesive contamination in stacked chips |
US6727533B2 (en) * | 2000-11-29 | 2004-04-27 | Fujitsu Limited | Semiconductor apparatus having a large-size bus connection |
JP4616985B2 (ja) * | 2000-11-29 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体装置 |
US20020074633A1 (en) * | 2000-12-18 | 2002-06-20 | Larson Lary R. | Interconnection of active and passive components in substrate |
US6735387B1 (en) | 2001-01-10 | 2004-05-11 | Tim Schnell | Motion detector camera |
KR100388211B1 (ko) * | 2001-06-29 | 2003-06-19 | 주식회사 하이닉스반도체 | 멀티 칩 패키지 |
JP4631223B2 (ja) * | 2001-07-04 | 2011-02-16 | パナソニック株式会社 | 半導体実装体およびそれを用いた半導体装置 |
US6674948B2 (en) | 2001-08-13 | 2004-01-06 | Optoic Technology, Inc. | Optoelectronic IC module |
US6692979B2 (en) | 2001-08-13 | 2004-02-17 | Optoic Technology, Inc. | Methods of fabricating optoelectronic IC modules |
US20030049925A1 (en) * | 2001-09-10 | 2003-03-13 | Layman Paul Arthur | High-density inter-die interconnect structure |
US20030059976A1 (en) * | 2001-09-24 | 2003-03-27 | Nathan Richard J. | Integrated package and methods for making same |
DE10147375B4 (de) * | 2001-09-26 | 2006-06-08 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben |
JP4917225B2 (ja) * | 2001-09-28 | 2012-04-18 | ローム株式会社 | 半導体装置 |
TW523889B (en) * | 2002-01-09 | 2003-03-11 | Advanced Semiconductor Eng | Semiconductor packaged device |
JP4054200B2 (ja) * | 2002-02-19 | 2008-02-27 | 松下電器産業株式会社 | 半導体記憶装置 |
US6836023B2 (en) * | 2002-04-17 | 2004-12-28 | Fairchild Semiconductor Corporation | Structure of integrated trace of chip package |
DE10219353B4 (de) * | 2002-04-30 | 2007-06-21 | Infineon Technologies Ag | Halbleiterbauelement mit zwei Halbleiterchips |
TW546794B (en) * | 2002-05-17 | 2003-08-11 | Advanced Semiconductor Eng | Multichip wafer-level package and method for manufacturing the same |
DE10223738B4 (de) * | 2002-05-28 | 2007-09-27 | Qimonda Ag | Verfahren zur Verbindung integrierter Schaltungen |
JP2004055628A (ja) * | 2002-07-17 | 2004-02-19 | Dainippon Printing Co Ltd | ウエハレベルの半導体装置及びその作製方法 |
US6661100B1 (en) * | 2002-07-30 | 2003-12-09 | International Business Machines Corporation | Low impedance power distribution structure for a semiconductor chip package |
JP3625815B2 (ja) * | 2002-11-12 | 2005-03-02 | 沖電気工業株式会社 | 半導体装置とその製造方法 |
US6774482B2 (en) * | 2002-12-27 | 2004-08-10 | International Business Machines Corporation | Chip cooling |
US6906598B2 (en) * | 2002-12-31 | 2005-06-14 | Mcnc | Three dimensional multimode and optical coupling devices |
DE10313047B3 (de) * | 2003-03-24 | 2004-08-12 | Infineon Technologies Ag | Verfahren zur Herstellung von Chipstapeln |
JP2004342682A (ja) * | 2003-05-13 | 2004-12-02 | Sharp Corp | 半導体装置及びその製造方法、携帯電子機器、並びにicカード |
TWI229930B (en) * | 2003-06-09 | 2005-03-21 | Advanced Semiconductor Eng | Chip structure |
JP2005191508A (ja) * | 2003-12-05 | 2005-07-14 | Rohm Co Ltd | 半導体装置およびその製造方法 |
JP4502204B2 (ja) * | 2005-03-22 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7386824B2 (en) * | 2005-07-26 | 2008-06-10 | Avago Technologies General Ip Pte Ltd | Determining the placement of semiconductor components on an integrated circuit |
US20070063302A1 (en) * | 2005-09-20 | 2007-03-22 | Intel Corporation | Electronic assembly that includes pads having a bowl shaped upper section |
JP4137929B2 (ja) * | 2005-09-30 | 2008-08-20 | シャープ株式会社 | 半導体装置 |
JP5060038B2 (ja) * | 2005-10-07 | 2012-10-31 | ルネサスエレクトロニクス株式会社 | 電子回路装置およびその製造方法 |
DE102007018914B4 (de) * | 2007-04-19 | 2019-01-17 | Infineon Technologies Ag | Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben |
US20090166843A1 (en) * | 2007-12-27 | 2009-07-02 | Infineon Technologies Ag | Semiconductor device and method for manufacturing a semiconductor device |
JP4889667B2 (ja) * | 2008-02-27 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8159052B2 (en) | 2008-04-10 | 2012-04-17 | Semtech Corporation | Apparatus and method for a chip assembly including a frequency extending device |
KR20100079183A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 반도체 패키지 장치와 그 제조 방법 |
US8624392B2 (en) | 2011-06-03 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical connection for chip scale packaging |
US20130075894A1 (en) * | 2011-09-23 | 2013-03-28 | Texas Instruments Incorporated | Integrated circuit and method of making |
JP2013080764A (ja) * | 2011-10-03 | 2013-05-02 | Murata Mfg Co Ltd | 回路モジュール |
US9548281B2 (en) * | 2011-10-07 | 2017-01-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical connection for chip scale packaging |
US8912668B2 (en) | 2012-03-01 | 2014-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical connections for chip scale packaging |
US8649820B2 (en) | 2011-11-07 | 2014-02-11 | Blackberry Limited | Universal integrated circuit card apparatus and related methods |
KR20130054769A (ko) * | 2011-11-17 | 2013-05-27 | 삼성전기주식회사 | 반도체 패키지 및 이를 포함하는 반도체 패키지 모듈 |
USD703208S1 (en) | 2012-04-13 | 2014-04-22 | Blackberry Limited | UICC apparatus |
US8936199B2 (en) | 2012-04-13 | 2015-01-20 | Blackberry Limited | UICC apparatus and related methods |
USD701864S1 (en) * | 2012-04-23 | 2014-04-01 | Blackberry Limited | UICC apparatus |
US9196573B2 (en) | 2012-07-31 | 2015-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump on pad (BOP) bonding structure |
US9673161B2 (en) | 2012-08-17 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonded structures for package and substrate |
US9871012B2 (en) * | 2012-08-31 | 2018-01-16 | Qualcomm Incorporated | Method and apparatus for routing die signals using external interconnects |
WO2015042700A1 (en) | 2013-09-24 | 2015-04-02 | Motion Engine Inc. | Mems components and method of wafer-level manufacturing thereof |
EP3019442A4 (en) | 2013-07-08 | 2017-01-25 | Motion Engine Inc. | Mems device and method of manufacturing |
EP3028007A4 (en) | 2013-08-02 | 2017-07-12 | Motion Engine Inc. | Mems motion sensor and method of manufacturing |
WO2015103688A1 (en) | 2014-01-09 | 2015-07-16 | Motion Engine Inc. | Integrated mems system |
US20170030788A1 (en) | 2014-04-10 | 2017-02-02 | Motion Engine Inc. | Mems pressure sensor |
WO2015184531A1 (en) | 2014-06-02 | 2015-12-10 | Motion Engine Inc. | Multi-mass mems motion sensor |
CA3004760A1 (en) | 2014-12-09 | 2016-06-16 | Motion Engine Inc. | 3d mems magnetometer and associated methods |
CA3220839A1 (en) | 2015-01-15 | 2016-07-21 | Motion Engine Inc. | 3d mems device with hermetic cavity |
US10120971B2 (en) * | 2016-08-30 | 2018-11-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated fan-out package and layout method thereof |
JP2017038085A (ja) * | 2016-11-08 | 2017-02-16 | 株式会社村田製作所 | 回路モジュール |
KR101912290B1 (ko) * | 2017-12-06 | 2018-10-29 | 삼성전기 주식회사 | 팬-아웃 반도체 패키지 |
JP2022010482A (ja) * | 2020-06-29 | 2022-01-17 | キオクシア株式会社 | メモリシステム |
US20240038753A1 (en) * | 2022-08-01 | 2024-02-01 | Qualcomm Incorporated | DEEP TRENCH CAPACITORS (DTCs) EMPLOYING BYPASS METAL TRACE SIGNAL ROUTING, AND RELATED INTEGRATED CIRCUIT (IC) PACKAGES AND FABRICATION METHODS |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5882230A (ja) * | 1982-09-03 | 1983-05-17 | Asahi Optical Co Ltd | 一眼レフカメラにおけるプリセツト自動絞リバウンド防止装置 |
JPS62194652A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | 半導体装置 |
EP0304263A3 (en) * | 1987-08-17 | 1990-09-12 | Lsi Logic Corporation | Semiconductor chip assembly |
JP2653179B2 (ja) * | 1989-08-21 | 1997-09-10 | 富士電機株式会社 | 集積回路装置用バンプ電極の製造方法 |
US5585282A (en) * | 1991-06-04 | 1996-12-17 | Micron Technology, Inc. | Process for forming a raised portion on a projecting contact for electrical testing of a semiconductor |
DE4222402A1 (de) * | 1992-07-08 | 1994-01-13 | Daimler Benz Ag | Anordnung für die Mehrfachverdrahtung von Mulichipmodulen |
US5480834A (en) * | 1993-12-13 | 1996-01-02 | Micron Communications, Inc. | Process of manufacturing an electrical bonding interconnect having a metal bond pad portion and having a conductive epoxy portion comprising an oxide reducing agent |
FR2718571B1 (fr) * | 1994-04-08 | 1996-05-15 | Thomson Csf | Composant hybride semiconducteur. |
US5534465A (en) * | 1995-01-10 | 1996-07-09 | At&T Corp. | Method for making multichip circuits using active semiconductor substrates |
TW520816U (en) * | 1995-04-24 | 2003-02-11 | Matsushita Electric Ind Co Ltd | Semiconductor device |
-
1997
- 1997-10-08 US US08/946,980 patent/US5898223A/en not_active Expired - Lifetime
-
1998
- 1998-09-21 TW TW087115697A patent/TW414982B/zh not_active IP Right Cessation
- 1998-09-29 EP EP98307919A patent/EP0908952A3/en not_active Ceased
- 1998-10-07 JP JP28571498A patent/JP3521117B2/ja not_active Expired - Fee Related
- 1998-10-08 KR KR1019980042014A patent/KR100311356B1/ko not_active IP Right Cessation
-
2002
- 2002-08-08 JP JP2002231207A patent/JP2003110087A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
TW414982B (en) | 2000-12-11 |
US5898223A (en) | 1999-04-27 |
EP0908952A2 (en) | 1999-04-14 |
JP2003110087A (ja) | 2003-04-11 |
KR100311356B1 (ko) | 2001-11-15 |
JPH11195746A (ja) | 1999-07-21 |
EP0908952A3 (en) | 1999-10-27 |
KR19990036940A (ko) | 1999-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3521117B2 (ja) | 集積回路パッケージ | |
US5477082A (en) | Bi-planar multi-chip module | |
US6858941B2 (en) | Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array | |
JP4685834B2 (ja) | 集積回路デバイス | |
US6864165B1 (en) | Method of fabricating integrated electronic chip with an interconnect device | |
KR100225468B1 (ko) | 반도체 집적회로의 전극구조 및 그 패키지 형성방법 | |
US6541850B2 (en) | Utilization of die active surfaces for laterally extending die internal and external connections | |
US7592689B2 (en) | Semiconductor module comprising semiconductor chips and method for producing the same | |
US8153516B2 (en) | Method of ball grid array package construction with raised solder ball pads | |
US7038309B2 (en) | Chip package structure with glass substrate | |
TWI708341B (zh) | 半導體封裝、半導體元件及形成半導體元件的方法 | |
JPH07170098A (ja) | 電子部品の実装構造および実装方法 | |
US6661100B1 (en) | Low impedance power distribution structure for a semiconductor chip package | |
JPH0338043A (ja) | 半導体集積回路装置 | |
US6703286B1 (en) | Metal bond pad for low-k inter metal dielectric | |
US6282100B1 (en) | Low cost ball grid array package | |
JP3869220B2 (ja) | 半導体装置 | |
JP3101252B2 (ja) | 半導体集積回路装置 | |
KR100621960B1 (ko) | 3차원 디바이스 제조 방법 | |
US20240153919A1 (en) | Semiconductor package | |
US20030057569A1 (en) | Semiconductor device | |
US20020003296A1 (en) | Assembly of plurality of semiconductor devices | |
JPH11243108A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040130 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140213 Year of fee payment: 10 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |