JP2009156580A

JP2009156580A - 入力容量測定回路

Info

Publication number: JP2009156580A
Application number: JP2007331397A
Authority: JP
Inventors: Kenichi Hino; 賢一日野
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-12-25
Filing date: 2007-12-25
Publication date: 2009-07-16

Abstract

【課題】半導体試験装置のプローブカードからピンエレクトロニクス部への入力容量を高速で測定することのできる入力容量測定回路を提供する。
【解決手段】ＤＵＴが直接接続されるデバイスインタフェース部からピンエレクトロニクス部２０１への入力容量を測定する入力容量測定回路において、デバイスインタフェース部に設けられ、既知の出力抵抗８を介して方形波信号を出力する波形発生部１１０と、ピンエレクトロニクス部２０１に設けられ、波形発生部１１０の出力信号が印加されるピンエレクトロニクス部２０１の入力波信号形に基づいて入力容量を測定する容量測定部１２とを備えたことを特徴とする。
【選択図】図１

Description

本発明は、ＬＳＩテスタなどの半導体試験装置において、プローブカードやパフォーマンスボードなどと接続されたピンエレクトロニクス部の入力容量を測定する入力容量測定回路に関する。

一般に、半導体試験装置は、被試験対象（以下「ＤＵＴ」と記す）であるＩＣ、ＬＳＩ等に試験信号を与え、ＤＵＴの出力を測定して、ＤＵＴの良否の判定を行なう。このような半導体試験装置は、一般にテストヘッド、パフォーマンスボードを具備し、テストヘッドからパフォーマンスボードを介してＤＵＴと半導体試験装置が電気的に接続される。

すなわち、パッケージ化されたＤＵＴを試験する場合には、パフォーマンスボード上にＩＣソケットが用意され、このＩＣソケットにＤＵＴを装着してＤＵＴを半導体試験装置に接続し、試験が行なわれる。
これに対し、製造工程上にあるウエハの段階で試験を行なう半導体試験装置の場合には、パフォーマンスボードにコンタクトリングと呼ばれる接続具が搭載され、この接続具を介してプローブカードに接続され、ＤＵＴと電気的に接続される。

プローブカードはＤＵＴ（ウエハ）と接続する針を実装したカードである。標準仕様やオプション仕様でＤＵＴにどれだけの容量が負荷されて、実テストがなされているかを確認するため、このプローブカードからピンエレクトロニクス部への入力容量を測定する必要がある。

図４は、ＬＳＩテスタのプローブカードからピンエレクトロニクス部への入力容量を測定する従来の入力容量測定回路を示すブロック図である。

プローブカード１００は針を介して図示しないＤＵＴ（ウエハ）と接続される。テストヘッド４００内のピンエレクトロニクス部２００は、入力部にプローブカード１００の出力端子が接続具を介して接続される。入力容量測定回路３００はＬＣＲメータ、インピーダンスアナライザ等からなり、ピンエレクトロニクス部２００の入力容量を測定する。

図４の回路の動作を以下に説明する。ＤＵＴの試験モードでは、ＤＵＴから出力される信号はプローブカード１００を介してピンエレクトロニクス部２００に伝えられ、ピンエレクトロニクス部２００においてＤＵＴの評価、判定が行われる。

ピンエレクトロニクス部２００の入力容量を測定するときは、ピンエレクトロニクス部２００の入力端子は入力容量測定回路３００の出力端子に接続される。
入力容量測定回路３００からピンエレクトロニクス部２００に正弦波信号が印加され、入力波形の位相のずれに基づいてピンエレクトロニクス部２００の入力容量が測定される。

入力容量測定回路に関連する先行技術文献としては次のようなものがある。

特開平０７−１４６３３５号公報

しかし、従来の方法では、ＬＣＲメータやインピーダンスアナライザを用いて、ピン毎に手作業で測定するため、多数のピンを有するＬＳＩテスタなどの容量測定には膨大な時間を要してしまう。また、ＬＳＩテスタの機能強化などで、ピンエレクトロニクス部の構成が変わってしまったときなどにも、再度全ピンについてデータを取得し直さなければならない。

本発明はこのような課題を解決しようとするもので、半導体試験装置のプローブカード等からなる、デバイスインタフェース部からピンエレクトロニクス部への入力容量を高速で測定することのできる入力容量測定回路を提供することを目的とする。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＤＵＴが直接接続されるデバイスインタフェース部からピンエレクトロニクス部への入力容量を測定する入力容量測定回路において、
前記デバイスインタフェース部に設けられ、既知の出力抵抗を介して方形波信号を出力する波形発生部と、
前記ピンエレクトロニクス部に設けられ、前記波形発生部の出力信号が印加されたとき生じる前記ピンエレクトロニクス部の入力信号波形に基づいて前記入力容量を測定する容量測定部と
を備えたことを特徴とする。

請求項２記載の発明は、
請求項１記載の入力容量測定回路において、
前記容量測定部は、前記入力信号波形に対応するＡＤ変換器からの出力と前記出力抵抗の値とに基づいて前記入力容量を演算することを特徴とする。

請求項３記載の発明は、
請求項１記載の入力容量測定回路において、
前記容量測定部は、前記入力信号波形に対応するコンパレータからの出力と前記出力抵抗の値とに基づいて前記入力容量を演算することを特徴とする。

請求項４記載の発明は、
請求項１乃至３のいずれかに記載の入力容量測定回路において、
前記波形発生部に、前記出力抵抗を介して方形波信号を複数の前記ピンエレクトロニクス部に切り換えて出力する切替スイッチを備えたことを特徴とする。

請求項５記載の発明は、
請求項１乃至４のいずれかに記載の入力容量測定回路において、
前記デバイスインタフェース部はプローブカードで構成されることを特徴とする。

請求項６記載の発明は、
請求項１乃至４のいずれかに記載の入力容量測定回路において、
前記デバイスインタフェース部はパフォーマンスボードで構成されることを特徴とする。

以上説明したことから明らかなように、本発明によれば、ＤＵＴが直接接続されるデバイスインタフェース部からピンエレクトロニクス部への入力容量を測定する入力容量測定回路において、前記デバイスインタフェース部に設けられ、既知の出力抵抗を介して方形波信号を出力する波形発生部と、前記ピンエレクトロニクス部に設けられ、前記波形発生部の出力信号が印加されたとき生じる前記ピンエレクトロニクス部の入力信号波形に基づいて前記入力容量を測定する容量測定部とを備えたことにより、半導体試験装置のプローブカードからピンエレクトロニクス部への入力容量を高速で測定する入力容量測定回路を提供することができる。

以下本発明の実施の形態について図面を用いて詳細に説明する。

図１は本発明の実施の形態に係る、半導体試験装置のデバイスインタフェース部からピンエレクトロニクス部への入力容量を測定する入力容量測定回路の一実施例で、デバイスインタフェース部としてプローブカードを用いる場合を示す構成ブロック図である。図４と同じ部分は同一の記号を付して重複する説明は省略する。

ここでは半導体試験装置として、図４と同様のＬＳＩテスタを用いる。波形発生部１１０は、プローブカード１００上に設けられ、既知の出力抵抗７を介して方形波信号を出力する。ピンエレクトロニクス部２０１はテストヘッド４００内に設けられ、波形発生部１１０から入力される信号の入力波形に基づいて前記入力容量を測定する。

波形発生部１１０において、切替スイッチ５は、一方の入力に第１の基準電圧１の電圧Ｖ１が電圧バッファアンプ３を介して接続され、他方の入力に第２の基準電圧２の電圧Ｖ２が電圧バッファアンプ４を介して接続される。パルス発生部６は、ＬＳＩテスタに元から備えられたものを使用し、切替スイッチ５を駆動して２つの入力を交互に切り替える。電圧バッファアンプ７は、切替スイッチ回路５の出力をインピーダンス変換する。出力抵抗８は、一端が電圧バッファアンプ７の出力端子に接続し、他端が接続具を介してピンエレクトロニクス部２０１の入力部に接続される。

ピンエレクトロニクス部２０１において、リレー９は、波形発生部１１０の出力抵抗８の他端と入力アンプ１０との接続を開閉する。入力アンプ１０は、出力抵抗８およびリレー９を介して印加された矩形波信号により、入力アンプ１０の入力に生じる波形を増幅する。ＡＤ変換器１１は、入力アンプ１０の出力をディジタル信号に変換する。容量測定部１２は、ＡＤ変換器１１の出力に基づいてピンエレクトロニクス部２０１の入力容量を測定する。

上記で、容量測定部１２は通常のピンエレクトロニクス部に追加して設けられるが、それ以外の構成要素であるリレー９、入力アンプ１０およびＡＤ変換器１１は、ピンエレクトロニクス部が元から備えている機能を利用する。

また、上記で、プローブカード１００は、ＤＵＴが直接接続されるデバイスインタフェース部を構成し、ピンエレクトロニクス部と接続される。

図１の回路の動作を次に説明する。基準電圧源１，２の基準電圧Ｖ１，Ｖ２が設定されると、切替スイッチ５の入力部には電圧バッファアンプ３，４を介して基準電圧Ｖ１，Ｖ２と同電位の電圧が印加される。パルス発生部６を動作させると、切替スイッチ５の出力側にはＶ１，Ｖ２が交互に繰り返される方形波信号が出力され、電圧バッファアンプ７，出力抵抗８を介してピンエレクトロニクス部２０１に送られる。ピンエレクトロニクス部２０１に入力された信号は閉路状態のリレー９を介して入力アンプ１０で増幅され、ＡＤ変換器１１でディジタルデータに変換される。このディジタルデータは容量測定部に入力され、入力アンプ１０の入力における入力容量が下記のようにして測定される。

波形発生部１１０から出力される信号波形は、電圧バッファアンプ７の出力端子では方形波（電圧）であるが、ピンエレクトロニクス部２０１の入力部では、その入力容量と出力抵抗８との作用により１次応答波形で電圧が変化する。

図２は、ピンエレクトロニクス部２０１の入力アンプ１０の入力部に生じる入力信号（電圧）Ｖinの波形を示すタイムチャートである。この１次応答波形は入力アンプ１０を介してＡＤ変換器１１でディジタルデータに変換され、その出力データに基づいて、時定数τ（約６３％変化点までに要する時間）が容量測定部１２で測定され、出力抵抗８の抵抗値Ｒは正確に分かっているので、Ｃ＝τ／Ｒよりピンエレクトロニクス部２０１の入力容量Ｃを容易に演算することができる。

上記のような構成の入力容量測定回路によれば、半導体試験装置のプローブカードからピンエレクトロニクス部への入力容量を高速で測定することのできる入力容量測定回路を実現することができる。したがって、本機能をＬＳＩテスタに搭載することにより、標準仕様の場合や、ピンエレクトロニクス部にオプション回路が加わった場合などについて、容易に入力容量を測定することができる。すなわち、ユーザは、デバイスにどれだけの容量が負荷されて、実テストがなされているかを容易に把握することができる。

また、ＬＣＲメータやインピーダンスアナライザなどの特別の測定器が不要となるので、コストも低減することができる。

なお、上記の実施例では、ピンエレクトロニクス部が元から備えているＡＤ変換器を活用したが、ピンエレクトロニクス部にはコンパレータが備えられていることも多いので、次の実施例のようにこれを活用してもよい。

図３は本発明の実施の形態に係る入力容量測定回路の第２の実施例で、ＡＤ変換器の代わりに、ピンエレクトロニクス部２０２が具備するコンパレータを用いるものを示す構成ブロック図である。図１と同じ部分は同一の記号を付して、重複する説明は省略する。

波形発生部１１１において、切替スイッチ１３は、電圧バッファ７から出力抵抗８を介して出力される方形波信号を、複数のピンエレクトロニクス部２０２に切り換えて出力する。

ピンエレクトロニクス部２０２において、コンパレータ１４は、入力アンプ１０の出力信号を入力し、ＤＡ変換器１５で設定されるスレッショルド電圧Ｖthと比較する。ここで、スレッショルド電圧Ｖthは時定数τと対応する約６３％変化点（図２）の値に設定される。容量測定部１２ａは、コンパレータ１４の出力信号と波形発生部１１１の出力抵抗８の値に基づいて入力容量を演算する。

上記で、コンパレータ１４およびＤＡ変換器１５は、ピンエレクトロニクス部が元から備えている機能を活用することができる。

図３の回路の動作を次に説明する。波形発生部１１１の電圧バッファアンプ７から出力された信号は、出力抵抗８を介し、切替スイッチ１３で選択されたピンエレクトロニクス部２０２に入力される。選択されたピンエレクトロニクス部２０２の入力部では図２と同様な信号波形が発生し、入力アンプ１０を介してコンパレータ１４でスレッショルド電圧Ｖthと比較され、パルス発生部６の反転タイミングに対して時定数τに相当する遅れを生じて反転される。この遅れ時間τは容量測定部１２ａにおいてクロックカウンタなど周知の手段を用いて測定され、その後図１の回路の場合と同様にしてピンエレクトロニクス部２０２の入力容量Ｃを容易に求めることができる。

上記のような構成の入力容量測定回路によれば、時定数τの測定にコンパレータを用いているので、図１のＡＤ変換器を用いる場合より、高速に容量測定することができる。したがって、ＬＳＩテスタのピンエレクトロニクス部がＡＤ変換器だけでなくコンパレータも有する（つまり、ピン毎にディジタイザ（ＡＤ変換器）とコンパレータを持つ）場合には、コンパレータで本機能を実現したほうがよく、その効果はピンが増えれば増えるほど大きい。上記実施例の場合、ＬＳＩテスタ１台で、通常１０００ピン〜３０００ピンのピンエレクトロニクス部を備えている。

なお、上記の実施例において、波形発生部１１１は、例えばＬＳＩテスタの診断用プローブカード内に実現してもよい。この場合、波形発生部１１１は診断用プローブカードに１つ設けられ、その出力信号は切替スイッチ１３により各ピンエレクトロニクス部２０２に分配される。

また、ピン数が多数の場合、切替スイッチ１３をトーナメントリレー等で構成することにより、リレーの数を減らすことができる。

また、図１の入力容量測定回路においても同様に、切替スイッチ１３を用いて波形発生部の出力信号を複数のピンエレクトロニクス部に分配することができる。

また、波形発生部１１０，１１１は、上記の方式に限らず、波形値（Ｖ１，Ｖ２）が正確に既知である任意の矩形波発生方式を用いることができる。

また、プローブカードに限らず、ＤＵＴが直接接続される任意のデバイスインタフェース部について適用することができる。例えばＤＵＴが単体デバイスである場合、デバイスインタフェース部としてパフォーマンスボードを使用し、診断用パフォーマンスボード上に波形発生部を設けることにより、パフォーマンスボードからピンエレクトロニクス部への入力容量を同様に測定することができる。

本発明の実施の形態に係る入力容量測定回路の一実施例を示す構成ブロック図である。ピンエレクトロニクス部２０１の入力部の波形を示すタイムチャートである。本発明の実施の形態に係る入力容量測定回路の第２の実施例を示す構成ブロック図である。ＬＳＩテスタのプローブカードからピンエレクトロニクス部への入力容量を測定する従来の入力容量測定回路を示すブロック図である。

符号の説明

８：出力抵抗
１１：ＡＤ変換器
１２，１２a：容量測定部
１３：切替スイッチ
１４：コンパレータ
１１０，１１１：波形発生部
２０１，２０２：ピンエレクトロニクス部

Claims

ＤＵＴが直接接続されるデバイスインタフェース部からピンエレクトロニクス部への入力容量を測定する入力容量測定回路において、
前記デバイスインタフェース部に設けられ、既知の出力抵抗を介して方形波信号を出力する波形発生部と、
前記ピンエレクトロニクス部に設けられ、前記波形発生部の出力信号が印加されたとき生じる前記ピンエレクトロニクス部の入力信号波形に基づいて前記入力容量を測定する容量測定部と
を備えたことを特徴とする入力容量測定回路。
前記容量測定部は、前記入力信号波形に対応するＡＤ変換器からの出力と前記出力抵抗の値とに基づいて前記入力容量を演算することを特徴とする請求項１記載の入力容量測定回路。
前記容量測定部は、前記入力信号波形に対応するコンパレータからの出力と前記出力抵抗の値とに基づいて前記入力容量を演算することを特徴とする請求項１記載の入力容量測定回路。
前記波形発生部に、前記出力抵抗を介して方形波信号を複数の前記ピンエレクトロニクス部に切り換えて出力する切替スイッチを備えたことを特徴とする請求項１乃至３のいずれかに記載の入力容量測定回路。
前記デバイスインタフェース部はプローブカードで構成されることを特徴とする請求項１乃至４のいずれかに記載の入力容量測定回路。
前記デバイスインタフェース部はパフォーマンスボードで構成されることを特徴とする請求項１乃至４のいずれかに記載の入力容量測定回路。