JP3736622B2 - ライン駆動回路、電気光学装置及び表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ライン駆動回路、これを用いた電気光学装置、表示装置に関する。
【0002】
【背景技術及び発明が解決しようとする課題】
例えば携帯電話機のような電子機器の表示部には、液晶パネル等の表示パネルが用いられており、電子機器の低消費電力化や小型軽量化等が図られている。この表示パネルについては、近年の携帯電話機の普及によって情報性の高い静止画や動画が配信されるようになると、その高画質化が要求されるようになっている。
【0003】
このような電子機器の表示部の高画質化を実現する液晶パネルとして、薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す。)液晶を用いたアクティブマトリクス型液晶パネルが知られている。その他に、有機EL素子を用いた有機ELパネルが知られている。
【0004】
例えばTFT液晶を用いたアクティブマトリクス型液晶パネルでは、液晶材やTFTのトランジスタ能力に依存して、表示駆動するために高い電圧が必要とされる。そのため、液晶パネル等を表示駆動するドライバ回路(ライン駆動回路)や電源回路は、高耐圧プロセスで製造する必要がある。
【0005】
したがって、液晶パネルを表示駆動する場合には、プロセスの微細化が進んでも、微細化による低コスト化のメリットを享受できないという問題がある。
【0006】
また、実装技術や通信技術等の進歩により、例えば携帯電話機が急速に普及し、通信事業者間で、ユーザを獲得するための通信サービス向上が行われている。したがって、携帯電話機の製造者側にとって、各通信サービスに対応した製品をいち早く市場に投入する必要がある。そのため、製造者にとって、製品の開発TATを短縮することが必須となっている。
【0007】
携帯電話機を例に挙げれば、その表示部の表示パネルを表示駆動する各種半導体装置の配置が実装方式によって異なったり、開発途中の仕様変更等によって表示制御タイミングが異なることがある。このような場合には、製品の再設計等により市場投入の遅れの原因となり、上述した場合であっても、柔軟に対応して開発TATを短縮できることが望ましい。
【0008】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、プロセスの微細化による低コスト化を効率的に図るライン駆動回路及びこれを用いた電気光学装置、表示装置を提供することにある。
【0009】
また本発明の他の目的は、表示パネルの開発TATを効果的に短縮できるライン駆動回路、これを用いた電気光学装置及び表示装置を提供することにある。
【0010】
【課題を解決するための手段】
上記課題を解決するために本発明は、互いに交差する複数の第1のライン及び複数の第2のラインにより特定される画素を有する電気光学装置の第1のラインを駆動するライン駆動回路であって、電気光学装置を表示制御する表示コントローラから、第2のラインを駆動する第2のライン駆動回路に対し供給されるべき信号群が入力される第1の端子群と、前記第2のライン駆動回路に対して、前記信号群を出力するための第2の端子群と、前記第1の端子群を介して入力された信号群を、前記第2の端子群に出力する回路を含むI/O回路領域とを含むことを特徴としている。
【0011】
ここで電気光学装置としては、例えば互いに交差する第1〜第Nの走査ライン及び第1〜第Mの信号ラインと、第1〜第Nの走査ラインと第1〜第Mの信号ラインに接続されたN×Mのスイッチング手段と、スイッチング手段に接続されたN×Mの画素電極とを有するように構成しても良い。また、電気光学装置としては、有機ELパネルであっても良い。
【0012】
本発明によれば、第1及び第2のラインにより特定される画素に対して、表示コントローラの制御により、協調して表示駆動を行うライン駆動回路と第2のライン駆動回路のうち、ライン駆動回路において、表示コントローラから第2のライン駆動回路に対して供給されるべき信号を第1群の端子群で受け、これを第2の端子群を介して、第2のライン駆動回路に対して供給するようにした。したがって、第1及び第2の端子群の配置によって、表示駆動に必要な配線の交差を回避して、多層化に対応する必要がなく低コストなライン駆動回路を提供することができる。
【0013】
また本発明は、前記I/O回路領域は、前記第2の端子群を、所与の複数の端子群のいずれかの端子群に切り替えるための切り替え回路を含むことを特徴としている。
【0014】
本発明によれば、I/O回路領域において、第2の端子群を任意に切り替えることができるようにしたので、実装方式に依存して配線の交差が生じる事態を回避することができ、製品開発のTATの短縮化、実装の柔軟性を大幅に向上させることができる。
【0015】
また本発明は、前記I/O回路領域は、電気光学装置側の第1の辺と対向する第2の辺側に配置されていることを特徴としている。
【0016】
本発明によれば、電気光学装置に対して、表示駆動に必要な各種制御信号や画像データを供給するライン駆動回路、第2のライン駆動回路の配置の柔軟性を向上させることができる。
【0017】
また本発明は、前記第1の端子群は、少なくとも前記電気光学装置側の第1の辺と対向する第2の辺の中央部に配置されていることを特徴としている。
【0018】
本発明によれば、信号群が入力される第1の端子群を第2の辺の中央部付近に配置することによって、この信号群を出力するための端子群を第2の辺のコーナー部に配置させることができるので、入力される信号群の配線と出力される信号群の配線との交差を効率的に回避することができる。
【0019】
また本発明は、前記I/O回路領域は、内部に電源電圧を供給する電源配線の下の領域に配置されていることを特徴としている。
【0020】
本発明によれば、上述したI/O回路領域をチップ状に効率的に配置することができ、チップ面積の縮小化を図ることができる。
【0021】
また本発明は、前記I/O回路領域は、端子ごとに設けられたI/O回路を有し、前記I/O回路は、複数のセレクタラインと、所与の第1の選択信号に基づき、前記第1の端子群のいずれかと前記複数のセレクタラインのうちいずれか1つの第1のセレクタラインとを、接続するための第1のセレクタ回路と、所与の第2の選択信号に基づき、前記第2の端子群のいずれかと前記第1のセレクタラインとを、接続するための第2のセレクタ回路とを含むことを特徴としている。
【0022】
本発明によれば、第1及び第2のセレクタ回路により、複数のセレクタラインのうちいずれか1つを介して、第1及び第2の端子群を接続するようにしたので、任意の第1及び第2の端子群の組み合わせを複数設定することができるようになる。これにより、ライン駆動回路の任意の端子に、表示コントローラからの信号を受け付け、任意の端子から、供給されるべき信号を出力させることができる。
【0023】
また本発明は、前記第1のセレクタラインの電圧を、低耐圧系の電圧に変換して前記出力端子に供給する第1の出力バッファ回路と、前記第1のセレクタラインの電圧を、高耐圧系の電圧に変換して前記出力端子に供給する第2の出力バッファ回路と、前記入力端子に供給された低耐圧系の電圧を、低耐圧系の電圧のまま前記第1のセレクタラインに供給する第1の入力バッファ回路と、前記入力端子に供給された高耐圧系の電圧を、低耐圧系の電圧に変換して前記第1のセレクタラインに供給する第2の入力バッファ回路とを含み、前記第1及び第2の出力バッファ回路と前記第1及び第2の入力バッファ回路のいずれか1つのバッファ回路を動作状態にし、他のバッファ回路を非動作状態にする排他的動作制御が行われることを特徴としている。
【0024】
本発明によれば、第1及び第2の出力バッファ回路と第1及び第2の入力バッファ回路により、内部の低耐圧系の電圧をそのまま低耐圧系の電圧として供給したり、若しくは高耐圧系の電圧に変換したり、或いは外部からの低耐圧系若しくは高耐圧系の電圧を低耐圧系の電圧として内部に取り込む回路を、端子ごとに設けることができるので、任意の端子を上記した入力端子又は出力端子に設定することができる。これにより、ユーザの使い勝手を大幅に向上させることができる。
【0025】
また本発明は、前記第1及び第2の出力バッファ回路と前記第1及び第2の入力バッファ回路のうち少なくとも1つは、所与の反転制御信号に基づいて出力信号又は入力信号の位相を反転する位相反転回路を含むことを特徴としている。
【0026】
本発明によれば、入力信号又は出力信号の位相(論理レベル)を反転制御信号に基づいて反転する位相反転回路をバッファ回路の少なくとも1つに設けるようにしたので、開発途中でインタフェース仕様の変更により、例えば立ち上がりエッジ若しくは立ち下がりエッジの変更等の表示制御タイミングが変更となった場合でも、回路の再設計に伴う製品開発の遅れを解消することができる。
【0027】
また本発明は、前記第1及び第2の入力バッファ回路の入力端子と前記第1及び第2の出力バッファ回路の出力端子とが共通接続される第1のノードと、前記第1のセレクタラインとの間に挿入されたスイッチング手段を含むことを特徴としている。
【0028】
本発明によれば、スイッチング手段により適宜第1のノードと第1のセレクタラインとを電気的に切断することにより、バッファ回路の出力負荷を軽減することができるので、バッファ回路の駆動能力を大きくする必要がなくなり、回路規模を縮小化することができる。
【0029】
また本発明は、互いに交差する複数の第1のライン及び複数の第2のラインにより特定される画素を有する電気光学装置の第1のラインを駆動するライン駆動回路であって、電気光学装置を表示制御する表示コントローラから、第2のラインを駆動する第2のライン駆動回路及び電源回路に対し供給されるべき信号群が入力される第1の端子群と、前記第2のライン駆動回路に対して、前記信号群を出力するための第2の端子群と、前記第1の端子群を介して入力された信号群を、前記第2の端子群に出力する回路を含むI/O回路領域と、前記電源回路に対して、前記信号群を出力するための第3の端子群とを含み、前記第2の端子群は、前記電気光学装置が配置される側の第1の辺と対向する第2の辺の中央部からコーナー部に沿って、前記第2、第3の端子群の順に配置されていることを特徴としている。
【0030】
本発明によれば、第2の辺の中央部からコーナー部に沿って、第2のライン駆動回路に供給するための出力端子群、電源回路に供給するための出力端子群を順に配置するようにしたので、ライン駆動回路及び第2のライン駆動回路の中間位置に電源回路を配置した場合に、電源回路からライン駆動回路及び第2のライン駆動回路等に電源電圧を供する電源配線が、他の信号線と交差することがなくなる。
【0031】
また本発明は、前記I/O回路領域は、前記第2又は第3の端子群を、所与の複数の端子群のいずれかの端子群に切り替えるための切り替え回路を含むことを特徴としている。
【0032】
本発明によれば、任意の位置に第2又は第3の端子群を配置することができるようになるので、実装方式に依存することなく最適な配線を実現するライン駆動回路を提供することができる。
【0033】
また本発明は、前記第1のラインは、画像データに基づく電圧が供給される信号ラインであることを特徴としている。
【0034】
本発明によれば、例えば信号ラインを駆動する信号駆動回路に適用したので、信号駆動回路を制御する表示コントローラの低コスト化や、信号駆動回路自体の開発TATの短縮化を図ることが可能となる。
【0035】
また本発明に係る電気光学装置は、互いに交差する複数の第1のライン及び複数の第2のラインにより特定される画素と、上記記載のライン駆動回路と、前記第2のラインを駆動する第2のライン駆動回路とを含むことを特徴としている。
【0036】
本発明によれば、開発TATの短縮、プロセスの微細化により表示コントローラの低コスト化を実現することができる電気光学装置を提供することができる。
【0037】
また本発明に係る表示装置は、互いに交差する複数の第1のライン及び複数の第2のラインにより特定される画素を有する電気光学装置と、上記記載のライン駆動回路と、前記第2のラインを駆動する第2のライン駆動回路とを含むことを特徴としている。
【0038】
本発明によれば、開発TATの短縮、プロセスの微細化により表示コントローラの低コスト化を実現することができる表示装置を提供することができる。
【0039】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【0040】
1. 表示装置
1.1 表示装置の構成
図1に、本実施形態におけるライン駆動回路を含む表示装置の構成の概要を示す。
【0041】
表示装置としての液晶装置10は、液晶ディスプレイ(Liquid Crystal Display:以下、LCDと略す。)パネル20、信号ドライバ(信号駆動回路、ライン駆動回路)(狭義には、ソースドライバ)30、走査ドライバ(走査駆動回路、第2のライン駆動回路)(狭義には、ゲートドライバ)50、LCDコントローラ(広義には、表示コントローラ)60、電源回路(広義には、電圧供給回路)80を含む。
【0042】
LCDパネル(広義には、電気光学装置)20は、例えばガラス基板上に形成される。このガラス基板上には、Y方向に複数配列されそれぞれX方向に伸びる走査ライン(狭義には、ゲートライン)(第2のライン)G1〜GN(Nは、2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びる信号ライン(狭義には、ソースライン)(第1のライン)S1〜SM(Mは、2以上の自然数)とが配置されている。また、走査ラインGn(1≦n≦N、nは自然数)と信号ラインSm(1≦m≦M、mは自然数)との交差点に対応して、TFT22nm(広義には、スイッチング手段)が設けられている。
【0043】
TFT22nmのゲート電極は、走査ラインGnに接続されている。TFT22n mのソース電極は、信号ラインSmに接続されている。TFT22nmのドレイン電極は、液晶容量(広義には液晶素子)24nmの画素電極26nmに接続されている。
【0044】
液晶容量24nmにおいては、画素電極26nmに対向する対向電極28nmとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素の透過率が変化するようになっている。
【0045】
対向電極28nmには、電源回路80により生成された対向電極電圧Vcomが供給されている。
【0046】
信号ドライバ30は、一水平走査単位の画像データに基づいて、LCDパネル20の信号ラインS1〜SMを駆動する。
【0047】
より具体的には、信号ドライバ30は、シリアル入力された画像データを順次ラッチして一水平走査単位の画像データを生成する。そして、信号ドライバ30は、水平同期信号に同期して、この画像データに基づく駆動電圧で、各信号ラインを駆動する。
【0048】
走査ドライバ50は、一垂直走査期間内に、水平同期信号に同期して、LCDパネル20の走査ラインG1〜GNを順次走査駆動する。
【0049】
より具体的には、走査ドライバ50は、各走査ラインに対応したフリップフロップ有し、各フリップフロップが順次接続されたシフトレジスタを有している。走査ドライバ50は、LCDコントローラ60から供給された垂直同期信号を順次シフトすることで、一垂直走査期間内に各走査ラインを順次選択する。
【0050】
LCDコントローラ60は、図示しない中央処理装置(Central Processing Unit:以下、CPUと略す。)等のホストにより設定された内容にしたがって、信号ドライバ30、走査ドライバ50及び電源回路80を制御する。より具体的には、LCDコントローラ60は、信号ドライバ30及び走査ドライバ50に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路80に対しては対向電極電圧Vcomの極性反転タイミングの供給を行う。
【0051】
電源回路80は、外部から供給される基準電圧に基づいて、LCDパネル20の液晶駆動に必要な電圧レベルや、対向電極電圧Vcomを生成する。このような各種電圧レベルは、信号ドライバ30、走査ドライバ50及びLCDパネル20に供給される。また、対向電極電圧Vcomは、LCDパネル20のTFTの画素電極に対向して設けられた対向電極に供給される。
【0052】
このような構成の液晶装置10は、LCDコントローラ60の制御の下、外部から供給される画像データに基づいて、信号ドライバ30、走査ドライバ50及び電源回路80が協調してLCDパネル20を表示駆動する。
【0053】
なお、図1では、液晶装置10にLCDコントローラ60を含めて構成するようにしているが、LCDコントローラ60を液晶装置10の外部に設けて構成するようにしても良い。或いは、LCDコントローラ60と共にホストを液晶装置10に含めるように構成することも可能である。
【0054】
1.2 液晶駆動波形
図2に、上述した構成の液晶装置10のLCDパネル20の駆動波形の一例を示す。ここでは、ライン反転駆動方式により駆動する場合を示している。
【0055】
液晶装置10では、LCDコントローラ60によって生成された表示タイミングにしたがって、信号ドライバ30、走査ドライバ50及び電源回路80が制御される。LCDコントローラ60は、信号ドライバ30に対しては一水平走査単位の画像データを順次転送するとともに、内部で生成した水平同期信号や反転駆動タイミングを示す極性反転信号POLを供給する。また、LCDコントローラ60は、走査ドライバ50に対しては、内部で生成した垂直同期信号を供給する。さらに、LCDコントローラ60は、電源回路80に対して対向電極電圧極性反転信号VCOMを供給する。
【0056】
これにより、信号ドライバ30は、水平同期信号に同期して、一水平走査単位の画像データに基づいて信号ラインの駆動を行う。走査ドライバ50は、垂直同期信号をトリガとして、LCDパネル20にマトリックス状に配置されたTFTのゲート電極に接続される走査ラインを、順次駆動電圧Vgで走査駆動する。電源回路80は、内部で生成した対向電極電圧Vcomを、対向電極電圧極性反転信号VCOMに同期して極性反転を行いながら、LCDパネル20の各対向電極に供給する。
【0057】
液晶容量には、TFTのドレイン電極に接続される画素電極と対向電極の電圧Vcomとの電圧に応じた電荷が充電される。液晶容量に蓄積された電荷によって保持された画素電極電圧Vpが、所与の閾値VCLを越えると画像表示が可能となる。画素電極電圧Vpが所与の閾値VCLを越えると、その電圧レベルに応じて画素の透過率が変化し、階調表現が可能となる。
【0058】
2. 本実施形態の特徴
2.1 製造プロセス
ところで、液晶装置は、表示駆動するために必要とされる電圧が、各半導体装置(LCDコントローラ、信号ドライバ、走査ドライバ、電源回路)ごとに異なる。
【0059】
図3に、液晶装置を構成する各半導体装置の接続関係の一例を示す。
【0060】
ここでは、各半導体装置間で送受信される信号の電源電圧レベルの値をあわせて示す。
【0061】
液晶装置100を構成するLCDパネル120、信号ドライバ130、走査ドライバ150、LCDコントローラ160、電源回路180は、それぞれ図1に示す液晶装置10を構成する各部と同様の機能を有する。
【0062】
例えば、信号ドライバ130は、回路構成がそれ程複雑ではないため、最先端の微細化プロセスではなく、集積化と低コスト化とを両立可能な中耐圧プロセス(例えば、0.35μプロセス)で製造される。
【0063】
また、走査ドライバ150は、回路構成が簡素であるため、チップサイズの縮小化は要求されず、走査ドライバ150は、液晶材とTFTのトランジスタ能力との関係で決まる高い電圧(例えば20V〜50V)を駆動するために、高耐圧プロセスで製造される。
【0064】
さらに、電源回路180は、走査ドライバ150に対して供給される高電圧を生成するため、高耐圧プロセスで製造される。
【0065】
一方、LCDコントローラ160は、回路構成が複雑で、汎用性が高いことから、チップサイズの縮小化により、より一層の低コスト化を図ることができる。そのため、LCDコントローラ160は、最先端の微細化プロセス(例えば、0.18μプロセス)で製造される。すなわち、LCDコントローラ160は、低耐圧プロセスで製造されることになるため、低耐圧プロセス用のインタフェース回路と、高耐圧プロセス用のインタフェース回路とを併有する。
【0066】
低耐圧プロセス用のインタフェース回路は、中耐圧プロセスで製造される信号ドライバ130に対して、低耐圧の微細化プロセスの電源レベルで生成した信号を供給する。高耐圧プロセス用のインタフェース回路は、高耐圧プロセスで製造される走査ドライバ150及び電源回路180に対して、高耐圧プロセス用の電源レベルに変換した信号を供給する。
【0067】
このように、LCDコントローラ160は、高耐圧プロセス用のインタフェース回路を含むことになる。上記した高耐圧プロセス用のインタフェース回路は、プロセスの微細化が進んでも、耐圧を確保するための物理的限界値がデザインルール中に存在するため、IC内の面積を小さくできない。したがって、微細化による低コスト化のメリットをあまり享受できない。
【0068】
これに対して、本実施形態における液晶装置10では、低耐圧プロセスで製造されたLCDコントローラ60から、高耐圧プロセスで製造された走査ドライバ50及び電源回路80に対して供給されるべき信号群を、一旦中耐圧プロセスで製造された信号ドライバ30で中継し、信号ドライバ30がこれら信号群を走査ドライバ50及び電源回路80に対して供給することを特徴とする。
【0069】
図4に、本実施形態における液晶装置を構成する各半導体装置の接続関係の一例を示す。
【0070】
このように、本実施形態における信号ドライバ30は、インタフェース部200において中耐圧プロセスを用いて低耐圧系の電圧を高耐圧系の電圧に変換するインタフェース回路を含み、LCDコントローラ60から供給された低耐圧系の信号群を受け、高耐圧系の高い電圧に変換した後、走査ドライバ50若しくは電源回路80に供給する。
【0071】
こうすることで、LCDコントローラ60のインタフェース部210は、高い電圧を駆動するインタフェース回路を設ける必要がなくなるので、プロセスの微細化に伴って、複雑な構成の回路を縮小化して、低コスト化を図ることができるようになる。
【0072】
2.2 実装方式
また、液晶装置では、信号ドライバ、走査ドライバ及び電源回路が協調して、LCDパネルを表示駆動するため、LCDパネル、これら各ドライバ及び電源回路の実装位置によって、各回路を接続する信号線が交差する場合がある。
【0073】
したがって、基板が配線の多層化に対応していない場合は、もはや配線することができなくなる。また、基板が配線の多層化に対応している場合でも、コスト高を招く。
【0074】
以下、この点について、COG(Chip On Glass)実装方式と、COF(Chip On Film)実装方式とを例にして、具体的に説明する。
【0075】
図5(A)、(B)、(C)に、COG実装された液晶装置の構成の概要を示す。
【0076】
COG実装方式の場合、図5(A)に示すように、COGモジュールとして、LCDパネル20が作り込まれたガラス基板250上に、信号ドライバ30及び走査ドライバ50や、その他容量素子等の付加回路が実装される。このCOGモジュールのコネクタ部252Aと、図5(B)に示すようなCPUやメモリ等が実装されるPCB(Printed Circuit Board)254のコネクタ部252Bとが、図5(C)に示すように例えばスプリングコネクタを介して電気的に接続される。
【0077】
図6(A)、(B)、(C)に、COF実装された液晶装置の構成の概要を示す。
【0078】
COF実装方式の場合、図6(A)に示すように、COFモジュールとして、信号ドライバ30及び走査ドライバ50や、その他容量素子等の付加回路が実装されたフレキシブルテープ260と、LCDパネル20が形成されたガラス基板262とが、電気的に接続される。このCOFモジュールのコネクタ部264Aと、図6(B)に示すようなCPUやメモリ等が実装されるPCB266のコネクタ部264Bとが、図6(C)に示すように例えばスプリングコネクタを介して電気的に接続される。
【0079】
COG実装方式の場合、ガラス基板250上に直接チップをフリップチップ実装するため、LCDパネル20の取り出し電極との接続の容易さから、チップの能動面をガラス基板250に向けたフェースダウンの状態で実装する場合がある。
【0080】
これに対して、COF実装方式の場合、フレキシブルテープ260上に、チップを実装した半導体装置を実装するため、LCDパネル20の取り出し電極と、この半導体装置の端子とが電気的に接続される。すなわち、COF実装方式の場合、チップの能動面は上側になる。
【0081】
このように、筐体内での実装方式によって、LCDパネル20を表示駆動する信号ドライバ30等のチップの能動面の向きが変わる。すなわち、信号ドライバ30等の端子の位置が実装方式によって変わり、実装方式によっては、LCDパネル20と信号ドライバ30等の配線が交差したり、交差しなかったりすることがあることを意味する。
【0082】
3. 本実施形態の原理的構成
図7に、本実施形態における信号ドライバ30の原理的構成を示す。
【0083】
信号ドライバ30は、I/O回路領域280を含み、入力信号群が入力される入力端子群(第1の端子群)282と、出力信号群が出力される出力端子群(第2の端子群、第3の端子群)284とを有する。
【0084】
I/O回路領域280は、第1の端子群を介して入力された信号群を、第2又は第3の端子群に出力する回路を含む。より具体的には、I/O回路領域280は、入力端子群282を介して入力された入力信号群の位相を反転する位相反転回路286と、位相反転回路286によって位相反転された信号群の低耐圧系の電圧を高耐圧系の電圧に変換するレベル変換回路(Level Shifter:以下、L/Sと略す。)288とを含む。
【0085】
したがって、入力端子群282を低耐圧プロセスで製造されたLCDコントローラ60に接続し、出力端子群284を高耐圧プロセスで製造された走査ドライバ50及び電源回路80のいずれかに接続することで、LCDコントローラ60に高耐圧用のインタフェース回路を備える必要がなくなり、LCDコントローラ60の微細化による低コスト化が可能となる。
【0086】
また、位相反転回路286により位相(論理レベル)を適宜反転させることができるようにしたので、開発途中でインタフェース仕様の変更により、表示制御タイミングが変更となった場合でも、回路の再設計に伴う製品開発の遅れを解消することができる。
【0087】
図8(A)、(B)、(C)に、より具体的な信号ドライバ30の構成の一例を示す。
【0088】
図8(A)では、入力端子群282を介して入力された信号群は、L/S288によって高耐圧系の電圧にレベル変換された後、位相反転回路286としての排他的論理和(EXclusive OR:以下、EXORと略す。)回路290に入力されている。EXOR回路290には、さらに反転制御信号が入力されており、この反転制御信号の論理レベルが「H」のとき、L/S288の出力信号の論理レベルを反転して、出力端子群284から出力する。一方、この反転制御信号の論理レベルが「L」のとき、L/Sの出力信号の論理レベルをそのままに、出力端子群284から出力する。このような反転制御信号は、例えばLCDコントローラ60によって設定されたレジスタ内容にしたがって、生成することができる。この場合、ソフトウェア的に任意に位相反転を行うことができる。
【0089】
図8(B)では、上述した反転制御信号をヒューズ292の切断により生成する。すなわち、EXOR回路290の反転制御信号が入力されるノードと電源電圧レベル及び接地レベルとの間に接続されたいずれか一方のヒューズを、切断することで、このノードの論理レベルを「H」若しくは「L」に固定することができる。この場合、反転制御信号を生成するための制御回路が不要となるため、回路が簡素化することができる。
【0090】
図8(C)では、入力端子群282を介して入力された信号群は、位相反転回路286としてのEXOR回路290に入力され、EXOR回路290の出力信号がL/S288によって高耐圧系の電圧にレベル変換されて、出力端子群284から出力される。この場合、図8(A)、(B)と比較して、EXOR回路290を低耐圧系のトランジスタで構成することができ、EXOR回路290をより小型化することができる。
【0091】
また、本実施形態では、上述の位相反転回路286及びL/S288をI/O回路領域に設け、信号ドライバ30の複数の端子群の中から任意に入力端子群及び出力端子群を切り替える切り替え回路を設けるようにしている。したがって、図9(A)、(B)に示すように、LCDパネル20の信号ラインに対する信号駆動電極と対向する辺(電気光学装置(画素)側の第1の辺に対向する第2の辺)にI/O回路領域280を設け、実装方式によって入力端子群及び出力端子群の位置を任意に切り替えるようにすることによって、実装方式によってLCDパネルの取り出し電極に接続すべき信号の端子の位置が変化しても、ガラス基板若しくはフレキシブルテープ等で配線が交差することがなくなり、液晶装置の低コスト化を図ることができる。
【0092】
4. 本実施形態における信号ドライバ(ライン駆動回路)
以下では、このような信号ドライバ(ライン駆動回路)30について具体的に説明する。
【0093】
図10に、本実施形態における信号ドライバ30の構成の概要を示す。
【0094】
信号ドライバ30は、半導体装置の各端子に対応して設けられた入出力パッド4001〜400Q(Qは、自然数)を有する。
【0095】
信号ドライバ30は、さらに入出力パッド400j(1≦j≦Q、jは自然数)に対応して、I/O回路410jを有し、I/O回路領域を形成する。I/O回路4101〜410Qは、1又は複数のセレクタライン430が共通接続されている。以下では、セレクタラインが16本であるものとする。
【0096】
I/O回路410jは、複数の入力バッファ回路、複数の出力バッファ回路を含み、所与の選択信号に応じて、入力I/O回路若しくは出力I/O回路のいずれかとして機能するようになっている。例えば、I/O回路4101を入力I/O回路として、I/O回路410Qを出力I/O回路として設定した場合、入出力パッド4001を介して入力された信号は、所与の第1の選択信号により、I/O回路4101のセレクタ回路によって、セレクタライン430のいずれか1つ(第1のセレクタライン)に出力される。その際、入力された高耐圧系若しくは低耐圧系の信号は、低耐圧系の電圧レベルに変換される。
【0097】
I/O回路410Qでは、所与の第2の選択信号により、セレクタ回路によって第1のセレクタラインと、入出力パッド410Qとが電気的に接続される。その際、第1のセレクタラインを経由した信号は、高耐圧系若しくは低耐圧系の電圧レベルに変換される。
【0098】
こうすることで、任意の入力端子からの信号を、所与の電圧にレベル変換し、任意の出力端子から出力させることができるようになる。
【0099】
図11に、上述したI/O回路410jのレイアウトイメージを模式的に示す。
【0100】
I/O回路410j(1≦j≦Q)は、入出力パッド400jと電気的に接続されるLV(Low Voltage)−LVバッファ回路412j、LV−HV(High Voltage)バッファ回路418j、セレクタ回路424j、ゲートアレイ(Gate Array:以下、G/Aと略す。)回路426jを含む。
【0101】
LV−LVバッファ回路412jは、LV−LV出力バッファ回路414j、LV−LV入力バッファ回路416jを含む。
【0102】
LV−LV出力バッファ回路(第1の出力バッファ回路)414jは、低耐圧(LV)系の信号の電圧を、LV系の電源電圧レベルに接続されたバッファ回路でバッファリングして、入出力パッド400jに出力する回路である。
【0103】
LV−LV入力バッファ回路(第1の入力バッファ回路)416jは、入出力パッド400jを介して入力されたLV系の信号の電圧を、LV系の電源電圧レベルに接続されたバッファ回路でバッファリングして、セレクタ回路424jに出力する回路である。
【0104】
LV−HVバッファ回路418jは、LV−HV出力バッファ回路420j、HV−LV入力バッファ回路422jを含む。
【0105】
LV−HV出力バッファ回路(第2の出力バッファ回路)420jは、LV系の信号の電圧を、HV系の信号の電圧に変換して、入出力パッド400jに出力する回路である。
【0106】
HV−LV入力バッファ回路(第2の入力バッファ回路)422jは、入出力パッド400jを介して入力されたHV系の信号の電圧を、LV系の電源電圧レベルに接続されたバッファ回路でバッファリングして、セレクタ回路424jに出力する回路である。
【0107】
セレクタ回路424jは、LV−LV出力バッファ回路414j、LV−LV入力バッファ回路416j、LV−HV出力バッファ回路420j、HV−LV入力バッファ回路422jのいずれか1つを、セレクタライン430のいずれか1つとを接続するための回路である。
【0108】
G/A回路426jは、LV−LV出力バッファ回路414j、LV−LV入力バッファ回路416j、LV−HV出力バッファ回路420j、HV−LV入力バッファ回路422jのいずれか1つを排他的に動作制御するための制御信号と、セレクタ回路424jの選択信号とを生成する論理回路である。
【0109】
このようなI/O回路410jは、G/A回路426jによって、LV−LV出力バッファ回路414j、LV−LV入力バッファ回路416j、LV−HV出力バッファ回路420j、HV−LV入力バッファ回路422jのいずれか1つのみが排他的に制御されるようになっている。すなわち、選択されなかった入力バッファ回路及び出力バッファ回路は、少なくともその出力がハイインピーダンス状態となるように制御される。選択された入力バッファ回路若しくは出力バッファ回路は、G/A回路426jによって選択されたセレクタラインの1つと電気的に選択される。この選択されたセレクタラインは、他のI/O回路を介して、入出力パッドと電気的に接続されるようになっている。
【0110】
こうすることで、I/O回路と入出力パッドとを任意に選択して、セレクタラインを介し、これら選択したI/O回路とを電気的に接続することによって、任意の端子間でLV系若しくはHV系の信号の電圧を変換して出力させることができる。
【0111】
なお、図11に示したように、A−A線、B−B線、C−C線のいずれかに沿って、例えばAlが蒸着された入出力パッド400jを切断し、互いに電気的に分離したパッドを形成することによって、I/O回路410j内でLV系及びHV系の信号インタフェース機能を持たせるようにしても良い。
【0112】
図12に、I/O回路410jの回路構成の一例の概要を示す。
【0113】
入出力パッド400jは、LV−LV出力バッファ回路414jの出力端子、LV−LV入力バッファ回路416jの入力端子、LV−HV出力バッファ回路420jの出力端子、HV−LV入力バッファ回路422jの入力端子と電気的に接続されている。
【0114】
LV−LV出力バッファ回路414jの入力端子、LV−LV入力バッファ回路416jの出力端子、LV−HV出力バッファ回路420jの入力端子、HV−LV入力バッファ回路422jの出力端子は、スイッチ回路SWAの一端としてのノードND(第1のノード)と電気的に接続されている。
【0115】
スイッチ回路SWAの他端は、セレクタスイッチSW1〜SW16を含むセレクタ回路424jを介して、セレクタラインSL1〜SL16と接続されている。
【0116】
各バッファ回路を排他的に制御する制御信号SB1〜SB4、スイッチ回路SWAのオン・オフ制御をするスイッチ制御信号SA、セレクタスイッチSW1〜SW16を択一的に選択するための選択信号SEL1〜SEL16は、制御回路440jによって生成される。この制御回路440jは、図7に示したようにG/Aにより構成される。制御回路440jは、図示しないホストによる設定内容にしたがって、制御信号SB1〜SB4、選択信号SEL1〜SEL16を生成するようになっている。
【0117】
スイッチ回路SWAは、各バッファ回路と、セレクタスイッチSW1〜SW16とを電気的に切断することにより、LV−LV入力バッファ回路416j、HV−LV入力バッファ回路422jの出力負荷を軽減する。このため、LV−LV入力バッファ回路416j、HV−LV入力バッファ回路422jの小型化を図ることができる。
【0118】
なお、本実施形態では、LV−LV出力バッファ回路414j、LV−LV入力バッファ回路416j、LV−HV出力バッファ回路420j、HV−LV入力バッファ回路422jは、制御信号SB1〜SB4と共に制御回路440jから供給される反転制御信号INV1〜INV4により、入力された信号の論理レベルを反転(位相を反転)して、出力することができるようになっている。なお、ここでは各バッファ回路に位相反転回路を設けるようにしているが、これに限定されるものではない。
【0119】
以下では、各バッファ回路の具体的な構成例について説明する。
【0120】
ここでは、LV系の電源電圧をVCC、HV系の電源電圧をVDD、接地レベルをVSSとする。また、例えば制御信号CONTの反転信号をXCONTと表している。
【0121】
図13に、LV−LV出力バッファ回路414jの回路構成の一例を示す。
【0122】
LV−LV出力バッファ回路414jは、インバータ回路500j、504j、EXOR回路502j、レベルシフタ(Level Shifter:以下、LSと略す。)506j、トランスファー回路508jを含む。
【0123】
LS506j及びトランスファー回路508jは、HV系のトランジスタにより構成される。インバータ回路500j、504j、EXOR回路502jは、LV系のトランジスタにより構成される。HV系のトランジスタは、例えばLV系のトランジスタの酸化膜厚をより厚く形成し、高耐圧性を向上させている。そのため、HV系のトランジスタのデザインルールは、LV系のトランジスタのデザインルールより緩くせざるを得ず、回路面積が大きくなってしまう。
【0124】
LS506jは、制御信号SB1とその反転信号XSB1の電位差をHV系の電圧に変換し、トランスファー回路508jのオン若しくはオフの制御を行う。
【0125】
入力ノードNDは、インバータ回路500jの入力ノードに接続される。
【0126】
インバータ回路500jの入力ノード及び出力ノードは、EXOR回路502jに接続される。EXOR回路502jは、反転制御信号INV1と、入力ノードNDの論理レベルとの排他的論理和を演算し、その結果がインバータ回路504jの入力ノードに供給される。
【0127】
インバータ回路504jの出力ノードは、トランスファー回路508jを介して、入出力パッド400jに接続される。
【0128】
このようにLV−LV出力バッファ回路414jは、入力ノードNDの論理レベルを、反転制御信号INV1により論理レベルの反転を任意に行うようにしている。また、その出力ノードを、HV系のトランスファー回路508jを介して、入出力パッド400jに接続するようにしている。これにより、入出力パッド400jに、誤ってHV系の電圧が供給されて、LV系のトランジスタを破壊することなく信頼性を維持することができる。また、反転制御信号INV1により論理レベルの反転を任意に行うことができるので、外部のインタフェース仕様の変更に伴う設計変更を回避し、開発期間の短縮化を図ることも可能となる。
【0129】
図14に、LV−LV入力バッファ回路416jの回路構成の一例を示す。
【0130】
LV−LV入力バッファ回路416jは、LS520j、トランスファー回路522j、インバータ回路524j、EXOR回路526jを含む。
【0131】
LS520j及びトランスファー回路522jは、HV系のトランジスタにより構成される。インバータ回路524j、EXOR回路526jは、LV系のトランジスタにより構成される。
【0132】
LS520jは、制御信号SB2とその反転信号XSB2の電位差をHV系の電圧に変換し、トランスファー回路522jのオン若しくはオフの制御を行う。
【0133】
このようなトランスファー回路522jを介して、入出力パッド400jは、LV系のトランジスタにより構成されたインバータ回路524jに接続される。
【0134】
なお、インバータ回路524jの入力ノードは、接地レベルVSSとの間にn型トランジスタ528jが接続されている。n型トランジスタ528jのゲート電極には、制御信号SB2の反転信号XSB2が供給されている。したがって、反転信号XSB2が「H」のとき、LV−LV入力バッファ回路416jは非選択状態であるため、n型トランジスタ528jを介してインバータ回路524jの入力ノードの電圧を接地レベルVSSに固定することができ、非選択状態におけるインバータ回路524jの貫通電流を削減する。
【0135】
インバータ回路524jの入力ノード及び出力ノードは、EXOR回路526jに接続される。EXOR回路526jは、反転制御信号INV2と、インバータ回路524jの入力ノードの論理レベルとの排他的論理和を演算し、その結果がノードNDの論理レベルとなる。
【0136】
EXOR回路526jは、p型トランジスタ530jを介してLV系の電源電圧VCCと、n型トランジスタ532jを介して接地レベルVSSと接続される。p型トランジスタ530jのゲート電極には、反転信号XSB2が供給され、n型トランジスタ532jのゲート電極には、制御信号SB2が供給される。
【0137】
したがって、LV−LV入力バッファ回路416jが選択状態のときに、ノードNDは上述した排他的論理和の演算結果が出力され、非選択状態のときにノードNDはハイインピーダンス状態となる。
【0138】
このようにLV−LV入力バッファ回路416jは、入出力パッド400jからの信号をHV系のトランスファー回路522jで受け、EXOR回路526jで論理レベルの反転を任意に行うようにした。これにより、入出力パッド400jに、誤ってHV系の電圧が供給されても信頼性を損なうことがなく、LV系の電圧をノードNDに供給することができる。また、反転制御信号INV2により論理レベルの反転を任意に行うことができるので、外部のインタフェース仕様の変更に伴う設計変更を回避し、開発期間の短縮化を図ることも可能となる。
【0139】
図15に、LV−HV出力バッファ回路420jの回路構成の一例を示す。
【0140】
LV−HV出力バッファ回路420jは、インバータ回路540j、544j、EXOR回路542jを含む。また、LV−HV出力バッファ回路420jは、NAND回路546j、インバータ回路548j、552j、LS550jを含む。さらに、LV−HV出力バッファ回路420jは、NOR回路554j、インバータ回路556j、560j、LS558jを含む。
【0141】
このLV−HV出力バッファ回路420jは、入出力パッド400jへの出力をハイインピーダンス制御するために、HV系の電源電圧VDDと接地レベルVSSとの間に、互いのドレイン端子が接続されたp型トランジスタ562jとn型トランジスタ564jとが接続されている。
【0142】
インバータ回路540j、544j、548j、556j、EXOR回路542j、NOR回路546j、NAND回路554jは、LV系のトランジスタにより構成される。LS550j、558j、インバータ回路552j、560j、p型トランジスタ562j、n型トランジスタ564jは、HV系のトランジスタにより構成される。
【0143】
入力ノードNDは、インバータ回路540jの入力ノードに接続される。
【0144】
インバータ回路540jの入力ノード及び出力ノードは、EXOR回路542jに接続される。EXOR回路542jは、反転制御信号INV3と、入力ノードNDの論理レベルとの排他的論理和を演算し、その結果がインバータ回路544jの入力ノードに供給される。
【0145】
インバータ回路544jの出力ノードは、NOR回路546j及びNAND回路554jに接続される。
【0146】
NOR回路546jは、制御信号SB3の論理レベルと、インバータ回路544jの出力ノードの論理レベルとの反転論理和(NOR)を演算し、その結果をインバータ回路548jの入力ノードに供給する。
【0147】
NAND回路554jは、制御信号SB3の論理レベルと、インバータ回路544jの出力ノードの論理レベルとの反転論理積(NAND)を演算し、その結果をインバータ回路556jの入力ノードに供給する。
【0148】
LS550jは、インバータ回路548jの入力ノード及び出力ノードの電位差をHV系の電圧に変換し、HV系のトランジスタにより構成されたインバータ回路552jの入力ノードに供給する。インバータ回路552jの出力ノードは、p型トランジスタ562jのゲート電極に接続される。
【0149】
LS558jは、インバータ回路556jの入力ノード及び出力ノードの電位差をHV系の電圧に変換し、HV系のトランジスタにより構成されたインバータ回路560jの入力ノードに供給する。インバータ回路560jの出力ノードは、n型トランジスタ564jのゲート電極に接続される。
【0150】
このようにLV−HV出力バッファ回路420jは、入力ノードNDの論理レベルを、反転制御信号INV3により論理レベルの反転を任意に行うようにしている。また、その出力ノードと制御信号SB3とにより生成したゲート制御信号を、LS550j、558jによりHV系の電圧に変換して、p型トランジスタ562j及びn型トランジスタ564jを制御するようにしている。
【0151】
これにより、反転制御信号INV3により論理レベルの反転を任意に行うことができるので、外部のインタフェース仕様の変更に伴う設計変更を回避し、開発期間の短縮化を図ることも可能となる。また、LV系の電圧をHV系の電圧にレベル変換するとともに、その出力をハイインピーダンス制御することができる出力バッファ回路を提供する。
【0152】
図16に、HV−LV入力バッファ回路422jの回路構成の一例を示す。
【0153】
HV−LV入力バッファ回路422jは、インバータ回路570j、EXOR回路572jを含む。
【0154】
インバータ回路570jは、HV系のトランジスタにより構成され、電源電圧レベルとして、LV系の電源電圧VCCが供給される。
【0155】
入出力パッド400jは、インバータ回路570jの入力ノードに接続される。これにより、入出力パッド400jにLV系の信号の電圧が供給されたときに、インバータ回路570jは、この信号を検出し、出力ノードに反転信号を生成する。
【0156】
インバータ回路570jの入力ノード及び出力ノードは、EXOR回路572jに接続される。EXOR回路572jは、反転制御信号INV4と、入出力パッド400jの論理レベルとの排他的論理和を演算し、その結果がノードNDの論理レベルとなる。
【0157】
EXOR回路572jは、p型トランジスタ574jを介してLV系の電源電圧VCCと、n型トランジスタ576jを介して接地レベルVSSと接続される。p型トランジスタ574jのゲート電極には、反転信号XSB4が供給され、n型トランジスタ576jのゲート電極には、制御信号SB4が供給される。
【0158】
したがって、HV−LV入力バッファ回路422jが選択状態のときに、ノードNDは上述した排他的論理和の演算結果が出力され、非選択状態のときにノードNDはハイインピーダンス状態となる。
【0159】
このようにHV−LV入力バッファ回路422jは、入出力パッド400jからの信号を、LV系の電源電圧VCCが接続されたHV系のインバータ回路570jで受け、EXOR回路526jで論理レベルの反転を任意に行うようにしている。これにより、入出力パッド400jに、誤ってHV系の電圧が供給されても信頼性を損なうことがなく、LV系の電圧をノードNDに供給することができる。また、反転制御信号INV2により論理レベルの反転を任意に行うことができるので、外部のインタフェース仕様の変更に伴う設計変更を回避し、開発期間の短縮化を図ることも可能となる。
【0160】
上述したように各種バッファ回路を排他的に制御する制御回路440jは、制御信号SB1〜SB4、選択信号SEL1〜SEL16、スイッチ制御信号SAを生成する。
【0161】
図17に、制御回路440jの回路構成の一例を示す。
【0162】
制御回路440jは、例えばLCDコントローラ60により、所与のコマンドレジスタを設定することにより、上述した制御信号SB1〜SB4、選択信号SEL1〜SEL16、スイッチ制御信号SAを生成する。
【0163】
例えば、LCDコントローラ60によって所与のコマンドレジスタへのアクセスがあったときに生成されるアドレスデコードパルスと、クロック信号CKとに同期して、データバスD7−D0を1ビットずつフリップフロップに保持する。各フリップフロップは、例えば初期状態設定用の初期データS7−S0の対応するビットデータ若しくは反転リセット信号XRESによりセット、リセットが行われる。この場合、初期データS7−S0をAl切り替えで、電源電圧若しくは接地レベルに固定させることで、一括的に初期状態の設定を行うことができる。
【0164】
このように各フリップフロップに保持されたデータは、デコーダ回路によって制御信号SB1〜SB4等がデコード出力される。このような制御回路440jにより、セレクタ回路424jにおいて、セレクタライン430のうち任意のセレクタラインを1つ選択することができ、4つのバッファ回路を排他的に動作制御することができる。
【0165】
なお、スイッチ制御信号SAにより、適宜バッファ回路とセレクタラインとを電気的に切断することによって、出力負荷の低減を図ることができるようになっている。
【0166】
また、反転制御信号INV1〜INV4についても、同様に生成することができる。
【0167】
5. 本実施形態における信号ドライバが適用された液晶装置
図18に、本実施形態における信号ドライバが適用された液晶装置10の構成の概要を示す。
【0168】
ただし、図4と同一部分には同一符号を付し、適宜説明を省略する。
【0169】
LCDコントローラ60は、信号ドライバ30に対して、クロック信号CPH、水平同期信号としてのラッチパルスLP、コマンドを指定するためのコマンド信号CMD、信号の反転信号INV、画像データやコマンドデータが伝送されるデータD0−D17、極性反転駆動タイミングとしての極性反転信号POL、出力イネーブル信号OE、イネーブル入出力信号EIO、反転リセット信号XRESHを供給し、信号駆動制御を行う。
【0170】
また、LCDコントローラ60は、走査ドライバ50に対して、クロック信号CPV、垂直同期信号としてのスタート信号STV、反転出力イネーブル信号XOEV、全走査ラインの出力を制御する出力制御信号XOHV、反転リセット信号XRESVを供給し、走査駆動制御を行うことができるようになっている。本実施形態では、これらLCDコントローラ60から走査ドライバ50に対して供給されるべき制御信号を、上述したようなI/O回路を有する信号ドライバ30で中継し、レベル変換した後に、走査ドライバ50に対して供給するようになっている。
【0171】
さらに、LCDコントローラ60は、電源回路80に対して、スタンバイ制御信号XSTBY、昇圧モードの設定信号PMDE、1次及び2次昇圧系クロックPCK1、PCK2、対向電極電圧の極性反転信号VCOMを供給し、電源制御を行うことができるようになっている。本実施形態では、これらLCDコントローラ60から電源回路80に対して供給されるべき制御信号を、上述したようなI/O回路を有する信号ドライバ30で中継し、レベル変換した後に、電源回路80に対して供給するようになっている。
【0172】
こうすることで、より複雑な回路構成を有するLCDコントローラ60において、HV系のインタフェース回路を設ける必要がなくなり、中耐圧プロセスで製造される信号ドライバ30でレベル変換を行って中継させるようにした。したがって、LCDコントローラ60は、汎用性が高く、微細化プロセスによるチップサイズの縮小化により、大幅な低コスト化を図ることができるようになる。
【0173】
図19(A)、(B)に、上述した液晶装置10を表示駆動する信号ドライバ30等の配置の一例を示す。
【0174】
図19(A)に示すように、信号ドライバ30のLCDパネル20の信号ライン駆動側に対向する辺(電気光学装置側の第1の辺に対向する第2の辺)にその両隣に電源回路制御用の入力信号群が入力される入力端子群、走査ドライバ制御用の入力信号群が入力される入力端子群を設定する。さらに、その両端側に、電源回路制御用の入力端子群を介して入力された入力信号群を上述したようにレベル変換等した出力信号群が出力される電源回路用の出力端子群と、走査ドライバ制御用の入力端子群を介して入力された入力信号群を上述したようにレベル変換等した出力信号群が出力される走査ドライバ用の出力端子群とを設定する。
【0175】
この場合、図19(B)に示したように、信号ドライバ30の信号ライン駆動側と対向する辺(電気光学装置側の第1の辺に対向する第2の辺)側の中心部に、LCDコントローラ60から信号ドライバ制御用、電源回路制御用及び走査ドライバ制御用の各入力信号群が入力され、その両端部から中継した電源回路用及び走査ドライバ制御用の出力信号群が出力されるため、上記制御信号が互いに交差することがない。
【0176】
図20(A)、(B)に、上述した液晶装置10を表示駆動する信号ドライバ等の配置の他の例を示す。
【0177】
図20(A)に示すように、信号ドライバ30のLCDパネル20の信号ライン駆動側に対向する辺(電気光学装置側の第1の辺に対向する第2の辺)にI/O回路領域を設け、その中心部からコーナー部の方向に順に、LCDコントローラ60からの各種入力信号群が入力される入力端子群、走査ドライバ制御用の出力信号群が出力される出力端子群、電源回路制御用の出力信号群が出力される出力端子群を設定する。
【0178】
この場合、図20(B)に示したように、信号ドライバ30と走査ドライバ50の間に電源回路80を配置させることができるので、LCDパネル20及び走査ドライバ50に対して所与の電源電圧を供給するための電源線の配線は、他の信号の配線と交差することがなく、効率的に配線することができる。
【0179】
また、図21に示すように、例えばA0−A2のようなバスの場合、入力信号群については方向Eに沿って、A0、A1、A2の順に入力端子を設定し、出力信号群については方向Eに沿って、A2、A1、A0の順に出力端子を設定することで、バスの並び方向を維持した状態で、上述したレベル変換や位相反転を行った信号の中継が可能となる。
【0180】
このような信号ドライバ30は、図22に示すようにHV系の電源電圧VDDを供給するための電源ライン、LV系の電源電圧VCCを供給するための電源ライン、接地レベルVSSを供給するための電源ラインがチップ周辺部に沿って周回するように配置された場合、これら各電源ラインの下部に、上述した機能を有するI/O回路領域700を設けることによって、チップの面積拡大を回避して、低コスト化に効果的に信号ドライバを提供することができる。
【0181】
6. その他
本実施形態では、TFT液晶を用いたLCDパネルを供える液晶装置を例に説明したが、これに限定されるものではない。例えば、信号ライン及び走査ラインにより特定される画素に対応して設けられた有機EL素子を含む有機ELパネルを表示駆動する信号ドライバ及び走査ドライバにも適用することができる。
【0182】
図23に、このような信号ドライバ及び走査ドライバにより表示制御される有機ELパネルにおける2トランジスタ方式の画素回路の一例を示す。
【0183】
有機ELパネルは、信号ラインSmと走査ラインGnとの交差点に、駆動TFT800nmと、スイッチTFT810nmと、保持キャパシタ820nmと、有機LED830nmとを有する。駆動TFT800nmは、p型トランジスタにより構成される。
【0184】
駆動TFT800nmと有機LED830nmとは、電源ラインに直列に接続される。
【0185】
スイッチTFT810nmは、駆動TFT800nmのゲート電極と、信号ラインSmとの間に挿入される。スイッチTFT810nmのゲート電極は、走査ラインGmに接続される。
【0186】
保持キャパシタ820nmは、駆動TFT800nmのゲート電極と、キャパシタラインとの間に挿入される。
【0187】
このような有機EL素子において、走査ラインGnが駆動されスイッチTFT810nmがオンになると、信号ラインSmの電圧が保持キャパシタ820nmに書き込まれるとともに、駆動TFT800nmのゲート電極に印加される。駆動TFT800nmのゲート電圧Vgsは、信号ラインSmの電圧によって決まり、駆動TFT800nmに流れる電流が定まる。駆動TFT800nmと有機LED830nmとは直列接続されているため、駆動TFT800nmに流れる電流がそのまま、有機LED830nmに流れる電流となる。
【0188】
したがって、保持キャパシタ820nmにより信号ラインSmの電圧に応じたゲート電圧Vgsを保持することによって、例えば1フレーム期間中において、ゲート電圧Vgsに対応した電流を有機LED830nmに流すことで、当該フレームにおいて光り続ける画素を実現することができる。
【0189】
図24(A)に、上述した信号ドライバ及び走査ドライバにより表示制御される有機ELパネルにおける4トランジスタ方式の画素回路の一例を示す。図24(B)に、この画素回路の表示制御タイミングの一例を示す。
【0190】
この場合も、有機ELパネルは、駆動TFT900nmと、スイッチTFT910nmと、保持キャパシタ920nmと、有機LED930nmとを有する。
【0191】
図23に示した2トランジスタ方式の画素回路と異なる点は、定電圧の代わりにスイッチ素子としてのp型TFT940nmを介して定電流源950nmからの定電流Idataを画素に供給するようにした点と、電源ラインにスイッチ素子としてのp型TFT960nmを介して保持キャパシタ920nm及び駆動TFT900nmと接続するようにした点である。
【0192】
このような有機EL素子において、まずゲート電圧Vgpによりp型TFT960をオフにして電源ラインを遮断し、ゲート電圧Vselによりp型TFT940nmとスイッチTFT910nmをオンにして、定電流源950nmからの定電流Idataを駆動TFT900nmに流す。
【0193】
駆動TFT900nmに流れる電流が安定するまでの間に、保持キャパシタ920nmには定電流Idataに応じた電圧が保持される。
【0194】
続いて、ゲート電圧Vselによりp型TFT940nmとスイッチTFT910nmをオフにし、さらにゲート電圧Vgpによりp型TFT960nmをオンにし、電源ラインと駆動TFT900nm及び有機LED930nmを電気的に接続する。このとき、保持キャパシタ920nmに保持された電圧により、定電流Idataとほぼ同等か、又はこれに応じた大きさの電流が有機LED930nmに供給される。
【0195】
このような有機EL素子では、例えば、走査ラインをゲート電圧Vsel、信号ラインをデータ線として構成することができる。
【0196】
有機LEDは、透明アノード(ITO)の上部に発光層を設け、さらにその上部にメタルカソードを設けるようにしても良いし、メタルアノードの上部に、発光層、光透過性カソード、透明シールを設けるようにしても良く、その素子構造に限定されるものではない。
【0197】
以上説明したような有機EL素子を含む有機ELパネルを表示駆動する信号ドライバを上述したように構成することによって、有機ELパネルを表示制御する表示コントローラの微細化を図ることができる。
【0198】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、プラズマディスプレイ装置にも適用可能である。
【0199】
また、本実施形態では、ライン駆動回路として信号ドライバを例に説明したが、これに限定されるものではない。
【図面の簡単な説明】
【図1】本実施形態におけるライン駆動回路を含む表示装置の構成の概要を示すブロック図である。
【図2】本実施形態における液晶装置のLCDパネルの駆動波形の一例を示す説明図である。
【図3】比較例として液晶装置を構成する各半導体装置の接続関係の一例を示す説明図である。
【図4】本実施形態における液晶装置を構成する各半導体装置の接続関係の一例を示す説明図である。
【図5】図5(A)は、ガラス基板上にLCDパネル、信号ドライバ等が実装されるCOGモジュールを模式図である。図5(B)は、CPU等が実装されるPCBを示す模式図である。図5(C)は、COGモジュールとPCBとを横方向から見た模式図である。
【図6】図6(A)は、ガラス基板上にLCDパネル、フレキシブルテープ上に信号ドライバ等が実装されるCOFモジュールを模式図である。図6(B)は、CPU等が実装されるPCBを示す模式図である。図6(C)は、COFモジュールとPCBとを横方向から見た模式図である。
【図7】本実施形態における信号ドライバの原理的構成を示す構成図である。
【図8】図8(A)は、より具体的な信号ドライバの構成の第1の例を示す説明図である。図8(B)は、より具体的な信号ドライバの構成の第2の例を示す説明図である。図8(C)は、より具体的な信号ドライバの構成の第3の例を示す説明図である。
【図9】図9(A)は、入力端子群及び出力端子群を設定した信号ドライバ30の第1の例を示す説明図である。図9(B)は、入力端子群及び出力端子群を設定した信号ドライバ30の第2の例を示す説明図である。
【図10】本実施形態における信号ドライバの構成の概要を示す構成図である。
【図11】本実施形態における信号ドライバのI/O回路のレイアウトイメージを模式的に示す模式図である。
【図12】本実施形態におけるI/O回路の回路構成の一例の概要を示す構成図である。
【図13】本実施形態におけるLV−LV出力バッファ回路の回路構成の一例を示す回路図である。
【図14】本実施形態におけるLV−LV入力バッファ回路の回路構成の一例を示す回路図である。
【図15】本実施形態におけるLV−HV出力バッファ回路の回路構成の一例を示す回路図である。
【図16】本実施形態におけるHV−LV入力バッファ回路の回路構成の一例を示す回路図である。
【図17】本実施形態における制御回路の回路構成の一例を示す構成図である。
【図18】本実施形態における信号ドライバが適用された液晶装置の構成の概要を示す説明図である。
【図19】図19(A)は、I/O回路領域の中心部付近に信号ドライバ制御用の入力信号群が入力される入力端子群を設定した場合の信号ドライバの説明図である。図19(B)は、この信号ドライバを適用した場合の液晶装置の信号配線の一例を示す説明図である。
【図20】図20(A)は、中心部からコーナー部の方向に順に、LCDコントローラの各種入力信号群が入力される入力端子群、走査ドライバ制御用の出力信号群が出力される出力端子群、電源回路制御用の出力信号群が出力される出力端子群を設定した場合の信号ドライバの説明図である。図20(B)は、この信号ドライバを適用した場合の液晶装置の信号配線の一例を示す説明図である。
【図21】本実施形態における信号ドライバにおいて、バスを中継する場合の端子の設定順序について説明するための説明図である。
【図22】本実施形態における信号ドライバにおいて、I/O回路領域の配置について説明するための説明図である。
【図23】有機ELパネルにおける2トランジスタ方式の画素回路の一例を示す回路図である。
【図24】図24(A)は、有機ELパネルにおける4トランジスタ方式の画素回路の一例を示す回路図である。図24(B)は、4トランジスタ方式の画素回路の表示制御タイミングの一例を示すタイミング図である。
【符号の説明】
10、100 液晶装置
20、120 LCDパネル
22nm TFT
24nm 液晶容量
26nm 画素電極
28nm 対向電極
30、130 信号ドライバ
50、150 走査ドライバ
60、160 LCDコントローラ
80、180 電源回路
200、210 インタフェース部
280 I/O回路領域
282 入力端子群
284 出力端子群
286 位相反転回路
288 L/S
4001〜400Q 入出力パッド
4101〜410Q I/O回路
412j LV−LVバッファ回路
414j LV−LV出力バッファ回路
416j LV−LV入力バッファ回路
418j LV−HVバッファ回路
420j LV−HV出力バッファ回路
422j HV−LV入力バッファ回路
424j セレクタ回路
426j G/A回路
430 セレクタライン
440j 制御回路
500j、504j、524j、540j、544j、548j、552j、556j、560j、570j インバータ回路
502j、526j、542j、572j EXOR回路
506j、520j、550j、558j LS
508j、522j トランスファー回路
528j、532j、564j、576j n型トランジスタ
530j、562j、574j p型トランジスタ
546j NAND回路
554j NOR回路
Claims (8)
- 互いに交差する複数の第1のライン及び複数の第2のラインにより特定される画素を有する電気光学装置の第1のラインを駆動するライン駆動回路であって、
電気光学装置を表示制御する表示コントローラから、第2のラインを駆動する第2のライン駆動回路に対し供給されるべき信号群が入力される第1の端子群と、
前記第2のライン駆動回路に対して、前記信号群を出力するための第2の端子群と、
前記第1の端子群を介して入力された信号群を、前記第2の端子群に出力する回路を含むI/O回路領域と、
を含み、
前記I/O回路領域は、端子ごとに設けられたI/O回路を有し、
前記I/O回路は、
複数のセレクタラインと、
所与の第1の選択信号に基づき、前記第1の端子群のいずれかと前記複数のセレクタラインのうちいずれか1つの第1のセレクタラインとを、接続するための第1のセレクタ回路と、
所与の第2の選択信号に基づき、前記第2の端子群のいずれかと前記第1のセレクタラインとを、接続するための第2のセレクタ回路と、
を含むことを特徴とするライン駆動回路。 - 請求項1において、
前記I/O回路領域は、前記第2の端子群を、所与の複数の端子群のいずれかの端子群に切り替えるための切り替え回路を含むことを特徴とするライン駆動回路。 - 請求項1又は2において、
前記第1のセレクタラインの電圧を、低耐圧系の電圧に変換して前記出力端子に供給する第1の出力バッファ回路と、
前記第1のセレクタラインの電圧を、高耐圧系の電圧に変換して前記出力端子に供給する第2の出力バッファ回路と、
前記入力端子に供給された低耐圧系の電圧を、低耐圧系の電圧のまま前記第1のセレクタラインに供給する第1の入力バッファ回路と、
前記入力端子に供給された高耐圧系の電圧を、低耐圧系の電圧に変換して前記第1のセレクタラインに供給する第2の入力バッファ回路と、
を含み、
前記第1及び第2の出力バッファ回路と前記第1及び第2の入力バッファ回路のいずれか1つのバッファ回路を動作状態にし、他のバッファ回路を非動作状態にする排他的動作制御が行われることを特徴とするライン駆動回路。 - 請求項3において、
前記第1及び第2の出力バッファ回路と前記第1及び第2の入力バッファ回路のうち少なくとも1つは、所与の反転制御信号に基づいて出力信号又は入力信号の位相を反転する位相反転回路を含むことを特徴とするライン駆動回路。 - 請求項3又は4において、
前記第1及び第2の入力バッファ回路の入力端子と前記第1及び第2の出力バッファ回路の出力端子とが共通接続される第1のノードと、前記第1のセレクタラインとの間に挿入されたスイッチング手段
を含むことを特徴とするライン駆動回路。 - 請求項1乃至5のいずれかにおいて、
前記第1のラインは、画像データに基づく電圧が供給される信号ラインであることを特徴とするライン駆動回路。 - 互いに交差する複数の第1のライン及び複数の第2のラインにより特定される画素と、
請求項6記載のライン駆動回路と、
前記第2のラインを駆動する第2のライン駆動回路と、
を含むことを特徴とする電気光学装置。 - 互いに交差する複数の第1のライン及び複数の第2のラインにより特定される画素を有する電気光学装置と、
請求項6記載のライン駆動回路と、
前記第2のラインを駆動する第2のライン駆動回路と、
を含むことを特徴とする表示装置。
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