JP3942490B2 - インターフェース回路およびそれを備えた電子装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はインターフェース回路およびそのインターフェース回路を備えた電子装置に関し、特に複数の半導体集積回路装置間でスタート信号を順次転送するカスケード接続のためのインターフェース回路およびそのインターフェース回路を備えた電子装置に関する。
【0002】
【従来の技術】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【0003】
この種の液晶表示装置の液晶表示モジュールは、図6に示すように、液晶パネル(LCDパネル)1と、半導体集積回路装置(以下、ICという)からなる制御回路(以下、コントローラという)2と、ICからなる複数個の走査側駆動回路(以下、走査側ドライバという)3およびデータ側駆動回路(以下、データ側ドライバという)4とを具備している。液晶パネル1は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ(TFT)を配置した半導体基板と、面全体に1つの透明な電極を形成した対向基板と、これら2枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つTFTを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、TFTのスイッチング制御信号(走査信号)を送る走査線とが配線されている。
【0004】
コントローラ2は、入力側がPC(パソコン)5に接続され、出力側が走査側ドライバ3およびデータ側ドライバ4に接続されている。走査側ドライバ3およびデータ側ドライバ4の出力側は、液晶パネル1の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ3およびデータ側ドライバ4は、製造上の制限よりチップサイズが制限され、従って、IC1個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル1のサイズが大きい場合、それぞれ複数個を液晶パネル1の外周に配置する必要がある。例えばXGA(1024×768画素)カラー表示の液晶パネルの場合の各ドライバ3,4のモジュールへの実装は、
▲1▼走査側ドライバ3は、768本のゲート線を駆動する必要があり、例えば192本分の駆動能力を有する場合、4個必要とし、液晶パネル1の左側外周にカスケード接続で片側配置される。
▲2▼データ側ドライバ4は、1画素をカラー表示するためにデータ線はR(赤)、G(緑)、B(青)用の3本が必要なため、1024×3=3072本のデータ線を駆動する必要があり、例えば、384本分の駆動能力を有する場合、8個を必要とし、液晶パネル1の上側外周にカスケード接続で片側配置される。
【0005】
PC5から画像データが液晶表示モジュールのコントローラ2に送られ、コントローラ2から走査側ドライバ3には、クロック信号等が各走査側ドライバ3に並列に送られ、垂直同期用のスタート信号STVが初段の走査側ドライバ3に送られ、カスケード接続された次段以降の走査側ドライバ3に順次転送されていく。また、コントローラ2からデータ側ドライバ4には、クロック信号等のタイミング信号やデータ信号が各データ側ドライバ4に並列に送られ、水平同期用のスタート信号STHが初段のデータ側ドライバ4に送られ、カスケード接続された次段以降のデータ側ドライバ4に順次転送されていく。そして、走査側ドライバ3から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるTFTが全てオンとなり、そのときデータ側ドライバ4からデータ線に送られた階調電圧が、オンとなったTFTを介して画素電極に印加される。そして、走査信号がローレベルとなり、TFTがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【0006】
上述の液晶表示モジュールへのPC5からの画像データの高速転送には、EMI(Electro Magnetic Interference)ノイズを低減するために、LVDS(Low Voltage Differential Signaling)インターフェースが標準インターフェースとして一般的に採用されている。このLVDSインターフェースは、画像データのパラレル信号をシリアル変換して小振幅差動信号として出力するトランスミッタと、入力された信号をパラレル変換して元の画素データに戻すレシーバとで構成され、トランスミッタはPC5側に配置され、レシーバは液晶表示モジュール側に配置される。LVDSレシーバは、コントローラ2に内蔵したものが主流となっている。
【0007】
一方、液晶表示モジュール内におけるIC間の信号転送において、従来、その振幅が電源電圧(“H”レベル)とグランド(“L”レベル)とで変化する2値の電圧信号(以下、全振幅の電圧信号という)を伝送手段とするCMOSインターフェースが用いられている。画質の高精細化が進むに従い、液晶パネルの画素数も増加し、XGAからSXGA(1280×1024画素)、UXGA(1600×1200画素)の市場も拡大してきており、PC5からのクロック信号は、XGAでは、現在60MHz程度であるが、UXGAでは160MHz以上となり、さらにその2倍の320MHz以上にしようとしており、液晶表示モジュール内のコントローラ2とデータ側ドライバ4間においてもクロック信号やデータ信号等の高速転送が必要であるが、従来のCMOSインターフェースでは、パラレル伝送方式をとらざるをえず配線本数が増加するという問題があった。また、EMIノイズを防止するために液晶表示モジュール内の信号配線上に多数のEMIフィルタを必要とするという問題があった。
【0008】
上述の問題を解決するために、特開2001−53598号公報に、簡単な回路構成で、IC間を2本の伝送路の電流差(差動電流信号)を利用して小電圧振幅で信号を伝送することができる高速インターフェース回路技術が開示され、この高速インターフェース回路は、日本電気株式会社よりCMADS(Current Mode Advanced Differential Signaling)として商標登録されている。
【0009】
以下に、上記公報に開示のインターフェース回路について、一例を図7を参照して説明する。この例のインターフェース回路は、送信側のIC21を構成するトランスミッタ23と、受信側のIC22を構成するレシーバ24とから概略構成されており、トランスミッタ23とレシーバ24とはプリント基板上に形成された伝送路25a及び25bによって接続されている。
【0010】
トランスミッタ23は、インバータ26及び27と、オープンドレイン型のNチャネルのMOSトランジスタ28及び29とから概略構成されている。インバータ26は、2値の入力信号VIを反転して出力し、インバータ27は、インバータ26の出力信号を反転して出力する。MOSトランジスタ28は、ゲートがインバータ26の出力端に接続され、ソースが接地され、ドレインがIC21の出力端子30aに接続されており、インバータ26の出力信号によってオンされた時、伝送路25aを介してレシーバ24から供給された電流をグランドへ流す。一方、MOSトランジスタ29は、ゲートがインバータ27の出力端に接続され、ソースが接地され、ドレインがIC21の出力端子30bに接続されており、インバータ27の出力信号によってオンされた時、伝送路25bを介してレシーバ24から供給された電流をグランドへ流す。
【0011】
レシーバ24は、特開2001−53598号公報では、複数の実施例が示されており、具体例を図示しないが、トランスミッタ23のMOSトランジスタ28がオンしたとき、入力端子36aを介して伝送路25aに所定値の電流を供給する第1の電流供給手段と、MOSトランジスタ29がオンしたとき、入力端子36bを介して伝送路25bに所定値の電流を供給する第2の電流供給手段とを有し、第1または第2の電流供給手段において電流供給の有無に応じて発生する電圧の変化を2値の出力信号VOとして出力する構成となっている。
【0012】
次に、上記構成のインターフェース回路の動作について図8を参照して説明する。図8(a)〜(d)に示すように、時刻T1の直前において、入力信号VIは“L”レベルであるため、MOSトランジスタ28はオン状態、MOSトランジスタ29はオフ状態であり、レシーバ24の第1の電流供給手段からはMOSトランジスタ28を介してグランドに所定値の電流が流れているが、レシーバ24の第2の電流供給手段からはMOSトランジスタ29を介してグランドにほとんど電流が流れていない。このため、IC21の出力端子30aにおける電圧Va、すなわち、MOSトランジスタ28のドレイン電圧は、MOSトランジスタ28のオン抵抗分の電圧しか無く、0vに近い、例えば、0.2v(以下、“SL”レベルという)、IC21の出力端子30bにおける電圧Vb、すなわち、MOSトランジスタ29のドレイン電圧は、電源電圧、例えば3.3vより低い電圧、例えば1.0V(以下、“SH”レベルという)であり、出力信号VOは“L”レベルである。
【0013】
まず、図8(a)に示すように、時刻T1に入力信号VIが"H"レベルに立ち上がると、インバータ26の出力信号は"L"レベルに立ち下がるので、MOSトランジスタ28はオフし、レシーバ24の第1の電流供給手段から入力端子36a、伝送路25a及びMOSトランジスタ28を経てグランドにはほとんど電流が流れない。このとき、出力端子電圧Vaは、図8(b)に示すように、“SL”レベルから“SH”レベルに移行する。これに対し、インバータ26の出力信号が"L"レベルに立ち下がると、インバータ27の出力信号は"H"レベルに立ち上がるので、MOSトランジスタ29はオンし、レシーバ24の第2の電流供給手段から入力端子36b、伝送路25b及びMOSトランジスタ29を経てグランドに所定値の電流が流れる。このとき、出力端子電圧Vbは、図8(c)に示すように、“SH”レベルから“SL”レベルに移行する。以上のようにして、伝送路25a及び25bに小電圧振幅の差動電流信号が流れ、出力端子電圧VaとVbとが逆転すると、レシーバ24でこの差動電流信号から全振幅の電圧信号への変換が行われ、出力信号VOとして、図8(d)に示すように、時刻T1から比較的長い時間td1だけ遅延した時刻T2に"H"レベルに立ち上がる。
【0014】
次に、図8(a)に示すように、時刻T3に入力信号VIが"L"レベルに立ち下がると、インバータ26の出力信号は"H"レベルに立ち上がるので、MOSトランジスタ28はオンし、レシーバ24の第1の電流供給手段から入力端子36a、伝送路25a及びMOSトランジスタ28を経てグランドに所定値の電流が流れる。このとき、出力端子電圧Vaは、図8(b)に示すように、“SH”レベルから“SL”レベルに移行する。これに対し、インバータ26の出力信号が"H"レベルに立ち上がると、インバータ27の出力信号は"L"レベルに立ち下がるので、MOSトランジスタ29はオフし、レシーバ24の第2の電流供給手段から入力端子36b、伝送路25b及びMOSトランジスタ29を経てグランドにはほとんど電流が流れない。このとき、出力端子電圧Vbは、図8(c)に示すように、“SL”レベルから“SH”レベルに移行する。以上のようにして、伝送路25a及び25bに小電圧振幅の差動電流信号が流れ、出力端子電圧VaとVbとが再び逆転すると、レシーバ24でこの差動電流信号から全振幅の電圧信号への変換が行われ、出力信号VOとして、図8(d)に示すように、時刻T3から立ち上がり時とほぼ同じ時間td1だけ遅延した時刻T4に"L"レベルに立ち下がる。
【0015】
このインターフェース回路によれば、簡単な回路構成で、IC間を2本の伝送路の電流差(差動電流信号)を利用して小電圧振幅で信号を伝送することができ、EMIを低減することができる。
【0016】
次に、上述のCMADSインターフェース回路を図6に示す液晶表示モジュールのコントローラ2からデータ側ドライバ4への各種信号の転送に用いた場合について、コントローラ2と、データ側ドライバ4と、コントローラ2からデータ側ドライバ4への各種信号線とを図9に示して説明する。データ側ドライバ4は、液晶パネル1の上側外周に沿って8個(A、B、…、H)で配列され、コントローラ2から各種信号が次のように転送される。クロック信号CLKおよびデータ信号DAは、次のように、コントローラ2から各データ側ドライバ4に並列に転送される。コントローラ2にそれぞれの信号の出力用として設けられたトランスミッタ23とデータ側ドライバ4にそれぞれの信号の入力用として設けられたレシーバ24とを介して送受信される。また、ラッチ信号STBおよび極性信号POLは、従来通りCMOSインターフェースを用いてコントローラ2から各データ側ドライバ4に並列に転送される。
【0017】
スタート信号STHは、次のように、コントローラ2から初段のデータ側ドライバAに送られ、カスケード接続された次段以降のデータ側ドライバB、C、…、Hに順次転送されていく。コントローラ2からのスタート信号STHのタイミングは、コントローラ2から各データ側ドライバ4に並列に転送されるのと同じクロック信号CLKに基づいてコントローラ2で決定されている。従って、コントローラ2から初段のデータ側ドライバAへのスタート信号STHの転送は、電源電圧や周囲温度などの条件が変化した場合にもクロック信号CLKとのタイミング差を許容時間内に抑えるために、クロック信号CLKがコントローラ2から各データ側ドライバ4に並列に転送されるのと同条件が要求される。そのため、コントローラ2から初段のデータ側ドライバAへのスタート信号STHの転送は、クロック信号CLKおよびデータ信号DAと同様に、CMADSインターフェース回路を用いる必要があり、コントローラ2はスタート信号出力用としてもトランスミッタ23を設け、データ側ドライバ4はスタート信号入力用としてもレシーバ24を設けて、このトランスミッタ23とレシーバ24を介して行われる。また、カスケード接続された次段以降のデータ側ドライバB、C、…、Hへのスタート信号STHの転送は、データ側ドライバ4にスタート信号入力用として設けられたレシーバ24を介して行われ、そのためにこのレシーバ24に対応するスタート信号出力用としてのトランスミッタ23をデータ側ドライバ4に設けて、このトランスミッタ23とレシーバ24を介して行われる。
【0018】
次に、データ側ドライバ4のカスケード接続における動作を図10を参照して説明する。コントローラ2からスタート信号STHが初段のデータ側ドライバAに入力される。すると、スタート信号STHは、データ側ドライバAのレシーバ24からの出力VOとして、時刻t1に “H”レベルとなり、この“H”レベルがデータ側ドライバAの図示しないスタート信号読込み回路に供給され、時刻t2にクロック信号CLKのパルスaの立ち上がりエッジで読込まれる。この読込まれたスタート信号STHは、データ側ドライバAの図示しないシフトレジスタに供給され、クロック信号CLKの後続のパルスの立ち上がりエッジでシフトレジスタの縦続接続されたフリップフロップを順次シフトされる。そして、シフトされたスタート信号STHは、データ側ドライバAのトランスミッタ23の入力VIとして、時刻t3のクロック信号CLKのパルスbの立ち上がりエッジからわずか遅れて“H”レベルとなり、次段のデータ側ドライバBに転送され、データ側ドライバBのレシーバ24からの出力VOとして、データ側ドライバAのトランスミッタ23の入力VIが“H”レベルとなってから時間td1だけ遅延した時刻t4に “H”レベルとなる。そして、データ側ドライバAと同様に、この“H”レベルが時刻t5にクロック信号CLKのパルスcの立ち上がりエッジで読込まれ、以下同様の動作を最終段のデータ側ドライバHまで行う。そしてデータ側ドライバHまでの転送が完了すると、再度スタート信号STHがデータ側ドライバAに送られることで、同様の動作が開始される。尚、図示しないが、各データ側ドライバ4のレシーバ24とトランスミッタ23間に配置されるシフトレジスタは、シフトレジスタの後段に配置されるデータレジスタに、スタート信号STHがレシーバ24から出力されてからトランスミッタ23に供給されるまでの期間に、データレジスタにデータを読み込むための信号をシフトレジスタの縦続接続されたフリップフロップから順次出力する。
【0019】
【発明が解決しようとする課題】
ところで、上述のデータ側ドライバ4のカスケード接続において、カスケード接続の前段側のデータ側ドライバ4のトランスミッタ23に入力されたスタート信号STHは、後段のデータ側ドライバ4のレシーバ24から時間td1だけ遅延して出力される。この遅延時間td1はスタート信号STHのパルス幅に対して比較的長く、そのため、カスケード接続の後段側のデータ側ドライバ4において、スタート信号STHとクロック信号CLKとのセットアップ時間等を考慮すると、スタート信号STHが時刻t4に“H”レベルになってからクロック信号CLKのパルスcの立ち上がりエッジまでの時間に余裕が無くなり、スタート信号STHの“H”レベルをクロック信号CLKの立ち上がりエッジで読込むことが正常にできなくなる虞があり、スタート信号STHのデータ側ドライバ4間の転送が不確実となるという問題がある。
【0020】
従って、本発明の目的は、複数のカスケード接続された半導体集積回路装置間でスタート信号STHの転送が確実に行われるインターフェース回路およびその回路を備えた電子装置を提供することである。
【0021】
【課題を解決するための手段】
本発明のインターフェース回路は、電子装置に含まれる複数の半導体集積回路装置間でスタート信号を順次転送するカスケード接続の前段側の半導体集積回路装置に設けられ、前記スタート信号の2値に応じて交互にオンする第1及び第2のスイッチング手段を有する送信部と、前記カスケード接続の後段側の半導体集積回路装置に設けられ、前記第1のスイッチング手段と第1の伝送路を介して接続され、前記第1のスイッチング手段がオンしたとき、前記第1の伝送路に所定値の電流を供給する第1の電流供給手段と、前記第2のスイッチング手段と第2の伝送路を介して接続され、前記第2のスイッチング手段がオンしたとき、前記第2の伝送路に所定値の電流を供給する第2の電流供給手段とを有し、前記第1又は第2の電流供給手段において電流供給の有無に応じて発生する電圧の変化を2値の出力信号として出力する受信部とを備えたインターフェース回路において、 さらに、前記送信部は、前記第1および第2のスイッチング手段の出力間に所定の抵抗値で接続される第3のスイッチ手段を有し、前記第3のスイッチ手段は、前記スタート信号の前縁より所定期間前にオン制御されるとともに、前記スタート信号の後縁でオフ制御されることを特徴とする。
本発明の電子装置は、複数の半導体集積回路装置間をインターフェース回路によりカスケード接続してスタート信号が順次転送され、前記スタート信号が前記カスケード接続の前段側の半導体集積回路装置に転送されてから前記カスケード接続の後段側の半導体集積回路装置に転送する間の期間に、前記前段側の半導体集積回路装置にデータが読み込まれる電子装置において、前記インターフェース回路は、前記カスケード接続の前段側の半導体集積回路装置に設けられ、前記スタート信号の2値に応じて交互にオンする第1及び第2のスイッチング手段を有する送信部と、前記カスケード接続の後段側の半導体集積回路装置に設けられ、前記第1のスイッチング手段と第1の伝送路を介して接続され、前記第1のスイッチング手段がオンした時、前記第1の伝送路に所定値の電流を供給する第1の電流供給手段、および、前記第2のスイッチング手段と第2の伝送路を介して接続され、前記第2のスイッチング手段がオンした時、前記第2の伝送路に所定値の電流を供給する第2の電流供給手段を有し、前記第1又は第2の電流供給手段において電流供給の有無に応じて発生する電圧の変化を2値の出力信号として出力する受信部とを備え、さらに、前記送信部は、前記第1および第2のスイッチング手段の出力間に所定の抵抗値で接続される第3のスイッチ手段を有し、前記第3のスイッチ手段は、前記スタート信号の前縁より所定期間前にオン制御されるとともに、前記スタート信号の後縁でオフ制御されることを特徴とする。
【0022】
【発明の実施の形態】
以下に、本発明の一実施例について、図1を参照して説明する。尚、図6と同一のものは同一符号を付して、その説明を省略する。液晶表示装置の液晶表示モジュールは、液晶パネル1と、コントローラ2と、複数個の走査側ドライバ3およびデータ側ドライバ40とを具備している。
【0023】
データ側ドライバ40は、スタート信号STHに対するインターフェース回路以外は、従来と同様のインターフェース回路を有し、スタート信号STHに対しては以下のインターフェース回路を有する。すなわち、データ側ドライバ40のスタート信号入力側には、図2に示すように、従来と同様にレシーバ24が設けられているが、データ側ドライバ40のスタート信号出力側には、従来のトランスミッタ25とは異なるトランスミッタ41が設けられている。トランスミッタ41がトランスミッタ25と異なる点は、MOSトランジスタ28及び29のドレイン間を所定値のオン抵抗で接続するNチャネルのMOSトランジスタ42を新たに設けている点である。尚、MOSトランジスタ42の替わりに、NチャネルのMOSトランジスタと抵抗素子とを、MOSトランジスタのオン抵抗値と抵抗素子の抵抗値の和がMOSトランジスタ42のオン抵抗値に等しくなるようにして直列接続した回路で、MOSトランジスタ28及び29のドレイン間を接続してもよい。MOSトランジスタ42のゲートを制御するスイッチング信号SCは、データ側ドライバ40内部で生成される。
【0024】
次に、上記構成のスタート信号STHに対するインターフェイス回路の動作について図3を参照して説明する。図3(a)〜(e)に示すように、時刻T0の直前において、スイッチング信号SCおよび入力信号VIは“L”レベルであるため、MOSトランジスタ28はオン状態、MOSトランジスタ29および41はオフ状態であり、レシーバ24の第1の電流供給手段からはMOSトランジスタ28を介してグランドに所定値の電流が流れているが、レシーバ24の第2の電流供給手段からはMOSトランジスタ29を介してグランドにほとんど電流が流れていない。このため、出力端子電圧VaはMOSトランジスタ28のオン抵抗分の電圧しか無く、0vに近い、例えば0.2v程度(以下、“SL”レベルという)、出力端子電圧Vbは電源電圧、例えば3.3vより低い電圧、例えば1.0V程度(以下、“SH”レベルという)であり、出力信号VOは“L”レベルである。
【0025】
先ず、時刻T0になると、図3(a)に示すように、スイッチング信号SCが“H”レベルに立ち上がり、MOSトランジスタ42がオンし、MOSトランジスタ28及び29のドレイン間がオン抵抗接続される。そしてこのオン抵抗接続により、MOSトランジスタ28には、レシーバ24の第1の電流供給手段からの電流に加えて、レシーバ24の第2の電流供給手段からの電流が入力端子36b、伝送路25b及びMOSトランジスタ42を経て流れ、図3(c)に示すように、出力端子電圧Vaが“SL”レベルよりわずかに高い電圧となる。また、出力端子30bにおける電圧Vbは、MOSトランジスタ42のオン抵抗によりプルダウンされ、図3(d)に示すように、“SH”レベルから出力端子電圧Va+MOSトランジスタ42のオン抵抗分の電圧に低下していく。
【0026】
次に、時刻T1になると、図3(b)に示すように、入力信号VIが“H”レベルに立ち上がり、MOSトランジスタ28がオフ、およびMOSトランジスタ29がオンする。これにより、レシーバ24からは、MOSトランジスタ28にはほとんど流れなくなるが、MOSトランジスタ42がオンしているため、MOSトランジスタ29には、第2の電流供給手段からの所定値の電流に加え、第1の電流供給手段からの所定値の電流が流れる。このため、出力端子電圧Vaは、MOSトランジスタ42のオン抵抗によりプルダウンされ、図3(c)に示すように、“SH”レベルより低いMOSトランジスタ29および42のオン抵抗分の電圧、例えば、0.5v程度に移行していく。また、出力端子電圧Vbは、図3(d)に示すように、出力端子電圧Va+MOSトランジスタ42のオン抵抗分の電圧からさらに低下し“SL”レベルよりわずか高い、例えば、0.3v程度となる。以上のようにして、伝送路25a及び25bに100〜200mV程度の小電圧振幅の差動電流信号が流れ、出力端子電圧VaとVbとが逆転すると、レシーバ24でこの差動電流信号から全振幅の電圧信号への変換が行われ、出力信号VOとして、図3(e)に示すように、時刻T1から図8に示した時間td1より短い時間td2だけ遅延した時刻T2に"H"レベルに立ち上がる。
【0027】
そして、時刻T3になると、図3(a)に示すように、スイッチング信号SCが“L”レベルに立ち下がり、MOSトランジスタ42がオフするとともに、図3(b)に示すように、入力信号VIが“L”レベルに立ち下がり、MOSトランジスタ28がオン、およびMOSトランジスタ29がオフして、レシーバ24の第1の電流供給手段からはMOSトランジスタ28を介してグランドに所定値の電流が流れ、レシーバ24の第2の電流供給手段からはMOSトランジスタ29を介してグランドにほとんど電流が流れなくなる。このため、図3(c)に示すように、出力端子電圧Vaは“SL”レベルに移行し、図3(d)に示すように、出力端子電圧Vbは“SH”レベルに移行する。以上のようにして、伝送路25a及び25bに小電圧振幅の差動電流信号が流れ、出力端子電圧VaとVbとが再び逆転すると、レシーバ24でこの差動電流信号から全振幅の電圧信号への変換が行われ、出力信号VOとして、図3(e)に示すように、時刻T3から時間td2よりわずかだけ長く遅延した時刻T4に"L"レベルに立ち下がる。
【0028】
以上に説明したように、データ側ドライバ40をカスケード接続する場合、カスケード接続の前段側のデータ側ドライバ40のトランスミッタ41にスタート信号STHが入力される前に、そのトランスミッタ41内において、予め、所定値のオン抵抗を有するMOSトランジスタ42をオンさせて、MOSトランジスタ28及び29のドレイン間をオン抵抗接続することにより、高電位側の出力端電圧Vbをプルダウンさせて低電位側の出力端電圧Vaとの電位差を小さくしているので、スタート信号STHがトランスミッタ41に入力されると、出力端電圧VaとVbとは、すぐに逆転し、レシーバ24からは図7で示したインターフェース回路の遅延時間td1より格段に短い遅延時間td2でスタートパルス信号STHを出力させることができる。
【0029】
図1に示す液晶表示モジュールのコントローラ2からデータ側ドライバ40への各種信号の転送について、コントローラ2と、データ側ドライバ40と、コントローラ2からデータ側ドライバ40への各種信号線とを図4に示して説明する。データ側ドライバ40は、液晶パネル1の横辺に沿って8個で配列され、コントローラ2から各種信号が次のように転送される。クロック信号およびデータ信号は、従来と同様に、コントローラ2のそれぞれの信号の出力側に設けられたトランスミッタ23とデータ側ドライバ4のそれぞれの信号の入力側に設けられたレシーバ24とを介して送受信される。また、ラッチ信号STBおよび極性信号POLは、従来と同様にCMOSインターフェースを用いてコントローラ2から各データ側ドライバ4に並列に転送される。
【0030】
スタート信号STHは、次のように、コントローラ2から初段のデータ側ドライバAに送られ、カスケード接続された次段以降のデータ側ドライバB、C、…、Hに順次転送されていく。初段のデータ側ドライバ40に対しては、コントローラ2のスタート信号出力側に設けられたトランスミッタ23と初段のデータ側ドライバAのスタート信号入力側に設けられたレシーバ24とを介して送受信される。また、次段以降のデータ側ドライバB、C、…、Hに対しては、カスケード接続の前段側のデータ側ドライバ40のスタート信号出力側に設けられたトランスミッタ41と後段側のデータ側ドライバ40のスタート信号入力側に設けられたレシーバ24とを介して送受信される。
【0031】
次に、カスケード接続における動作を図5を参照して説明する。コントローラ2からスタート信号STHが初段のデータ側ドライバAに入力される。すると、スタート信号STHは、データ側ドライバAのレシーバ24からの出力信号VOとして、時刻t1に “H”レベルとなり、この“H”レベルがデータ側ドライバAの図示しないスタート信号読込み回路に供給され、時刻t2にクロック信号CLKのパルスaの立ち上がりエッジで読込まれる。この読込まれたスタート信号STHは、データ側ドライバAの図示しないシフトレジスタに供給され、クロック信号CLKの後続のパルスの立ち上がりエッジでシフトレジスタの縦続接続されたフリップフロップを順次シフトされる。そして、シフトされたスタート信号STHは、データ側ドライバAのトランスミッタ41の入力VIとして、時刻t3のクロック信号CLKのパルスbの立ち上がりエッジからわずか遅れて“H”レベルとなり、次段のデータ側ドライバBに転送され、データ側ドライバBのレシーバ24からの出力VOとして、データ側ドライバAのトランスミッタ41の入力VIが“H”レベルとなってから時間td2だけ遅延した時刻t4に “H”レベルとなる。そして、データ側ドライバAと同様に、この“H”レベルが時刻t5にクロック信号CLKのパルスcの立ち上がりエッジで読込まれ、以下同様の動作を最終段のデータ側ドライバHまで行う。そしてデータ側ドライバHまでの転送が完了すると、再度スタート信号STHがデータ側ドライバAに送られることで、同様の動作が開始される。尚、図示しないが、各データ側ドライバ40のレシーバ24とトランスミッタ41間に配置されるシフトレジスタは、シフトレジスタの後段に配置されるデータレジスタに、スタート信号STHがレシーバ24から出力されてからトランスミッタ41に供給されるまでの期間に、データレジスタにデータを読み込むための信号をシフトレジスタの縦続接続されたフリップフロップから順次出力する。
【0032】
以上に説明したように、データ側ドライバ40をカスケード接続する場合、カスケード接続の前段側のデータ側ドライバ40のトランスミッタ41にスタート信号STHが入力される前に、そのトランスミッタ41内において、予め、所定値のオン抵抗を有するMOSトランジスタ42をオンさせて、MOSトランジスタ28及び29のドレイン間をオン抵抗接続することにより、インターフェース回路の遅延時間を格段に短くしているので、カスケード接続の後段側のデータ側ドライバ40において、スタート信号STHをクロック信号CLKの立ち上がりエッジで正常に読込むことができる。
【0033】
尚、上記実施例では、液晶表示装置を例として説明したが、これに限定されることなく、データが高速転送される他の表示装置のデータ側駆動回路間をカスケード接続してスタート信号を転送するインターフェース回路にも用いることができる。また、さらに、表示装置に限定されることなく、データが高速転送される他の電子装置において、半導体集積回路装置間をカスケード接続してスタート信号を転送するインターフェース回路にも用いることができる。
【0034】
【発明の効果】
以上説明したように本発明によれば、データ側ドライバを複数使用し、データ側ドライバ間をカスケード接続によりスタート信号STHを転送する時、差動信号間をMOSトランジスタによりオン抵抗接続するから、カスケード出力の遅延が小さくなり、スタート信号STHの確実な転送が可能になり安定した動作が保証される。
【図面の簡単な説明】
【図1】 本発明の一実施例の液晶表示装置の回路を示す回路図。
【図2】 図1に示すデータ側ドライバのカスケード接続に用いられるインターフェース回路の構成を示す回路図。
【図3】 図2のインターフェース回路の動作を説明するための波形図。
【図4】 図1に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図5】 図1に示すデータ側ドライバのカスケード接続におけるスタート信号の入出力の波形図。
【図6】 従来の液晶表示装置の回路を示す回路図。
【図7】 特開2001−53598号公報に開示されたインターフェース回路の構成を示す回路図。
【図8】 図7のインターフェース回路の動作を説明するための波形図。
【図9】 図6に示すコントローラとデータ側ドライバ間の各種信号の転送を説明する図。
【図10】図9に示すデータ側ドライバのカスケード接続におけるスタート信号の入出力の波形図。。
【符号の説明】
1 液晶パネル
2 コントローラ(制御回路)
24 レシーバ(受信部)
25a、25b 伝送路
28、29 NチャネルMOSトランジスタ
40 データ側ドライバ
41 トランスミッタ(送信部)
42 NチャネルMOSトランジスタ
STH スタート信号(水平同期)
Claims (6)
- 電子装置に含まれる複数の半導体集積回路装置間でスタート信号を順次転送するカスケード接続の前段側の半導体集積回路装置に設けられ、前記スタート信号の2値に応じて交互にオンする第1及び第2のスイッチング手段を有する送信部と、
前記カスケード接続の後段側の半導体集積回路装置に設けられ、前記第1のスイッチング手段と第1の伝送路を介して接続され、前記第1のスイッチング手段がオンしたとき、前記第1の伝送路に所定値の電流を供給する第1の電流供給手段と、前記第2のスイッチング手段と第2の伝送路を介して接続され、前記第2のスイッチング手段がオンしたとき、前記第2の伝送路に所定値の電流を供給する第2の電流供給手段とを有し、前記第1又は第2の電流供給手段において電流供給の有無に応じて発生する電圧の変化を2値の出力信号として出力する受信部とを備えたインターフェース回路において、
さらに、前記送信部は、前記第1および第2のスイッチング手段の出力間に所定の抵抗値で接続される第3のスイッチ手段を有し、
前記第3のスイッチ手段は、前記スタート信号の前縁より所定期間前にオン制御されるとともに、前記スタート信号の後縁でオフ制御されることを特徴とするインターフェース回路。 - 前記電子装置が表示装置であり、前記半導体集積回路装置がデータ側駆動回路であることを特徴とする請求項1記載のインターフェース回路。
- 前記表示装置が液晶表示装置であることを特徴とする請求項2記載のインターフェース回路。
- 複数の半導体集積回路装置間をインターフェース回路によりカスケード接続してスタート信号が順次転送され、前記スタート信号が前記カスケード接続の前段側の半導体集積回路装置に転送されてから前記カスケード接続の後段側の半導体集積回路装置に転送する間の期間に、前記前段側の半導体集積回路装置にデータが読み込まれる電子装置において、
前記インターフェース回路は、前記カスケード接続の前段側の半導体集積回路装置に設けられ、前記スタート信号の2値に応じて交互にオンする第1及び第2のスイッチング手段を有する送信部と、
前記カスケード接続の後段側の半導体集積回路装置に設けられ、前記第1のスイッチング手段と第1の伝送路を介して接続され、前記第1のスイッチング手段がオンした時、前記第1の伝送路に所定値の電流を供給する第1の電流供給手段、および、前記第2のスイッチング手段と第2の伝送路を介して接続され、前記第2のスイッチング手段がオンした時、前記第2の伝送路に所定値の電流を供給する第2の電流供給手段を有し、前記第1又は第2の電流供給手段において電流供給の有無に応じて発生する電圧の変化を2値の出力信号として出力する受信部とを備え、
さらに、前記送信部は、前記第1および第2のスイッチング手段の出力間に所定の抵抗値で接続される第3のスイッチ手段を有し、
前記第3のスイッチ手段は、前記スタート信号の前縁より所定期間前にオン制御されるとともに、前記スタート信号の後縁でオフ制御されることを特徴とする電子装置。 - 表示装置として用いられ、前記半導体集積回路装置がデータ側駆動回路であることを特徴とする請求項4記載の電子装置。
- 液晶表示装置として用いられることを特徴とする請求項5記載の電子装置。
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