JP3144398B2 - 可変遅延回路 - Google Patents

可変遅延回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＬＳＩテスタに好適
な可変遅延回路に関し、特に、高速化及び高精度化を図
った可変遅延回路に関する。
【０００２】
【従来の技術】近時、半導体集積回路の高速化に伴い、
ＬＳＩテスタの高精度化が要求されるようになると共
に、扱われる周波数が上昇している。また、ＬＳＩテス
タの性能はそれに組み込まれた可変遅延回路の性能によ
って決まるものである。
【０００３】図１４は従来の可変遅延回路を示す回路図
である。従来の可変遅延回路には、相互に同一構造を有
する２個の遅延回路ＤＬＹ１０１及びＤＬＹ１０２が設
けられている。遅延回路ＤＬＹ１０１には、ランプジェ
ネレータ（RAMP Generator）ＲＧ５１、このランプジェ
ネレータＲＧ５１に接続されたコンパレータ（Comparat
or）ＣＰ５１、このコンパレータＣＰ５１に接続された
インバータＩＶ５１及びランプジェネレータＲＧ５１と
コンパレータＣＰ５１との間に接続された容量素子Ｃ５
１が設けられている。また、遅延回路ＤＬＹ１０２に
は、遅延回路ＤＬＹ１０１と同様に、ランプジェネレー
タＲＧ５２、コンパレータＣＰ５２、インバータＩＶ５
２及び容量素子Ｃ５２が設けられている。そして、アナ
ログ出力電位ＡＮＧ５１にある信号線がコンパレータＣ
Ｐ５１及びＣＰ５２に接続されている。更に、ランプジ
ェネレータＲＧ５１は入力端子ＤＩ５１に、インバータ
ＩＶ５２は出力端子ＤＯ５１に夫々接続され、インバー
タＩＶ５１とランプジェネレータＲＧ５２とが接続され
ている。
【０００４】このように構成された従来の可変遅延回路
においては、１段目の遅延回路ＤＬＹ１０１が入力端子
ＤＩ５１に入力された信号のＨ→Ｌエッジを遅延させ、
その論理をインバータＩＶ５１により反転させる。次い
で、２段目の遅延回路ＤＬＹ１０２が反転された信号の
Ｈ→Ｌエッジを遅延させることにより、実質的に入力端
子ＤＩ５１に入力された信号のＬ→Ｈエッジを遅延さ
せ、その論理をインバータＩＶ５２により反転させる。
そして、Ｈ→Ｌエッジ及びＬ→Ｈエッジが遅延された信
号を出力端子ＤＯ５１に出力する。このようにインバー
タＩＶ５１及びＩＶ５２により信号を２回反転させてい
るのは、一般に、遅延回路はＨ→Ｌエッジのみしか遅延
させることができないためである。
【０００５】なお、アナログ出力電位ＡＮＧ５１はラン
プジェネレータＲＧ５１及びＲＧ５２の出力のＬｏレベ
ルとＨｉレベルとの間に設定され、論理が完全に反転
し、更にノイズがあった場合にも誤動作しない程度のマ
ージンをもつ必要がある。このため、通常、遅延設定信
号はデジタルで入力し、このデジタル信号を使用してデ
ジタル−アナログコンバータ（ＤＡＣ：Digital−Analo
g Converter）にてアナログ信号に変換して入力する。
この場合、製造プロセスの変動又は電源電圧の変動があ
ってもアナログ信号はこれらの変動に追随して変化する
ため、マージンを考慮する必要がなくなりその使用は容
易なものとなる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
可変遅延回路において十分な精度を確保しようとする場
合には、動作周波数に大きな制限が必要となる。これ
は、高速化によりＬ→ＨエッジとＨ→Ｌエッジとが近接
すると、オーバーシュートの影響により遅延時間がずれ
て十分な精度を確保することができなくなるためであ
る。図１５は従来の可変遅延回路中を伝送される信号を
示すタイミングチャートである。また、図１６は横軸に
アナログ出力の設定電位をとり、縦軸に遅延時間をとっ
て両者の関係を示すグラフ図であって、（ａ）はＨ→Ｌ
エッジ、（ｂ）はＬ→Ｈエッジを示す。更に、図１７は
横軸にアナログ出力の設定電位をとり、縦軸にデューテ
ィー比をとって両者の関係を示すグラフ図である。な
お、図１６（ａ）及び（ｂ）並びに１７において、アナ
ログ出力電位は右側の方が低い。
【０００７】前述の従来の可変遅延回路においては、入
力端子ＤＩ５１に入力された信号のＬ→Ｈエッジがラン
プジェネレータＲＧ５１に入力されると、容量素子Ｃ５
１が急速に充電され、遅延は発生しない（ノードＮ５
１）。次いで、このＬ→ＨエッジはコンパレータＣＰ５
１に入力され、コンパレータＣＰ５１の出力側でＬ→Ｈ
変化が生じる（ノードＮ５２）。更に、このエッジはイ
ンバータＩＶ５１により論理反転され、信号の電位がＨ
→Ｌ変化する（ノードＮ５３）。
【０００８】一方、入力端子ＤＩ５１に入力された信号
のＨ→ＬエッジがランプジェネレータＲＧ５１に入力さ
れると、容量素子Ｃ５１に充電されている電荷Ｑがラン
プジェネレータＲＧ５１内の定電流源によって徐々に放
出されるため、電位が徐々に下降するランプ波形が得ら
れる（ノードＮ５１）。そして、一定の傾きをもって下
降するランプ波形がアナログ出力電位ＡＮＧ５１と同電
位に達するとコンパレータＣＰ５１の出力の論理が反転
してＨ→Ｌ変化する（ノードＮ５２）。更に、このエッ
ジはインバータＩＶ５１により論理反転され、信号の論
理がＬ→Ｈ変化する（ノードＮ５３）。
【０００９】次に、Ｌ→Ｈエッジ及びＨ→Ｌエッジの繰
り返し波形が入力端子ＤＩ５１に入力されインバータＩ
Ｖ５１から出力された信号が遅延回路ＤＬＹ１０２に入
力されると、ランプジェネレータＲＧ５２においてＬ→
Ｈエッジでオーバーシュートして波形が乱れている間に
Ｈ→Ｌエッジが入力される。このため、Ｈ→Ｌ直線波形
がランプジェネレータＲＧ５２に入力されたときの容量
素子Ｃ５２からの放電は、オーバーシュートが発生して
いない場合と比して電位が高い位置又は低い位置から開
始される。つまり、Ｈ→Ｌ直線波形は、オーバーシュー
トが発生していない場合の位置から上方又は下方に平行
移動したような形になる。これにより、Ｈ→Ｌ直線波形
がアナログ電位ＡＮＧ５１と同じ電位に達する時刻が変
化し、図１６（ａ）及び（ｂ）に示すように、遅延時間
の変化となって現れ精度が低下してしまう。
【００１０】また、オーバーシュートによる遅延時間の
変化は片エッジのみに生じるので、図１７に示すよう
に、設定電位によりデューティー比が変化する。更に、
遅延回路ＤＬＹ１０１の出力波形のＬ／Ｈ比も設定値に
より変化するので、これにより遅延回路ＤＬＹ１０２に
おけるオーバーシュートの受け方も変化する。これがリ
ニアリティーが劣化する原因となっている。
【００１１】一方、高速化を図るためには特性を犠牲に
する必要があるという問題点がある。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、高速で高精度に動作することができる可変
遅延回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る可変遅延回
路は、入力端子と、この入力端子に入力された信号のエ
ッジに遅延を生じさせる正論理形式可変遅延回路と、前
記入力端子に入力された信号のエッジに遅延を生じさせ
る負論理形式可変遅延回路と、前記正論理形式可変遅延
回路から出力された信号のエッジ及び前記負論理形式可
変遅延回路から出力された信号のエッジから設定時間ど
おりに遅延が生じたエッジのみを抽出して出力する抽出
回路とを有し、前記正論理形式可変遅延回路及び前記負
論理形式可変遅延回路は、前記設定時間どおりに遅延が
発生しないエッジの遅延時間を前記抽出回路によって該
エッジが抽出されない互いに異なる方向に前記設定時間
より大きくするか又は小さくするように構成されている
ことを特徴とする。
【００１４】本発明においては、入力端子に入力された
信号のエッジは、正論理形式可変遅延回路により遅延さ
れると共に、負論理形式可変遅延回路により遅延され
る。このとき、正論理形式可変遅延回路及び負論理形式
可変遅延回路における設定時間どおりに遅延が発生しな
いエッジの遅延時間は、互いに異なる特定の方向に大き
くされるか、又は小さくされる。そして、これらから出
力された信号のエッジから設定時間どおりに遅延が生じ
たエッジのみが抽出回路により抽出される。このため、
オーバーシュートによって遅延時間がずれたエッジは本
発明に係る遅延回路からは出力されないので、高速化し
ても高い精度を得ることが可能である。
【００１５】なお、前記正論理形式可変遅延回路は、前
記入力端子に入力された信号のロウ（Ｌｏｗ）レベルか
らハイ（Ｈｉｇｈ）レベルへ変化するエッジの遅延時間
を前記設定時間より大きくする遅延時間増加手段を有
し、前記負論理形式可変遅延回路は、前記入力端子に入
力された信号のハイレベルからロウレベルへ変化するエ
ッジの遅延時間を前記設定時間より小さくする遅延時間
減少手段を有することができる。
【００１６】また、前記正論理形式可変遅延回路は、前
記入力端子に入力された信号のハイレベルからロウレベ
ルへ変化するエッジに遅延を生じさせその論理を反転し
て出力する第１の遅延回路と、この第１の遅延回路から
出力された信号のハイレベルからロウレベルへ変化する
エッジに遅延を生じさせその論理を反転して出力する第
２の遅延回路とを有し、前記負論理形式可変遅延回路
は、前記入力端子に入力された信号の論理を反転させる
第１のインバータと、前記第１のインバータから出力さ
れた信号のハイレベルからロウレベルへ変化するエッジ
に遅延を生じさせその論理を反転して出力する第３の遅
延回路と、この第３の遅延回路から出力された信号のハ
イレベルからロウレベルへ変化するエッジに遅延を生じ
させその論理を反転して出力する第４の遅延回路と、前
記第４の遅延回路から出力された信号の論理を反転させ
る第２のインバータと、を有してもよい。
【００１７】更に、前記第１の遅延回路は、ロウレベル
からハイレベルへ変化するエッジが入力されたときに充
電されハイレベルからロウレベルへ変化するエッジが入
力されたときに放電する第１の容量素子を有し、前記第
２の遅延回路は、ロウレベルからハイレベルへ変化する
エッジが入力されたときに充電されハイレベルからロウ
レベルへ変化するエッジが入力されたときに放電する第
２の容量素子を有し、前記第３の遅延回路は、ロウレベ
ルからハイレベルへ変化するエッジが入力されたときに
充電されハイレベルからロウレベルへ変化するエッジが
入力されたときに放電する第３の容量素子を有し、前記
第４の遅延回路は、ロウレベルからハイレベルへ変化す
るエッジが入力されたときに充電されハイレベルからロ
ウレベルへ変化するエッジが入力されたときに放電する
第４の容量素子を有し、前記第１の容量素子及び前記第
３の容量素子の容量は相互に等しく、前記第２の容量素
子の容量は前記第１の容量素子及び前記第３の容量素子
の容量より大きく、前記第４の容量素子の容量は前記第
１の容量素子及び前記第３の容量素子の容量より小さく
てもよい。
【００１８】更にまた、前記第１の遅延回路は、ロウレ
ベルからハイレベルへ変化するエッジが入力されたとき
に充電される第１の容量素子と、ハイレベルからロウレ
ベルへ変化するエッジが入力されたときに前記第１の容
量素子を放電させる第１の定電流源と、を有し、前記第
２の遅延回路は、ロウレベルからハイレベルへ変化する
エッジが入力されたときに充電される第２の容量素子
と、ハイレベルからロウレベルへ変化するエッジが入力
されたときに前記第２の容量素子を放電させる第２の定
電流源と、を有し、前記第３の遅延回路は、ロウレベル
からハイレベルへ変化するエッジが入力されたときに充
電される第３の容量素子と、ハイレベルからロウレベル
へ変化するエッジが入力されたときに前記第３の容量素
子を放電させる第３の定電流源と、を有し、前記第４の
遅延回路は、ロウレベルからハイレベルへ変化するエッ
ジが入力されたときに充電される第４の容量素子と、ハ
イレベルからロウレベルへ変化するエッジが入力された
ときに前記第４の容量素子を放電させる第４の定電流源
と、を有し、前記第１乃至第４の容量素子の容量は相互
に等しく、前記第１の定電流源及び第３の定電流源の電
流は相互に等しく、前記第２の定電流源の電流は前記第
１の定電流源及び前記第３の定電流源の電流より小さ
く、前記第４の定電流源の電流は前記第１の定電流源及
び前記第３の定電流源の電流より大きくてもよい。
【００１９】また、前記抽出回路は、前記正論理形式可
変遅延回路から出力された信号と前記負論理形式可変遅
延回路から出力された信号との論理和をとるＯＲ回路で
あってもよく、前記正論理形式可変遅延回路から出力さ
れた信号に一定時間の遅延を生じさせる第１の固定遅延
回路と、この第１の固定遅延回路から出力された信号と
前記負論理形式可変遅延回路から出力された信号との論
理和（ＯＲ）をとるＯＲ回路と、このＯＲ回路から出力
された信号に前記一定時間の遅延を生じさせる第２の固
定遅延回路と、この第２の固定遅延回路から出力された
信号と前記ＯＲ回路から出力された信号との論理積（Ａ
ＮＤ）をとるＡＮＤ回路とを有してもよい。
【００２０】
【発明の実施の形態】以下、本発明の実施例に係る可変
遅延回路について、添付の図面を参照して具体的に説明
する。図１は本発明の第１の実施例に係る可変遅延回路
を示す回路図である。
【００２１】本実施例の可変遅延回路には、正論理形式
可変遅延回路１と負論理形式可変遅延回路２とが設けら
れている。そして、正論理形式可変遅延回路１には、２
個のバッファＢＵ１及びＢＵ２並びに２個の遅延回路Ｄ
ＬＹ１１及びＤＬＹ１２が設けられ、負論理形式可変遅
延回路２には、２個のインバータＩＶ１及びＩＶ２並び
に２個の遅延回路ＤＬＹ２１及びＤＬＹ２２が設けられ
ている。
【００２２】遅延回路ＤＬＹ１１には、ランプジェネレ
ータＲＧ１１、このランプジェネレータＲＧ１１の出力
側に入力側が接続されたコンパレータＣＰ１１、このコ
ンパレータＣＰ１１の出力側に入力側が接続されたイン
バータＩＶ１１及びランプジェネレータＲＧ１１の出力
側とコンパレータＣＰ１１の入力側との間に接続された
容量素子Ｃ１１が設けられている。同様に、遅延回路Ｄ
ＬＹ１２には、ランプジェネレータＲＧ１２、コンパレ
ータＣＰ１２、インバータＩＶ１２及び容量素子Ｃ１２
が設けられ、遅延回路ＤＬＹ２１には、ランプジェネレ
ータＲＧ２１、コンパレータＣＰ２１、インバータＩＶ
２１及び容量素子Ｃ２１が設けられ、遅延回路ＤＬＹ２
２には、ランプジェネレータＲＧ２２、コンパレータＣ
Ｐ２２、インバータＩＶ２２及び容量素子Ｃ２２が設け
られている。そして、アナログ出力電位ＡＮＧ１にある
信号線がコンパレータＣＰ１１、ＣＰ１２、ＣＰ２１及
びＣＰ２２の入力側に接続されている。
【００２３】更に、入力端子ＤＩ１にバッファＢＵ１及
びインバータＩＶ１の入力側が接続されており、バッフ
ァＢＵ１の出力側にランプジェネレータＲＧ１１の入力
側が接続され、インバータＩＶ１の出力側にランプジェ
ネレータＲＧ２１の入力側が接続されている。更にま
た、インバータＩＶ１１の出力側とランプジェネレータ
ＲＧ１２の入力側とが接続され、インバータＩＶ２１の
出力側とランプジェネレータＲＧ２２の入力側とが接続
されている。
【００２４】一方、出力端子ＤＯ１には、ＯＲ回路ＯＲ
１の出力側が接続され、ＯＲ回路ＯＲ１の入力側にバッ
ファＢＵ２及びインバータＩＶ２の出力側が接続されて
いる。そして、バッファＢＵ２の入力側とインバータＩ
Ｖ１２の出力側とが接続され、インバータＩＶ２の入力
側とインバータＩＶ２２の出力側とが接続されている。
【００２５】なお、バッファＢＵ１及びＢＵ２とインバ
ータＩＶ１及びＩＶ２の動作速度は相互に等しい。この
ようにバッファＢＵ１及びＢＵ２がインバータＩＶ１及
びＩＶ２と可変遅延回路に対して同じ数だけ設けられて
いるのは、インバータＩＶ１及びＩＶ２の動作により、
正論理形式可変遅延回路１と負論理形式可変遅延回路２
との間にタイミングのずれが生じないようにするためで
ある。バッファＢＵ１の動作速度がインバータＩＶ１の
動作速度とインバータＩＶ２の動作速度との和と同じで
あれば、バッファＢＵ２は不要である。また、同様に、
バッファＢＵ２の動作速度がインバータＩＶ１の動作速
度とインバータＩＶ２の動作速度との和と同じであれ
ば、バッファＢＵ１は不要である。
【００２６】次に、可変遅延回路ＤＬＹ１１、ＤＬＹ１
２、ＤＬＹ２１及びＤＬＹ２２内に設けられた容量素子
Ｃ１１、Ｃ１２、Ｃ２１及びＣ２２の容量について説明
する。
【００２７】前述のように構成された可変遅延回路にお
いても、オーバーシュートによる遅延時間の変化は片方
のエッジのみに発生するため、デューティー比が変化す
る。正論理形式可変遅延回路１においてオーバーシュー
トの影響を受けるエッジはＬ→Ｈエッジであり、負論理
形式可変遅延回路２においてその影響を受けるのは入力
端子ＤＩ１に入力されたパルス波のＨ→Ｌエッジであ
る。一方、正論理形式可変遅延回路１におけるＨ→Ｌエ
ッジ及び負論理形式可変遅延回路２におけるＬ→Ｈエッ
ジはオーバーシュートの影響を受けない。そこで、本実
施例においては、正論理形式可変遅延回路１の出力と負
論理形式可変遅延回路２の出力とをＯＲ接続することに
より、オーバーシュートの影響を受けていないエッジの
みを出力する。但し、単にＯＲ接続しただけでは、タイ
ミングによってはオーバーシュートの影響を受けたエッ
ジが出力端子に出現する虞がある。そこで、本実施例に
おいては、容量素子の容量を調節することにより、出力
端子に出現するエッジをオーバーシュートの影響を受け
ていないエッジのみとする。
【００２８】オーバーシュートの影響を受けたエッジが
現れる場合は、正論理形式可変遅延回路１においてはＬ
→Ｈエッジの遅延時間が設定時間より小さくなるように
オーバーシュートの影響を受けた場合であり、負論理形
式可変遅延回路２においてはＨ→Ｌエッジの遅延時間が
設定時間より大きくなるようにオーバーシュートの影響
を受けた場合である。そこで、これら２つのエッジの遅
延時間に予め設定値に対し差をつけておくことにより、
ＯＲをとったときにオーバーシュートの影響を受けたエ
ッジが出力に現れないようにする。つまり、正論理形式
可変遅延回路１におけるＬ→Ｈエッジの遅延を設定時間
より大きくし、負論理形式可変遅延回路２におけるＨ→
Ｌエッジの遅延を設定時間より小さくする。そして、本
実施例においては、このように遅延に差をつける方法と
して、遅延回路ＤＬＹ１２内の容量素子Ｃ１２の容量を
容量素子Ｃ１１の容量より大きくし、遅延回路ＤＬＹ２
２内の容量素子Ｃ２２の容量をＣ２１の容量より小さく
する。なお、容量素子Ｃ１１及び容量素子Ｃ２１の容量
は相互に等しい。
【００２９】なお、これらの容量素子の容量の差は容量
素子Ｃ１２及びＣ２２の充電時間に若干の影響を与え
る。その量は容量素子充電用トランジスタに流れる容量
充電電流の１／ｈFEにランプジェネレータＲＧ１２及び
ＲＧ２２の出力インピーダンスを乗じた値に比例する。
通常、充電時間への影響はオーバーシュートによる遅延
の変化量に対して極めて小さいものであり、この影響は
問題とはならない。しかし、更なる高精度の遅延回路が
要求される場合には、この差が問題となるので容量素子
の容量の選択に注意する必要がある。
【００３０】図２（ａ）はオーバーシュートの影響を受
けた場合におけるランプ波形のＨｉ電位の最小値を示す
タイミングチャート、（ｂ）はオーバーシュートの影響
を受けた場合におけるランプ波形のＨｉ電位の最大値を
示すタイミングチャートである。図２（ａ）及び（ｂ）
において、電位Ｖａはオーバーシュートの影響を受けな
い場合におけるランプ波形のＨｉ電位、電位Ｖｂはオー
バーシュートの影響を受けた場合におけるランプ波形の
Ｈｉ電位の最小値、電位Ｖｃはオーバーシュートの影響
を受けた場合におけるランプ波形のＨｉ電位の最大値、
電位Ｖｈはアナログ出力電位ＡＮＧ１の最高レベル、電
位Ｖｌはアナログ出力電位ＡＮＧ１の最低レベル、時刻
Ｔｓはランプ波形の電位がＨｉからＬｏに変化し始める
変化開始時刻、時刻Ｔ０はオーバーシュートの影響を受
けない場合にランプ波形が電位Ｖｈに達する時刻、時刻
Ｔ２はオーバーシュートの影響を受けた場合に時刻Ｔｓ
で電位Ｖｂからランプ波形が始まったときにその電位が
電位Ｖｈに達する時刻、時刻Ｔ３はオーバーシュートの
影響を受けた場合に時刻Ｔｓで電位Ｖｃからランプ波形
が始まったときにその電位が電位Ｖｈに達する時刻であ
る。そして、ΔＶ０／ΔＴは容量素子Ｃ１２及びＣ２２
の容量が容量素子Ｃ１１及びＣ２１のものと同一である
場合のランプ波形の傾き、ΔＶ１／ΔＴは容量素子Ｃ１
２の容量が容量素子Ｃ１１及びＣ２１のものより大きい
場合のランプ波形の傾き、ΔＶ２／ΔＴは容量素子Ｃ２
２の容量が容量素子Ｃ１１及びＣ２１のものより小さい
場合のランプ波形の傾きである。
【００３１】そして、正論理形式可変遅延回路１におい
てランプ波形のＨ→Ｌ波形の変化が電位Ｖｂから始まっ
たときに生じる問題及び負論理形式可変遅延回路２にお
いて変化が電位Ｖｃから始まったときに生じる問題がＯ
Ｒ回路の出力で現れないようにするために必要な条件は
下記数式１及び２で示される。
【００３２】
【数１】Ｖｂ-｜ΔＶ１/ΔＴ｜×（Ｔ０-Ｔｓ）≧Ｖａ-
｜ΔＶ０/ΔＴ｜×（Ｔ０-Ｔｓ）
【００３３】
【数２】Ｖｃ-｜ΔＶ２/ΔＴ｜×（Ｔ０-Ｔｓ）≦Ｖａ-
｜ΔＶ０/ΔＴ｜×（Ｔ０-Ｔｓ）
【００３４】ここで、定電流源の電流をｉ、容量素子Ｃ
１１及びＣ２１の容量値をＣ0、容量素子Ｃ１２の容量
値をＣ1、容量素子Ｃ２２の容量値をＣ2とし、微少時間
ΔＴの間に定電流源によって容量素子Ｃ１１及びＣ２１
から放出される電荷量をΔＱ０、微少時間ΔＴの間に容
量素子Ｃ１１及びＣ２１の電荷量がΔＱ０だけ変化した
ことによる電位の変化量をΔＶ０、微少時間ΔＴの間に
定電流源によって容量素子Ｃ１２から放出される電荷量
をΔＱ１、微少時間ΔＴの間に容量素子Ｃ１２の電荷量
がΔＱ１だけ変化したことによる電位の変化量をΔＶ
１、微少時間ΔＴの間に定電流源によって容量素子Ｃ２
２から放出される電荷量をΔＱ２、微少時間ΔＴの間に
容量素子Ｃ２２の電荷量がΔＱ２だけ変化したことによ
る電位の変化量をΔＶ２とすると、下記数式３乃至５が
成り立つ。
【００３５】
【数３】ΔＶ０＝ΔＱ０／Ｃ0＝ｉΔＴ／Ｃ0
【００３６】
【数４】ΔＶ１＝ΔＱ１／Ｃ1＝ｉΔＴ／Ｃ1
【００３７】
【数５】ΔＶ２＝ΔＱ２／Ｃ2＝ｉΔＴ／Ｃ2
【００３８】このため、各傾きは下記数式６乃至８で表
される。
【００３９】
【数６】｜ΔＶ０／ΔＴ｜＝ｉ／Ｃ0
【００４０】
【数７】｜ΔＶ１／ΔＴ｜＝ｉ／Ｃ1
【００４１】
【数８】｜ΔＶ２／ΔＴ｜＝ｉ／Ｃ2
【００４２】そして、数式１及び２並びに数式６乃至８
から下記数式９及び１０が導かれる。
【００４３】
【数９】Ｖｂ-ｉ／Ｃ1×（Ｔ０-Ｔｓ）≧Ｖａ-ｉ／Ｃ0
×（Ｔ０-Ｔｓ）
【００４４】
【数１０】Ｖｃ-ｉ／Ｃ2×（Ｔ０-Ｔｓ）≦Ｖａ-ｉ／Ｃ
0×（Ｔ０-Ｔｓ）
【００４５】数式９及び１０をＣ1及びＣ2について解く
と、下記数式１１及び１２に示す関係が得られる。
【００４６】
【数１１】Ｃ1≧１／［（Ｖｂ−Ｖａ）／｛ｉ×（Ｔ０-
Ｔｓ）｝＋１／Ｃ0］
【００４７】
【数１２】Ｃ2≦１／［（Ｖｃ−Ｖａ）／｛ｉ×（Ｔ０-
Ｔｓ）｝＋１／Ｃ0］
【００４８】そして、前述のように充電電流の容量素子
の容量に対する依存性が問題となるほど高精度の可変遅
延回路では、容量Ｃ1及びＣ2は下記数式１３及び１４で
示されるものであることが望ましい。
【００４９】
【数１３】Ｃ1＝１／［（Ｖａ−Ｖｂ）／｛ｉ×（Ｔ０-
Ｔｓ）｝＋１／Ｃ0］
【００５０】
【数１４】Ｃ2＝１／［（Ｖａ−Ｖｃ）／｛ｉ×（Ｔ０-
Ｔｓ）｝＋１／Ｃ0］
【００５１】次に、本実施例に組み込まれているランプ
ジェネレータ、コンパレータ、バッファ及びインバータ
並びにＯＲ回路について説明する。図３（ａ）はランプ
ジェネレータを示す回路図、（ｂ）は（ａ）に示す回路
図を素子レベルまで具体化した回路の一例を示す図であ
る。
【００５２】本実施例に組み込まれているランプジェネ
レータＲＧ１１、ＲＧ１２、ＲＧ２１及びＲＧ２２は、
相互に同一の構造を有しており、ここでは、これらと同
一の構造を有し容量素子Ｃ１が接続されたランプジェネ
レータＲＧ１について説明する。
【００５３】ランプジェネレータＲＧ１には、図３
（ｂ）に示すように、エミッタ同士が接続されたトラン
ジスタＴ１及びＴ２が設けられている。また、これらの
エミッタにトランジスタＴ３のコレクタが接続されてい
る。トランジスタＴ３のベースには電圧ＶＣＳが印加さ
れ、そのエミッタは抵抗Ｒ２に接続されている。更に、
トランジスタＴ２のベースは定電圧源ＶＲ１に接続され
ている。
【００５４】また、トランジスタＴ２のコレクタは抵抗
Ｒ１及びトランジスタＴ４のベースに接続されている。
更に、抵抗Ｒ１の他端並びにトランジスタＴ１及びＴ４
のコレクタが電源電圧ＶＣＣにある電源線に接続されて
いる。更にまた、トランジスタＴ４のエミッタには、定
電流源Ｉ１及び容量素子Ｃ１が接続されている。
【００５５】そして、トランジスタＴ１のベースはその
遅延回路の外部に接続され、トランジスタＴ４のエミッ
タがその遅延回路内のコンパレータに接続される。
【００５６】また、本実施例に組み込まれているコンパ
レータＣＰ１１、ＣＰ１２、ＣＰ２１及びＣＰ２２は、
相補型のコンパレータであって相互に同一の構造を有し
ている。図４（ａ）はコンパレータを示す回路図、
（ｂ）は（ａ）に示す回路図を素子レベルまで具体化し
た回路の一例を示す図である。ここでは、論理反転機能
を有するインバータＩＶ３が接続されこれらと同一の構
造を有するコンパレータＣＰ１について説明する。
【００５７】コンパレータＣＰ１には、図４（ｂ）に示
すように、エミッタ同士が接続されたトランジスタＴ５
及びＴ６が設けられている。また、これらのエミッタに
トランジスタＴ７のコレクタが接続されている。トラン
ジスタＴ７のベースには電圧ＶＣＳが印加され、そのエ
ミッタは抵抗Ｒ４に接続されている。更に、トランジス
タＴ６のベースには、アナログ出力電位ＡＮＧ１にある
信号線が接続されている。
【００５８】また、トランジスタＴ５のコレクタに抵抗
Ｒ３が接続されている。更に、抵抗Ｒ３の他端及びトラ
ンジスタＴ６のコレクタが電源電位ＶＣＣにある電源線
に接続されている。
【００５９】そして、トランジスタＴ５のベースはその
遅延回路内のランプジェネレータに接続され、トランジ
スタＴ５のエミッタがその遅延回路の外部に接続され
る。
【００６０】また、本実施例に組み込まれ入力端子に接
続されたバッファＢＵ１及びインバータＩＶ１は、相補
型のバッファ及びインバータである。入力端子に接続さ
れる論理反転用のインバータＩＶ１及びタイミング調整
用のバッファＢＵ１を図１に示す通りに構成すると回路
規模が大きくなってしまうが、これらを相補型とするこ
とにより、タイミング的にも理想的に正／負両論理を得
ることが可能となる。更に、負論理形式可変遅延回路２
の出力部での論理反転もコンパレータを相補バッファで
構成する場合には、相補信号の２本の配線を入れ替える
だけでこれを実現することができ、正論理側のタイミン
グ調整用バッファＢＵ２が不要となり、回路の簡略化を
図ることができる。図５（ａ）は相補型のバッファ及び
インバータを示す回路図、（ｂ）は（ａ）に示す回路図
を素子レベルまで具体化した回路の一例を示す図であ
る。ここでは、これらと同一の構造を有し可変遅延回路
内のランプジェネレータＲＧ２及びＲＧ３並びに容量素
子Ｃ２及びＣ３が接続された相補型のバッファＢＵ４及
びインバータＩＶ４について説明する。
【００６１】相補型のバッファＢＵ４及びインバータＩ
Ｖ４等には、図５（ｂ）に示すように、図３（ｂ）に示
すランプジェネレータ１等と同様に接続されたトランジ
スタＴ８、Ｔ９、Ｔ１０及びＴ１１、抵抗Ｒ６及びＲ
７、定電圧源ＶＲ２、定電流源Ｉ２並びに容量素子Ｃ２
が設けられている。また、抵抗Ｒ６と対称に抵抗Ｒ５、
トランジスタＴ１１と対称にトランジスタＴ１２、定電
流源Ｉ２と対称に定電流源Ｉ３、容量素子Ｃ２と対称に
容量素子Ｃ３が設けられている。
【００６２】そして、トランジスタＴ８のベースは入力
端子に接続され、トランジスタＴ１１及びＴ１２のエミ
ッタが夫々その遅延回路内のコンパレータに接続され
る。
【００６３】また、図６（ａ）はＯＲ回路を示す回路
図、（ｂ）は（ａ）に示す回路図を素子レベルまで具体
化した回路の一例を示す図である。ここでは、ＯＲ回路
ＯＲ１と同一の構造を有するＯＲ回路ＯＲ２について説
明する。
【００６４】ＯＲ回路ＯＲ２には、図６（ｂ）に示すよ
うに、共通接続されたコレクタ及びエミッタを有するト
ランジスタＴ１３及びＴ１４が設けられている。また、
これらのエミッタにトランジスタＴ１５のエミッタ及び
トランジスタＴ１６のコレクタが接続されている。更
に、トランジスタＴ１６のべースには電圧ＶＣＳが印加
され、そのエミッタには抵抗Ｒ９が接続されている。一
方、トランジスタＴ１５のベースには定電流源ＶＲ３が
接続され、そのコレクタには抵抗Ｒ８及びトランジスタ
Ｔ１７のベースが接続されている。そして、抵抗Ｒ８の
他端並びにトランジスタＴ１３、Ｔ１４及びＴ１７のコ
レクタが電源電位ＶＣＣにある電源線に接続されてい
る。
【００６５】更に、トランジスタＴ１７のエミッタにト
ランジスタＴ１８のコレクタが接続されている。トラン
ジスタＴ１７のベースにはトランジスタＴ１６と同様に
電圧ＶＣＳが印加され、そのエミッタには抵抗Ｒ１０が
接続されている。
【００６６】そして、トランジスタＴ１３のベースは正
論理形式可変遅延回路に、トランジスタＴ１４のベース
は負論理回路用可変遅延回路に接続される。また、トラ
ンジスタＴ１７のエミッタが出力端子に接続される。
【００６７】次に、上述のように構成された本実施例の
可変遅延回路の動作について説明する。先ず、正論理形
式可変遅延回路１において経路ＰＴＨ１を伝送される信
号について説明する。
【００６８】入力端子ＤＩ１に入力されたパルス波のＬ
→ＨエッジがバッファＢＵ１を通り、ランプジェネレー
タＲＧ１１に入力されると、容量素子Ｃ１１が急速に充
電され、遅延は発生しない。次いで、このＬ→Ｈエッジ
はコンパレータＣＰ１１に入力され、コンパレータＣＰ
１１の出力側でＬ→Ｈ変化が生じる。更に、このエッジ
はインバータＩＶ１１により論理反転され、信号の論理
がＨ→Ｌ変化する。
【００６９】一方、入力端子ＤＩ１に入力されたパルス
波のＨ→ＬエッジがランプジェネレータＲＧ１１に入力
されると、容量素子Ｃ１１に充電されている電荷Ｑがラ
ンプジェネレータＲＧ１１内の定電流源によって徐々に
放出されるため、電位が徐々に下降するランプ波形が得
られる。このとき、定電流源からの電流値をｉ0とする
と、コンパレータＣＰ１１の入力側における電位は（Ｑ
−ｉ0×Ｔ）で表される。つまり、この電位は時間Ｔの
変化に対し直線的に下降する。従って、コンパレータＣ
Ｐ１１のアナログ出力電位ＡＮＧ１を一定の間隔で変化
させることにより、直線的に遅延時間の設定を変化させ
ることが可能である。そして、前述のように一定の傾き
をもって下降するランプ波形がデジタル−アナログコン
バータ（ＤＡＣ）のアナログ出力電位ＡＮＧ１と同電位
に達するとコンパレータＣＰ１１の出力の論理が反転し
てＨ→Ｌ変化する。更に、このエッジはインバータＩＶ
１１により論理反転され、信号の論理がＬ→Ｈ変化す
る。
【００７０】このように、Ｌ→Ｈエッジ及びＨ→Ｌエッ
ジが繰り返し周期で入力された場合のインバータＩＶ１
１の出力波形は、図１に示すように、Ｈｉ側が狭いパル
ス波形となる。また、遅延回路ＤＬＹ１１においてはＨ
→Ｌエッジのみが遅延され、このＨ→Ｌエッジはオーバ
ーシュートの影響を受けていないエッジである。
【００７１】次に、Ｌ→Ｈエッジ及びＨ→Ｌエッジの繰
り返し波形が入力端子ＤＩ１に入力されインバータＩＶ
１１から出力されたＨｉ側が狭いパルス波形を有する信
号が遅延回路ＤＬＹ１２に入力されると、ランプジェネ
レータＲＧ１２においてＬ→Ｈエッジでオーバーシュー
トして波形が乱れている間にＨ→Ｌエッジが入力され
る。このため、Ｈ→Ｌ直線波形がランプジェネレータＲ
Ｇ１２に入力されたときの容量素子Ｃ１２からの放電
は、オーバーシュートが発生していない場合と比して電
位が高い位置又は低い位置から開始される。つまり、Ｈ
→Ｌ直線波形は、オーバーシュートが発生していない場
合の位置から上方又は下方に平行移動したような形にな
る。これにより、Ｈ→Ｌ直線波形がアナログ電位ＡＮＧ
１と同じ電位に達する時刻が変化し、遅延時間の変化と
なって現れる。
【００７２】一方、本実施例においては、容量素子Ｃ１
２の容量Ｃ1を容量素子Ｃ１１の容量Ｃ0より大きくして
いるので、波形は平行移動したものではなく、傾きが大
きくなったものとなる。つまり、容量Ｃ1が数式１１を
満たしているので、オーバーシュートの影響がある場合
であっても、ランプ波形がアナログ出力電位ＡＮＧ１に
達する時刻は時刻Ｔ０より遅くなる。
【００７３】また、負論理形式可変遅延回路２の経路Ｐ
ＴＨ２では、正論理形式可変遅延回路１と同様に、遅延
回路ＤＬＹ２１においてＨ→Ｌエッジに一定の遅延が発
生するが、この遅延回路ＤＬＹ２１への入力信号の論理
がインバータＩＶ１により反転されているので、遅延回
路ＤＬＹ２１におけるＨ→Ｌエッジは入力端子ＤＩ１に
おけるＬ→Ｈエッジに相当する。このエッジがオーバー
シュートの影響を受けていないエッジである。また、正
論理形式可変遅延回路１と同様に、Ｌ→Ｈエッジ及びＨ
→Ｌエッジが繰り返し入力されると、遅延回路ＤＬＹ２
１の出力波形はＨｉ側が狭いパルス状になる。そして、
これが遅延回路ＤＬＹ２２に入力されてＨ→Ｌエッジが
オーバーシュートの影響を受ける。
【００７４】このとき、本実施例においては、容量素子
Ｃ２２の容量Ｃ2を容量素子Ｃ２１の容量Ｃ0より小さく
しているので、波形は平行移動したものではなく、傾き
が小さくなったものとなる。つまり、容量Ｃ2が数式１
２を満たしているので、オーバーシュートの影響がある
場合であっても、ランプ波形がアナログ電位ＡＮＧ１の
電位に達する時刻は時刻Ｔ０より早くなる。従って、負
論理形式遅延回路２の出力部での論理において、その出
力は反転して出力されるので、最終的にＬ→Ｈエッジが
正しく遅延されてオーバーシュートの影響を受けたＨ→
Ｌエッジが少なく遅延される。
【００７５】次に、ＯＲ回路ＯＲ１の動作について説明
する。通常のＯＲ回路では、Ｌ→ＨエッジとＨ→Ｌエッ
ジとの相違及び入力端子の相違によりタイミング的に若
干の差異が生じる。このため、一般的には、ＯＲ回路は
可変遅延回路のようにタイミングを最重要視する回路に
は適当ではない。
【００７６】しかし、本実施例におけるＯＲ回路ＯＲ１
は、前述のような構成を有し、２つの入力信号に対して
タイミング的に同じ動作をする。つまり、正論理形式可
変遅延回路１側と負論理形式可変遅延回路２側とで回路
構成が同じであるので、タイミング的に同等なものとな
る。図７はＯＲ回路ＯＲ１の入出力信号を示すタイミン
グチャートである。また、図８は横軸にアナログ出力の
設定電位をとり、縦軸に遅延時間をとって両者の関係を
示すグラフ図であって、（ａ）はノードＮ１１における
Ｌ→Ｈエッジ、（ｂ）はノードＮ１１におけるＨ→Ｌエ
ッジ、（ｃ）はノードＮ２１におけるＬ→Ｈエッジ、
（ｄ）はノードＮ２１におけるＨ→Ｌエッジ、（ｅ）は
出力端子ＤＯ１におけるＬ→Ｈエッジ、（ｆ）は出力端
子ＤＯ１におけるＨ→Ｌエッジを示す。なお、図８
（ａ）乃至（ｆ）において、アナログ出力電位は右側の
方が低い。
【００７７】ＯＲ回路ＯＲ１にはノードＮ１１及びＮ２
１から信号が入力されるが、ノードＮ１１においては、
図７並びに８（ａ）及び（ｂ）に示すように、オーバー
シュートの影響でＬ→Ｈエッジのみに遅延のずれが生じ
る。一方、ノードＮ２１においては、図７並びに８
（ｃ）及び（ｄ）に示すように、オーバーシュートの影
響でＨ→Ｌエッジのみに遅延のずれが生じる。
【００７８】但し、本実施例においては、これらの遅延
を意図的に適切に変化させているため、これらのＯＲを
とることにより、図７並びに８（ｅ）及び（ｆ）に示す
ように、正しい遅延をもつエッジのみが出力端子ＤＯ１
に現れる。
【００７９】従来の可変遅延回路において、（Ｖｃ−Ｖ
ａ）を５０ｍＶ、（Ｖａ−Ｖｂ）を５ｍＶ、動作周波数
を２５０ＭＨｚ、可変遅延時間を１ｎｓ、分解能を１
５．６ｐｓとした場合には、最大で以下に示す程度のデ
ューティー比及びリニアリティーの劣化が生じる。即
ち、デューティー比は５０．２：４９．８％乃至４７．
５：５２．５％、リニアリティーは＋６．４（ＬＳＢ：
Least Significant Bit）乃至−０．６（ＬＳＢ）とな
る。これを遅延時間に換算すると、設定した遅延時間に
対し＋１００ｐｓ乃至−１０ｐｓ程度のずれに相当す
る。ＬＳＩテスタに１０ｐｓ程度の精度が要求される現
在においては、ＬＳＩテスタの性能を決定する可変遅延
回路のこの特性劣化が及ぼす影響はきわめて大きいもの
となる。一方、本実施例においては、これらの特性劣化
は生じなくなる。
【００８０】次に、本発明の第２の実施例について説明
する。本実施例においては、ランプジェネレータ内の電
荷放出用の定電流源からの電流値を適切に設定すること
により、適切な遅延を行う。図９は本発明の第２の実施
例に係る可変遅延回路を示す回路図である。なお、図９
に示す第２の実施例において、図１に示す第１の実施例
と同一の構成要素には同一符号を付してその詳細な説明
は省略する。
【００８１】本実施例においては、正論理形式可変遅延
回路１１内の可変遅延回路ＤＬＹ３１及びＤＬＹ３２並
びに負論理形式可変遅延回路１２内の可変遅延回路ＤＬ
Ｙ４１及びＤＬＹ４２に設けられている容量素子Ｃ３
１、Ｃ３２、Ｃ４１及びＣ４２の容量Ｃ0は共通であ
る。一方、各可変遅延回路内に設けられている定電流源
の電流値が相違している。即ち、可変遅延回路ＤＬＹ３
１内の定電流源ｉ３１及び可変遅延回路ＤＬＹ４１内の
定電流源ｉ４１の電流値はｉ0であり、可変遅延回路Ｄ
ＬＹ３２内の定電流源ｉ３２の電流値はｉ1であり、可
変遅延回路ＤＬＹ４２内の定電流源ｉ４２の電流値はｉ
2である。これらの間には、下記数式１５及び１６に示
す関係が成り立つようにする。
【００８２】
【数１５】ｉ1≦ｉ0−Ｃ0×（Ｖａ−Ｖｂ）／（Ｔ０−
Ｔｓ）
【００８３】
【数１６】ｉ2≧ｉ0−Ｃ0×（Ｖａ−Ｖｃ）／（Ｔ０−
Ｔｓ）
【００８４】なお、図９において、トランジスタＴ３
１、Ｔ３２、Ｔ４１及びＴ４２並びに定電流源ｉ３１、
ｉ３２、ｉ４１及びｉ４２は、便宜上ランプジェネレー
タＲＧ３１、ＲＧ３２、ＲＧ４１及びＲＧ４２の外部に
描いているが、これらは図３に示すような構成を有して
いる。
【００８５】このように構成された本実施例において
も、正論理形式可変遅延回路１１及び負論理形式可変遅
延回路１２の夫々において、オーバーシュートの影響で
遅延時間がずれたエッジに差が生じ、これらのＯＲがＯ
Ｒ回路ＯＲ１によりとられる。従って、正しく遅延され
た信号が出力端子ＤＯ１に出力される。
【００８６】次に、本発明の第３の実施例について説明
する。本実施例においては、正論理形式可変遅延回路及
び負論理形式可変遅延回路の外部に固定遅延回路が設け
られる。図１０は本発明の第３の実施例に係る可変遅延
回路を示す回路図である。なお、図１０に示す第３の実
施例において、図１に示す第１の実施例と同一の構成要
素には同一符号を付してその詳細な説明は省略する。
【００８７】本実施例においては、正論理形式可変遅延
回路２１内の可変遅延回路ＤＬＹ５１及びＤＬＹ５２並
びに負論理形式可変遅延回路２２内の可変遅延回路ＤＬ
Ｙ６１及びＤＬＹ６２は相互に同一の構造を有してい
る。そして、バッファＢＵ２の出力側に入力側が接続さ
れた固定遅延回路Ｄ１１が設けられている。また、固定
遅延回路Ｄ１１の出力側には、ＯＲ回路ＯＲ３の入力側
が接続されている。更に、ＯＲ回路ＯＲ３の出力側の信
号線は２つに分岐されており、その一方に固定遅延回路
Ｄ１２が接続されている。なお、固定遅延回路Ｄ１１と
固定遅延回路Ｄ１２とは同一の構造を有しており、その
遅延時間も一致している。そして、固定遅延回路Ｄ１２
の出力側及び他方の信号線に入力側が接続されたＡＮＤ
回路ＡＮＤ１が設けられている。ＡＮＤ回路ＡＮＤ１の
出力側は出力端子ＤＯ１に接続されている。
【００８８】図１１は正論理形式可変遅延回路２１又は
負論理形式可変遅延回路２２から出力された信号の論理
を示すタイミングチャートである。また、図１２は横軸
にアナログ出力の設定電位をとり、縦軸に遅延時間をと
って両者の関係を示すグラフ図であって、（ａ）はノー
ドＮ５１におけるＬ→Ｈエッジ、（ｂ）はノードＮ５１
におけるＨ→Ｌエッジ、（ｃ）はノードＮ５２における
Ｌ→Ｈエッジ、（ｄ）はノードＮ５２におけるＨ→Ｌエ
ッジ、（ｅ）はノードＮ６１におけるＬ→Ｈエッジ、
（ｆ）はノードＮ６１におけるＨ→Ｌエッジ、（ｇ）は
ノードＮ５３におけるＬ→Ｈエッジ、（ｈ）はノードＮ
５３におけるＨ→Ｌエッジ、（ｉ）は出力端子ＤＯ１に
おけるＬ→Ｈエッジ、（ｊ）は出力端子ＤＯ１における
Ｈ→Ｌエッジを示す。なお、図１２（ａ）乃至（ｊ）に
おいて、アナログ出力電位は右側の方が低い。
【００８９】前述のように構成された第３の実施例にお
いては、正論理形式可変遅延回路２１から出力された信
号は、図１１及び１２（ａ）乃至（ｄ）に示すように、
固定遅延回路Ｄ１１によりそのＬ→Ｈエッジ及びＨ→Ｌ
エッジの双方を一定時間だけ遅らされる。そして、この
信号は、図１１並びに１２（ｅ）及び（ｆ）に示すよう
に、Ｈ→Ｌエッジに遅延のずれが生じた信号とのＯＲを
ＯＲ回路ＯＲ３によりとられる。これにより、ＯＲ回路
ＯＲ３からは正しい遅延のエッジのみが抽出されている
ものの、パルスの幅は、図１１並びに１２（ｇ）及び
（ｈ）に示すように、固定遅延回路１１により遅らされ
た分だけ太くなっている。その後、ＯＲ回路ＯＲ３から
出力された信号は分岐され、その一方は固定遅延回路Ｄ
１２により固定遅延回路Ｄ１１と同じ時間の遅延を発生
する。そして、これらのＡＮＤがＡＮＤ回路ＡＮＤ１に
よりとられることにより、図１１並びに１２（ｉ）及び
（ｊ）に示すように、パルス幅が元に戻される。つま
り、正しく遅延が生じパルス幅に変化がない信号が出力
端子ＤＯ１に出力される。
【００９０】なお、固定遅延回路Ｄ１１と固定遅延回路
Ｄ１２との間で遅延時間が一致している必要はあるが、
Ｌ→ＨエッジとＨ→Ｌエッジとの間で一致している必要
はない。
【００９１】また、第３の実施例はＬ→Ｈエッジを使用
する場合であるが、Ｈ→Ｌエッジのみを使用することも
可能である。図１３は本発明の第４の実施例に係る可変
遅延回路を示す回路図である。なお、図１３に示す第４
の実施例において、図１０に示す第３の実施例と同一の
構成要素には同一の符号を付してその詳細な説明は両略
する。
【００９２】本実施例においては、固定遅延回路Ｄ１１
及びＤ１２の替わりに固定遅延回路Ｄ２１及びＤ２２が
設けられ、その前後で論理反転が行われる。
【００９３】このように構成された第４の実施例は第３
の実施例とほぼ同様に動作する。このため、正しく遅延
が生じパルス幅に変化がない信号が出力端子ＤＯ１に出
力される。
【００９４】なお、第３の実施例及び第４の実施例にお
いて、各固定遅延回路の遅延量はオーバーシュートの影
響により生ずるずれの最大値以上であればよい。
【００９５】また、各ＯＲ回路及びＡＮＤ回路におい
て、その２つの入力から出力までの遅延時間は一致して
いる必要がある。
【００９６】更に、可変遅延回路をＰＮＰトランジスタ
により構成することも可能である。この場合、遅延させ
ることができるエッジは基本的な遅延回路の構成におい
てＬ→Ｈである。従って、ランプ波形はＬ→Ｈエッジで
直線的に変化する波形となる。このため、これまでの説
明で「オーバーシュートによる遅延のずれ」とされてい
るところを「アンダーシュートによる遅延のずれ」と読
み替えればよい。その他の動作、容量素子の容量の計算
方法電流値の計算方法は、これまでの説明と同様であ
る。
【００９７】
【発明の効果】以上詳述したように、本発明によれば、
正論理形式可変遅延回路と負論理形式可変遅延回路との
可変遅延回路の２重化並びにこれらの正論理形式可変遅
延回路及び負論理形式可変遅延回路における設定時間ど
おりに遅延が発生しないエッジの遅延時間の調整によ
り、オーバーシュートによって遅延時間がずれたエッジ
が回路内で発生しても、出力される信号にデューティー
比の劣化及びリニアリティーの劣化は生じない。従っ
て、高速化しても高い精度で遅延時間を設定することが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る可変遅延回路を示
す回路図である。
【図２】（ａ）はオーバーシュートの影響を受けた場合
におけるランプ波形のＨｉ電位の最小値を示すタイミン
グチャート、（ｂ）はオーバーシュートの影響を受けた
場合におけるランプ波形のＨｉ電位の最大値を示すタイ
ミングチャートである。
【図３】（ａ）はランプジェネレータを示す回路図、
（ｂ）は（ａ）に示す回路図を素子レベルまで具体化し
た回路の一例を示す図である。
【図４】（ａ）はコンパレータを示す回路図、（ｂ）は
（ａ）に示す回路図を素子レベルまで具体化した回路の
一例を示す図である。
【図５】（ａ）は相補型のバッファ及びインバータを示
す回路図、（ｂ）は（ａ）に示す回路図を素子レベルま
で具体化した回路の一例を示す図である。
【図６】（ａ）はＯＲ回路を示す回路図、（ｂ）は
（ａ）に示す回路図を素子レベルまで具体化した回路の
一例を示す図である。
【図７】ＯＲ回路ＯＲ１の入出力信号を示すタイミング
チャートである。
【図８】（ａ）乃至（ｆ）は種々のエッジにおけるアナ
ログ出力の設定電位と遅延時間との関係を示すグラフ図
である。
【図９】本発明の第２の実施例に係る可変遅延回路を示
す回路図である。
【図１０】本発明の第３の実施例に係る可変遅延回路を
示す回路図である。
【図１１】正論理形式可変遅延回路２１又は負論理形式
可変遅延回路２２から出力された信号の論理を示すタイ
ミングチャートである。
【図１２】（ａ）乃至（ｊ）は種々のエッジにおけるア
ナログ出力の設定電位と遅延時間との関係を示すグラフ
図である。
【図１３】本発明の第４の実施例に係る可変遅延回路を
示す回路図である。
【図１４】従来の可変遅延回路を示す回路図である。
【図１５】従来の可変遅延回路中を伝送される信号を示
すタイミングチャートである。
【図１６】（ａ）及び（ｂ）はＨ→Ｌエッジ又はＬ→Ｈ
エッジにおけるアナログ出力の設定電位と遅延時間との
関係を示すグラフ図である。
【図１７】アナログ出力の設定電位とデューティー比と
の関係を示すグラフ図である。
【符号の説明】
１、２、１１、１２、２１、２２；可変遅延回路 ＤＬＹ１１、ＤＬＹ１２、ＤＬＹ２１、ＤＬＹ２２、Ｄ
ＬＹ３１、ＤＬＹ３２、ＤＬＹ４１、ＤＬＹ４２、ＤＬ
Ｙ５１、ＤＬＹ５２、ＤＬＹ６１、ＤＬＹ６２、ＤＬＹ
１０１、ＤＬＹ１０２；遅延回路 ＲＧ１、ＲＧ２、ＲＧ３、ＲＧ１１、ＲＧ１２、ＲＧ２
１、ＲＧ２２、ＲＧ３１、ＲＧ３２、ＲＧ４１、ＲＧ４
２；ランプジェネレータ ＣＰ１、ＣＰ１１、ＣＰ１２、ＣＰ２１、ＣＰ２２、Ｃ
Ｐ５１、ＣＰ５２；コンパレータ ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ１１、ＩＶ１２、ＩＶ２
１、ＩＶ２２、ＩＶ５１、ＩＶ５２；インバータ ＢＵ１、ＢＵ２、ＢＵ４；バッファ Ｃ１、Ｃ２、Ｃ３、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、
Ｃ３１、Ｃ３２、Ｃ４１、Ｃ４２、Ｃ５１、Ｃ５２；容
量素子 ＤＩ１、ＤＩ５１；入力端子 ＤＯ１、ＤＯ５１；出力端子 ＯＲ１、ＯＲ２、ＯＲ３；ＯＲ回路 ＰＴＨ１、ＰＴＨ２、ＰＴＨ３、ＰＴＨ４；経路 ＡＮＧ１、ＡＮＧ５１；アナログ出力電位 Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２；固定遅延回路 ＡＮＤ；ＡＮＤ回路

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力端子と、この入力端子に入力された
    信号のエッジに遅延を生じさせる正論理形式可変遅延回
    路と、前記入力端子に入力された信号のエッジに遅延を
    生じさせる負論理形式可変遅延回路と、前記正論理形式
    可変遅延回路から出力された信号のエッジ及び前記負論
    理形式可変遅延回路から出力された信号のエッジから設
    定時間どおりに遅延が生じたエッジのみを抽出して出力
    する抽出回路とを有し、前記正論理形式可変遅延回路及
    び前記負論理形式可変遅延回路は、前記設定時間どおり
    に遅延が発生しないエッジの遅延時間を前記抽出回路に
    よって該エッジが抽出されない互いに異なる方向に前記
    設定時間より大きくするか又は小さくするように構成さ
    れていることを特徴とする可変遅延回路。
  2. 【請求項２】 前記正論理形式可変遅延回路は、前記入
    力端子に入力された信号のロウレベルからハイレベルへ
    変化するエッジの遅延時間を前記設定時間より大きくす
    る遅延時間増加手段を有し、前記負論理形式可変遅延回
    路は、前記入力端子に入力された信号のハイレベルから
    ロウレベルへ変化するエッジの遅延時間を前記設定時間
    より小さくする遅延時間減少手段を有することを特徴と
    する請求項１に記載の可変遅延回路。
  3. 【請求項３】 前記正論理形式可変遅延回路は、前記入
    力端子に入力された信号のハイレベルからロウレベルへ
    変化するエッジに遅延を生じさせその論理を反転して出
    力する第１の遅延回路と、この第１の遅延回路から出力
    された信号のハイレベルからロウレベルへ変化するエッ
    ジに遅延を生じさせその論理を反転して出力する第２の
    遅延回路とを有し、前記負論理形式可変遅延回路は、前
    記入力端子に入力された信号の論理を反転させる第１の
    インバータと、前記第１のインバータから出力された信
    号のハイレベルからロウレベルへ変化するエッジに遅延
    を生じさせその論理を反転して出力する第３の遅延回路
    と、この第３の遅延回路から出力された信号のハイレベ
    ルからロウレベルへ変化するエッジに遅延を生じさせそ
    の論理を反転して出力する第４の遅延回路と、前記第４
    の遅延回路から出力された信号の論理を反転させる第２
    のインバータと、を有することを特徴とする請求項１又
    は２に記載の可変遅延回路。
  4. 【請求項４】 前記第１の遅延回路は、ロウレベルから
    ハイレベルへ変化するエッジが入力されたときに充電さ
    れハイレベルからロウレベルへ変化するエッジが入力さ
    れたときに放電する第１の容量素子を有し、前記第２の
    遅延回路は、ロウレベルからハイレベルへ変化するエッ
    ジが入力されたときに充電されハイレベルからロウレベ
    ルへ変化するエッジが入力されたときに放電する第２の
    容量素子を有し、前記第３の遅延回路は、ロウレベルか
    らハイレベルへ変化するエッジが入力されたときに充電
    されハイレベルからロウレベルへ変化するエッジが入力
    されたときに放電する第３の容量素子を有し、前記第４
    の遅延回路は、ロウレベルからハイレベルへ変化するエ
    ッジが入力されたときに充電されハイレベルからロウレ
    ベルへ変化するエッジが入力されたときに放電する第４
    の容量素子を有し、前記第１の容量素子及び前記第３の
    容量素子の容量は相互に等しく、前記第２の容量素子の
    容量は前記第１の容量素子及び前記第３の容量素子の容
    量より大きく、前記第４の容量素子の容量は前記第１の
    容量素子及び前記第３の容量素子の容量より小さいこと
    を特徴とする請求項３に記載の可変遅延回路。
  5. 【請求項５】 前記第１の遅延回路は、ロウレベルから
    ハイレベルへ変化するエッジが入力されたときに充電さ
    れる第１の容量素子と、ハイレベルからロウレベルへ変
    化するエッジが入力されたときに前記第１の容量素子を
    放電させる第１の定電流源と、を有し、前記第２の遅延
    回路は、ロウレベルからハイレベルへ変化するエッジが
    入力されたときに充電される第２の容量素子と、ハイレ
    ベルからロウレベルへ変化するエッジが入力されたとき
    に前記第２の容量素子を放電させる第２の定電流源と、
    を有し、前記第３の遅延回路は、ロウレベルからハイレ
    ベルへ変化するエッジが入力されたときに充電される第
    ３の容量素子と、ハイレベルからロウレベルへ変化する
    エッジが入力されたときに前記第３の容量素子を放電さ
    せる第３の定電流源と、を有し、前記第４の遅延回路
    は、ロウレベルからハイレベルへ変化するエッジが入力
    されたときに充電される第４の容量素子と、ハイレベル
    からロウレベルへ変化するエッジが入力されたときに前
    記第４の容量素子を放電させる第４の定電流源と、を有
    し、前記第１乃至第４の容量素子の容量は相互に等し
    く、前記第１の定電流源及び前記第３の定電流源の電流
    は相互に等しく、前記第２の定電流源の電流は前記第１
    の定電流源及び前記第３の定電流源の電流より小さく、
    前記第４の定電流源の電流は前記第１の定電流源及び前
    記第３の定電流源の電流より大きいことを特徴とする請
    求項３に記載の可変遅延回路。
  6. 【請求項６】 前記抽出回路は、前記正論理形式可変遅
    延回路から出力された信号と前記負論理形式可変遅延回
    路から出力された信号との論理和をとるＯＲ回路である
    ことを特徴とする請求項１乃至５のいずれか１項に記載
    の可変遅延回路。
  7. 【請求項７】 前記抽出回路は、前記正論理形式可変遅
    延回路から出力された信号に一定時間の遅延を生じさせ
    る第１の固定遅延回路と、この第１の固定遅延回路から
    出力された信号と前記負論理形式可変遅延回路から出力
    された信号との論理和をとるＯＲ回路と、このＯＲ回路
    から出力された信号に前記一定時間の遅延を生じさせる
    第２の固定遅延回路と、この第２の固定遅延回路から出
    力された信号と前記ＯＲ回路から出力された信号との論
    理積をとるＡＮＤ回路とを有することを特徴とする請求
    項１乃至５のいずれか１項に記載の可変遅延回路。
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