JPH01233916A - クロック信号出力装置 - Google Patents
クロック信号出力装置Info
- Publication number
- JPH01233916A JPH01233916A JP63061146A JP6114688A JPH01233916A JP H01233916 A JPH01233916 A JP H01233916A JP 63061146 A JP63061146 A JP 63061146A JP 6114688 A JP6114688 A JP 6114688A JP H01233916 A JPH01233916 A JP H01233916A
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- JP
- Japan
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- oscillator
- clock signal
- signal
- counter
- gate
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- 238000001514 detection method Methods 0.000 claims 1
- 235000004035 Cryptotaenia japonica Nutrition 0.000 description 2
- 244000146493 Cryptotaenia japonica Species 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1604—Error detection or correction of the data by redundancy in hardware where the fault affects the clock signals of a processing unit and the redundancy is at or within the level of clock signal generation hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈従来の技術〉
従来から、デジタル回路を有する電子機器等に於て、水
晶発撮子等からなる発振器の発生するタロツク信号をも
って上記デジタル回路のクロック同期を行うようにして
いる。
晶発撮子等からなる発振器の発生するタロツク信号をも
って上記デジタル回路のクロック同期を行うようにして
いる。
しかるに、発振器が故障等のために停止した場合、クロ
ック信号が上記したデジタル回路に供給されず、この回
路が停止し、更には電子機器全体が停止すると云う不具
合があった。この問題は高信頼性を要求される電子は器
等に於ては特に重要な問題となり得る。
ック信号が上記したデジタル回路に供給されず、この回
路が停止し、更には電子機器全体が停止すると云う不具
合があった。この問題は高信頼性を要求される電子は器
等に於ては特に重要な問題となり得る。
〈発明が解決しようとする課題〉
本発明の主な目的は、信頼性の高いクロック信号出力装
置を提供することにある。
置を提供することにある。
〈課題を解決するための手段〉
このような目的は、本発明によればクロック信号を出力
する装置で必って、第１の発振器と、第２の発振器と、
前記第１の発振器の作動が停止したことを検知する手段
と、前記第１の発振器の発生するクロック信号を優先的
に出力すると共に前記第１の発振器の作動が停止したと
きに前記第２の発振器の発生するクロック信号を出力す
る制御手段とを有することを特徴とするクロック信号出
力装置を提供することにより達成される。
する装置で必って、第１の発振器と、第２の発振器と、
前記第１の発振器の作動が停止したことを検知する手段
と、前記第１の発振器の発生するクロック信号を優先的
に出力すると共に前記第１の発振器の作動が停止したと
きに前記第２の発振器の発生するクロック信号を出力す
る制御手段とを有することを特徴とするクロック信号出
力装置を提供することにより達成される。
〈作用〉
このようにすれば、一方の発振器が停止しても他方の発
振器からクロック信号が好適に出力されるため、クロッ
ク信号停止により電子機器等の機能を損うことがない。
振器からクロック信号が好適に出力されるため、クロッ
ク信号停止により電子機器等の機能を損うことがない。
〈実施例〉
以下、本発明の好適実施例を添付の図面について詳しく
説明する。
説明する。
第１図は、本発明に基づ′くクロック信号出力装置の構
成を示すブロック図である。
成を示すブロック図である。
第１の発振器１の出力側は分周器２に接続され、該分周
器の出力側は、８進カウンタ３及び排他的ＯＲゲート４
の入力側に接続されている。カウンタ３の出力側は、後
記するカウンタ８に接続されており、発振器１から分周
器２を介して出力されたタロツク信号Ｃ１を８回カウン
トすると後記するカウンタ８に向けてリセット信号Ｒを
出力するようになっている。
器の出力側は、８進カウンタ３及び排他的ＯＲゲート４
の入力側に接続されている。カウンタ３の出力側は、後
記するカウンタ８に接続されており、発振器１から分周
器２を介して出力されたタロツク信号Ｃ１を８回カウン
トすると後記するカウンタ８に向けてリセット信号Ｒを
出力するようになっている。
一方、第１の発振器１と同様の構造を有する第２の発振
器５は、分周器６を介してＡＮＤゲート７の一方の入力
側に接続されている。また、分周器６の出力側は１６進
カウンタ８の入力側に接続されている。カウンタ８の出
力側は、Ｄ型のフリップフロップ９のクロック入力端子
下に接続されてあり、分周器から入力されたクロック信
号Ｃ２を１６回カウントするとフリップフロップ９にキ
ャリー信号ＣＹを出力するようになっている。フリップ
フロップ９の入力端子りは、常に信号レベルｒＨＪに固
定されている。従ってこのフリップフロップは、−度カ
ウンタ８からキャリー信号ＣＹが入力されると、その後
は当該クロック信号出力装置が停止するまで常にその出
力信号レベルを「Ｉ」」に保持するようになっている。
器５は、分周器６を介してＡＮＤゲート７の一方の入力
側に接続されている。また、分周器６の出力側は１６進
カウンタ８の入力側に接続されている。カウンタ８の出
力側は、Ｄ型のフリップフロップ９のクロック入力端子
下に接続されてあり、分周器から入力されたクロック信
号Ｃ２を１６回カウントするとフリップフロップ９にキ
ャリー信号ＣＹを出力するようになっている。フリップ
フロップ９の入力端子りは、常に信号レベルｒＨＪに固
定されている。従ってこのフリップフロップは、−度カ
ウンタ８からキャリー信号ＣＹが入力されると、その後
は当該クロック信号出力装置が停止するまで常にその出
力信号レベルを「Ｉ」」に保持するようになっている。
フリップフロップ９の出力側はＡＮＤゲーｌ〜７の他方
の入力側に接続されており、ＡＮＤゲート７の出力側は
排他的ＯＲゲート４の他方の入力側に接続されている。
の入力側に接続されており、ＡＮＤゲート７の出力側は
排他的ＯＲゲート４の他方の入力側に接続されている。
尚、フリップフロップ９には、本装置起動時に於て該フ
リップフロップをリセット（出力信号レベル「シ」）す
るべく公知のパワーオンリセット回路１３が接続されて
いる。
リップフロップをリセット（出力信号レベル「シ」）す
るべく公知のパワーオンリセット回路１３が接続されて
いる。
第２図は、本実施例のクロック信号出力装置の作動を示
すタイムチャートである。
すタイムチャートである。
通常は、発］辰器１に発生したタロツク信号Ｃ１は、分
周器２を介してカウンタ３及び排他的ＯＲゲート４に入
力される。同時に発振器５からもクロック信号Ｃ２が分
周器６を介してカウンタ８及びＡＮＤゲート７に入力さ
れる。そして、第２図のＡの位置に示すように、カウン
タ３にて発振器１側クロック信号Ｃ１が８回カウン１〜
されるとカウンタ８に向けてリセット信号Ｒが送られる
。即ち発］辰器１が作動している間は、カウンタ８は発
振器２側のクロック信号Ｃ２を１６６回カラン１〜る前
にリセットされるため、フリップフロップ９に向けてキ
ャリー信号ＣＹが送られることはない。
周器２を介してカウンタ３及び排他的ＯＲゲート４に入
力される。同時に発振器５からもクロック信号Ｃ２が分
周器６を介してカウンタ８及びＡＮＤゲート７に入力さ
れる。そして、第２図のＡの位置に示すように、カウン
タ３にて発振器１側クロック信号Ｃ１が８回カウン１〜
されるとカウンタ８に向けてリセット信号Ｒが送られる
。即ち発］辰器１が作動している間は、カウンタ８は発
振器２側のクロック信号Ｃ２を１６６回カラン１〜る前
にリセットされるため、フリップフロップ９に向けてキ
ャリー信号ＣＹが送られることはない。
従って、フリップフロップ９はリセット状態のままとな
り、即ちＡＮＤゲート７から排他的ＯＲゲート４に送ら
れる信号レベルはｒＬＪとなり、排他的ＯＲゲート４か
ら図示されない電子機器側に向けて、発振器１側クロッ
ク信号Ｃ１がそのまま出力されるようになる。
り、即ちＡＮＤゲート７から排他的ＯＲゲート４に送ら
れる信号レベルはｒＬＪとなり、排他的ＯＲゲート４か
ら図示されない電子機器側に向けて、発振器１側クロッ
ク信号Ｃ１がそのまま出力されるようになる。
ここで、発振器１が故障等の理由により停止した場合、
第２図のＢの位置に示すように、クロック信号Ｃ１が出
力されなくなる。すると、カウンタ４からはカウンタ８
に向けてリセット信号Ｒが送られず、カウンタ８にて発
振器２側クロツク信ＱＣ２を１６回カウントした時点で
、第２図のＣの位置に示すように、カウンタ８がキャリ
ー信号ＣＹをフリップフロップ９に送る。すると、該フ
リップフロップはセットされＡ、 Ｎ Ｄゲート７に出
力する信号レベルをｒＨＪとし、即ら発振器２側クロツ
ク信号Ｃ２がＡＮＤゲート７を介して排他的ＯＲゲート
４に入力される。そして、排他的ＯＲゲート４からこの
クロック信号Ｃ２が電子機器側に出力されるようになる
。このとき、発振器１側クロック信号Ｃ１が、レベルｒ
ＬＪ及びｒＨＪのいずれの状態で停止しても発振器２側
のクロック信号Ｃ２は好適に排他的ＯＲゲート４から出
力される。尚、このクロック信号出力装置を停止し再起
動した場合には、前記したように７リツプフロツプ９は
リセットされ、発（取器１側のクロック信号Ｃ１を優先
するようになる。
第２図のＢの位置に示すように、クロック信号Ｃ１が出
力されなくなる。すると、カウンタ４からはカウンタ８
に向けてリセット信号Ｒが送られず、カウンタ８にて発
振器２側クロツク信ＱＣ２を１６回カウントした時点で
、第２図のＣの位置に示すように、カウンタ８がキャリ
ー信号ＣＹをフリップフロップ９に送る。すると、該フ
リップフロップはセットされＡ、 Ｎ Ｄゲート７に出
力する信号レベルをｒＨＪとし、即ら発振器２側クロツ
ク信号Ｃ２がＡＮＤゲート７を介して排他的ＯＲゲート
４に入力される。そして、排他的ＯＲゲート４からこの
クロック信号Ｃ２が電子機器側に出力されるようになる
。このとき、発振器１側クロック信号Ｃ１が、レベルｒ
ＬＪ及びｒＨＪのいずれの状態で停止しても発振器２側
のクロック信号Ｃ２は好適に排他的ＯＲゲート４から出
力される。尚、このクロック信号出力装置を停止し再起
動した場合には、前記したように７リツプフロツプ９は
リセットされ、発（取器１側のクロック信号Ｃ１を優先
するようになる。
発振器２が停止した場合には、何ら？Ｍ’ることなく発
振器１からクロック信号Ｃ１を排他的ＯＲゲート４を介
して電子機器側に出力し続ける。
振器１からクロック信号Ｃ１を排他的ＯＲゲート４を介
して電子機器側に出力し続ける。
尚、本実施例ではカウンタ４を８進カウンタとし、カウ
ンタ８を１６進カウンタとしたが、カウンタ４がカウン
タ８よりも少ないカウントでリセット信号を送るように
すれば、両刀ウンタに任意のものを用いて良いことは云
うまでもない。
ンタ８を１６進カウンタとしたが、カウンタ４がカウン
タ８よりも少ないカウントでリセット信号を送るように
すれば、両刀ウンタに任意のものを用いて良いことは云
うまでもない。
［発明の効果］
このように本発明によれば、一方の発振器が故障等（こ
より停止しても他方の発振器から出力されるクロック信
号が好適に出力されるため、タロツク信号出力装置の信
頼性が向上しその効果は大である。
より停止しても他方の発振器から出力されるクロック信
号が好適に出力されるため、タロツク信号出力装置の信
頼性が向上しその効果は大である。
第１図は本発明に基づくクロック信号出力装置の構成を
示すブロック図である。 第２図は本実施例のクロック信号出力装置の動作を示す
タイムチャートである。 １・・・発振器 ２・・・分周器３・・・カウ
ンタ ４・・・排他的ＯＲグー１〜５・・・発振
器 ６・・・分周器７・・・ＡＮＤゲート
８・・・カウンタ９・・・Ｄ型フリップフロップ １０・・・パワーオンリセラ１〜回路 特 許 出 願 人 株式会社三ツ葉電機製作所代
理 人 弁理士 犬 島 陽 −手続補正書（自
発） １．事件の表示 昭和６３年特許願第６１１４６Ｍ 事件との関係 特許出願人 住 所 群馬県桐生市広沢町−丁目２６８１番地名
称 株式会社 三ツ葉電機製作所代表者 日 野
昇 ４、代理人 居 所 〒 １０２ 東京都千代田区飯田橋１−８
−６渋澤ビル 電話 ２６２−１７６１ ６、補正により増加する請求項の数 ０７、補正の対象
明細書の発明の詳細な説明の欄及び図面８、補正
の内容 （１）明細書第２頁第８行［発明の目的］の後に改行し
て〈産業上の利用分野〉を加入し、段落して「本発明は
、バックアップ機能を備えるクロック信号出力装置に関
する。」を加入する。 （２）明細書第４頁第６行「後記する」の後に「１６進
」を加入する。 （３）明細書第４頁第１４行「入力側に」を「入力側に
も」と訂正する。 （４）明細書第５頁第２行「フロップは、」の俊に「通
常、「Ｌ」レベルの出力信号を出力するが、」を加入す
る。 （５）明細書第５頁第３行「Ｙが入力されると、」の後
に「出力信号レベルをｒＨＪとして、」を加入する。 （６）明細書第５頁第１２行「回路１３」を「回路１０
ｊと訂正する。 （７）明細書第６頁第１６行「４からは」を「３からは
」と訂正する。 （８）明細書第６頁第１７行「発振器２側クロツク」を
「発振器５側のクロック」と訂正する。 （８）明細書第７頁第２行「発振器２側」を「発振器５
側の」と訂正する。 （１０〉明細書第７頁第１４行「発振器２が」を「発振
器５が」と訂正する。 （１１）図面の第２図を別紙の如く補正する。 （以 上）
示すブロック図である。 第２図は本実施例のクロック信号出力装置の動作を示す
タイムチャートである。 １・・・発振器 ２・・・分周器３・・・カウ
ンタ ４・・・排他的ＯＲグー１〜５・・・発振
器 ６・・・分周器７・・・ＡＮＤゲート
８・・・カウンタ９・・・Ｄ型フリップフロップ １０・・・パワーオンリセラ１〜回路 特 許 出 願 人 株式会社三ツ葉電機製作所代
理 人 弁理士 犬 島 陽 −手続補正書（自
発） １．事件の表示 昭和６３年特許願第６１１４６Ｍ 事件との関係 特許出願人 住 所 群馬県桐生市広沢町−丁目２６８１番地名
称 株式会社 三ツ葉電機製作所代表者 日 野
昇 ４、代理人 居 所 〒 １０２ 東京都千代田区飯田橋１−８
−６渋澤ビル 電話 ２６２−１７６１ ６、補正により増加する請求項の数 ０７、補正の対象
明細書の発明の詳細な説明の欄及び図面８、補正
の内容 （１）明細書第２頁第８行［発明の目的］の後に改行し
て〈産業上の利用分野〉を加入し、段落して「本発明は
、バックアップ機能を備えるクロック信号出力装置に関
する。」を加入する。 （２）明細書第４頁第６行「後記する」の後に「１６進
」を加入する。 （３）明細書第４頁第１４行「入力側に」を「入力側に
も」と訂正する。 （４）明細書第５頁第２行「フロップは、」の俊に「通
常、「Ｌ」レベルの出力信号を出力するが、」を加入す
る。 （５）明細書第５頁第３行「Ｙが入力されると、」の後
に「出力信号レベルをｒＨＪとして、」を加入する。 （６）明細書第５頁第１２行「回路１３」を「回路１０
ｊと訂正する。 （７）明細書第６頁第１６行「４からは」を「３からは
」と訂正する。 （８）明細書第６頁第１７行「発振器２側クロツク」を
「発振器５側のクロック」と訂正する。 （８）明細書第７頁第２行「発振器２側」を「発振器５
側の」と訂正する。 （１０〉明細書第７頁第１４行「発振器２が」を「発振
器５が」と訂正する。 （１１）図面の第２図を別紙の如く補正する。 （以 上）
Claims (2)
- （１）クロック信号を出力する装置であって、第１の発
振器と、 第２の発振器と、 前記第１の発振器の作動が停止したことを検知する手段
と、 前記第１の発振器の発生するクロック信号を優先的に出
力すると共に前記第１の発振器の作動が停止したときに
前記第２の発振器の発生するクロック信号を出力する制
御手段とを有することを特徴とするクロック信号出力装
置。 - （２）前記検知手段が、前記第１の発振器からのクロッ
ク信号をカウントする第１のカウンタ手段と、前記第２
の発振器からのクロック信号をカウントする第２のカウ
ンタ手段とを有し、 前記第１のカウンタ手段が、前記第２のカウンタ手段が
カウントアップする前に該第２のカウンタ手段をリセッ
トするようになっており、かつ前記第２のカウンタ手段
が、カウントアップしたときに前記第１の発振器の作動
が停止したことを前記制御手段に伝達するようになって
いることを特徴とする特許請求の範囲第１項に記載のク
ロック信号出力装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061146A JPH01233916A (ja) | 1988-03-15 | 1988-03-15 | クロック信号出力装置 |
| US07/324,284 US4949052A (en) | 1988-03-15 | 1989-03-15 | Clock signal generator having back-up oscillator substitution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061146A JPH01233916A (ja) | 1988-03-15 | 1988-03-15 | クロック信号出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233916A true JPH01233916A (ja) | 1989-09-19 |
Family
ID=13162676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63061146A Pending JPH01233916A (ja) | 1988-03-15 | 1988-03-15 | クロック信号出力装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4949052A (ja) |
| JP (1) | JPH01233916A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2017173268A (ja) * | 2016-03-25 | 2017-09-28 | セイコーエプソン株式会社 | 回路装置、物理量検出装置、電子機器及び移動体 |
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| US5136180A (en) * | 1991-02-12 | 1992-08-04 | Vlsi Technology, Inc. | Variable frequency clock for a computer system |
| US5184350A (en) * | 1991-04-17 | 1993-02-02 | Raytheon Company | Telephone communication system having an enhanced timing circuit |
| JPH04357713A (ja) * | 1991-06-04 | 1992-12-10 | Fujitsu Ltd | 切換機能を有する基準信号発生回路 |
| US5994755A (en) | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| JP3042102B2 (ja) * | 1991-11-22 | 2000-05-15 | 日本電気株式会社 | 多重化送信装置 |
| JPH05259848A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | クロック発生装置 |
| US5227672A (en) * | 1992-03-31 | 1993-07-13 | Astec International, Ltd. | Digital clock selection and changeover apparatus |
| US5416443A (en) * | 1993-12-22 | 1995-05-16 | International Business Machines Corporation | Reliable clock source having a plurality of redundant oscillators |
| JPH10124167A (ja) * | 1996-10-17 | 1998-05-15 | Miyagi Oki Denki Kk | システムクロック切り換え装置 |
| JP3489560B2 (ja) * | 2000-11-10 | 2004-01-19 | 日本電気株式会社 | クロック断検出回路 |
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Citations (1)
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| JPS5320842B1 (ja) * | 1971-04-16 | 1978-06-29 |
Family Cites Families (3)
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-
1988
- 1988-03-15 JP JP63061146A patent/JPH01233916A/ja active Pending
-
1989
- 1989-03-15 US US07/324,284 patent/US4949052A/en not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4949052A (en) | 1990-08-14 |
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