JP3481402B2 - 論理集積回路の試験装置 - Google Patents
論理集積回路の試験装置Info
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- JP3481402B2 JP3481402B2 JP28230196A JP28230196A JP3481402B2 JP 3481402 B2 JP3481402 B2 JP 3481402B2 JP 28230196 A JP28230196 A JP 28230196A JP 28230196 A JP28230196 A JP 28230196A JP 3481402 B2 JP3481402 B2 JP 3481402B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、双方向性の入出力
バッファを通してデータが入出力される論理集積回路
（例えば、半導体集積回路）が設計された論理的機能を
有しているか否かを試験する論理集積回路の試験方法お
よび試験装置に関するものであり、特に、論理集積回路
の試験装置のドライバ部の出力データと被測定デバイス
である論理集積回路の出力データとの衝突を回避するた
めの論理集積回路の試験方法および試験装置に関するも
のである。 【０００２】 【従来の技術】半導体集積回路等の集積回路に何らかの
論理を組んだ論理集積回路では、該論理集積回路が設計
通りの論理的機能を有するか否かを調べるためファンク
ションテストが行われる。 【０００３】図８に示すように、上記ファンクションテ
ストを行うための試験装置（論理集積回路の試験装置）
５１は、被測定デバイス（Device Under Test:以下、Ｄ
ＵＴと称する）５７にテストデータを入力し、該テスト
データをＤＵＴ５７が処理して出力した出力データと、
期待値データと比較することによって、ＤＵＴ５７の論
理的機能をテストする。尚、上記期待値データとは、上
記ＤＵＴ５７が所望の論理的機能を有している場合に、
該テストデータに対応して出力されるであろうデータを
示す。 【０００４】上記試験装置５１は、テスト制御部５２
と、テストデータと該テストデータに対応する期待値デ
ータとが入っているテストパターン記憶部５３と、タイ
ミング発生部５４と、ＤＵＴ５７の出力データを検出す
るコンパレータ部５５と、ＤＵＴ５７にテストパターン
を入力するドライバ部５６とを有している。 【０００５】上記ＤＵＴ５７を試験する場合、テストパ
ターン記憶部５３に格納されているテストデータを、タ
イミング発生部５４からのクロックにより波形整形し、
ドライバ部５６からＤＵＴ５７に与える。 【０００６】また、ＤＵＴ５７によって加工され、出力
された出力データは、コンパレータ部５５により論理値
に変換され、テストパターン記憶部５３に格納された期
待値データとタイミング発生部５４からのクロックのタ
イミングで比較判定が行われる。 【０００７】しかし、上記手法でＤＵＴ５７の測定を行
う場合、入出力端子においてはＤＵＴ５７内部での入出
力切り替えタイミングと、試験装置５１におけるドライ
バ部５６とコンパレータ部５５の切り替えタイミング、
すなわち試験装置５１の入出力切り替えタイミングとが
必ずしも一致しないため、場合によってはＤＵＴ５７の
出力と試験装置５１のドライバ出力との衝突（以下、デ
ータ衝突と称する）が発生する。 【０００８】例えば、図９（ｃ）に示すように、試験装
置５１は、時刻ｔ2 のタイミングでコンパレータ部５５
がＤＵＴ５７からデータを入力する状態から、ドライバ
部５６がＤＵＴ５７にデータを出力する状態へと切り替
わる。これに対し、図９（ｂ）に示すように、ＤＵＴ部
５７は、時刻ｔ3 のタイミングまではコンパレータ部５
５へデータを出力する状態であり、時刻ｔ3 のタイミン
グ以降で、はじめてドライバ部５６からデータを入力す
る状態に切り替わる。 【０００９】従って、試験装置５１と、ＤＵＴ５７との
入出力切り替えタイミングが不一致である期間、すなわ
ち時刻ｔ2 からｔ3 の間、試験装置５１からＤＵＴ５７
へ入力されるテストデータと、ＤＵＴ５７からの出力デ
ータとが衝突し、図９（ａ）に示すような波形となる。 【００１０】通常、試験装置５１のドライバ部５６の電
流供給能力はＤＵＴ５７のそれに対して十分高いため、
ドライバ部５６のレベルが優先される。このような衝突
があると試験装置５１やＤＵＴ５７ヘ異常な電流が流れ
る。これにより、ＤＵＴ５７においては、動作マージン
が悪化したり電源電流の測定が正確におこなえない等の
問題が生じる。また、試験装置５１においては、ドライ
バ部５６の劣化や破壊の原因になる。 【００１１】上記データ衝突を回避する方法としては、
特開昭５９−９００６６号公報に開示されているよう
に、ＤＵＴ５７から入出力切り替え信号を取り出し、こ
れにより試験装置５１の入出力切り替えタイミングを制
御しようとする方法がある。 【００１２】 【発明が解決しようとする課題】ところが、上記特開昭
５９−９００６６号公報のような手法では、ＤＵＴ５７
から予め入出力切り替えタイミングを取り出しておく必
要があり、そのための出力回路及び出力端子をＤＵＴ５
７内に新たに設けなくてはならない。したがって、この
ような手法では、入出力切り替えタイミングを取り出す
ための出力回路及び出力端子を有していない従来からの
ＤＵＴ５７に対しては、ファンクションテストを行うこ
とができず、論理集積回路の試験装置としての汎用性が
低い等の問題が生じる。また、ＤＵＴ５７のコスト高に
もつながる。 【００１３】本発明は、上記の問題点を解決するために
なされたもので、その目的は、ＤＵＴ５７に対し何ら回
路あるいは端子等の追加を行うことなく、データ衝突を
回避して論理集積回路の試験を実施可能な、論理集積回
路の試験方法、及び試験装置を提供することにある。 【００１４】 【課題を解決するための手段】請求項１の論理集積回路
の試験装置は、双方向性の入出力バッファを通してデー
タが入出力される論理集積回路を被測定デバイスとし、
該論理集積回路にテストデータを与え、該テストデータ
に対して論理集積回路が出力する出力データと、該テス
トデータに対応する期待値データとを比較して論理集積
回路の試験を行うものであり、上記の課題を解決するた
めに、論理集積回路に対してテストデータを出力する出
力手段と、論理集積回路に入力されるテストデータと論
理集積回路が出力する出力データとが衝突したときの論
理集積回路の端子電圧を基にデータの衝突を検出する衝
突検出手段と、上記衝突検出手段によってデータの衝突
が検出されると、データの衝突が生じないようにテスト
データの出力タイミングを修正するタイミング修正手段
とを備えており、上記出力手段は、能力可変ドライバを
含んでおり、論理集積回路に出力するテストデータの出
力電圧値の変更が可能であることを特徴としている。 【００１５】上記の構成によれば、上記出力手段が論理
集積回路に対して出力するテストデータと、論理集積回
路が出力する出力データとが衝突すると、衝突検出手段
によりデータの衝突が検出される。上記衝突検出手段
は、データの衝突時の論理集積回路の端子電圧の電圧値
を基に、データの衝突を検出するようになっている。デ
ータの衝突が検出されると、タイミング修正手段により
データの衝突が生じないように、テストデータの出力タ
イミングが修正される。 【００１６】これにより、論理集積回路から入出力切り
替え信号を取り出すことなく、データの衝突を回避する
ことができる。また、データの衝突の検出やテストデー
タの出力タイミングの修正を、本発明の論理集積回路の
試験装置で行える。したがって、論理集積回路に対して
は、回路あるいは出力端子の追加等の構成変更を加える
必要がない。このため、論理集積回路の製造コストの増
加を招かず、さらに、上記論理集積回路の試験装置が汎
用性の高いものとなる。 【００１７】また、論理集積回路の端子電圧を基にデー
タの衝突を検出する場合、データの衝突が発生した場合
の電圧値を基に、一定の電圧範囲が予め設定され、この
電圧範囲の電圧が検出されたとき、データの衝突が検出
される。しかしながら、データの衝突が発生した場合の
電圧値が電源電圧に近い等で一定の電圧範囲を予め設定
できず、データの衝突を正確に検出できないことがあ
る。 【００１８】これに対し、上記の構成によれば、出力手
段の能力可変ドライバのドライバ能力を変えることによ
って、出力手段が出力するテストデータの電圧が変更で
きる。したがって、データの衝突が発生したときの論理
集積回路の端子電圧の値を、一定の電圧範囲を設定でき
る程度にまで、下げたり或いは上げたりして調整するこ
とが可能となる。これにより、より確実なデータの衝突
の検出が可能となる。 【００１９】また、データの衝突が発生した際に、論理
集積回路の端子電圧が上記電圧範囲内とならない場合
に、出力手段の能力可変ドライバのドライバ能力を変え
ることによって、出力手段が出力するテストデータの電
圧を変更すれば、データの衝突発生時の被測定デバイス
の端子電圧を基準電圧範囲内の値とすることができる。 【００２０】 【発明の実施の形態】本発明の実施の一形態について図
１ないし図７に基づいて説明すれば、以下の通りであ
る。 【００２１】図１に示すように、本実施の形態に係る試
験装置（論理集積回路の試験装置）１は、ＤＵＴ２のフ
ァンクションテストを行うため、以下に述べる構成を有
している。上記試験装置１は、テスト制御部１１と、テ
ストデータと該テストデータに対応する期待値データと
が入っているテストパターン記憶部１２と、出力手段と
してＤＵＴ２に上記テスト入力パターンを出力する能力
可変ドライバ部１３と、ＤＵＴ２の出力データを検出す
るコンパレータ部１４と、衝突検出部１５と、タイミン
グ発生部１６とを有している。 【００２２】尚、ＤＵＴ２の出力と上記能力可変ドライ
バ部１３の出力とが衝突した場合にこれを検出する衝突
検出手段は、テスト制御部１１と衝突検出部１５とで構
成され、テストデータの出力タイミングを修正するタイ
ミング修正手段は、テスト制御部１１と能力可変ドライ
バ部１３とで構成される。 【００２３】上記テスト制御部１１は、ＣＰＵ（Centra
l Procssing Unit) 等によって構成されており、上記各
構成部の動作を制御する。また、能力可変ドライバ部１
３は、テストパターン記憶部１２より出力されるテスト
データを、ＤＵＴ２に出力するものであり、該能力可変
ドライバ部１３自身のドライブ能力を変化させることで
上記テストデータの出力電圧を変えることができる。 【００２４】上記能力可変ドライバ部１３は、図２ある
いは図３に示すように、テストパターン記憶部１２より
入力したテストデータを、ドライブ波形整形部１３ａに
おいてタイミング発生部１６より発生するクロックによ
って波形整形し、ドライバ用バッファ１３ｂを介してＤ
ＵＴ２へ出力するものである。 【００２５】ここで、図２に示す能力可変ドライバ部１
３は、ドライブ波形整形部１３ａとドライバ用バッファ
１３ｂとの間にドライブ電流制御部１３ｃを備えてお
り、該ドライブ電流制御部１３ｃによって、ドライバ用
バッファ１３ｂへ供給する電流を変化させることで能力
可変ドライバ部１３より出力するテストデータの電圧を
変えることができる。また、図３に示す能力可変ドライ
バ部１３は、ドライバ用バッファ１３ｂの後段に抵抗制
御部１３ｄを備えており、該抵抗制御部１３ｄの抵抗値
を変化させることによって、能力可変ドライバ部１３よ
り出力するテストデータの電圧を変えることができる。
ドライブ電流制御部１３ｃおよび抵抗制御部１３ｄは、
テスト制御部１１より出力される制御信号によって制御
される。これらの構成により、能力可変ドライバ部１３
より出力されるテストデータは、各端子毎にハイレベル
およびローレベル時の出力電圧を任意に設定することが
できる。 【００２６】衝突検出部１５は、図４に示すように、Ｄ
ＵＴ端子電圧を比較するためのコンパレータ１５ａ・１
５ｂと、衝突の有無を検出するためのアンドゲート１５
ｃとで構成される。上記コンパレータ１５ａのプラス側
端子には、テスト制御部１１より、衝突を検出するため
の基準の上限値となる電圧Ｖref Ｈが印加される。さら
に、コンパレータ１５ａのマイナス側端子には、ＤＵＴ
２からの出力電圧が印加され、該ＤＵＴ２からの出力電
圧がＶref Ｈより小さければ、コンパレータ１５ａはハ
イレベルの信号を出力する。 【００２７】また、コンパレータ１５ｂのマイナス側端
子には、テスト制御部１１より、衝突を検出するための
基準の下限値となる電圧Ｖref Ｌが印加される。さら
に、コンパレータ１５ｂのプラス側端子には、ＤＵＴ２
からの出力電圧が印加され、該ＤＵＴ２からの出力電圧
がＶref Ｌより大きければ、コンパレータ１５ｂはハイ
レベルの信号を出力する。 【００２８】そして、アンドゲート１５ｃは、コンパレ
ータ１５ａ・１５ｂの両方よりハイレベルの信号が入力
された場合、すなわち、ＤＵＴ２からの出力電圧がＶre
f ＨおよびＶref Ｌの間となる場合に、ハイレベル信号
をテスト制御部１１に対して出力する。こうして、上記
衝突検出部１５がハイレベルの信号を出力している期間
をテスト制御部１１で測定すれば衝突発生期間を知るこ
とができる。ただし、単にＤＵＴ２の故障によって、デ
ータ衝突が発生していなくても、ＤＵＴ２の端子電圧が
基準電圧範囲内の値となる場合も考えられる。しかしな
がら、通常は、このテストを行う前に端子状態のスタテ
ィックテスト（リークおよびショートを検出するための
テスト）が行われており、該スタティックテストによっ
て、このような場合はほぼ排除されると考えられる。 【００２９】また、コンパレータ部１４は、ＤＵＴ２よ
り出力されたデータを論理値に変換し、上記データとテ
ストパターン記憶部１２より入力した期待値データと
を、タイミング発生部１６より入力されるクロックのタ
イミングで比較判定を行うものである。 【００３０】続いて、本実施の形態に係る試験装置１の
動作を説明する。ここで、上記試験装置１は、ＤＵＴ２
が設計された論理的機能を有しているか否かを検査する
ファンクションテストを行う前に試験装置１がＤＵＴ２
に対して出力するテストデータの出力タイミングを修正
するための予備テストを行う。上記予備テストは、試験
装置１がＤＵＴ２に対して出力するテストデータとＤＵ
Ｔ２が試験装置１に対して出力する出力データとの衝突
を回避するために行うものであり、その方法を、主に図
７のフローチャートを用いて以下に説明する。尚、図７
のフローチャートに示される処理フローは、テストパタ
ーン記憶部１２に記憶されているある１つのテストデー
タに対するものであり、上記処理フローは、ＤＵＴ２へ
入力される全てのテストデータについて行われる。 【００３１】まず、テストパターン記憶部１２よりテス
トデータが、能力可変ドライバ部１３を介して、ＤＵＴ
２へ与えられる（Ｓ１）。該ＤＵＴ２は、与えられたテ
ストデータを論理変換して、コンパレータ部１４および
衝突検出部１５へ出力する（Ｓ２）。 【００３２】ただし、この時、能力可変ドライバ部１３
が出力するテストデータの出力電圧は、ファンクション
テストの実施時とは異なり、能力可変ドライバ部１３に
よって、ＤＵＴ２の出力電圧と同じくらいのレベルに下
げられている。これにより、データ衝突時のＤＵＴ２の
端子電圧は、例えば、ＶＤＤ／２付近の値となる。 【００３３】これは、ファンクションテストの実施時の
ように、能力可変ドライバ部１３の出力電圧がＤＵＴ２
の出力電圧に比べて大きすぎる場合には、データ衝突時
のＤＵＴ２の端子電圧が能力可変ドライバ部１３の出力
電圧に近い値となってしまい、データ衝突の検出が困難
になるためである。 【００３４】このとき、能力可変ドライバ部１３のテス
トデータの出力は、図５（ｃ）に示すように、時刻ｔ0
において入力モードから出力モードへ切り替わってい
る。ここで、ＤＵＴ２は、同じく時刻ｔ0 で出力モード
から入力モードへ切り替わらなくてはならないが、実際
には、図５（ｂ）に示すように、時刻ｔ1 まで出力モー
ドの状態が続いている。その結果、図５（ａ）に示すよ
うに、時刻ｔ0 からｔ1までの期間で、能力可変ドライ
バ部１３の出力とＤＵＴ２の出力とが衝突している。こ
の衝突時におけるＤＵＴ２の端子電圧は、各端子毎に端
子形態の違いなどによって異なるが、衝突時の端子電圧
が基準電圧Ｖref Ｈ、Ｖref Ｌの間にあれば衝突検出部
１５による検出が可能となる。通常、上記端子は複数あ
るが、これらの端子のうち少なくとも１つにおいてデー
タ衝突が検出されれば以下の動作は可能である。 【００３５】この衝突は、衝突検出部１５により検出さ
れる。衝突検出部１５は、上述のようにコンパレータ１
５ａ・１５ｂとアンドゲート１５ｃとを備えている。上
記衝突検出部１５に、図６（ａ）に示すように、時刻ｔ
0 まではＤＵＴ２のロー出力状態、時刻ｔ0 からｔ1 ま
では衝突により端子電圧が基準範囲内となる状態、時刻
ｔ1 からは、能力可変ドライバ部１３のハイ出力状態を
示すＤＵＴ２の端子電圧が入力されたとする。このと
き、衝突検出部１５のハイ側コンパレータとなるコンパ
レータ１５ａは、図６（ｂ）に示すように、時刻ｔ1 ま
でハイ出力となり、ロー側コンパレータとなるコンパレ
ータ１５ｂは、図６（ｃ）に示すように、時刻ｔ0 より
ハイ出力となる。その結果、図６（ｄ）に示すように、
アンドゲート１５ｃは、時刻ｔ0 からｔ1 、すなわち、
衝突の発生している期間だけテスト制御部１１に対して
ハイ出力を行うことになる。 【００３６】このように、上記衝突検出部１５によるハ
イ出力を、テスト制御部１１が検知することによって、
衝突が検出される（Ｓ３）。衝突が検出されれば（Ｓ３
でＹＥＳ）、続いてテスト制御部１１により、ハイ出力
を行っている期間が測定され、これによって衝突発生時
間が求められる（Ｓ４）。テスト制御部１１は、こうし
て求めた衝突発生時間分だけ、能力可変ドライバ部１３
の出力タイミングをずらして（Ｓ５）、衝突を回避す
る。 【００３７】但し、衝突時のＤＵＴ２の端子電圧は、Ｄ
ＵＴ２の出力電圧及び電流供給能力と能力可変ドライバ
部１３のドライブ電圧及び電流ドライブ能力により決定
されるものであり、常に、基準範囲内になるとは限らな
い。そこで、衝突時のＤＵＴ２の端子電圧が、基準範囲
内の値にならない場合、すなわち、テスト制御部１１に
おいて衝突が検出されなかった場合（Ｓ３でＮＯ）に
は、ドライブ電流制御部１３ｃが能力設定の全範囲で設
定終了したか否かが判断される（Ｓ６）。そして、全範
囲で能力設定が行われていなければ（Ｓ６でＮＯ）、既
述したように、衝突期間電圧がＶｒｅｆＬとＶｒｅｆＨ
の中間電圧付近になるように、能力可変ドライバ部１３
の電流ドライブ能力および抵抗値をテスト制御部１１に
より制御し、ドライバ出力電圧を変化させる（Ｓ７）。 【００３８】以上のように、本実施の形態に係る試験装
置１は、データ衝突が生じる場合には、衝突検出部１５
が衝突発生期間のみハイ信号を出力する。そのハイ信号
の出力期間を測定することで、衝突発生時間が求められ
る。こうして求められた衝突発生時間分だけ、ドライブ
電流制御部１３ｃの出力タイミングをずらすことで、以
後の衝突発生を回避することができる。 【００３９】これにより、データ衝突の検出や、テスト
データの出力タイミングの修正等、データ衝突の回避を
図るための動作を、全て試験装置１で行うことができ
る。したがって、ＤＵＴ２に対しては、何ら構成の変更
を加えることなく、データ衝突の回避を図ることができ
る。その結果、ＤＵＴ２の製造コストの増加を招くこと
なく、また、試験装置１を汎用性の高いものとすること
ができる。 【００４０】尚、本実施の形態では、衝突発生期間を示
すアンドゲートのハイ信号の出力期間、すなわちｔ0 〜
ｔ1 時間をテスト制御部１１で測定し、その値分だけ能
力可変ドライバ部１３によるテストデータの出力タイミ
ングをまとめて修正することにより、ＤＵＴ出力と能力
可変ドライバ出力との衝突を回避させる方法を記述して
いるが、衝突期間が無くなるまで能力可変ドライバ部１
３によるテストデータの出力タイミングを逐次変化させ
ることで衝突を回避することも可能である。但し、能力
可変ドライバ部１３によりテストデータの出力タイミン
グをまとめて修正すれば、テストデータの出力タイミン
グの修正を迅速に行うことができる。 【００４１】 【発明の効果】請求項１の発明の論理回路の試験装置
は、以上のように、論理集積回路に対してテストデータ
を出力する出力手段と、論理集積回路に入力されるテス
トデータと論理集積回路が出力する出力データとが衝突
したときの論理集積回路の端子電圧を基にデータの衝突
を検出する衝突検出手段と、上記衝突検出手段によって
データの衝突が検出されると、データの衝突が生じない
ようにテストデータの出力タイミングを修正するタイミ
ング修正手段とを備えており、上記出力手段は、能力可
変ドライバを含んでおり、論理集積回路に出力するテス
トデータの出力電圧値の変更が可能である構成である。 【００４２】それゆえ、データ衝突の検出やテストデー
タの出力タイミングの修正を、全て本発明の論理集積回
路の試験装置で行える。このため、論理集積回路から入
出力切り替え信号を取り出すことなく、データの衝突を
回避することができる。 【００４３】したがって、論理集積回路に対しては、回
路あるいは出力端子の追加等の構成変更を加える必要が
ないため、論理集積回路の製造コストの増加を招かず、
さらに、本発明の論理集積回路の試験装置が汎用性の高
いものとなるという効果を奏する。 【００４４】また、出力手段の能力可変ドライバのドラ
イバ能力を変えることによって、データの衝突が発生し
たときの論理集積回路の端子電圧の値を、一定の電圧範
囲を設定できる程度にまで、下げたり或いは上げたりし
て調整することが可能となる。これにより、より確実な
データの衝突の検出が可能となるという効果を奏する。 【００４５】また、データの衝突が発生した際に、論理
集積回路の端子電圧が上記電圧範囲内とならない場合
に、出力手段の能力可変ドライバのドライバ能力を変え
ることによって、出力手段が出力するテストデータの電
圧が変更すれば、データの衝突発生時の被測定デバイス
の端子電圧を基準電圧範囲内の値とすることができ、さ
らに確実なデータの衝突の検出が可能となるという効果
を併せて奏する。
バッファを通してデータが入出力される論理集積回路
（例えば、半導体集積回路）が設計された論理的機能を
有しているか否かを試験する論理集積回路の試験方法お
よび試験装置に関するものであり、特に、論理集積回路
の試験装置のドライバ部の出力データと被測定デバイス
である論理集積回路の出力データとの衝突を回避するた
めの論理集積回路の試験方法および試験装置に関するも
のである。 【０００２】 【従来の技術】半導体集積回路等の集積回路に何らかの
論理を組んだ論理集積回路では、該論理集積回路が設計
通りの論理的機能を有するか否かを調べるためファンク
ションテストが行われる。 【０００３】図８に示すように、上記ファンクションテ
ストを行うための試験装置（論理集積回路の試験装置）
５１は、被測定デバイス（Device Under Test:以下、Ｄ
ＵＴと称する）５７にテストデータを入力し、該テスト
データをＤＵＴ５７が処理して出力した出力データと、
期待値データと比較することによって、ＤＵＴ５７の論
理的機能をテストする。尚、上記期待値データとは、上
記ＤＵＴ５７が所望の論理的機能を有している場合に、
該テストデータに対応して出力されるであろうデータを
示す。 【０００４】上記試験装置５１は、テスト制御部５２
と、テストデータと該テストデータに対応する期待値デ
ータとが入っているテストパターン記憶部５３と、タイ
ミング発生部５４と、ＤＵＴ５７の出力データを検出す
るコンパレータ部５５と、ＤＵＴ５７にテストパターン
を入力するドライバ部５６とを有している。 【０００５】上記ＤＵＴ５７を試験する場合、テストパ
ターン記憶部５３に格納されているテストデータを、タ
イミング発生部５４からのクロックにより波形整形し、
ドライバ部５６からＤＵＴ５７に与える。 【０００６】また、ＤＵＴ５７によって加工され、出力
された出力データは、コンパレータ部５５により論理値
に変換され、テストパターン記憶部５３に格納された期
待値データとタイミング発生部５４からのクロックのタ
イミングで比較判定が行われる。 【０００７】しかし、上記手法でＤＵＴ５７の測定を行
う場合、入出力端子においてはＤＵＴ５７内部での入出
力切り替えタイミングと、試験装置５１におけるドライ
バ部５６とコンパレータ部５５の切り替えタイミング、
すなわち試験装置５１の入出力切り替えタイミングとが
必ずしも一致しないため、場合によってはＤＵＴ５７の
出力と試験装置５１のドライバ出力との衝突（以下、デ
ータ衝突と称する）が発生する。 【０００８】例えば、図９（ｃ）に示すように、試験装
置５１は、時刻ｔ2 のタイミングでコンパレータ部５５
がＤＵＴ５７からデータを入力する状態から、ドライバ
部５６がＤＵＴ５７にデータを出力する状態へと切り替
わる。これに対し、図９（ｂ）に示すように、ＤＵＴ部
５７は、時刻ｔ3 のタイミングまではコンパレータ部５
５へデータを出力する状態であり、時刻ｔ3 のタイミン
グ以降で、はじめてドライバ部５６からデータを入力す
る状態に切り替わる。 【０００９】従って、試験装置５１と、ＤＵＴ５７との
入出力切り替えタイミングが不一致である期間、すなわ
ち時刻ｔ2 からｔ3 の間、試験装置５１からＤＵＴ５７
へ入力されるテストデータと、ＤＵＴ５７からの出力デ
ータとが衝突し、図９（ａ）に示すような波形となる。 【００１０】通常、試験装置５１のドライバ部５６の電
流供給能力はＤＵＴ５７のそれに対して十分高いため、
ドライバ部５６のレベルが優先される。このような衝突
があると試験装置５１やＤＵＴ５７ヘ異常な電流が流れ
る。これにより、ＤＵＴ５７においては、動作マージン
が悪化したり電源電流の測定が正確におこなえない等の
問題が生じる。また、試験装置５１においては、ドライ
バ部５６の劣化や破壊の原因になる。 【００１１】上記データ衝突を回避する方法としては、
特開昭５９−９００６６号公報に開示されているよう
に、ＤＵＴ５７から入出力切り替え信号を取り出し、こ
れにより試験装置５１の入出力切り替えタイミングを制
御しようとする方法がある。 【００１２】 【発明が解決しようとする課題】ところが、上記特開昭
５９−９００６６号公報のような手法では、ＤＵＴ５７
から予め入出力切り替えタイミングを取り出しておく必
要があり、そのための出力回路及び出力端子をＤＵＴ５
７内に新たに設けなくてはならない。したがって、この
ような手法では、入出力切り替えタイミングを取り出す
ための出力回路及び出力端子を有していない従来からの
ＤＵＴ５７に対しては、ファンクションテストを行うこ
とができず、論理集積回路の試験装置としての汎用性が
低い等の問題が生じる。また、ＤＵＴ５７のコスト高に
もつながる。 【００１３】本発明は、上記の問題点を解決するために
なされたもので、その目的は、ＤＵＴ５７に対し何ら回
路あるいは端子等の追加を行うことなく、データ衝突を
回避して論理集積回路の試験を実施可能な、論理集積回
路の試験方法、及び試験装置を提供することにある。 【００１４】 【課題を解決するための手段】請求項１の論理集積回路
の試験装置は、双方向性の入出力バッファを通してデー
タが入出力される論理集積回路を被測定デバイスとし、
該論理集積回路にテストデータを与え、該テストデータ
に対して論理集積回路が出力する出力データと、該テス
トデータに対応する期待値データとを比較して論理集積
回路の試験を行うものであり、上記の課題を解決するた
めに、論理集積回路に対してテストデータを出力する出
力手段と、論理集積回路に入力されるテストデータと論
理集積回路が出力する出力データとが衝突したときの論
理集積回路の端子電圧を基にデータの衝突を検出する衝
突検出手段と、上記衝突検出手段によってデータの衝突
が検出されると、データの衝突が生じないようにテスト
データの出力タイミングを修正するタイミング修正手段
とを備えており、上記出力手段は、能力可変ドライバを
含んでおり、論理集積回路に出力するテストデータの出
力電圧値の変更が可能であることを特徴としている。 【００１５】上記の構成によれば、上記出力手段が論理
集積回路に対して出力するテストデータと、論理集積回
路が出力する出力データとが衝突すると、衝突検出手段
によりデータの衝突が検出される。上記衝突検出手段
は、データの衝突時の論理集積回路の端子電圧の電圧値
を基に、データの衝突を検出するようになっている。デ
ータの衝突が検出されると、タイミング修正手段により
データの衝突が生じないように、テストデータの出力タ
イミングが修正される。 【００１６】これにより、論理集積回路から入出力切り
替え信号を取り出すことなく、データの衝突を回避する
ことができる。また、データの衝突の検出やテストデー
タの出力タイミングの修正を、本発明の論理集積回路の
試験装置で行える。したがって、論理集積回路に対して
は、回路あるいは出力端子の追加等の構成変更を加える
必要がない。このため、論理集積回路の製造コストの増
加を招かず、さらに、上記論理集積回路の試験装置が汎
用性の高いものとなる。 【００１７】また、論理集積回路の端子電圧を基にデー
タの衝突を検出する場合、データの衝突が発生した場合
の電圧値を基に、一定の電圧範囲が予め設定され、この
電圧範囲の電圧が検出されたとき、データの衝突が検出
される。しかしながら、データの衝突が発生した場合の
電圧値が電源電圧に近い等で一定の電圧範囲を予め設定
できず、データの衝突を正確に検出できないことがあ
る。 【００１８】これに対し、上記の構成によれば、出力手
段の能力可変ドライバのドライバ能力を変えることによ
って、出力手段が出力するテストデータの電圧が変更で
きる。したがって、データの衝突が発生したときの論理
集積回路の端子電圧の値を、一定の電圧範囲を設定でき
る程度にまで、下げたり或いは上げたりして調整するこ
とが可能となる。これにより、より確実なデータの衝突
の検出が可能となる。 【００１９】また、データの衝突が発生した際に、論理
集積回路の端子電圧が上記電圧範囲内とならない場合
に、出力手段の能力可変ドライバのドライバ能力を変え
ることによって、出力手段が出力するテストデータの電
圧を変更すれば、データの衝突発生時の被測定デバイス
の端子電圧を基準電圧範囲内の値とすることができる。 【００２０】 【発明の実施の形態】本発明の実施の一形態について図
１ないし図７に基づいて説明すれば、以下の通りであ
る。 【００２１】図１に示すように、本実施の形態に係る試
験装置（論理集積回路の試験装置）１は、ＤＵＴ２のフ
ァンクションテストを行うため、以下に述べる構成を有
している。上記試験装置１は、テスト制御部１１と、テ
ストデータと該テストデータに対応する期待値データと
が入っているテストパターン記憶部１２と、出力手段と
してＤＵＴ２に上記テスト入力パターンを出力する能力
可変ドライバ部１３と、ＤＵＴ２の出力データを検出す
るコンパレータ部１４と、衝突検出部１５と、タイミン
グ発生部１６とを有している。 【００２２】尚、ＤＵＴ２の出力と上記能力可変ドライ
バ部１３の出力とが衝突した場合にこれを検出する衝突
検出手段は、テスト制御部１１と衝突検出部１５とで構
成され、テストデータの出力タイミングを修正するタイ
ミング修正手段は、テスト制御部１１と能力可変ドライ
バ部１３とで構成される。 【００２３】上記テスト制御部１１は、ＣＰＵ（Centra
l Procssing Unit) 等によって構成されており、上記各
構成部の動作を制御する。また、能力可変ドライバ部１
３は、テストパターン記憶部１２より出力されるテスト
データを、ＤＵＴ２に出力するものであり、該能力可変
ドライバ部１３自身のドライブ能力を変化させることで
上記テストデータの出力電圧を変えることができる。 【００２４】上記能力可変ドライバ部１３は、図２ある
いは図３に示すように、テストパターン記憶部１２より
入力したテストデータを、ドライブ波形整形部１３ａに
おいてタイミング発生部１６より発生するクロックによ
って波形整形し、ドライバ用バッファ１３ｂを介してＤ
ＵＴ２へ出力するものである。 【００２５】ここで、図２に示す能力可変ドライバ部１
３は、ドライブ波形整形部１３ａとドライバ用バッファ
１３ｂとの間にドライブ電流制御部１３ｃを備えてお
り、該ドライブ電流制御部１３ｃによって、ドライバ用
バッファ１３ｂへ供給する電流を変化させることで能力
可変ドライバ部１３より出力するテストデータの電圧を
変えることができる。また、図３に示す能力可変ドライ
バ部１３は、ドライバ用バッファ１３ｂの後段に抵抗制
御部１３ｄを備えており、該抵抗制御部１３ｄの抵抗値
を変化させることによって、能力可変ドライバ部１３よ
り出力するテストデータの電圧を変えることができる。
ドライブ電流制御部１３ｃおよび抵抗制御部１３ｄは、
テスト制御部１１より出力される制御信号によって制御
される。これらの構成により、能力可変ドライバ部１３
より出力されるテストデータは、各端子毎にハイレベル
およびローレベル時の出力電圧を任意に設定することが
できる。 【００２６】衝突検出部１５は、図４に示すように、Ｄ
ＵＴ端子電圧を比較するためのコンパレータ１５ａ・１
５ｂと、衝突の有無を検出するためのアンドゲート１５
ｃとで構成される。上記コンパレータ１５ａのプラス側
端子には、テスト制御部１１より、衝突を検出するため
の基準の上限値となる電圧Ｖref Ｈが印加される。さら
に、コンパレータ１５ａのマイナス側端子には、ＤＵＴ
２からの出力電圧が印加され、該ＤＵＴ２からの出力電
圧がＶref Ｈより小さければ、コンパレータ１５ａはハ
イレベルの信号を出力する。 【００２７】また、コンパレータ１５ｂのマイナス側端
子には、テスト制御部１１より、衝突を検出するための
基準の下限値となる電圧Ｖref Ｌが印加される。さら
に、コンパレータ１５ｂのプラス側端子には、ＤＵＴ２
からの出力電圧が印加され、該ＤＵＴ２からの出力電圧
がＶref Ｌより大きければ、コンパレータ１５ｂはハイ
レベルの信号を出力する。 【００２８】そして、アンドゲート１５ｃは、コンパレ
ータ１５ａ・１５ｂの両方よりハイレベルの信号が入力
された場合、すなわち、ＤＵＴ２からの出力電圧がＶre
f ＨおよびＶref Ｌの間となる場合に、ハイレベル信号
をテスト制御部１１に対して出力する。こうして、上記
衝突検出部１５がハイレベルの信号を出力している期間
をテスト制御部１１で測定すれば衝突発生期間を知るこ
とができる。ただし、単にＤＵＴ２の故障によって、デ
ータ衝突が発生していなくても、ＤＵＴ２の端子電圧が
基準電圧範囲内の値となる場合も考えられる。しかしな
がら、通常は、このテストを行う前に端子状態のスタテ
ィックテスト（リークおよびショートを検出するための
テスト）が行われており、該スタティックテストによっ
て、このような場合はほぼ排除されると考えられる。 【００２９】また、コンパレータ部１４は、ＤＵＴ２よ
り出力されたデータを論理値に変換し、上記データとテ
ストパターン記憶部１２より入力した期待値データと
を、タイミング発生部１６より入力されるクロックのタ
イミングで比較判定を行うものである。 【００３０】続いて、本実施の形態に係る試験装置１の
動作を説明する。ここで、上記試験装置１は、ＤＵＴ２
が設計された論理的機能を有しているか否かを検査する
ファンクションテストを行う前に試験装置１がＤＵＴ２
に対して出力するテストデータの出力タイミングを修正
するための予備テストを行う。上記予備テストは、試験
装置１がＤＵＴ２に対して出力するテストデータとＤＵ
Ｔ２が試験装置１に対して出力する出力データとの衝突
を回避するために行うものであり、その方法を、主に図
７のフローチャートを用いて以下に説明する。尚、図７
のフローチャートに示される処理フローは、テストパタ
ーン記憶部１２に記憶されているある１つのテストデー
タに対するものであり、上記処理フローは、ＤＵＴ２へ
入力される全てのテストデータについて行われる。 【００３１】まず、テストパターン記憶部１２よりテス
トデータが、能力可変ドライバ部１３を介して、ＤＵＴ
２へ与えられる（Ｓ１）。該ＤＵＴ２は、与えられたテ
ストデータを論理変換して、コンパレータ部１４および
衝突検出部１５へ出力する（Ｓ２）。 【００３２】ただし、この時、能力可変ドライバ部１３
が出力するテストデータの出力電圧は、ファンクション
テストの実施時とは異なり、能力可変ドライバ部１３に
よって、ＤＵＴ２の出力電圧と同じくらいのレベルに下
げられている。これにより、データ衝突時のＤＵＴ２の
端子電圧は、例えば、ＶＤＤ／２付近の値となる。 【００３３】これは、ファンクションテストの実施時の
ように、能力可変ドライバ部１３の出力電圧がＤＵＴ２
の出力電圧に比べて大きすぎる場合には、データ衝突時
のＤＵＴ２の端子電圧が能力可変ドライバ部１３の出力
電圧に近い値となってしまい、データ衝突の検出が困難
になるためである。 【００３４】このとき、能力可変ドライバ部１３のテス
トデータの出力は、図５（ｃ）に示すように、時刻ｔ0
において入力モードから出力モードへ切り替わってい
る。ここで、ＤＵＴ２は、同じく時刻ｔ0 で出力モード
から入力モードへ切り替わらなくてはならないが、実際
には、図５（ｂ）に示すように、時刻ｔ1 まで出力モー
ドの状態が続いている。その結果、図５（ａ）に示すよ
うに、時刻ｔ0 からｔ1までの期間で、能力可変ドライ
バ部１３の出力とＤＵＴ２の出力とが衝突している。こ
の衝突時におけるＤＵＴ２の端子電圧は、各端子毎に端
子形態の違いなどによって異なるが、衝突時の端子電圧
が基準電圧Ｖref Ｈ、Ｖref Ｌの間にあれば衝突検出部
１５による検出が可能となる。通常、上記端子は複数あ
るが、これらの端子のうち少なくとも１つにおいてデー
タ衝突が検出されれば以下の動作は可能である。 【００３５】この衝突は、衝突検出部１５により検出さ
れる。衝突検出部１５は、上述のようにコンパレータ１
５ａ・１５ｂとアンドゲート１５ｃとを備えている。上
記衝突検出部１５に、図６（ａ）に示すように、時刻ｔ
0 まではＤＵＴ２のロー出力状態、時刻ｔ0 からｔ1 ま
では衝突により端子電圧が基準範囲内となる状態、時刻
ｔ1 からは、能力可変ドライバ部１３のハイ出力状態を
示すＤＵＴ２の端子電圧が入力されたとする。このと
き、衝突検出部１５のハイ側コンパレータとなるコンパ
レータ１５ａは、図６（ｂ）に示すように、時刻ｔ1 ま
でハイ出力となり、ロー側コンパレータとなるコンパレ
ータ１５ｂは、図６（ｃ）に示すように、時刻ｔ0 より
ハイ出力となる。その結果、図６（ｄ）に示すように、
アンドゲート１５ｃは、時刻ｔ0 からｔ1 、すなわち、
衝突の発生している期間だけテスト制御部１１に対して
ハイ出力を行うことになる。 【００３６】このように、上記衝突検出部１５によるハ
イ出力を、テスト制御部１１が検知することによって、
衝突が検出される（Ｓ３）。衝突が検出されれば（Ｓ３
でＹＥＳ）、続いてテスト制御部１１により、ハイ出力
を行っている期間が測定され、これによって衝突発生時
間が求められる（Ｓ４）。テスト制御部１１は、こうし
て求めた衝突発生時間分だけ、能力可変ドライバ部１３
の出力タイミングをずらして（Ｓ５）、衝突を回避す
る。 【００３７】但し、衝突時のＤＵＴ２の端子電圧は、Ｄ
ＵＴ２の出力電圧及び電流供給能力と能力可変ドライバ
部１３のドライブ電圧及び電流ドライブ能力により決定
されるものであり、常に、基準範囲内になるとは限らな
い。そこで、衝突時のＤＵＴ２の端子電圧が、基準範囲
内の値にならない場合、すなわち、テスト制御部１１に
おいて衝突が検出されなかった場合（Ｓ３でＮＯ）に
は、ドライブ電流制御部１３ｃが能力設定の全範囲で設
定終了したか否かが判断される（Ｓ６）。そして、全範
囲で能力設定が行われていなければ（Ｓ６でＮＯ）、既
述したように、衝突期間電圧がＶｒｅｆＬとＶｒｅｆＨ
の中間電圧付近になるように、能力可変ドライバ部１３
の電流ドライブ能力および抵抗値をテスト制御部１１に
より制御し、ドライバ出力電圧を変化させる（Ｓ７）。 【００３８】以上のように、本実施の形態に係る試験装
置１は、データ衝突が生じる場合には、衝突検出部１５
が衝突発生期間のみハイ信号を出力する。そのハイ信号
の出力期間を測定することで、衝突発生時間が求められ
る。こうして求められた衝突発生時間分だけ、ドライブ
電流制御部１３ｃの出力タイミングをずらすことで、以
後の衝突発生を回避することができる。 【００３９】これにより、データ衝突の検出や、テスト
データの出力タイミングの修正等、データ衝突の回避を
図るための動作を、全て試験装置１で行うことができ
る。したがって、ＤＵＴ２に対しては、何ら構成の変更
を加えることなく、データ衝突の回避を図ることができ
る。その結果、ＤＵＴ２の製造コストの増加を招くこと
なく、また、試験装置１を汎用性の高いものとすること
ができる。 【００４０】尚、本実施の形態では、衝突発生期間を示
すアンドゲートのハイ信号の出力期間、すなわちｔ0 〜
ｔ1 時間をテスト制御部１１で測定し、その値分だけ能
力可変ドライバ部１３によるテストデータの出力タイミ
ングをまとめて修正することにより、ＤＵＴ出力と能力
可変ドライバ出力との衝突を回避させる方法を記述して
いるが、衝突期間が無くなるまで能力可変ドライバ部１
３によるテストデータの出力タイミングを逐次変化させ
ることで衝突を回避することも可能である。但し、能力
可変ドライバ部１３によりテストデータの出力タイミン
グをまとめて修正すれば、テストデータの出力タイミン
グの修正を迅速に行うことができる。 【００４１】 【発明の効果】請求項１の発明の論理回路の試験装置
は、以上のように、論理集積回路に対してテストデータ
を出力する出力手段と、論理集積回路に入力されるテス
トデータと論理集積回路が出力する出力データとが衝突
したときの論理集積回路の端子電圧を基にデータの衝突
を検出する衝突検出手段と、上記衝突検出手段によって
データの衝突が検出されると、データの衝突が生じない
ようにテストデータの出力タイミングを修正するタイミ
ング修正手段とを備えており、上記出力手段は、能力可
変ドライバを含んでおり、論理集積回路に出力するテス
トデータの出力電圧値の変更が可能である構成である。 【００４２】それゆえ、データ衝突の検出やテストデー
タの出力タイミングの修正を、全て本発明の論理集積回
路の試験装置で行える。このため、論理集積回路から入
出力切り替え信号を取り出すことなく、データの衝突を
回避することができる。 【００４３】したがって、論理集積回路に対しては、回
路あるいは出力端子の追加等の構成変更を加える必要が
ないため、論理集積回路の製造コストの増加を招かず、
さらに、本発明の論理集積回路の試験装置が汎用性の高
いものとなるという効果を奏する。 【００４４】また、出力手段の能力可変ドライバのドラ
イバ能力を変えることによって、データの衝突が発生し
たときの論理集積回路の端子電圧の値を、一定の電圧範
囲を設定できる程度にまで、下げたり或いは上げたりし
て調整することが可能となる。これにより、より確実な
データの衝突の検出が可能となるという効果を奏する。 【００４５】また、データの衝突が発生した際に、論理
集積回路の端子電圧が上記電圧範囲内とならない場合
に、出力手段の能力可変ドライバのドライバ能力を変え
ることによって、出力手段が出力するテストデータの電
圧が変更すれば、データの衝突発生時の被測定デバイス
の端子電圧を基準電圧範囲内の値とすることができ、さ
らに確実なデータの衝突の検出が可能となるという効果
を併せて奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、論理集
積回路の試験装置の構造を示すブロック図である。 【図２】上記論理集積回路の試験装置の能力可変ドライ
バ部の構造の一例を示すブロック図である。 【図３】上記能力可変ドライバ部の構造の他の例を示す
ブロック図である。 【図４】上記論理集積回路の試験装置の衝突検出部の構
造を示す回路図である。 【図５】ＤＵＴの端子電圧、ＤＵＴの出力電圧、および
能力可変ドライバ部の出力電圧を示す電圧波形図であ
る。 【図６】衝突検出部に入力されるＤＵＴの端子電圧、衝
突検出部のハイ側コンパレータ出力、ロー側コンパレー
タ出力、およびアンドゲート出力を示す出力波形図であ
る。 【図７】本発明の論理集積回路の試験方法の手順を示す
フローチャートである。 【図８】従来の論理集積回路の試験装置の構成を示すブ
ロック図である。 【図９】従来のＤＵＴの端子電圧、ＤＵＴの出力電圧、
およびドライバの出力電圧を示す電圧波形図である。 【符号の説明】 １ 論理集積回路の試験装置 ２ ＤＵＴ １１ テスト制御部 １３ 能力可変ドライバ部 １３ｃ ドライブ電流制御部 １３ｄ 抵抗制御部 １５ 衝突検出部
積回路の試験装置の構造を示すブロック図である。 【図２】上記論理集積回路の試験装置の能力可変ドライ
バ部の構造の一例を示すブロック図である。 【図３】上記能力可変ドライバ部の構造の他の例を示す
ブロック図である。 【図４】上記論理集積回路の試験装置の衝突検出部の構
造を示す回路図である。 【図５】ＤＵＴの端子電圧、ＤＵＴの出力電圧、および
能力可変ドライバ部の出力電圧を示す電圧波形図であ
る。 【図６】衝突検出部に入力されるＤＵＴの端子電圧、衝
突検出部のハイ側コンパレータ出力、ロー側コンパレー
タ出力、およびアンドゲート出力を示す出力波形図であ
る。 【図７】本発明の論理集積回路の試験方法の手順を示す
フローチャートである。 【図８】従来の論理集積回路の試験装置の構成を示すブ
ロック図である。 【図９】従来のＤＵＴの端子電圧、ＤＵＴの出力電圧、
およびドライバの出力電圧を示す電圧波形図である。 【符号の説明】 １ 論理集積回路の試験装置 ２ ＤＵＴ １１ テスト制御部 １３ 能力可変ドライバ部 １３ｃ ドライブ電流制御部 １３ｄ 抵抗制御部 １５ 衝突検出部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28
G06F 11/22 310
H01L 21/66
Claims (1)
- (57)【特許請求の範囲】 【請求項１】双方向性の入出力バッファを通してデータ
が入出力される論理集積回路を被測定デバイスとし、該
論理集積回路にテストデータを与え、該テストデータに
対して論理集積回路が出力する出力データと、該テスト
データに対応する期待値データとを比較して論理集積回
路の試験を行う論理集積回路の試験装置において、 論理集積回路に対してテストデータを出力する出力手段
と、 論理集積回路に入力されるテストデータと論理集積回路
が出力する出力データとが衝突したときの論理集積回路
の端子電圧を基にデータの衝突を検出する衝突検出手段
と、 上記衝突検出手段によってデータの衝突が検出される
と、データの衝突が生じないようにテストデータの出力
タイミングを修正するタイミング修正手段とを備えてお
り、 上記出力手段は、能力可変ドライバを含んでおり、論理
集積回路に出力するテストデータの出力電圧値の変更が
可能であることを特徴とする論理集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28230196A JP3481402B2 (ja) | 1996-10-24 | 1996-10-24 | 論理集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28230196A JP3481402B2 (ja) | 1996-10-24 | 1996-10-24 | 論理集積回路の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10123218A JPH10123218A (ja) | 1998-05-15 |
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Family
ID=17650648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| JP (1) | JP3481402B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009016715A1 (ja) * | 2007-07-30 | 2009-02-05 | Advantest Corporation | 試験装置、試験方法およびデバイスを製造する製造方法 |
-
1996
- 1996-10-24 JP JP28230196A patent/JP3481402B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH10123218A (ja) | 1998-05-15 |
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