JPH0917951A - 半導体集積回路のテスト回路及びテスト方法 - Google Patents
半導体集積回路のテスト回路及びテスト方法Info
- Publication number
- JPH0917951A JPH0917951A JP7165832A JP16583295A JPH0917951A JP H0917951 A JPH0917951 A JP H0917951A JP 7165832 A JP7165832 A JP 7165832A JP 16583295 A JP16583295 A JP 16583295A JP H0917951 A JPH0917951 A JP H0917951A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- output
- semiconductor integrated
- test
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 被検査CMOS半導体集積回路6に電源電流
を供給するデバイス電源装置1からの電源電流が入力さ
れる入力端子と被検査CMOS半導体装置6の電源端子
との間に抵抗8を設け、該抵抗8に流れる電流により発
生する電圧を予め指定されたリミット値とコンパレータ
13で比較し、該コンパレータ13の出力を第1のフリ
ップフロップ14で保持し、該第1のフリップフロップ
14の出力と上記コンパレータ13の出力をオアゲート
15に入力し、該オアゲート15の出力を第2のフリッ
プフロップ16で保持し、所定のタイミングで出力す
る。 【効果】 テスト回路の信頼性が向上すると同時に、故
障が存在するデバイスを見逃すことがないため、デバイ
スの品質も向上する。
を供給するデバイス電源装置1からの電源電流が入力さ
れる入力端子と被検査CMOS半導体装置6の電源端子
との間に抵抗8を設け、該抵抗8に流れる電流により発
生する電圧を予め指定されたリミット値とコンパレータ
13で比較し、該コンパレータ13の出力を第1のフリ
ップフロップ14で保持し、該第1のフリップフロップ
14の出力と上記コンパレータ13の出力をオアゲート
15に入力し、該オアゲート15の出力を第2のフリッ
プフロップ16で保持し、所定のタイミングで出力す
る。 【効果】 テスト回路の信頼性が向上すると同時に、故
障が存在するデバイスを見逃すことがないため、デバイ
スの品質も向上する。
Description
【0001】
【産業上の利用分野】本発明は、CMOSを備えた半導
体集積回路(以下、「CMOS半導体集積回路」とい
う。)の静止時電源電流テスト(以下、「IDDQテス
ト」という。)回路及びIDDQテスト方法に関するもの
である。
体集積回路(以下、「CMOS半導体集積回路」とい
う。)の静止時電源電流テスト(以下、「IDDQテス
ト」という。)回路及びIDDQテスト方法に関するもの
である。
【0002】
【従来の技術】従来、CMOS半導体集積回路では、内
部状態が遷移するときのみ電源電流が流れ、静止状態に
なると電源電流はほぼ零になる。この静止状態ときの電
源電流を、静止時電源電流という。CMOS半導体集積
回路内部に何らかの故障があると、この静止時電源電流
が流れることから、静止時電源電流IDDQを測定し、故
障の有無を検出しようとするものが、IDDQテストであ
る。このIDDQテストでは、CMOS半導体集積回路に
テストパターンを与えながら内部状態を変え、状態が安
定してから、即ち、静止状態になってから、電源電流を
測定するものである。
部状態が遷移するときのみ電源電流が流れ、静止状態に
なると電源電流はほぼ零になる。この静止状態ときの電
源電流を、静止時電源電流という。CMOS半導体集積
回路内部に何らかの故障があると、この静止時電源電流
が流れることから、静止時電源電流IDDQを測定し、故
障の有無を検出しようとするものが、IDDQテストであ
る。このIDDQテストでは、CMOS半導体集積回路に
テストパターンを与えながら内部状態を変え、状態が安
定してから、即ち、静止状態になってから、電源電流を
測定するものである。
【0003】上述の静止時電源電流を測定するための技
術として、特開平5−273298号公報(以下、「公
知文献1」とする。)及び特開平6−58981号公報
(以下、「公知文献2」とする。)がある。この公知文
献1のCMOS半導体集積回路の外部に測定回路を構成
しているのに対し、公知文献2は測定回路をCMOS半
導体集積回路に内蔵している点が異なるのみで、両者と
も、電源ラインに電流を検出するための抵抗を挿入し、
その両端に発生する電圧を測定し、コンパレータで逐一
リミット値と比較し、良否判定を行うものである。
術として、特開平5−273298号公報(以下、「公
知文献1」とする。)及び特開平6−58981号公報
(以下、「公知文献2」とする。)がある。この公知文
献1のCMOS半導体集積回路の外部に測定回路を構成
しているのに対し、公知文献2は測定回路をCMOS半
導体集積回路に内蔵している点が異なるのみで、両者と
も、電源ラインに電流を検出するための抵抗を挿入し、
その両端に発生する電圧を測定し、コンパレータで逐一
リミット値と比較し、良否判定を行うものである。
【0004】
【発明が解決しようとする課題】しかし、上述のIDDQ
テスト方法では、静止時電源電流が流れないときに良品
と判断するから、静止時電源電流を検出する部分の回路
に何等かの故障が発生し、その故障により測定された静
止時電源電流が常時零になったとすると、例え、被検査
CMOS半導体集積回路(以下、「DUT」という。)
が故障をもっていても、良品と判定されてしまう。即
ち、静止時電源電流の検出部に何らかの故障があり、測
定値が零になると、従来の手法では、DUTに故障があ
っても良品と判定しまうという問題点があった。
テスト方法では、静止時電源電流が流れないときに良品
と判断するから、静止時電源電流を検出する部分の回路
に何等かの故障が発生し、その故障により測定された静
止時電源電流が常時零になったとすると、例え、被検査
CMOS半導体集積回路(以下、「DUT」という。)
が故障をもっていても、良品と判定されてしまう。即
ち、静止時電源電流の検出部に何らかの故障があり、測
定値が零になると、従来の手法では、DUTに故障があ
っても良品と判定しまうという問題点があった。
【0005】本発明は、上記問題点に鑑み、DUTの故
障及びDUTのIDDQテストに用いるテスト回路の故障
の双方を検出する手段を提供することを目的とするもの
である。
障及びDUTのIDDQテストに用いるテスト回路の故障
の双方を検出する手段を提供することを目的とするもの
である。
【0006】
【課題を解決するための手段】請求項1記載の本発明の
半導体集積回路のテスト回路は、被検査CMOS半導体
集積回路に電源電流を供給するデバイス電源装置からの
電源電流が入力される入力端子と、該入力端子と被検査
CMOS半導体集積回路の電源端子との間に流れる電流
値を検出する検出回路と、該検出回路からの出力値と予
め指定されたリミット値とを比較するコンパレータと、
該コンパレータの出力を所定の第1のタイミングでラッ
チする第1の記憶素子と、該第1の記憶素子の出力と上
記コンパレータの出力とが入力される論理和ゲートと、
該論理和ゲートの出力を所定の第2のタイミングでラッ
チする第2の記憶素子とを有することを特徴とするもの
である。
半導体集積回路のテスト回路は、被検査CMOS半導体
集積回路に電源電流を供給するデバイス電源装置からの
電源電流が入力される入力端子と、該入力端子と被検査
CMOS半導体集積回路の電源端子との間に流れる電流
値を検出する検出回路と、該検出回路からの出力値と予
め指定されたリミット値とを比較するコンパレータと、
該コンパレータの出力を所定の第1のタイミングでラッ
チする第1の記憶素子と、該第1の記憶素子の出力と上
記コンパレータの出力とが入力される論理和ゲートと、
該論理和ゲートの出力を所定の第2のタイミングでラッ
チする第2の記憶素子とを有することを特徴とするもの
である。
【0007】また、請求項2記載の半導体集積回路のテ
スト回路は、上記第2の記憶素子からの出力が、上記論
理和ゲートに入力されることを特徴とする、請求項1記
載の半導体集積回路装置のテスト回路である。
スト回路は、上記第2の記憶素子からの出力が、上記論
理和ゲートに入力されることを特徴とする、請求項1記
載の半導体集積回路装置のテスト回路である。
【0008】更に、請求項3記載の本発明の半導体集積
回路のテスト方法は、被検査CMOS半導体集積回路に
電源電流を供給するデバイス電源装置からの電源電流入
力端子と被検査CMOS半導体集積回路の電源端子との
間に流れる電流値を検出し、該検出値が所定のリミット
値を越えるか否かを判定し、上記被検査LSIの良否を
判定する静止時電源電流のテスト方法において、入力信
号の遷移時に流れる電源電流が予め指定されたリミット
値以上であり、且つ、一定時間経過後の静止状態での電
源電流が予め指定されたリミット値以下である場合にの
み良品と判定することを特徴とするものである。
回路のテスト方法は、被検査CMOS半導体集積回路に
電源電流を供給するデバイス電源装置からの電源電流入
力端子と被検査CMOS半導体集積回路の電源端子との
間に流れる電流値を検出し、該検出値が所定のリミット
値を越えるか否かを判定し、上記被検査LSIの良否を
判定する静止時電源電流のテスト方法において、入力信
号の遷移時に流れる電源電流が予め指定されたリミット
値以上であり、且つ、一定時間経過後の静止状態での電
源電流が予め指定されたリミット値以下である場合にの
み良品と判定することを特徴とするものである。
【0009】
【作用】上記構成にすることにより、信号の遷移時に流
れる電流がリミット値以上で、且つ、ストローブタイミ
ングでの電流がリミット値以下でなければ、第2の記憶
素子はセットされ、静止時電源電流テスト回路の故障の
有無も同時に検出することができ、信頼性が向上する。
れる電流がリミット値以上で、且つ、ストローブタイミ
ングでの電流がリミット値以下でなければ、第2の記憶
素子はセットされ、静止時電源電流テスト回路の故障の
有無も同時に検出することができ、信頼性が向上する。
【0010】また、請求項2記載の構成により、出力が
一旦フェイルになった場合、その出力が維持される。
一旦フェイルになった場合、その出力が維持される。
【0011】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【0012】図1は本発明のCMOS半導体集積回路の
静止時電源電流テスト回路の一実施例の回路図であり、
図2は図1のテスト回路を用いた場合のテスト時の被検
査CMOS半導体集積回路とテスト回路との構成図であ
り、図3(a)は静止時電源電流テスト回路に故障がな
い場合のテスト時の各部のタイミングチャートを示す図
であり、同(b)は静止時電源電流テスト回路に故障が
ある場合のテスト時の各部のタイミングチャートを示す
図である。
静止時電源電流テスト回路の一実施例の回路図であり、
図2は図1のテスト回路を用いた場合のテスト時の被検
査CMOS半導体集積回路とテスト回路との構成図であ
り、図3(a)は静止時電源電流テスト回路に故障がな
い場合のテスト時の各部のタイミングチャートを示す図
であり、同(b)は静止時電源電流テスト回路に故障が
ある場合のテスト時の各部のタイミングチャートを示す
図である。
【0013】図2において、1はデバイス電源、2は静
止時電源電流テスト回路(以下「IDDQテスト回路」と
する。)、3はコントローラで、テスト装置の各部を制
御する。また、4はタイミング発生回路で、各部で必要
なタイミングを発生し、IDDQテスト回路2にテストレ
ートを示す信号MCL’とストローブ信号とを供給す
る。尚、信号MCL’は信号MCLを状態遷移時の電源
電流の変化の遅延分だけ遅らせた信号である。
止時電源電流テスト回路(以下「IDDQテスト回路」と
する。)、3はコントローラで、テスト装置の各部を制
御する。また、4はタイミング発生回路で、各部で必要
なタイミングを発生し、IDDQテスト回路2にテストレ
ートを示す信号MCL’とストローブ信号とを供給す
る。尚、信号MCL’は信号MCLを状態遷移時の電源
電流の変化の遅延分だけ遅らせた信号である。
【0014】また、5はテストパターン印加回路で、テ
ストパターンを格納するメモリとそのメモリから読み出
したデータを整形するための波形整形回路及び実際にD
UTを駆動する信号レベルに変換するドライバ回路から
なる。尚、波形整形には、タイミング発生回路4からの
クロックを使用する。また、6は被検査のCMOSを有
する半導体集積回路(DUT)である。
ストパターンを格納するメモリとそのメモリから読み出
したデータを整形するための波形整形回路及び実際にD
UTを駆動する信号レベルに変換するドライバ回路から
なる。尚、波形整形には、タイミング発生回路4からの
クロックを使用する。また、6は被検査のCMOSを有
する半導体集積回路(DUT)である。
【0015】また、図1において、7はリレーであり、
静止時電源電流測定時の抵抗8をバイパスする役割があ
る。そして、8は抵抗で、静止時電源電流を検出するた
めのものであり、9は位相補償用コンデンサである。1
0はダイオードで、DUT6が状態遷移時に流れる電流
を抵抗8をバイパスして供給する役割がある。
静止時電源電流測定時の抵抗8をバイパスする役割があ
る。そして、8は抵抗で、静止時電源電流を検出するた
めのものであり、9は位相補償用コンデンサである。1
0はダイオードで、DUT6が状態遷移時に流れる電流
を抵抗8をバイパスして供給する役割がある。
【0016】また、11は差動アンプで、抵抗8の両端
の電圧を接地電位基準で出力し、12はアンプで、差動
アンプ11の出力をα倍に増幅し、コンパレータ13で
の比較を高精度で行えるよう、抵抗8に流れる電流によ
る電圧降下分をできるだけ増幅しておく。そして、14
は第1のフリップフロップで、コンパレータ13の出力
がデータ入力端子Dに、信号MCL’がクロック入力端
子に入力される。
の電圧を接地電位基準で出力し、12はアンプで、差動
アンプ11の出力をα倍に増幅し、コンパレータ13で
の比較を高精度で行えるよう、抵抗8に流れる電流によ
る電圧降下分をできるだけ増幅しておく。そして、14
は第1のフリップフロップで、コンパレータ13の出力
がデータ入力端子Dに、信号MCL’がクロック入力端
子に入力される。
【0017】また、15はオアゲートで、第1のフリッ
プフロップ14の反転出力とコンパレータ13とが入力
される。そして、16は第2のフリップフロップで、オ
アゲート15の出力がデータ入力端子Dに、ストローブ
信号がクロック入力端子に入力される。尚、第2のフリ
ップフロップ16の出力Qは、オアゲート15の入力部
に入り、一旦第2のフリップフロップ16がハイになる
と以降その状態を保持する役割がある。
プフロップ14の反転出力とコンパレータ13とが入力
される。そして、16は第2のフリップフロップで、オ
アゲート15の出力がデータ入力端子Dに、ストローブ
信号がクロック入力端子に入力される。尚、第2のフリ
ップフロップ16の出力Qは、オアゲート15の入力部
に入り、一旦第2のフリップフロップ16がハイになる
と以降その状態を保持する役割がある。
【0018】次に、図3(a)を用いて、IDDQテスト
回路2に故障がない場合の、本発明の一実施例のIDDQ
テスト回路を用いたテスト時の動作を説明する。
回路2に故障がない場合の、本発明の一実施例のIDDQ
テスト回路を用いたテスト時の動作を説明する。
【0019】まず、予め、第1のフリップフロップ14
及び第2のフリップフロップ16をリセットしておく。
及び第2のフリップフロップ16をリセットしておく。
【0020】次に、図3(a)及び(b)における最上
段に示す入力信号が印加されると、DUT6の内部状態
が、一定サイクル毎に変化する。このサイクルをテスト
レートという。そして、各テストレートの先頭では、D
UT6の内部状態が遷移状態となり、一定時間経過後に
内部状態は安定する。このときの電源電流波形は、アン
プ12のような出力波形となる。尚、図3(a)及び
(b)のアンプ12の出力波形における破線はリミット
値を示す。即ち、アンプ12の出力波形が破線より上に
あるときリミットを越えており、破線より下にあるとき
はリミット以下であることを意味する。
段に示す入力信号が印加されると、DUT6の内部状態
が、一定サイクル毎に変化する。このサイクルをテスト
レートという。そして、各テストレートの先頭では、D
UT6の内部状態が遷移状態となり、一定時間経過後に
内部状態は安定する。このときの電源電流波形は、アン
プ12のような出力波形となる。尚、図3(a)及び
(b)のアンプ12の出力波形における破線はリミット
値を示す。即ち、アンプ12の出力波形が破線より上に
あるときリミットを越えており、破線より下にあるとき
はリミット以下であることを意味する。
【0021】次に、アンプ12の出力と予め設定した上
記リミット値とをコンパレータ13で比較する。その
後、コンパレータ13の出力は、テストレートを示す信
号MCLを電流変化の遅延時間だけ遅らせた信号MC
L’のタイミングにより第1のフリップフロップ14に
ラッチされる。尚、図3(a)において、信号MCL’
の立ち上がり時には常にコンパレータ13の出力はハイ
であるため、第1のフリップフロップ14の内部状態は
ハイのままであり、第1のフリップフロップ14の反転
出力はローになる。このような場合、IDDQテスト回路
2が正常であり、故障がないことを意味する。
記リミット値とをコンパレータ13で比較する。その
後、コンパレータ13の出力は、テストレートを示す信
号MCLを電流変化の遅延時間だけ遅らせた信号MC
L’のタイミングにより第1のフリップフロップ14に
ラッチされる。尚、図3(a)において、信号MCL’
の立ち上がり時には常にコンパレータ13の出力はハイ
であるため、第1のフリップフロップ14の内部状態は
ハイのままであり、第1のフリップフロップ14の反転
出力はローになる。このような場合、IDDQテスト回路
2が正常であり、故障がないことを意味する。
【0022】しかし、図3(a)の第4番目のテストレ
ートにおいて、DUT6に何らかの故障があり、電源電
流がリミット値を越えている。したがって、第2のフリ
ップフロップ16の出力は、第4番目のテストレートの
ストローブタイミングでハイとなる。そして、第2のフ
リップフロップ16の出力Qは、オアゲート15の入力
部に接続されているので、第2のフリップフロップ16
の出力Qは、一旦ハイとなると以降ハイを保持する。
ートにおいて、DUT6に何らかの故障があり、電源電
流がリミット値を越えている。したがって、第2のフリ
ップフロップ16の出力は、第4番目のテストレートの
ストローブタイミングでハイとなる。そして、第2のフ
リップフロップ16の出力Qは、オアゲート15の入力
部に接続されているので、第2のフリップフロップ16
の出力Qは、一旦ハイとなると以降ハイを保持する。
【0023】即ち、故障があったことをテストの最後ま
で記憶しておき、最後にコントローラ3がこの値を読み
出すことで、DUT6の故障の有無が判定できる。この
ように、IDDQテスト回路2に故障がない場合は、静止
時電源電流(IDDQ)がリミット値を越えたときに、異
常が検出できる。
で記憶しておき、最後にコントローラ3がこの値を読み
出すことで、DUT6の故障の有無が判定できる。この
ように、IDDQテスト回路2に故障がない場合は、静止
時電源電流(IDDQ)がリミット値を越えたときに、異
常が検出できる。
【0024】次に、図3(b)を用いて、テストの途中
で、IDDQテスト回路2に何らかの故障が生じ、アンプ
12の出力が零になった場合を説明する。
で、IDDQテスト回路2に何らかの故障が生じ、アンプ
12の出力が零になった場合を説明する。
【0025】まず、図3(b)における第2のテストレ
ートまでIDDQテスト回路2には、故障がなく、アンプ
12の出力において、第2のテストレートまでは、入力
の遷移時には電源電流が流れている。しかし、第3のテ
ストレートでは、IDDQテスト回路2の故障により、ア
ンプ12の出力が零となる。したがって、第1のフリッ
プフロップ14の反転出力は、第3のテストレートにお
いて、信号MCL’のタイミングでローからハイに変化
する。
ートまでIDDQテスト回路2には、故障がなく、アンプ
12の出力において、第2のテストレートまでは、入力
の遷移時には電源電流が流れている。しかし、第3のテ
ストレートでは、IDDQテスト回路2の故障により、ア
ンプ12の出力が零となる。したがって、第1のフリッ
プフロップ14の反転出力は、第3のテストレートにお
いて、信号MCL’のタイミングでローからハイに変化
する。
【0026】この変化はオアゲート15に伝達され、第
3のテストレートにおけるストローブ信号で、第2のフ
リップフロップ16がハイになる。これにより、IDDQ
テスト回路2に故障が生じた場合でも第2のフリップフ
ロップ16の出力がハイになり、異常が検出できる。
3のテストレートにおけるストローブ信号で、第2のフ
リップフロップ16がハイになる。これにより、IDDQ
テスト回路2に故障が生じた場合でも第2のフリップフ
ロップ16の出力がハイになり、異常が検出できる。
【0027】尚、本実施例では、第2のフリップフロッ
プ16の出力Qをオアゲート15の入力部に接続するこ
とにより、一旦第2のフリップフロップ16がハイにな
ると、その状態を保持する回路構成としたが、各テスト
レートの最後尾で、第2のフリップフロップ16の出力
Qをチェックするようにすれば、第2のフリップフロッ
プ16の出力Qをオアゲート15の入力部に接続する必
要はない。
プ16の出力Qをオアゲート15の入力部に接続するこ
とにより、一旦第2のフリップフロップ16がハイにな
ると、その状態を保持する回路構成としたが、各テスト
レートの最後尾で、第2のフリップフロップ16の出力
Qをチェックするようにすれば、第2のフリップフロッ
プ16の出力Qをオアゲート15の入力部に接続する必
要はない。
【0028】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、IDDQテスト回路に故障が生じた場
合にもフェイル信号が発生し、故障が存在する被検査C
MOS半導体集積回路を見逃すことを防止し、テスト回
路の信頼性が向上すると同時に、故障が存在するデバイ
スを見逃すことがないため、デバイスの品質も向上す
る。
用いることにより、IDDQテスト回路に故障が生じた場
合にもフェイル信号が発生し、故障が存在する被検査C
MOS半導体集積回路を見逃すことを防止し、テスト回
路の信頼性が向上すると同時に、故障が存在するデバイ
スを見逃すことがないため、デバイスの品質も向上す
る。
【0029】また、請求項2に記載の本発明を用いるこ
とにより、各テストレートの最後尾で、第2の記憶素子
の出力を確認する必要がなくなり、テスト工程が簡略化
される。
とにより、各テストレートの最後尾で、第2の記憶素子
の出力を確認する必要がなくなり、テスト工程が簡略化
される。
【図1】本発明のCMOS半導体集積回路の静止時電源
電流テスト回路の一実施例の回路図である。
電流テスト回路の一実施例の回路図である。
【図2】図1のテスト回路を用いた場合のテスト時の被
検査CMOS半導体集積回路とテスト回路との構成図で
ある。
検査CMOS半導体集積回路とテスト回路との構成図で
ある。
【図3】(a)は静止時電源電流テスト回路に故障がな
い場合のテスト時の各部のタイミングチャートを示す図
であり、(b)は静止時電源電流テスト回路に故障があ
る場合のテスト時の各部のタイミングチャートを示す図
である。
い場合のテスト時の各部のタイミングチャートを示す図
であり、(b)は静止時電源電流テスト回路に故障があ
る場合のテスト時の各部のタイミングチャートを示す図
である。
1 デバイス電源 2 静止時電源電流テスト回路 3 コントローラ 4 タイミング発生回路 5 テストパターン印加回路 6 被検査のCMOSを有する半導体集積回路(DU
T) 7 リレー 8 抵抗 9 位相補償用コンデンサ 10 ダイオード 11 差動アンプ 12 アンプ 13 コンパレータ 14 第1のフリップフロップ 15 オアゲート 16 第2のフリップフロップ
T) 7 リレー 8 抵抗 9 位相補償用コンデンサ 10 ダイオード 11 差動アンプ 12 アンプ 13 コンパレータ 14 第1のフリップフロップ 15 オアゲート 16 第2のフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/66
Claims (3)
- 【請求項1】 被検査CMOS半導体集積回路に電源電
流を供給するデバイス電源装置からの電源電流が入力さ
れる入力端子と、 該入力端子と被検査CMOS半導体集積回路の電源端子
との間に流れる電流値を検出する検出回路と、 該検出回路からの出力値と予め指定されたリミット値と
を比較するコンパレータと、 該コンパレータの出力を所定の第1のタイミングでラッ
チする第1の記憶素子と、 該第1の記憶素子の出力及び上記コンパレータの出力が
入力される論理和ゲートと、 該論理和ゲートの出力を所定の第2のタイミングで保持
する第2の記憶素子とを有することを特徴とする、半導
体集積回路のテスト回路。 - 【請求項2】 上記第2の記憶素子の出力が、上記論理
和ゲートに入力されることを特徴とする、請求項1記載
の半導体集積回路のテスト回路。 - 【請求項3】 被検査CMOS半導体集積回路に電源電
流を供給するデバイス電源装置からの電源電流が入力さ
れる入力端子と被検査CMOS半導体集積回路の電源端
子との間に流れる電流値を検出し、該検出値が所定のリ
ミット値を越えるか否かを判定し、上記被検査LSIの
良否を判定する静止時電源電流のテスト方法において、 入力信号の遷移時に流れる電源電流が予め指定されたリ
ミット値以上であり、且つ、一定時間経過後の静止状態
での電源電流が予め指定されたリミット値以下である場
合にのみ良品と判定することを特徴とする半導体集積回
路装置のテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16583295A JP3148576B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路のテスト回路及びテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16583295A JP3148576B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路のテスト回路及びテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0917951A true JPH0917951A (ja) | 1997-01-17 |
JP3148576B2 JP3148576B2 (ja) | 2001-03-19 |
Family
ID=15819854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16583295A Expired - Fee Related JP3148576B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路のテスト回路及びテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3148576B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005140759A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の故障検出方法 |
-
1995
- 1995-06-30 JP JP16583295A patent/JP3148576B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005140759A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の故障検出方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3148576B2 (ja) | 2001-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3233559B2 (ja) | 半導体集積回路のテスト方法および装置 | |
US5731700A (en) | Quiescent power supply current test method and apparatus for integrated circuits | |
US6215324B1 (en) | Dynamic burn-in test equipment | |
US6807507B2 (en) | Electrical over stress (EOS) monitor | |
US20030120989A1 (en) | Method and circuit to implement double data rate testing | |
US6115303A (en) | Method and apparatus for testing memory devices | |
US20030221149A1 (en) | Test configuration with automatic test machine and integrated circuit and method for determining the time behavior of an integrated circuit | |
JP3148576B2 (ja) | 半導体集積回路のテスト回路及びテスト方法 | |
JP2002323546A (ja) | リーク電流試験方法及び半導体集積回路 | |
JPH11142471A (ja) | バーンイン試験方法及びバーンイン試験装置 | |
KR100996091B1 (ko) | 테스트 모드에서 내부 검출 신호들을 출력하는 반도체메모리 장치 | |
JP3353288B2 (ja) | Lsi試験装置 | |
US20040136249A1 (en) | Circuit arrangement having a number of integrated circuit components on a carrier substrate and method for testing a circuit arrangement of this type | |
JP3934384B2 (ja) | 半導体デバイス試験装置 | |
US6737671B2 (en) | Current measurement circuit and method for voltage regulated semiconductor integrated circuit devices | |
JP2730504B2 (ja) | 試験用プローブピンの接触不良判断方法およびインサーキットテスタ | |
US5990699A (en) | Method for detecting opens through time variant current measurement | |
US8085056B2 (en) | Circuit for testing internal voltage of semiconductor memory apparatus | |
JP3481402B2 (ja) | 論理集積回路の試験装置 | |
JPH06160487A (ja) | Cmos型集積回路のテストパターンおよび試験方法,テストパターンの作成方法 | |
JP2007093460A (ja) | 半導体試験装置および半導体試験方法 | |
EP1367403B1 (en) | A method for detecting faults in electronic devices, based on quiescent current measurements | |
JP3598643B2 (ja) | 半導体集積回路測定装置および半導体集積回路装置 | |
JPH10253715A (ja) | 半導体試験装置診断用回路および半導体試験方法 | |
JP2800507B2 (ja) | 診断装置および診断方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080112 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090112 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |