JPH0917951A - 半導体集積回路のテスト回路及びテスト方法 - Google Patents
半導体集積回路のテスト回路及びテスト方法Info
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- JPH0917951A JPH0917951A JP7165832A JP16583295A JPH0917951A JP H0917951 A JPH0917951 A JP H0917951A JP 7165832 A JP7165832 A JP 7165832A JP 16583295 A JP16583295 A JP 16583295A JP H0917951 A JPH0917951 A JP H0917951A
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Abstract
(57)【要約】
【構成】 被検査ＣＭＯＳ半導体集積回路６に電源電流
を供給するデバイス電源装置１からの電源電流が入力さ
れる入力端子と被検査ＣＭＯＳ半導体装置６の電源端子
との間に抵抗８を設け、該抵抗８に流れる電流により発
生する電圧を予め指定されたリミット値とコンパレータ
１３で比較し、該コンパレータ１３の出力を第１のフリ
ップフロップ１４で保持し、該第１のフリップフロップ
１４の出力と上記コンパレータ１３の出力をオアゲート
１５に入力し、該オアゲート１５の出力を第２のフリッ
プフロップ１６で保持し、所定のタイミングで出力す
る。 【効果】 テスト回路の信頼性が向上すると同時に、故
障が存在するデバイスを見逃すことがないため、デバイ
スの品質も向上する。
を供給するデバイス電源装置１からの電源電流が入力さ
れる入力端子と被検査ＣＭＯＳ半導体装置６の電源端子
との間に抵抗８を設け、該抵抗８に流れる電流により発
生する電圧を予め指定されたリミット値とコンパレータ
１３で比較し、該コンパレータ１３の出力を第１のフリ
ップフロップ１４で保持し、該第１のフリップフロップ
１４の出力と上記コンパレータ１３の出力をオアゲート
１５に入力し、該オアゲート１５の出力を第２のフリッ
プフロップ１６で保持し、所定のタイミングで出力す
る。 【効果】 テスト回路の信頼性が向上すると同時に、故
障が存在するデバイスを見逃すことがないため、デバイ
スの品質も向上する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳを備えた半導
体集積回路（以下、「ＣＭＯＳ半導体集積回路」とい
う。）の静止時電源電流テスト（以下、「ＩDDQテス
ト」という。）回路及びＩDDQテスト方法に関するもの
である。
体集積回路（以下、「ＣＭＯＳ半導体集積回路」とい
う。）の静止時電源電流テスト（以下、「ＩDDQテス
ト」という。）回路及びＩDDQテスト方法に関するもの
である。
【０００２】
【従来の技術】従来、ＣＭＯＳ半導体集積回路では、内
部状態が遷移するときのみ電源電流が流れ、静止状態に
なると電源電流はほぼ零になる。この静止状態ときの電
源電流を、静止時電源電流という。ＣＭＯＳ半導体集積
回路内部に何らかの故障があると、この静止時電源電流
が流れることから、静止時電源電流ＩDDQを測定し、故
障の有無を検出しようとするものが、ＩDDQテストであ
る。このＩDDQテストでは、ＣＭＯＳ半導体集積回路に
テストパターンを与えながら内部状態を変え、状態が安
定してから、即ち、静止状態になってから、電源電流を
測定するものである。
部状態が遷移するときのみ電源電流が流れ、静止状態に
なると電源電流はほぼ零になる。この静止状態ときの電
源電流を、静止時電源電流という。ＣＭＯＳ半導体集積
回路内部に何らかの故障があると、この静止時電源電流
が流れることから、静止時電源電流ＩDDQを測定し、故
障の有無を検出しようとするものが、ＩDDQテストであ
る。このＩDDQテストでは、ＣＭＯＳ半導体集積回路に
テストパターンを与えながら内部状態を変え、状態が安
定してから、即ち、静止状態になってから、電源電流を
測定するものである。
【０００３】上述の静止時電源電流を測定するための技
術として、特開平５−２７３２９８号公報（以下、「公
知文献１」とする。）及び特開平６−５８９８１号公報
（以下、「公知文献２」とする。）がある。この公知文
献１のＣＭＯＳ半導体集積回路の外部に測定回路を構成
しているのに対し、公知文献２は測定回路をＣＭＯＳ半
導体集積回路に内蔵している点が異なるのみで、両者と
も、電源ラインに電流を検出するための抵抗を挿入し、
その両端に発生する電圧を測定し、コンパレータで逐一
リミット値と比較し、良否判定を行うものである。
術として、特開平５−２７３２９８号公報（以下、「公
知文献１」とする。）及び特開平６−５８９８１号公報
（以下、「公知文献２」とする。）がある。この公知文
献１のＣＭＯＳ半導体集積回路の外部に測定回路を構成
しているのに対し、公知文献２は測定回路をＣＭＯＳ半
導体集積回路に内蔵している点が異なるのみで、両者と
も、電源ラインに電流を検出するための抵抗を挿入し、
その両端に発生する電圧を測定し、コンパレータで逐一
リミット値と比較し、良否判定を行うものである。
【０００４】
【発明が解決しようとする課題】しかし、上述のＩDDQ
テスト方法では、静止時電源電流が流れないときに良品
と判断するから、静止時電源電流を検出する部分の回路
に何等かの故障が発生し、その故障により測定された静
止時電源電流が常時零になったとすると、例え、被検査
ＣＭＯＳ半導体集積回路（以下、「ＤＵＴ」という。）
が故障をもっていても、良品と判定されてしまう。即
ち、静止時電源電流の検出部に何らかの故障があり、測
定値が零になると、従来の手法では、ＤＵＴに故障があ
っても良品と判定しまうという問題点があった。
テスト方法では、静止時電源電流が流れないときに良品
と判断するから、静止時電源電流を検出する部分の回路
に何等かの故障が発生し、その故障により測定された静
止時電源電流が常時零になったとすると、例え、被検査
ＣＭＯＳ半導体集積回路（以下、「ＤＵＴ」という。）
が故障をもっていても、良品と判定されてしまう。即
ち、静止時電源電流の検出部に何らかの故障があり、測
定値が零になると、従来の手法では、ＤＵＴに故障があ
っても良品と判定しまうという問題点があった。
【０００５】本発明は、上記問題点に鑑み、ＤＵＴの故
障及びＤＵＴのＩDDQテストに用いるテスト回路の故障
の双方を検出する手段を提供することを目的とするもの
である。
障及びＤＵＴのＩDDQテストに用いるテスト回路の故障
の双方を検出する手段を提供することを目的とするもの
である。
【０００６】
【課題を解決するための手段】請求項１記載の本発明の
半導体集積回路のテスト回路は、被検査ＣＭＯＳ半導体
集積回路に電源電流を供給するデバイス電源装置からの
電源電流が入力される入力端子と、該入力端子と被検査
ＣＭＯＳ半導体集積回路の電源端子との間に流れる電流
値を検出する検出回路と、該検出回路からの出力値と予
め指定されたリミット値とを比較するコンパレータと、
該コンパレータの出力を所定の第１のタイミングでラッ
チする第１の記憶素子と、該第１の記憶素子の出力と上
記コンパレータの出力とが入力される論理和ゲートと、
該論理和ゲートの出力を所定の第２のタイミングでラッ
チする第２の記憶素子とを有することを特徴とするもの
である。
半導体集積回路のテスト回路は、被検査ＣＭＯＳ半導体
集積回路に電源電流を供給するデバイス電源装置からの
電源電流が入力される入力端子と、該入力端子と被検査
ＣＭＯＳ半導体集積回路の電源端子との間に流れる電流
値を検出する検出回路と、該検出回路からの出力値と予
め指定されたリミット値とを比較するコンパレータと、
該コンパレータの出力を所定の第１のタイミングでラッ
チする第１の記憶素子と、該第１の記憶素子の出力と上
記コンパレータの出力とが入力される論理和ゲートと、
該論理和ゲートの出力を所定の第２のタイミングでラッ
チする第２の記憶素子とを有することを特徴とするもの
である。
【０００７】また、請求項２記載の半導体集積回路のテ
スト回路は、上記第２の記憶素子からの出力が、上記論
理和ゲートに入力されることを特徴とする、請求項１記
載の半導体集積回路装置のテスト回路である。
スト回路は、上記第２の記憶素子からの出力が、上記論
理和ゲートに入力されることを特徴とする、請求項１記
載の半導体集積回路装置のテスト回路である。
【０００８】更に、請求項３記載の本発明の半導体集積
回路のテスト方法は、被検査ＣＭＯＳ半導体集積回路に
電源電流を供給するデバイス電源装置からの電源電流入
力端子と被検査ＣＭＯＳ半導体集積回路の電源端子との
間に流れる電流値を検出し、該検出値が所定のリミット
値を越えるか否かを判定し、上記被検査ＬＳＩの良否を
判定する静止時電源電流のテスト方法において、入力信
号の遷移時に流れる電源電流が予め指定されたリミット
値以上であり、且つ、一定時間経過後の静止状態での電
源電流が予め指定されたリミット値以下である場合にの
み良品と判定することを特徴とするものである。
回路のテスト方法は、被検査ＣＭＯＳ半導体集積回路に
電源電流を供給するデバイス電源装置からの電源電流入
力端子と被検査ＣＭＯＳ半導体集積回路の電源端子との
間に流れる電流値を検出し、該検出値が所定のリミット
値を越えるか否かを判定し、上記被検査ＬＳＩの良否を
判定する静止時電源電流のテスト方法において、入力信
号の遷移時に流れる電源電流が予め指定されたリミット
値以上であり、且つ、一定時間経過後の静止状態での電
源電流が予め指定されたリミット値以下である場合にの
み良品と判定することを特徴とするものである。
【０００９】
【作用】上記構成にすることにより、信号の遷移時に流
れる電流がリミット値以上で、且つ、ストローブタイミ
ングでの電流がリミット値以下でなければ、第２の記憶
素子はセットされ、静止時電源電流テスト回路の故障の
有無も同時に検出することができ、信頼性が向上する。
れる電流がリミット値以上で、且つ、ストローブタイミ
ングでの電流がリミット値以下でなければ、第２の記憶
素子はセットされ、静止時電源電流テスト回路の故障の
有無も同時に検出することができ、信頼性が向上する。
【００１０】また、請求項２記載の構成により、出力が
一旦フェイルになった場合、その出力が維持される。
一旦フェイルになった場合、その出力が維持される。
【００１１】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【００１２】図１は本発明のＣＭＯＳ半導体集積回路の
静止時電源電流テスト回路の一実施例の回路図であり、
図２は図１のテスト回路を用いた場合のテスト時の被検
査ＣＭＯＳ半導体集積回路とテスト回路との構成図であ
り、図３（ａ）は静止時電源電流テスト回路に故障がな
い場合のテスト時の各部のタイミングチャートを示す図
であり、同（ｂ）は静止時電源電流テスト回路に故障が
ある場合のテスト時の各部のタイミングチャートを示す
図である。
静止時電源電流テスト回路の一実施例の回路図であり、
図２は図１のテスト回路を用いた場合のテスト時の被検
査ＣＭＯＳ半導体集積回路とテスト回路との構成図であ
り、図３（ａ）は静止時電源電流テスト回路に故障がな
い場合のテスト時の各部のタイミングチャートを示す図
であり、同（ｂ）は静止時電源電流テスト回路に故障が
ある場合のテスト時の各部のタイミングチャートを示す
図である。
【００１３】図２において、１はデバイス電源、２は静
止時電源電流テスト回路（以下「ＩDDQテスト回路」と
する。）、３はコントローラで、テスト装置の各部を制
御する。また、４はタイミング発生回路で、各部で必要
なタイミングを発生し、ＩDDQテスト回路２にテストレ
ートを示す信号ＭＣＬ’とストローブ信号とを供給す
る。尚、信号ＭＣＬ’は信号ＭＣＬを状態遷移時の電源
電流の変化の遅延分だけ遅らせた信号である。
止時電源電流テスト回路（以下「ＩDDQテスト回路」と
する。）、３はコントローラで、テスト装置の各部を制
御する。また、４はタイミング発生回路で、各部で必要
なタイミングを発生し、ＩDDQテスト回路２にテストレ
ートを示す信号ＭＣＬ’とストローブ信号とを供給す
る。尚、信号ＭＣＬ’は信号ＭＣＬを状態遷移時の電源
電流の変化の遅延分だけ遅らせた信号である。
【００１４】また、５はテストパターン印加回路で、テ
ストパターンを格納するメモリとそのメモリから読み出
したデータを整形するための波形整形回路及び実際にＤ
ＵＴを駆動する信号レベルに変換するドライバ回路から
なる。尚、波形整形には、タイミング発生回路４からの
クロックを使用する。また、６は被検査のＣＭＯＳを有
する半導体集積回路（ＤＵＴ）である。
ストパターンを格納するメモリとそのメモリから読み出
したデータを整形するための波形整形回路及び実際にＤ
ＵＴを駆動する信号レベルに変換するドライバ回路から
なる。尚、波形整形には、タイミング発生回路４からの
クロックを使用する。また、６は被検査のＣＭＯＳを有
する半導体集積回路（ＤＵＴ）である。
【００１５】また、図１において、７はリレーであり、
静止時電源電流測定時の抵抗８をバイパスする役割があ
る。そして、８は抵抗で、静止時電源電流を検出するた
めのものであり、９は位相補償用コンデンサである。１
０はダイオードで、ＤＵＴ６が状態遷移時に流れる電流
を抵抗８をバイパスして供給する役割がある。
静止時電源電流測定時の抵抗８をバイパスする役割があ
る。そして、８は抵抗で、静止時電源電流を検出するた
めのものであり、９は位相補償用コンデンサである。１
０はダイオードで、ＤＵＴ６が状態遷移時に流れる電流
を抵抗８をバイパスして供給する役割がある。
【００１６】また、１１は差動アンプで、抵抗８の両端
の電圧を接地電位基準で出力し、１２はアンプで、差動
アンプ１１の出力をα倍に増幅し、コンパレータ１３で
の比較を高精度で行えるよう、抵抗８に流れる電流によ
る電圧降下分をできるだけ増幅しておく。そして、１４
は第１のフリップフロップで、コンパレータ１３の出力
がデータ入力端子Ｄに、信号ＭＣＬ’がクロック入力端
子に入力される。
の電圧を接地電位基準で出力し、１２はアンプで、差動
アンプ１１の出力をα倍に増幅し、コンパレータ１３で
の比較を高精度で行えるよう、抵抗８に流れる電流によ
る電圧降下分をできるだけ増幅しておく。そして、１４
は第１のフリップフロップで、コンパレータ１３の出力
がデータ入力端子Ｄに、信号ＭＣＬ’がクロック入力端
子に入力される。
【００１７】また、１５はオアゲートで、第１のフリッ
プフロップ１４の反転出力とコンパレータ１３とが入力
される。そして、１６は第２のフリップフロップで、オ
アゲート１５の出力がデータ入力端子Ｄに、ストローブ
信号がクロック入力端子に入力される。尚、第２のフリ
ップフロップ１６の出力Ｑは、オアゲート１５の入力部
に入り、一旦第２のフリップフロップ１６がハイになる
と以降その状態を保持する役割がある。
プフロップ１４の反転出力とコンパレータ１３とが入力
される。そして、１６は第２のフリップフロップで、オ
アゲート１５の出力がデータ入力端子Ｄに、ストローブ
信号がクロック入力端子に入力される。尚、第２のフリ
ップフロップ１６の出力Ｑは、オアゲート１５の入力部
に入り、一旦第２のフリップフロップ１６がハイになる
と以降その状態を保持する役割がある。
【００１８】次に、図３（ａ）を用いて、ＩDDQテスト
回路２に故障がない場合の、本発明の一実施例のＩDDQ
テスト回路を用いたテスト時の動作を説明する。
回路２に故障がない場合の、本発明の一実施例のＩDDQ
テスト回路を用いたテスト時の動作を説明する。
【００１９】まず、予め、第１のフリップフロップ１４
及び第２のフリップフロップ１６をリセットしておく。
及び第２のフリップフロップ１６をリセットしておく。
【００２０】次に、図３（ａ）及び（ｂ）における最上
段に示す入力信号が印加されると、ＤＵＴ６の内部状態
が、一定サイクル毎に変化する。このサイクルをテスト
レートという。そして、各テストレートの先頭では、Ｄ
ＵＴ６の内部状態が遷移状態となり、一定時間経過後に
内部状態は安定する。このときの電源電流波形は、アン
プ１２のような出力波形となる。尚、図３（ａ）及び
（ｂ）のアンプ１２の出力波形における破線はリミット
値を示す。即ち、アンプ１２の出力波形が破線より上に
あるときリミットを越えており、破線より下にあるとき
はリミット以下であることを意味する。
段に示す入力信号が印加されると、ＤＵＴ６の内部状態
が、一定サイクル毎に変化する。このサイクルをテスト
レートという。そして、各テストレートの先頭では、Ｄ
ＵＴ６の内部状態が遷移状態となり、一定時間経過後に
内部状態は安定する。このときの電源電流波形は、アン
プ１２のような出力波形となる。尚、図３（ａ）及び
（ｂ）のアンプ１２の出力波形における破線はリミット
値を示す。即ち、アンプ１２の出力波形が破線より上に
あるときリミットを越えており、破線より下にあるとき
はリミット以下であることを意味する。
【００２１】次に、アンプ１２の出力と予め設定した上
記リミット値とをコンパレータ１３で比較する。その
後、コンパレータ１３の出力は、テストレートを示す信
号ＭＣＬを電流変化の遅延時間だけ遅らせた信号ＭＣ
Ｌ’のタイミングにより第１のフリップフロップ１４に
ラッチされる。尚、図３（ａ）において、信号ＭＣＬ’
の立ち上がり時には常にコンパレータ１３の出力はハイ
であるため、第１のフリップフロップ１４の内部状態は
ハイのままであり、第１のフリップフロップ１４の反転
出力はローになる。このような場合、ＩDDQテスト回路
２が正常であり、故障がないことを意味する。
記リミット値とをコンパレータ１３で比較する。その
後、コンパレータ１３の出力は、テストレートを示す信
号ＭＣＬを電流変化の遅延時間だけ遅らせた信号ＭＣ
Ｌ’のタイミングにより第１のフリップフロップ１４に
ラッチされる。尚、図３（ａ）において、信号ＭＣＬ’
の立ち上がり時には常にコンパレータ１３の出力はハイ
であるため、第１のフリップフロップ１４の内部状態は
ハイのままであり、第１のフリップフロップ１４の反転
出力はローになる。このような場合、ＩDDQテスト回路
２が正常であり、故障がないことを意味する。
【００２２】しかし、図３（ａ）の第４番目のテストレ
ートにおいて、ＤＵＴ６に何らかの故障があり、電源電
流がリミット値を越えている。したがって、第２のフリ
ップフロップ１６の出力は、第４番目のテストレートの
ストローブタイミングでハイとなる。そして、第２のフ
リップフロップ１６の出力Ｑは、オアゲート１５の入力
部に接続されているので、第２のフリップフロップ１６
の出力Ｑは、一旦ハイとなると以降ハイを保持する。
ートにおいて、ＤＵＴ６に何らかの故障があり、電源電
流がリミット値を越えている。したがって、第２のフリ
ップフロップ１６の出力は、第４番目のテストレートの
ストローブタイミングでハイとなる。そして、第２のフ
リップフロップ１６の出力Ｑは、オアゲート１５の入力
部に接続されているので、第２のフリップフロップ１６
の出力Ｑは、一旦ハイとなると以降ハイを保持する。
【００２３】即ち、故障があったことをテストの最後ま
で記憶しておき、最後にコントローラ３がこの値を読み
出すことで、ＤＵＴ６の故障の有無が判定できる。この
ように、ＩDDQテスト回路２に故障がない場合は、静止
時電源電流（ＩDDQ）がリミット値を越えたときに、異
常が検出できる。
で記憶しておき、最後にコントローラ３がこの値を読み
出すことで、ＤＵＴ６の故障の有無が判定できる。この
ように、ＩDDQテスト回路２に故障がない場合は、静止
時電源電流（ＩDDQ）がリミット値を越えたときに、異
常が検出できる。
【００２４】次に、図３（ｂ）を用いて、テストの途中
で、ＩDDQテスト回路２に何らかの故障が生じ、アンプ
１２の出力が零になった場合を説明する。
で、ＩDDQテスト回路２に何らかの故障が生じ、アンプ
１２の出力が零になった場合を説明する。
【００２５】まず、図３（ｂ）における第２のテストレ
ートまでＩDDQテスト回路２には、故障がなく、アンプ
１２の出力において、第２のテストレートまでは、入力
の遷移時には電源電流が流れている。しかし、第３のテ
ストレートでは、ＩDDQテスト回路２の故障により、ア
ンプ１２の出力が零となる。したがって、第１のフリッ
プフロップ１４の反転出力は、第３のテストレートにお
いて、信号ＭＣＬ’のタイミングでローからハイに変化
する。
ートまでＩDDQテスト回路２には、故障がなく、アンプ
１２の出力において、第２のテストレートまでは、入力
の遷移時には電源電流が流れている。しかし、第３のテ
ストレートでは、ＩDDQテスト回路２の故障により、ア
ンプ１２の出力が零となる。したがって、第１のフリッ
プフロップ１４の反転出力は、第３のテストレートにお
いて、信号ＭＣＬ’のタイミングでローからハイに変化
する。
【００２６】この変化はオアゲート１５に伝達され、第
３のテストレートにおけるストローブ信号で、第２のフ
リップフロップ１６がハイになる。これにより、ＩDDQ
テスト回路２に故障が生じた場合でも第２のフリップフ
ロップ１６の出力がハイになり、異常が検出できる。
３のテストレートにおけるストローブ信号で、第２のフ
リップフロップ１６がハイになる。これにより、ＩDDQ
テスト回路２に故障が生じた場合でも第２のフリップフ
ロップ１６の出力がハイになり、異常が検出できる。
【００２７】尚、本実施例では、第２のフリップフロッ
プ１６の出力Ｑをオアゲート１５の入力部に接続するこ
とにより、一旦第２のフリップフロップ１６がハイにな
ると、その状態を保持する回路構成としたが、各テスト
レートの最後尾で、第２のフリップフロップ１６の出力
Ｑをチェックするようにすれば、第２のフリップフロッ
プ１６の出力Ｑをオアゲート１５の入力部に接続する必
要はない。
プ１６の出力Ｑをオアゲート１５の入力部に接続するこ
とにより、一旦第２のフリップフロップ１６がハイにな
ると、その状態を保持する回路構成としたが、各テスト
レートの最後尾で、第２のフリップフロップ１６の出力
Ｑをチェックするようにすれば、第２のフリップフロッ
プ１６の出力Ｑをオアゲート１５の入力部に接続する必
要はない。
【００２８】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、ＩDDQテスト回路に故障が生じた場
合にもフェイル信号が発生し、故障が存在する被検査Ｃ
ＭＯＳ半導体集積回路を見逃すことを防止し、テスト回
路の信頼性が向上すると同時に、故障が存在するデバイ
スを見逃すことがないため、デバイスの品質も向上す
る。
用いることにより、ＩDDQテスト回路に故障が生じた場
合にもフェイル信号が発生し、故障が存在する被検査Ｃ
ＭＯＳ半導体集積回路を見逃すことを防止し、テスト回
路の信頼性が向上すると同時に、故障が存在するデバイ
スを見逃すことがないため、デバイスの品質も向上す
る。
【００２９】また、請求項２に記載の本発明を用いるこ
とにより、各テストレートの最後尾で、第２の記憶素子
の出力を確認する必要がなくなり、テスト工程が簡略化
される。
とにより、各テストレートの最後尾で、第２の記憶素子
の出力を確認する必要がなくなり、テスト工程が簡略化
される。
【図１】本発明のＣＭＯＳ半導体集積回路の静止時電源
電流テスト回路の一実施例の回路図である。
電流テスト回路の一実施例の回路図である。
【図２】図１のテスト回路を用いた場合のテスト時の被
検査ＣＭＯＳ半導体集積回路とテスト回路との構成図で
ある。
検査ＣＭＯＳ半導体集積回路とテスト回路との構成図で
ある。
【図３】（ａ）は静止時電源電流テスト回路に故障がな
い場合のテスト時の各部のタイミングチャートを示す図
であり、（ｂ）は静止時電源電流テスト回路に故障があ
る場合のテスト時の各部のタイミングチャートを示す図
である。
い場合のテスト時の各部のタイミングチャートを示す図
であり、（ｂ）は静止時電源電流テスト回路に故障があ
る場合のテスト時の各部のタイミングチャートを示す図
である。
１ デバイス電源 ２ 静止時電源電流テスト回路 ３ コントローラ ４ タイミング発生回路 ５ テストパターン印加回路 ６ 被検査のＣＭＯＳを有する半導体集積回路（ＤＵ
Ｔ） ７ リレー ８ 抵抗 ９ 位相補償用コンデンサ １０ ダイオード １１ 差動アンプ １２ アンプ １３ コンパレータ １４ 第１のフリップフロップ １５ オアゲート １６ 第２のフリップフロップ
Ｔ） ７ リレー ８ 抵抗 ９ 位相補償用コンデンサ １０ ダイオード １１ 差動アンプ １２ アンプ １３ コンパレータ １４ 第１のフリップフロップ １５ オアゲート １６ 第２のフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66
Claims (3)
- 【請求項１】 被検査ＣＭＯＳ半導体集積回路に電源電
流を供給するデバイス電源装置からの電源電流が入力さ
れる入力端子と、 該入力端子と被検査ＣＭＯＳ半導体集積回路の電源端子
との間に流れる電流値を検出する検出回路と、 該検出回路からの出力値と予め指定されたリミット値と
を比較するコンパレータと、 該コンパレータの出力を所定の第１のタイミングでラッ
チする第１の記憶素子と、 該第１の記憶素子の出力及び上記コンパレータの出力が
入力される論理和ゲートと、 該論理和ゲートの出力を所定の第２のタイミングで保持
する第２の記憶素子とを有することを特徴とする、半導
体集積回路のテスト回路。 - 【請求項２】 上記第２の記憶素子の出力が、上記論理
和ゲートに入力されることを特徴とする、請求項１記載
の半導体集積回路のテスト回路。 - 【請求項３】 被検査ＣＭＯＳ半導体集積回路に電源電
流を供給するデバイス電源装置からの電源電流が入力さ
れる入力端子と被検査ＣＭＯＳ半導体集積回路の電源端
子との間に流れる電流値を検出し、該検出値が所定のリ
ミット値を越えるか否かを判定し、上記被検査ＬＳＩの
良否を判定する静止時電源電流のテスト方法において、 入力信号の遷移時に流れる電源電流が予め指定されたリ
ミット値以上であり、且つ、一定時間経過後の静止状態
での電源電流が予め指定されたリミット値以下である場
合にのみ良品と判定することを特徴とする半導体集積回
路装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16583295A JP3148576B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路のテスト回路及びテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16583295A JP3148576B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路のテスト回路及びテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917951A true JPH0917951A (ja) | 1997-01-17 |
| JP3148576B2 JP3148576B2 (ja) | 2001-03-19 |
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ID=15819854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16583295A Expired - Fee Related JP3148576B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体集積回路のテスト回路及びテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148576B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005140759A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の故障検出方法 |
-
1995
- 1995-06-30 JP JP16583295A patent/JP3148576B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005140759A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の故障検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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