JP2001176300A - メモリ検査装置 - Google Patents
メモリ検査装置Info
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- JP2001176300A JP2001176300A JP35541099A JP35541099A JP2001176300A JP 2001176300 A JP2001176300 A JP 2001176300A JP 35541099 A JP35541099 A JP 35541099A JP 35541099 A JP35541099 A JP 35541099A JP 2001176300 A JP2001176300 A JP 2001176300A
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- Japan
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- test
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- test data
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＬＳＩに内蔵されたＲＡＭ等のメモリのテス
トにおけるテストパターン数およびテスト時間を削減
し、また実動作スピードによるテストを可能とする。 【解決手段】 テストデータ発生手段１０１で、テスト
データ制御信号Ｓ１０２に応じて「１」または「０」か
らなるｎビットのテストデータＳ１１０を発生し、ｎビ
ットの被検査記憶手段１０２で、テストデータＳ１１０
に応じてｎビットの出力データＳ１１１を出力し、比較
手段１０３で、テストデータＳ１１０と出力データＳ１
１２の比較結果を出力し、反転手段１０４で、テストデ
ータＳ１１０の反転データＳ１１１を出力し、反転比較
手段１０５で反転データＳ１１１と出力データＳ１１２
の比較結果を出力し、被検査記憶手段１０２のテストを
行う。
トにおけるテストパターン数およびテスト時間を削減
し、また実動作スピードによるテストを可能とする。 【解決手段】 テストデータ発生手段１０１で、テスト
データ制御信号Ｓ１０２に応じて「１」または「０」か
らなるｎビットのテストデータＳ１１０を発生し、ｎビ
ットの被検査記憶手段１０２で、テストデータＳ１１０
に応じてｎビットの出力データＳ１１１を出力し、比較
手段１０３で、テストデータＳ１１０と出力データＳ１
１２の比較結果を出力し、反転手段１０４で、テストデ
ータＳ１１０の反転データＳ１１１を出力し、反転比較
手段１０５で反転データＳ１１１と出力データＳ１１２
の比較結果を出力し、被検査記憶手段１０２のテストを
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩにおけるメ
モリの故障検出を行うためのテスト技術に関する。
モリの故障検出を行うためのテスト技術に関する。
【０００２】
【従来の技術】従来、検査しようとするＲＡＭのビット
幅がｎビットの場合、ｎ個一組のテスト入力を外部端子
からシリアルに与え、そのシリアルデータをｎビットの
パラレルデータに変換するシリアル−パラレル変換部
と、このｎビットデータと外部端子からのアドレス信号
およびライトイネーブル信号をテスト入力とするＲＡＭ
と、このＲＡＭの出力データをシリアルに変換して外部
端子に出力するパラレル−シリアル変換部で構成されて
いた。
幅がｎビットの場合、ｎ個一組のテスト入力を外部端子
からシリアルに与え、そのシリアルデータをｎビットの
パラレルデータに変換するシリアル−パラレル変換部
と、このｎビットデータと外部端子からのアドレス信号
およびライトイネーブル信号をテスト入力とするＲＡＭ
と、このＲＡＭの出力データをシリアルに変換して外部
端子に出力するパラレル−シリアル変換部で構成されて
いた。
【０００３】ＬＳＩの各入出力端子をＬＳＩテスタに接
続し、ＬＳＩ入力端子からシリアルデータと、その入力
タイミングを考慮したアドレス信号およびライトイネー
ブル信号と、被検査ＲＡＭを特定してテストモードとな
るテストパターンを入力し、そのテスト出力データをＬ
ＳＩテスタにて用意した期待値パターンと比較し、その
一致不一致からＬＳＩの良／不良を判定していた。
続し、ＬＳＩ入力端子からシリアルデータと、その入力
タイミングを考慮したアドレス信号およびライトイネー
ブル信号と、被検査ＲＡＭを特定してテストモードとな
るテストパターンを入力し、そのテスト出力データをＬ
ＳＩテスタにて用意した期待値パターンと比較し、その
一致不一致からＬＳＩの良／不良を判定していた。
【０００４】
【発明が解決しようとする課題】被検査ＲＡＭのビット
幅が大きい場合、入力データをシリアルで与えるとテス
トパターンが大きくなりテスト時間が増大すると共に、
ＬＳＩ内部でシリアル−パラレル変換およびパラレル−
シリアル変換を行うため、実動作スピードでのテストが
実施できないという課題があった。
幅が大きい場合、入力データをシリアルで与えるとテス
トパターンが大きくなりテスト時間が増大すると共に、
ＬＳＩ内部でシリアル−パラレル変換およびパラレル−
シリアル変換を行うため、実動作スピードでのテストが
実施できないという課題があった。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１記載のメモリ検査装置は、外部制
御信号に応じて前記外部制御信号よりビット幅の大きい
テストデータを発生するテストデータ発生手段と、前記
テストデータ発生手段の出力する信号を格納する被検査
記憶手段と、前記被検査記憶手段から読み出した信号と
前記テストデータ発生手段の出力とを比較する比較手段
とを備えるものである。
に、本発明の請求項１記載のメモリ検査装置は、外部制
御信号に応じて前記外部制御信号よりビット幅の大きい
テストデータを発生するテストデータ発生手段と、前記
テストデータ発生手段の出力する信号を格納する被検査
記憶手段と、前記被検査記憶手段から読み出した信号と
前記テストデータ発生手段の出力とを比較する比較手段
とを備えるものである。
【０００６】また、上記課題を解決するために、本発明
の請求項２記載のメモリ検査装置は、請求項１記載のメ
モリ検査装置において、テストデータ発生手段の出力を
反転する反転手段と、前記反転手段の出力と検査記憶手
段から読み出したデータとを比較する反転比較手段とを
さらに備えるものである。
の請求項２記載のメモリ検査装置は、請求項１記載のメ
モリ検査装置において、テストデータ発生手段の出力を
反転する反転手段と、前記反転手段の出力と検査記憶手
段から読み出したデータとを比較する反転比較手段とを
さらに備えるものである。
【０００７】また、上記課題を解決するために、本発明
の請求項３記載のメモリ検査装置は、請求項１および２
記載のメモリ装置において、テストデータ発生手段は、
外部制御信号に応じてＨレベルまたはＬレベルのいずれ
か一方を選択して出力する選択手段を複数備えるもので
ある。
の請求項３記載のメモリ検査装置は、請求項１および２
記載のメモリ装置において、テストデータ発生手段は、
外部制御信号に応じてＨレベルまたはＬレベルのいずれ
か一方を選択して出力する選択手段を複数備えるもので
ある。
【０００８】
【発明の実施の形態】（実施の形態１）図１は本発明の
実施の形態に係わる内蔵ＲＡＭテスト装置のブロック図
である。
実施の形態に係わる内蔵ＲＡＭテスト装置のブロック図
である。
【０００９】以下、各ブロックについて説明する。
【００１０】１００は内蔵ＲＡＭテスト装置の本体であ
る。内蔵ＲＡＭテスト装置１００はあらかじめＬＳＩ端
子の入力設定で定められる被検査記憶手段１０２のテス
トモードの下、アドレス信号Ｓ１０１とテストデータ制
御信号Ｓ１０２とライトイネーブル信号Ｓ１０３をＬＳ
Ｉ端子から入力して、被検査記憶手段１０２のテスト判
定結果である比較信号Ｓ１０４と反転比較信号Ｓ１０５
を出力する。
る。内蔵ＲＡＭテスト装置１００はあらかじめＬＳＩ端
子の入力設定で定められる被検査記憶手段１０２のテス
トモードの下、アドレス信号Ｓ１０１とテストデータ制
御信号Ｓ１０２とライトイネーブル信号Ｓ１０３をＬＳ
Ｉ端子から入力して、被検査記憶手段１０２のテスト判
定結果である比較信号Ｓ１０４と反転比較信号Ｓ１０５
を出力する。
【００１１】なお、被検査記憶手段１０２のテストモー
ドとは、あらかじめ定めたＬＳＩの入力端子を制御する
ことで、被検査記憶手段１０２の各端子をＬＳＩ外部端
子から直接制御できるようにした状態である。
ドとは、あらかじめ定めたＬＳＩの入力端子を制御する
ことで、被検査記憶手段１０２の各端子をＬＳＩ外部端
子から直接制御できるようにした状態である。
【００１２】１０１はテストデータ発生手段で、テスト
データ制御信号Ｓ１０２に応じて「１」または「０」か
らなるｎビットのテストデータＳ１１０を発生する。
データ制御信号Ｓ１０２に応じて「１」または「０」か
らなるｎビットのテストデータＳ１１０を発生する。
【００１３】１０２は被検査記憶手段で、ｎビットの入
出力端子を備え、ｎビットのテストデータＳ１１０とア
ドレス信号Ｓ１０１とライトイネーブル信号Ｓ１０３に
応じて出力データＳ１１２を出力する。
出力端子を備え、ｎビットのテストデータＳ１１０とア
ドレス信号Ｓ１０１とライトイネーブル信号Ｓ１０３に
応じて出力データＳ１１２を出力する。
【００１４】なお、被検査記憶手段１０２がリードイネ
ーブル端子やチップイネーブル端子を備えている場合に
も、これらの端子に応じた信号を入力することで同様に
実施可能である。
ーブル端子やチップイネーブル端子を備えている場合に
も、これらの端子に応じた信号を入力することで同様に
実施可能である。
【００１５】１０３は比較手段で、ｎビットのテストデ
ータＳ１１０と出力データＳ１１２をパラレルに比較
し、一致する場合「１」、不一致の場合「０」を出力す
る。
ータＳ１１０と出力データＳ１１２をパラレルに比較
し、一致する場合「１」、不一致の場合「０」を出力す
る。
【００１６】なお、比較手段１０３において、一致する
場合「０」、不一致の場合「１」を出力することも同様
に実施可能である。
場合「０」、不一致の場合「１」を出力することも同様
に実施可能である。
【００１７】１０４は反転手段で、ｎビットのテストデ
ータＳ１１０を入力し、その反転値である反転データＳ
１１１を出力する。
ータＳ１１０を入力し、その反転値である反転データＳ
１１１を出力する。
【００１８】なお、反転手段１０４において、出力デー
タＳ１１２を入力とすることも同様に実施可能である。
タＳ１１２を入力とすることも同様に実施可能である。
【００１９】１０５は反転比較手段で、反転データＳ１
１１と出力データＳ１１２をパラレルに比較し、比較手
段１０３と同様に一致する場合「１」、不一致の場合
「０」を出力する。
１１と出力データＳ１１２をパラレルに比較し、比較手
段１０３と同様に一致する場合「１」、不一致の場合
「０」を出力する。
【００２０】なお、反転比較手段１０５において、比較
手段１０３と同様に一致する場合「０」、不一致の場合
「１」を出力することも同様に実施可能である。また、
反転手段１０４において、出力データＳ１１２を入力と
した場合、テストデータＳ１１０と反転データＳ１１１
を反転比較手段１０５で比較することも同様に実施可能
である。また、本説明においては、比較手段１０３と反
転手段１０４と反転比較手段１０５がそれぞれ一個の構
成しか記載していないが、これらを複数個組合せること
も同様に実施可能である。
手段１０３と同様に一致する場合「０」、不一致の場合
「１」を出力することも同様に実施可能である。また、
反転手段１０４において、出力データＳ１１２を入力と
した場合、テストデータＳ１１０と反転データＳ１１１
を反転比較手段１０５で比較することも同様に実施可能
である。また、本説明においては、比較手段１０３と反
転手段１０４と反転比較手段１０５がそれぞれ一個の構
成しか記載していないが、これらを複数個組合せること
も同様に実施可能である。
【００２１】図２にテストデータ発生手段１０１のブロ
ック図を示し、以下に説明する。
ック図を示し、以下に説明する。
【００２２】テストデータ発生手段１０１は上記テスト
データ制御入力Ｓ１０２を入力し、上記ｎビットのテス
トデータＳ１１０を出力する。
データ制御入力Ｓ１０２を入力し、上記ｎビットのテス
トデータＳ１１０を出力する。
【００２３】２０１は上記被検査記憶手段１０２のデー
タビット数に合わせたｎ個の選択手段で、テストデータ
制御入力Ｓ１０２に応じて「１」または「０」を選択し
て各ビットに出力する。
タビット数に合わせたｎ個の選択手段で、テストデータ
制御入力Ｓ１０２に応じて「１」または「０」を選択し
て各ビットに出力する。
【００２４】上記構成により、メモリを用いることな
く、ゲートで論理を作ることにより、簡単にテストパタ
ーンを生成することができる。
く、ゲートで論理を作ることにより、簡単にテストパタ
ーンを生成することができる。
【００２５】
【発明の効果】実施の形態１に示した上記構成により、
簡易な回路構成で外部からの制御によって被検査ＲＡＭ
に検査データをパラレルで与えることができる。また、
出力データをパラレルで比較することで、テストデータ
をシリアルで与えて内部でパラレルに変換してテストす
る場合に比べて、テスト時間を削減することができる。
また実動作に近いスピードでのテストが可能になるとい
う効果がある。さらに、出力データとテストデータの反
転比較を行うことで、テスト時の判定結果の信頼度が向
上するという効果がある。
簡易な回路構成で外部からの制御によって被検査ＲＡＭ
に検査データをパラレルで与えることができる。また、
出力データをパラレルで比較することで、テストデータ
をシリアルで与えて内部でパラレルに変換してテストす
る場合に比べて、テスト時間を削減することができる。
また実動作に近いスピードでのテストが可能になるとい
う効果がある。さらに、出力データとテストデータの反
転比較を行うことで、テスト時の判定結果の信頼度が向
上するという効果がある。
【図１】本発明の実施の形態１に係わる内蔵ＲＡＭテス
ト装置のブロック図
ト装置のブロック図
【図２】本発明の実施の形態１に係わるテストデータ発
生手段のブロック図
生手段のブロック図
１００ 内蔵ＲＡＭテスト装置の本体 １０１ テストデータ発生手段 １０２ 被検査記憶手段 １０３ 比較手段 １０４ 反転手段 １０５ 反転比較手段 Ｓ１０１ アドレス信号 Ｓ１０２ テストデータ制御信号 Ｓ１０３ ライトイネーブル信号 Ｓ１０４ 比較信号 Ｓ１０５ 反転比較信号 Ｓ１１０ テストデータ信号 Ｓ１１１ 反転データ信号 Ｓ１１２ 出力データ信号 ２０１ 選択手段
Claims (3)
- 【請求項１】 外部制御信号に応じて前記外部制御信号
よりビット幅の大きいテストデータを発生するテストデ
ータ発生手段と、 前記テストデータ発生手段の出力する信号を格納する被
検査記憶手段と、 前記被検査記憶手段から読み出した信号と前記テストデ
ータ発生手段の出力とを比較する比較手段とを備えるこ
とを特徴とするメモリ検査装置。 - 【請求項２】 請求項１記載のメモリ検査装置におい
て、 テストデータ発生手段の出力を反転する反転手段と、 前記反転手段の出力と検査記憶手段から読み出したデー
タとを比較する反転比較手段とをさらに備えることを特
徴とするテスト装置。 - 【請求項３】 請求項１および２記載のメモリ装置にお
いて、 テストデータ発生手段は、外部制御信号に応じてＨレベ
ルまたはＬレベルのいずれか一方を選択して出力する選
択手段を複数備えることを特徴とするテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35541099A JP2001176300A (ja) | 1999-12-15 | 1999-12-15 | メモリ検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35541099A JP2001176300A (ja) | 1999-12-15 | 1999-12-15 | メモリ検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176300A true JP2001176300A (ja) | 2001-06-29 |
Family
ID=18443786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35541099A Pending JP2001176300A (ja) | 1999-12-15 | 1999-12-15 | メモリ検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176300A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030765A (ja) * | 2002-06-25 | 2004-01-29 | Fujitsu Ltd | 自己診断機能内蔵の半導体記憶装置 |
| JP2005327449A (ja) * | 2004-05-11 | 2005-11-24 | Samsung Electronics Co Ltd | 並列ビットテスト装置及び方法。 |
| JP2011033458A (ja) * | 2009-07-31 | 2011-02-17 | Nec System Technologies Ltd | テスト回路、テスト回路の制御方法 |
-
1999
- 1999-12-15 JP JP35541099A patent/JP2001176300A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030765A (ja) * | 2002-06-25 | 2004-01-29 | Fujitsu Ltd | 自己診断機能内蔵の半導体記憶装置 |
| KR100890413B1 (ko) * | 2002-06-25 | 2009-03-26 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 자기 진단 기능을 내장한 반도체 기억 장치 |
| JP2005327449A (ja) * | 2004-05-11 | 2005-11-24 | Samsung Electronics Co Ltd | 並列ビットテスト装置及び方法。 |
| JP2011033458A (ja) * | 2009-07-31 | 2011-02-17 | Nec System Technologies Ltd | テスト回路、テスト回路の制御方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061114 |
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| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20061213 |
|
| A977 | Report on retrieval |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091020 |