JP3442738B2 - 半導体装置 - Google Patents
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Description
方性導電膜を介して実装するのに適した凸状端子を備え
た半導体装置に関する。
接続可能な凸状端子(バンプ)を備えた、表面実装用の
半導体装置が多用されるようになっている。このような
従来の半導体装置における凸状端子の構造およびその製
造方法を、図33乃至図36によって、簡単に説明す
る。なお、これらの図は断面図であるが、断面を示す斜
線は省略している。
近の断面を示す。半導体チップに切り分けられるシリコ
ンウェハ213の表面に、半導体装置作製上必要な層で
ある選択酸化(LOCOS)膜204が設けられ、その
上にアルミニウム層702が設けられている。このアル
ミニウム層702は半導体装置内の配線および集積回路
に外部から電源または信号を入出力するために必要な層
である。
う絶縁保護膜であるパッシベーション膜703が設けら
れ、そのアルミニウム層702上に開口部703aが形
成されている。その開口部703a内のアルミニウム層
702からその周辺のパッシベーション膜703上に亘
って貴金属膜705を介して、マッシュルーム状の凸状
端子である金バンプ701が設けられている。この図で
は、1個の凸状端子のみを示しているが、実際の半導体
チップには、多数の凸状端子が設けられている。
途中の工程を示す図である。図33に示すように、シリ
コンウェハ213上に、選択酸化膜204を形成し、そ
の上の所要位置に、内部の集積回路に接続されるアルミ
ニウム層702を形成する。そのアルミニウム層702
上を含むシリコンウェハ213の全面を覆うパッシベー
ション膜703を形成し、そのアルミニウム層702上
に外部との接続をとるための開口部703aを形成す
る。
ション膜703上およびアルミニウム層702上の全面
に貴金属膜705を形成し、さらにその上に選択的に
(凸状端子形成部を除いて)感光性のレジスト710を
形成する。貴金属膜705はチタンとタングステンの合
金などの貴金属層であり、アルミニウム層702上に次
の工程で形成される金バンプ701を電解メッキ成長さ
せるための電極としての役割と、アルミニウム層702
と金バンプ701の接続を良好にするための役割をも
つ。この貴金属膜705は、真空装置内で全面に積層し
て形成させる。
工程によってレジスト710が形成されていない部分に
金層を成長させ、マッシュルーム状の凸状電極である金
バンプ701を形成する。そして、レジスト710を除
去した後、金バンプ701をマスクとして貴金属層70
5を金バンプ701の下側の部分のみを残して除去す
る。図36はこの状態の断面図である。
13上に金バンプ701の凸状電極が形成され、そのシ
リコンウェハ213を単体の半導体チップに切断して、
半導体装置を完成していた。
うな従来の凸状端子を備えた半導体装置では、凸状端子
作製のために工程管理が困難であるメッキ工程を採用し
ているため、凸状端子の高さが不均一になりやすい上
に、凸状端子の材料に高価な金を使用するためコスト高
となっていた。
めになされたものであり、半導体装置の凸状電極を簡単
に低価格で作製でき、且つその高さを均一にできるよう
にすることを目的とする。また、このような半導体装置
を、異方性導電膜を介して回路基板に実装したとき、凸
状端子が回路基板上の配線と確実に電気的に接続できる
ようにするため、凸状端子の最も突出した端面の高さを
半導体装置の他のいずれの部位の突出面よりも充分に高
くでき、またその端面の有効面積を複数の導電粒子を捕
獲できるように広くとれるようにすることも目的とす
る。
達成するため、集積回路を形成した半導体チップの表面
に、配線とトランジスタのゲートに使われるポリシリコ
ン層とその上を覆う絶縁層および該絶縁層上に形成され
る配線用導電体層と、上記該集積回路に電源または信号
を入出力するための凸状端子とを備えた半導体装置を次
のように構成する。
する部位に、上記ポリシリコン層と絶縁層とそれぞれ同
じ材料からなり、上記凸状端子の高さを高くするための
ポリシリコン膜と絶縁膜とを設け、その絶縁膜を覆い、
上記配線用導電体層と電気的に接続される第1の導電体
を該配線用導電体層と同じ材料でスパッタリングによっ
て形成し、その第1の導電体と配線用導電体層および上
記半導体チップの表面を覆い、上記第1の導電体上に開
口部を設けた保護絶縁膜を形成し、その保護絶縁膜上
に、上記開口部を通して上記第1の導電体と導通する第
2の導電体をスパッタリングによって形成する。
ン膜と絶縁膜および上記第1の導電体と第2の導電体と
によって構成し、その最も突出した端面の前記半導体チ
ップの表面からの高さが、他のいずれの部位の突出面よ
りも高くなるように形成する。この場合も、上記第1の
導電体と第2の導電体は、いずれもアルミニウムによっ
て形成することができる。また、上記凸状端子の最も突
出した端面を、表面酸化を防止する導電膜、すなわち導
電酸化膜又は貴金属膜で被覆するのが望ましい。
例の凸状端子付近のみを示す断面図である。
表面に選択酸化(LOCOS)膜204が形成されてい
る。この選択酸化膜204は半導体チップに切断する前
のシリコンウェハの表面の酸化層であり熱処理すること
によって形成され、半導体装置作製上必要な層である。
なお、この半導体チップ100には、図示を省略してい
るが、多数のトランジスタ等の能動素子及びコンデンサ
や抵抗等の受動素子とそれらを接続する配線からなる集
積回路が形成されている。
信号の入出力をするための電極パッドとなる第1の導電
体である第1アルミニウム層202が形成されている。
アルミニウム層212は、半導体装置内の配線のための
アルミニウム層であり、第1アルミニウム層202とと
もに、真空装置で堆積させることによって同時に形成さ
れた後、パターニングされる。それらのアルミニウム層
202,212は、通常1ミクロン(μm)程度の厚さ
を有する。
であり、真空装置で堆積させることによって形成され、
通常0.5ミクロン(μm)程度の厚さがある。絶縁層
210は、ポリシリコン層205の上に形成される絶縁
膜であり、ポリシリコン層205を熱処理することによ
って形成され、通常0.5ミクロン(μm)程度の厚さ
の層である。
内の素子を保護する目的で形成された保護絶縁膜であ
る。このパッシベーション膜203は、真空装置内で堆
積させることによって形成され、通常0.8ミクロン
(μm)程度の厚さがある。このパッシベーション膜2
03には、第1アルミニウム層202上に開口部203
aが形成されている。第2アルミニウムバンプ201
は、凸状端子200を形成する導電体であり、パッシベ
ーション膜203の開口部203aに真空装置内でスパ
ッタリングによって形成され、その開口部203aを通
して第1アルミニウム層202と導通しており、2ミク
ロン(μm)程度の厚さがある。
端面200aの半導体チップ100の表面からの高さ
は、第1アルミニウム層202の厚さと、パッシベーシ
ョン膜203の厚さと、第2アルミニウムバンプ201
の厚さとを加えた値となり、他の部位の突出面となるパ
ッシベーション膜203と、ポリシリコン層205と、
絶縁層210と、アルミニウム層212との厚さを加え
た値より、図1にHで示す寸法だけ高くなる。この高さ
の差Hは、少なくとも1ミクロン(μm)程度となる。
の凸状端子作成工程を示すパッシベーション膜203の
開口部付近の断面図であるが、断面を示す斜線は省略し
ている。図2は、シリコンウェハ213に選択酸化(L
OCOS)膜204および図示しない集積回路を作成
し、第1アルミニウム層202および開口部203aを
有するパッシベーション膜203を形成した後、第1ア
ルミニウム層202の開口部203a上に形成されてい
る酸化層を、スパッタリング等の真空装置中のアルゴン
原子によって取り除く処理(バックスパッタ処理)をし
た後、連続的にスパッタリング装置によって全面に第2
アルミニウム層214を形成した状態を示す。
全面に表面酸化を防止する導電膜である透明導電膜20
7を形成した状態を示す。この透明導電膜207は、酸
化インジウム錫(ITO)によって形成できるが、表面
酸化を防止する導電膜として、金などの貴金属や、銅,
チタン,タンタルなどを用いてもよい。そして、図4に
示すように、この透明導電膜207を形成した第2アル
ミニウム層214の全面に感光性のレジスト208を塗
布し、メタルマスクによる露光によってパターニングす
ると図5に示す状態になる。
て真空エッチング装置によってエッチングして、図6に
示すように透明導電膜207と第2アルミニウム層21
4をパターニングし、第2の導電体である第2アルミニ
ウムバンプ201を形成する。その後、レジスト208
を取り除いた状態を図7に示す。そして、シリコンウェ
ハ213を切断して個々の半導体チップ100にすれ
ば、図1に示した凸状端子200を備えた半導体装置が
完成する。
は、通常の半導体装置の製造工程中で容易に形成できる
構造である。ここで、この実施形態における第1および
第2の導電体であるアルミニウムに代えて、金,銅,チ
タン,タンタル等の導電体を使用してもよい。
4〕 図8はこの発明の基礎となる半導体装置の第2の参考例
を示す図1と同様な図であり、図1と対応する部分には
同一の符号を付して、その説明を省略する。この半導体
装置は、図1に示した半導体装置より、凸状端子200
の高さの差Hを大きくする目的で、図1に示した構造上
にさらに第3アルミニウムバンプ314を設けて凸状端
子200を構成したものである。
ション膜203および開口部203a上に、第2の導電
体である第2アルミニウムバンプ301を設け、その第
2アルミニウムバンプ301上に開口部313aを設け
た第2パッシベーション膜313をパッシベーション膜
203上に形成している。そして、その第2パッシベー
ション膜313上にその開口部313aを通して第2ア
ルミニウムバンプ301と導通する第3アルミニウムバ
ンプ314を設けて、凸状端子200を構成している。
0の最も突出した端面200aの高さは、第1アルミニ
ウム層202の厚さと、パッシベーション膜203の厚
さと、第2アルミニウムバンプ301の厚さと、第2パ
ッシベーション膜313の厚さと、第3アルミニウムバ
ンプ314の厚さとを加えた値となる。一方、配線部の
突出面の高さは、パッシベーション膜203とポリシリ
コン層205と絶縁層210とアルミニウム層212と
パッシベーション膜203と第2パッシベーション膜3
13の厚さを加えた値となり、その高さの差Hが図1に
示した半導体装置より大きくなる。
同様の工程で、第2アルミニウムバンプ301の上に第
2パッシベーション膜313および第3アルミニウムバ
ンプ314を形成することによって得られる。図9乃至
図14は、この半導体装置の凸状端子を作製する工程を
示す図である。
程と同様な工程で作製される断面構造を示すが、第1の
実施形態における第2アルミニウムバンプ201に代え
て、それより厚さの薄い第2アルミニウムバンプ301
を形成している。これはアルミニウム薄膜の応力緩和と
コスト削減のためである。
絶縁膜である第2パッシベーション膜313を積層形成
した状態を示す。この第2パッシベーション膜313
は、パッシベーション膜203と同じ材質で厚さもほぼ
同じである。その後、第2パッシベーション膜313上
の全面にフォトレジスト802を塗布し、図11に示す
ように、第2アルミニウムバンプ301上の凸状端子形
成部に開口部802aを形成するようにパターニングす
る。
ベーション膜313をフォトレジスト802をマスクと
してその開口部802a内の部分をエッチング除去し、
凸状端子形成部位に開口部313aを形成する。さら
に、この開口部313a内を含む第2パッシベーション
膜313上の全面に、第3アルミニウム層805を形成
し、フォトレジスト804を塗布して、凸状端子形成部
位にのみ残るようにパターニングすると、図13に示す
状態になる。
際、第2パッシベーション膜313の開口部313a内
に露出している第2アルミニウムバンプ301の表面に
酸化膜が形成されていることがあるので、真空中でバッ
クスパッタ処理して、その酸化膜を除去するのが望まし
い。そして、そのフォトレジスト804をマスクとし
て、第3アルミニウム層805をエッチングし、図14
に示すように第3アルミニウムバンプ314を形成し、
凸状端子200を完成する。その後、このシリコンウェ
ハ213を切断して、個々の半導体チップ100に分割
することにより、図8に示した半導体装置が完成する。
常の半導体装置の製造工程中で容易に形成できる構造で
ある。ここで、この参考例においては、第1,第2,第
3の導電体としてアルミニウムを使用したので、安価に
製造できるが、凸状端子の端面が酸化すると、回路基板
への実装時に、回路基板側との電気的接続抵抗が高くな
る。そのため、前述の実施形態と同様に、凸状端子20
0の最も突出した端面200a、すなわち第3アルミニ
ウムバンプ314の上面に、酸化防止用の導電膜とし
て、例えばITOによる透明導電膜や、金等の貴金属膜
を形成しておくとよい。
の全部、あるいは第3アルミニウムバンプ314のみ
を、金,銅,チタン,タンタル等の導電体にしてもよ
い。また、同じ手法で第4層,第5層と同じ工程の繰り
返しによって導電体層を積層することによって、凸状端
子の高さをさらに高くすることもできる。
至図19〕 図15は、この発明による半導体装置の第1の実施形態
を示す図1と同様な断面図であり、図1と対応する部分
には同一の符号を付してあり、それらの説明は省略す
る。この実施形態は、半導体装置中の配線とトランジス
タのゲートに使われるポリシリコン層とその上の絶縁層
を利用して、凸状端子の高さを高くするようにしたもの
である。
装置内の配線とトランジスタのゲートに使われるポリシ
リコン層205と同じ材料によって、ポリシリコン層2
05が形成される時に真空装置内でスパッタリング等に
よって堆積させることによって、同時に形成されるポリ
シリコン膜であり、通常0.5ミクロン(μm)程度の
厚さがある。バンプ下絶縁層412は、バンプ下ポリシ
リコン層413の上に形成される絶縁膜であり、バンプ
下ポリシリコン層413を熱処理することによって通常
0.5ミクロン(μm)程度の厚さで、ポリシリコン層
205上の絶縁層210と同時に形成される。
内の配線のためのアルミニウム層212と同時に、真空
装置内でスパッタリングによって堆積させることにより
形成され、通常1ミクロン(μm)程度の厚さがある。
パッシベーション膜403は、半導体装置内の素子を保
護する目的で形成された保護絶縁膜であり、真空装置に
よって堆積されて形成され、通常0.8ミクロン(μ
m)程度の厚さがある。
子200を形成するための導電体であり、やはり真空装
置内でスパッタリングによって堆積させることにより形
成され、2ミクロン(μm)程度の厚さがある。パッシ
ベーション膜403の開口部403aは、導電体である
第1アルミニウム層402と、外部との接続をとるため
の第2アルミニウムバンプ401との導通をとるための
開口である。
も突出した端面200aの高さは、第1アルミニウム層
402の厚さと、パッシベーション膜403の厚さと、
第2アルミニウムバンプ401の厚さと、バンプ下ポリ
シリコン層413の厚さと、バンプ下絶縁層412の厚
さとを加えた値となる。一方配線部の突出面の高さは、
ポリシリコン層205と、絶縁層210と、アルミニウ
ム層212と、パッシベーション膜403の各厚さを加
えた値となり、その高さの差Hが得られる。
造工程上、トランジスタのゲートや配線として使われる
ポリシリコン層の形成工程において、凸状端子の形成位
置にもバンプ下ポリシリコン層413およびバンプ下絶
縁層412を形成しておけば、第1の実施の形態で説明
したのと同様な工程で、第2アルミニウムバンプ401
を形成することができる。
体装置における凸状端子を作成する工程を示す断面図で
ある。図16は、通常の半導体装置の作成工程で作製さ
れる部分の断面構造を示す図である。ここで、バンプ下
ポリシリコン層413、バンプ下絶縁層412、および
第1アルミニウム層402は、それぞれ半導体装置内で
の配線やトランジスタのゲートに必要なポリシリコン層
205、絶縁層210、およびアルミニウム層212が
形成される工程において同時に形成される。
口部403a内に露出する第1アルミニウム層402の
表面を、真空中にてバックスパッタ処理して、酸化膜を
除去した後、第2アルミニウム層701をスパッタリン
グによって積層したときの断面構造を示す。図18は、
図17の第2アルミニウム層701上にフォトレジスト
702を塗布して、凸状端子形成部にのみ残すようにパ
ターニングした状態を示す。
クにして、第2アルミニウム層701をエッチングし、
図19に示すように第2アルミニウムバンプ401を形
成し、凸状端子200を構成する。その後、このシリコ
ンウェハ213を切断して、個々の半導体チップ100
に分割することにより、図15に示した凸状端子200
を備えた半導体装置が完成する。
子の作成工程は、通常の半導体装置の製造工程と同じで
あるので、半導体チップに分割した後に凸状端子を形成
する工程を別に行なう必要がなくなる。ここで、この実
施形態における第1,第2の導電体であるアルミニウム
に代えて、その両方あるいは第2の導電体のみを、金,
銅,チタン,タンタル等の導電体によって形成してもよ
い。また、凸状端子200の最も突出した端面200a
に透明導電膜等の酸化防止用の導電膜を形成するとよ
い。
図24〕 図20は、この発明の基礎となる半導体装置の第3の参
考例の凸状端子付近の構造を示す図であり、図1と対応
する部分には同一の符号を付してあり、それらの説明は
省略する。
子を保護するために形成される保護絶縁膜であるパッシ
ベーション膜901を、通常領域では0.8ミクロン
(μm)程度の厚さであるが、第2アルミニウムバンプ
904の下側になる領域901aでは2倍の1.6ミク
ロン(μm)の厚さに形成し、凸状端子200の高さを
高くしている。
子200を形成するための導電体である。この第2アル
ミニウムバンプ904は、真空装置内でスパッタリング
により堆積させることによって形成され、1ミクロン
(μm)程度の厚さがある。パッシベーション膜901
の開口部901bは、導電体である第1アルミニウム層
202と第2アルミニウムバンプ904との接続をとる
ための開口である。
出した端面200aの高さは、第1アルミニウム層20
2の厚さと、パッシベーション膜901のバンプ下領域
901aの厚さと、第2アルミニウムバンプ904の厚
さとを加えた値になる。一方、配線部の突出面の高さ
は、パッシベーション膜901の通常領域の厚さと、ポ
リシリコン層205と絶縁層210の厚さと、アルミニ
ウム層212の厚さとを加えた値となり、その高さの差
Hは、0.8ミクロン(μm)程度となる。
状端子を作成する工程を示す図である。図21は、通常
の半導体装置製造工程で作製される部分の構造を示す断
面図である。
必要な配線やトランジスタのゲートのためのポリシリコ
ン層205,絶縁層210およびアルミニウム層212
が形成されている。さらに、回路保護のためのパッシベ
ーション膜901が、通常の2倍の膜厚である1.8ミ
クロン(μm)の厚さで形成されている。
01a内に露出している第1アルミニウム層202の表
面を、真空中にてバックスパッタ処理した後、図22に
示すように、全面に第2アルミニウム層1003をスパ
ッタリングによって積層形成し、その上にフォトレジス
ト1002を塗布し、凸状端子形成部位のみを残すよう
にパターニングする。そして、そのフォトレジスト10
02をマスクにして、第2アルミニウム層1003をエ
ッチングし、図23に示すように第2アルミニウムバン
プ904を形成する。
マスクにして、CF4とO2の混合ガスを用いたPI装
置によって、パッシベーション膜901をドライエッチ
ングする。その際、第2アルミニウムバンプ904がエ
ッチングされないように、電力の供給を少なくする。こ
のドライエッチングによって、図24に示すように、パ
ッシベーション膜901を、第2アルミニウムバンプ9
04の下側になっている領域901aを除いて、その膜
厚が半分程度になるようにエッチングする。
個々の半導体チップ100に分割すれば、図20に示し
た凸状端子200を備えた半導体装置が完成する。この
実施形態によっても、上記の通りその凸状端子の作成工
程が通常の半導体装置の作製工程と同じであるので、半
導体チップに分割した後に凸状端子を形成する必要がな
い。すなわち、この半導体装置は、その凸状端子を通常
の半導体装置の製造工程中で容易に形成できる。
導電体であるアルミニウムに代えて、その両方あるいは
第2の導電体のみを、金,銅,チタン,タンタル等の導
電体によって形成してもよい。また、凸状端子200の
最も突出した端面200aに透明導電膜等の酸化防止用
の導電膜を形成するとよい。
を防ぐようにした、第4の参考例の構造とその表面処理
工程を、図25乃至図28によって説明する。この参考
例においては、凸状端子の表面を透明導電膜で被覆する
ようにした場合の処理工程を示す。
シリコンウェハ213上に第1アルミニウム層202と
第2アルミニウムバンプ201を形成した半導体装置に
対して、真空装置中においてバックスパッタリング処理
を行って、第2アルミニウムバンプ201の表面を清浄
にした後、連続的に同じスパッタリング装置によって、
その全面にITOによる透明導電膜501を積層して形
成したときの断面図を示す。
塗布し、メタルマスクによる露光によってパターニング
したときの断面図を示す。そして、そのフォトレジスタ
510をマスクとして、通常の酸などの液によって透明
導電膜501をエッチングして、図27に示すように、
凸状端子形成領域以外の透明導電膜501を除去する。
と、図28に示すように、凸状端子の最上部を構成する
第2アルミニウムバンプ201の上面および周囲が、透
明導電膜501によって完全に覆われた状態になり、第
2アルミニウムバンプ201の表面が酸化して、導通抵
抗が増加することが防止される。このように凸状端子の
少なくとも最も突出する端面に透明導電膜を形成するの
は、この発明の実施形態にも適用できる。
銅,チタン,タンタル等の金属膜を酸化防止用の導電膜
として、凸状端子の端面を被覆するように形成してもよ
い。この発明によれば、高さが均一で且つ充分な高さの
差を有する凸状端子を備えた半導体装置を安価に作製で
きる。
て回路基板に実装する場合の実施形態について説明す
る。図29及び図30は、前述したこの発明の第1の実
施形態の半導体装置を、液晶表示パネルのガラス基板上
に実装する場合の例によって説明する。図30は凸状端
子200とその周囲の平面図であり、図29は図30の
A−A線に沿う断面図である。
100を、基板101に異方性導電膜(ACF)110
を介在させて実装する。基板101はガラス基板に限ら
ずPCB等の回路基板でもよい。その基板101の表面
に、電極102が透明導電膜(ITO等)あるいは銅箔
などによって形成されている。
しており、そのACFを挟んで、基板101に対して半
導体チップ100を位置決めして押圧しながら加熱する
と、電極102と凸状端子200との間に導電粒子11
1が挟持され、若干潰れるように変形して、両者を電気
的に接続する。導電粒子111の最小径をDs,最大径
をDMとしたとき、半導体装置の凸状端子200の最突
出した端面と他の突出面との高さの差が、最小径Dsと
最大径DMの差(導電粒子の径の誤差)以上にするのが
望ましい。
200の中心となるアルミ層である。その高さは、この
半導体装置の次に高い面である配線部分の高さよりHだ
け高い。この高さの差が小さいと最大径の導電粒子11
1が電極102と配線部との間に挟まれるため、電極1
02と第2アルミニウムバンプ401とは最小径の導電
粒子111を介しては接続できなくなる。一方、凸状端
子200の高さを高くするためには、第2アルミニウム
バンプ401の積層時間およびエッチング時間が長くな
りコスト高となるばかりではなく、形成後の応力による
クラックやひずみにつながる。すなわち、必要最低限の
バンプ高さにすることは重要である。
1の高さが最大導電粒子径と最小粒子径の差より大きく
なるように形成している。すなわち、最小導電粒子径が
3μmであり最大導電粒子径が5μmであった場合、高
さの差Hをその差である2μmより大きくして必ず電極
102と第2アルミニウムバンプ401を接続させる。
続有効領域を広げた場合の実施例を示す。図31はその
バンプ形状が八角形の場合の平面図とそのB−B線に沿
う断面図である。図中、上部に描かれているのは本実施
例の平面図である。Raは第2アルミニウムバンプ40
1の形成する段差の径に相当する。Rbは凸状端子がポ
リシリコン層413の厚みとバンプ下絶縁層412の形
成する段差に起因する段差の径を示す。Rcは第1アル
ミニウム層402の形成する段差に起因する段差の径を
示す。
分であり、h2は長方形のパッシベーションの開口部分
であり、h3は円形のパッシベーションの開口部分であ
る。PV径aは開口h1の1辺の長さであり、PV径b
は開口h2の最も短い径であり、PV径cは開口h3の
径の長さである。
電粒子径Dsの1.5倍より小さい。いずれのPV開口
部にも導電粒子は最悪でもひとつしか入り込まない。P
V径bの開口h2のような長方形の場合は長辺の長さを
最小導電粒子径Dsの1.5倍より小さくすれば最小導
電粒子が1つしか入り込むことはない。例えば最小導電
粒子径Dsが3μmであった場合はPV径bの開口h2
は4.5μm×4.5μmより小さな長方形とする。
は円でも良いし楕円でも良い。その場合は長軸(円の場
合は直径)が最小導電粒子径Dsの1.5倍より短くす
る。この発明によってPV開口部が狭くなった分だけ接
続有効領域220は広くなり基板上の電極と接続しやす
くなる。すなわち、従来の構造に比べて凸状端子に要す
る領域が狭くて済む。通常の導電粒子は2〜5umであ
るのでPV開口部の領域は3μm×3μm〜7.5μm
×7.5μm以下となるが、下部の第1アルミニウム層
402とは低抵抗にて接続できることは実験的に確認さ
れている。
よって形成されている領域であるのでここでは説明を割
愛する。また、本実施例は特願平10−43140号に
よる集積回路中の配線とトランジスタゲートに使われる
ポリシリコン層とその上の絶縁層を用いて凸状端子を作
製した例であるが、特願平10−43140号における
他の構造においても同様である。
ることによって接続有効領域を広げた場合の実施例を示
す。図32はバンプ形状が八角形の場合の断面図と平面
図である。 図中、上部に描かれているのは本実施例の
平面図である。径raはバンプ下ポリシリコン層413
の厚みとバンプ下絶縁層412の形成する段差の径を示
す。径rbは第2アルミニウムバンプ405の形成する
段差の径に相当する。径rcはパッシベーション開口部
203aに起因する段差の径を示す。
きあがった全ての段差を覆う形で形成されている。この
ため従来に比べて接続有効領域405aの面積が広くな
り集積回路と基板上の電極は接続しやすくなる。すなわ
ち、従来の構造に比べて凸状端子に要する領域が狭くで
きる。本実施例では第2アルミニウムバンプ405が全
ての段差を覆う構造を示したが、もちろん一段目の段差
のみを覆う構造をとってもよい。すなわち、第2アルミ
ニウムバンプ405の最も高い位置から最初の段差を覆
う構造をとれば目的は達成される。以上の第1の実施形
態、第2の実施形態及び第3の実施形態を組み合わせれ
ば接続有効領域が広がり、ACF実装するための確実で
信頼性のある凸状端子となる。
置は、ACF実装において基板上の電極を確実に接続
し、構造的に安定した凸状端子を備える集積回路を安価
に作製できる。 [図面の簡単な説明]
例を示す2層アルミニウム構造の凸状端子付近の断面図
である。
示す断面図である。
す断面図である。
を示す断面図である。
程を示す断面図である。
程を示す断面図である。
程を示す断面図である。
例を示す3層アルミニウム構造の凸状端子付近の断面図
である。
示す断面図である。
示す断面図である。
程を示す断面図である。
工程を示す断面図である。
工程を示す断面図である。
工程を示す断面図である。
を示すポリシリコン層と2層アルミニウム構造の凸状端
子付近の断面図である。
を示す断面図である。
示す断面図である。
程を示す断面図である。
工程を示す断面図である。
考例を示す厚膜パッシベーション膜による凸状端子付近
の断面図である。
を示す断面図である。
示す断面図である。
程を示す断面図である。
工程を示す断面図である。
考例における凸状端子の表面処理工程の初めの工程を示
す断面図である。
の回路基板への実装構造の例を示す要部断面図である。
平面図である。
における凸状端子付近の平面図と断面図を対応させた図
である。
における凸状端子付近の平面図と断面図を対応させた図
である。
製作工程およびその構造を示す断面図である。
よびその構造を示す断面図である。
工程およびその構造を示す断面図である。
工程およびその構造を示す断面図である。
ンプ 202,402:第1アルミニウム層 203,403,703,901:パッシベーション膜 204:選択酸化膜 205:ポリシリコン層 207,501:透明導電膜 208:レジスト 210:絶縁層 212,702:アルミニウム層 213:シリコンウェハ 214,1003:第2アルミニウム層 313:第2パッシベーション膜 314:第3アルミニウムバンプ 412:バンプ下絶縁層 413:バンプ下ポリシリコン層 510,802,804,1002:フォトレジスト 701:金バンプ 705:貴金属膜 805:第3アルミニウム層 DS:導電粒子の最小径 DM:導電粒子の最大径 h1:正方形のパッシベーションの開口部分 h2:長方形のパッシベーションの開口部分 h3:円形のパッシベーションの開口部分
Claims (3)
- 【請求項1】 集積回路を形成した半導体チップの表面
に、配線とトランジスタのゲートに使われるポリシリコ
ン層とその上を覆う絶縁層および該絶縁層上に形成され
る配線用導電体層と、前記集積回路に電源または信号を
入出力するための凸状端子とを備えた半導体装置におい
て、 前記半導体チップの表面の前記凸状端子を形成する部位
に、前記ポリシリコン層と前記絶縁層とそれぞれ同じ材
料からなり、前記凸状端子の高さを高くするためのポリ
シリコン膜と絶縁膜とが設けられ、 その絶縁膜を覆い、前記配線用導電体層と電気的に接続
される第1の導電体が該配線用導電体層と同じ材料でス
パッタリングによって形成され、 該第1の導電体と配線用導電体層および前記半導体チッ
プの表面を覆い、前記第1の導電体上に開口部を設けた
保護絶縁膜が形成され、 該保護絶縁膜上に、前記開口部を通して前記第1の導電
体と導通する第2の導電体がスパッタリングによって形
成され、 前記凸状端子が、前記ポリシリコン膜と絶縁膜および前
記第1の導電体と第2の導電体とによって構成され、そ
の最も突出した端面の前記半導体チップの表面からの高
さが、他のいずれの部位の突出面よりも高くなるように
形成されていることを特徴とする半導体装置。 - 【請求項2】 前記第1の導電体と第2の導電体が、い
ずれもアルミニウムによって形成されている請求項1に
記載の半導体装置。 - 【請求項3】 前記凸状端子の前記最も突出した端面
が、表面酸化を防止する導電膜で被覆されている請求項
1に記載の半導体装置。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4314098 | 1998-02-25 | ||
JP10-43140 | 1998-02-25 | ||
JP10-280747 | 1998-10-02 | ||
JP28074798 | 1998-10-02 | ||
PCT/JP1999/000892 WO1999044228A1 (en) | 1998-02-25 | 1999-02-25 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3442738B2 true JP3442738B2 (ja) | 2003-09-02 |
Family
ID=26382892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000533896A Expired - Fee Related JP3442738B2 (ja) | 1998-02-25 | 1999-02-25 | 半導体装置 |
Country Status (9)
Country | Link |
---|---|
US (1) | US6583506B1 (ja) |
EP (1) | EP1061570B1 (ja) |
JP (1) | JP3442738B2 (ja) |
KR (1) | KR100350936B1 (ja) |
CN (1) | CN1148794C (ja) |
AU (1) | AU2640499A (ja) |
BR (1) | BR9908224A (ja) |
DE (1) | DE69934971D1 (ja) |
WO (1) | WO1999044228A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003203940A (ja) * | 2001-10-25 | 2003-07-18 | Seiko Epson Corp | 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器 |
TWI227556B (en) * | 2003-07-15 | 2005-02-01 | Advanced Semiconductor Eng | Chip structure |
DE102008042107A1 (de) * | 2008-09-15 | 2010-03-18 | Robert Bosch Gmbh | Elektronisches Bauteil sowie Verfahren zu seiner Herstellung |
CN102484080B (zh) | 2009-06-18 | 2015-07-22 | 罗姆股份有限公司 | 半导体装置 |
TW201203403A (en) * | 2010-07-12 | 2012-01-16 | Siliconware Precision Industries Co Ltd | Semiconductor element and fabrication method thereof |
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JP2598328B2 (ja) * | 1989-10-17 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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-
1999
- 1999-02-25 WO PCT/JP1999/000892 patent/WO1999044228A1/ja active IP Right Grant
- 1999-02-25 KR KR1020007009309A patent/KR100350936B1/ko not_active IP Right Cessation
- 1999-02-25 BR BR9908224-1A patent/BR9908224A/pt not_active IP Right Cessation
- 1999-02-25 CN CNB998031941A patent/CN1148794C/zh not_active Expired - Fee Related
- 1999-02-25 EP EP99906490A patent/EP1061570B1/en not_active Expired - Lifetime
- 1999-02-25 JP JP2000533896A patent/JP3442738B2/ja not_active Expired - Fee Related
- 1999-02-25 US US09/622,837 patent/US6583506B1/en not_active Expired - Lifetime
- 1999-02-25 DE DE69934971T patent/DE69934971D1/de not_active Expired - Fee Related
- 1999-02-25 AU AU26404/99A patent/AU2640499A/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
CN1148794C (zh) | 2004-05-05 |
AU2640499A (en) | 1999-09-15 |
CN1291348A (zh) | 2001-04-11 |
EP1061570B1 (en) | 2007-01-24 |
KR100350936B1 (ko) | 2002-08-30 |
EP1061570A4 (en) | 2002-07-31 |
KR20010034539A (ko) | 2001-04-25 |
BR9908224A (pt) | 2000-10-24 |
EP1061570A1 (en) | 2000-12-20 |
DE69934971D1 (de) | 2007-03-15 |
US6583506B1 (en) | 2003-06-24 |
WO1999044228A1 (en) | 1999-09-02 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S533 | Written request for registration of change of name |
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