JP2687159B2 - 電源投入時のリセットパルス生成回路 - Google Patents
電源投入時のリセットパルス生成回路Info
- Publication number
- JP2687159B2 JP2687159B2 JP1032726A JP3272689A JP2687159B2 JP 2687159 B2 JP2687159 B2 JP 2687159B2 JP 1032726 A JP1032726 A JP 1032726A JP 3272689 A JP3272689 A JP 3272689A JP 2687159 B2 JP2687159 B2 JP 2687159B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- circuit
- reference bias
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電源電圧の投入後にロジック回路を初期設
定するためのリセットパルスを生成するための電源投入
時のリセットパルス生成回路に関する。
定するためのリセットパルスを生成するための電源投入
時のリセットパルス生成回路に関する。
（従来の技術） 従来のロジック回路では、電源電圧の投入時に回路動
作が不安定になり、正確な動作を確保する上で、電源電
圧の投入時に合わせて初期設定を行い、動作の安定化を
図る必要があった。そのため、ロジック回路内にロジッ
ク機能を持たせて、リセット端子を準備し、リセットパ
ルス生成回路からのリセットパルスを入力してリセット
を行っていた。
作が不安定になり、正確な動作を確保する上で、電源電
圧の投入時に合わせて初期設定を行い、動作の安定化を
図る必要があった。そのため、ロジック回路内にロジッ
ク機能を持たせて、リセット端子を準備し、リセットパ
ルス生成回路からのリセットパルスを入力してリセット
を行っていた。
（発明が解決しようとする課題） しかし、ロジック回路内でリセットパルス生成回路を
構成するには、多くの素子を必要とするため、コスト的
に不利であった。
構成するには、多くの素子を必要とするため、コスト的
に不利であった。
本発明は、電源投入時にリセットパルスを確実に生成
する電源投入時のリセットパルス生成回路を提供するこ
とを目的とする。
する電源投入時のリセットパルス生成回路を提供するこ
とを目的とする。
（課題を解決するための手段） 本発明は上記目的を達成するため、電源電圧印加端子
に接続された定電流源と、一端を接地し他端に前記定電
流源から電流が供給される容量とからなる充電時定数回
路と、前記電源電圧印加端子と接地点との間を分圧し第
１の基準バイアスで圧と第２の基準バイアス電圧とを発
生させる分圧手段と、前記充電時定数回路の出力にベー
スを接続した第１のPNPトランジスタのエミッタと、前
記第１の基準バイアス電圧の電位点にベースを接続した
第２のPNPトランジスタのエミッタとを共通接続した回
路を有し、前記充電時定数回路の出力電圧が前記第１の
基準バイアス電圧を超えた場合に出力レベルを切り替え
る第１の差動形比較器と、前記充電時定数回路の出力に
ベースを接続した第３のPNPトランジスタのエミッタ
と、前記第２の基準バイアス電圧の電位点にベースを接
続した第４のPNPトランジスタのエミッタとを共通接続
した回路を有し、前記充電時定数回路の出力電圧が前記
第２の基準バイアス電圧を超えた場合に出力レベルを切
り替える第２の差動形比較器と、前記第１の差動形比較
器の出力と前記第２の差動形比較器の出力とを合成して
前記第1,第２の基準バイアス電圧のレベルに応じた時間
幅のパルスを生成する合成回路と、で構成される。
に接続された定電流源と、一端を接地し他端に前記定電
流源から電流が供給される容量とからなる充電時定数回
路と、前記電源電圧印加端子と接地点との間を分圧し第
１の基準バイアスで圧と第２の基準バイアス電圧とを発
生させる分圧手段と、前記充電時定数回路の出力にベー
スを接続した第１のPNPトランジスタのエミッタと、前
記第１の基準バイアス電圧の電位点にベースを接続した
第２のPNPトランジスタのエミッタとを共通接続した回
路を有し、前記充電時定数回路の出力電圧が前記第１の
基準バイアス電圧を超えた場合に出力レベルを切り替え
る第１の差動形比較器と、前記充電時定数回路の出力に
ベースを接続した第３のPNPトランジスタのエミッタ
と、前記第２の基準バイアス電圧の電位点にベースを接
続した第４のPNPトランジスタのエミッタとを共通接続
した回路を有し、前記充電時定数回路の出力電圧が前記
第２の基準バイアス電圧を超えた場合に出力レベルを切
り替える第２の差動形比較器と、前記第１の差動形比較
器の出力と前記第２の差動形比較器の出力とを合成して
前記第1,第２の基準バイアス電圧のレベルに応じた時間
幅のパルスを生成する合成回路と、で構成される。
（作 用） 本発明は、上記構成により、第１の差動形比較器は電
源投入後に第１の所定時間を経過して、充電時定数回路
の出力電圧が第１の基準電圧を超えると出力レベルを切
り替え、第２の差動形比較器は電源投入後に第２の所定
時間を経過して、充電時定数回路の出力電圧が第２の基
準電圧を超えると出力レベルを切り替える。そして、前
記第1,第２の差動形比較器の出力が入力される合成回路
は、電源投入後に第１の所定時間ら第２の所定時間まで
有効になる出力パルスを生成する。また、電源殿圧の投
入後に充電時定数回路の出力電圧が接地電位から立ち上
がると、直ぐに比較動作を開始することから、充電時定
数回路の出力レベルの検出が安定に行われ出力パルスの
発生が確実になり、出力に接続されるロジック回路の初
期設定を確実に行うことが可能となる。
源投入後に第１の所定時間を経過して、充電時定数回路
の出力電圧が第１の基準電圧を超えると出力レベルを切
り替え、第２の差動形比較器は電源投入後に第２の所定
時間を経過して、充電時定数回路の出力電圧が第２の基
準電圧を超えると出力レベルを切り替える。そして、前
記第1,第２の差動形比較器の出力が入力される合成回路
は、電源投入後に第１の所定時間ら第２の所定時間まで
有効になる出力パルスを生成する。また、電源殿圧の投
入後に充電時定数回路の出力電圧が接地電位から立ち上
がると、直ぐに比較動作を開始することから、充電時定
数回路の出力レベルの検出が安定に行われ出力パルスの
発生が確実になり、出力に接続されるロジック回路の初
期設定を確実に行うことが可能となる。
（実施例） 以下、本発明の実施例を図面より説明する。第１図は
本発明の一実施例によるブロック構成図を示す。図にお
いて、１は電源電圧印加端子、２は容量３の外部接続端
子、24,25,26は分圧固定抵抗、100は定電流源、101は第
１の差動形比較器、102は第２の差動形比較器、103は合
成回路、33はリセットパルスの出力端子である。
本発明の一実施例によるブロック構成図を示す。図にお
いて、１は電源電圧印加端子、２は容量３の外部接続端
子、24,25,26は分圧固定抵抗、100は定電流源、101は第
１の差動形比較器、102は第２の差動形比較器、103は合
成回路、33はリセットパルスの出力端子である。
即ち、両差動形比較器101,102の一方の入力には夫々
異なる基準バイアス電圧を与えるための分圧固定抵抗2
4,25,26を介して電源電圧印加端子１が接続され、他方
の入力には定電流源100と容量３の充電時定数回路が接
続され、両差動形比較器101,102の出力が合成回路103に
入力されるように接続され、この合成回路103の出力端
子33からリセットパルスが得られるように構成されてい
る。
異なる基準バイアス電圧を与えるための分圧固定抵抗2
4,25,26を介して電源電圧印加端子１が接続され、他方
の入力には定電流源100と容量３の充電時定数回路が接
続され、両差動形比較器101,102の出力が合成回路103に
入力されるように接続され、この合成回路103の出力端
子33からリセットパルスが得られるように構成されてい
る。
次に動作を説明すると、両差動形比較器101,102の一
方の入力には電源電圧印加と同時に分圧固定抵抗24〜26
により分圧された夫々異なる基準バイアス電圧が印加さ
れる。また他方の入力は定電流源100の電流値と、容量
３とで決まる時定数により、時間経過とともに直線的に
電圧が上昇し始める電圧が印加される。即ち、外部接続
端子２の電圧上昇により第１の差動形比較決101の一方
の分圧電圧レベル以上になると出力電圧が発生し、更に
第２の差動形比較器102の一方の分圧電圧レベル以上に
なると同時に出力電圧が発生し、それぞれの出力が合成
回路103に加えられ、合成処理され、分圧基準バイアス
電圧の差電圧に相当する外部接続端子２の時間経過（充
電時間）時間のパルス幅をもつリセットパルスが形成さ
れ出力端子33に出力される。つまり、電源電圧が印加さ
れると同時に自動的にリセットパルスを生成し初期設定
が可能となる。
方の入力には電源電圧印加と同時に分圧固定抵抗24〜26
により分圧された夫々異なる基準バイアス電圧が印加さ
れる。また他方の入力は定電流源100の電流値と、容量
３とで決まる時定数により、時間経過とともに直線的に
電圧が上昇し始める電圧が印加される。即ち、外部接続
端子２の電圧上昇により第１の差動形比較決101の一方
の分圧電圧レベル以上になると出力電圧が発生し、更に
第２の差動形比較器102の一方の分圧電圧レベル以上に
なると同時に出力電圧が発生し、それぞれの出力が合成
回路103に加えられ、合成処理され、分圧基準バイアス
電圧の差電圧に相当する外部接続端子２の時間経過（充
電時間）時間のパルス幅をもつリセットパルスが形成さ
れ出力端子33に出力される。つまり、電源電圧が印加さ
れると同時に自動的にリセットパルスを生成し初期設定
が可能となる。
第２図は第１図の具体的な回路構成例を示し、定電流
源100は抵抗４とトランジスタ５とで構成されている。
電流源トランジスタ５のコレクタは外部接続端子２に接
続されている。
源100は抵抗４とトランジスタ５とで構成されている。
電流源トランジスタ５のコレクタは外部接続端子２に接
続されている。
第１の差動形比較器101はトランジスタ15,16,17,18で
構成され、トランジスタ15のベースは外部接続端子２に
接続され、トランジスタ15,16のエミッタは共通接続さ
れ、その電流源となる抵抗６、トランジスタ７のコレク
タに接続されている。トランジスタ15,16のコレクタは
それぞれトランジスタ17,18のコレクタに接続され、ト
ランジスタ17,18のベースは共通接続され、さらにトラ
ンジスタ17のコレクタに接続され、また、エミッタはと
もに接地されている。この第１の差動形比較器101の出
力はトラジスタ16,18のコレクタより取り出され、合成
回路103の一方の入力である抵抗29に接続される。
構成され、トランジスタ15のベースは外部接続端子２に
接続され、トランジスタ15,16のエミッタは共通接続さ
れ、その電流源となる抵抗６、トランジスタ７のコレク
タに接続されている。トランジスタ15,16のコレクタは
それぞれトランジスタ17,18のコレクタに接続され、ト
ランジスタ17,18のベースは共通接続され、さらにトラ
ンジスタ17のコレクタに接続され、また、エミッタはと
もに接地されている。この第１の差動形比較器101の出
力はトラジスタ16,18のコレクタより取り出され、合成
回路103の一方の入力である抵抗29に接続される。
第２の差動形比較器102はトランジスタ19,20,22,23で
構成され、トランジスタ19のベースは外部接続端子２に
接続され、トランジスタ19,20のエミッタは共通接続さ
れ、その電流源となる抵抗８、トランジスタ９のコレク
タに接続されている。トランジスタ19,20のコレクタは
それぞれトランジスタ22,23のコレクタに接続され、ト
ランジスタ22,23のベースは共通接続され、そのベース
はトランジスタ22のコレクタに接続され、またエミッタ
はともに接地されている。第２の差動形比較器102の出
力はトラジスタ20,23のコレクタより取り出され、合成
回路103の他方の入力である抵抗27に接続される。
構成され、トランジスタ19のベースは外部接続端子２に
接続され、トランジスタ19,20のエミッタは共通接続さ
れ、その電流源となる抵抗８、トランジスタ９のコレク
タに接続されている。トランジスタ19,20のコレクタは
それぞれトランジスタ22,23のコレクタに接続され、ト
ランジスタ22,23のベースは共通接続され、そのベース
はトランジスタ22のコレクタに接続され、またエミッタ
はともに接地されている。第２の差動形比較器102の出
力はトラジスタ20,23のコレクタより取り出され、合成
回路103の他方の入力である抵抗27に接続される。
合成回路103は、第１の差動形比較器101の出力を抵抗
29によりトランジスタ30のベースに接続され、第２の差
動形比較器102の出力を抵抗27よりトランジスタ28のベ
ースに接続し、エミッタを接地し、コレクタはトランジ
スタ30のベースと抵抗29の接続点に接続する。トランジ
スタ30のエミッタは接地し、コレクタは電流源であるト
ランジスタ14のコレクタに接続すると同時にトランジス
タ31のベースに接続する。トランジスタ31のエミッタは
接地し、コレクタは抵抗32を介して電源電圧端子１に接
続する。トランジスタ31のコレクタよりリセットパルス
出力を取り出す出力端子33が接続されている。
29によりトランジスタ30のベースに接続され、第２の差
動形比較器102の出力を抵抗27よりトランジスタ28のベ
ースに接続し、エミッタを接地し、コレクタはトランジ
スタ30のベースと抵抗29の接続点に接続する。トランジ
スタ30のエミッタは接地し、コレクタは電流源であるト
ランジスタ14のコレクタに接続すると同時にトランジス
タ31のベースに接続する。トランジスタ31のエミッタは
接地し、コレクタは抵抗32を介して電源電圧端子１に接
続する。トランジスタ31のコレクタよりリセットパルス
出力を取り出す出力端子33が接続されている。
電流源トランジスタ5,7,9,14の各エミッタは抵抗4,6,
8,13を介して電源電圧印加端子１にそれぞれ接続され、
トランジスタ5,7,9,14の各ベースは各々共通接続され、
トランジスタ11のベースおよびコレクタに接続され、そ
の接続点には抵抗12を介して接地される。トランジスタ
11のエミッタは抵抗10を介し電源電圧印加端子１に接続
される。トランジスタ11はダイオード接続であり、電流
源トランジスタ5,7,9,14のバイアス電圧を与えている。
8,13を介して電源電圧印加端子１にそれぞれ接続され、
トランジスタ5,7,9,14の各ベースは各々共通接続され、
トランジスタ11のベースおよびコレクタに接続され、そ
の接続点には抵抗12を介して接地される。トランジスタ
11のエミッタは抵抗10を介し電源電圧印加端子１に接続
される。トランジスタ11はダイオード接続であり、電流
源トランジスタ5,7,9,14のバイアス電圧を与えている。
トランジスタ21のエミッタは外部接続端子２に接続
し、ベースはトランジスタ20のベースに接続し、コレク
タは接地している。このトランジスタ21の役目は、外部
接続端子２の電子が必要以上に高い電位に上昇するのを
避けるための（制限している）クリッパーであり、それ
により定電流源100のトランジスタ５の飽和することを
防止している。
し、ベースはトランジスタ20のベースに接続し、コレク
タは接地している。このトランジスタ21の役目は、外部
接続端子２の電子が必要以上に高い電位に上昇するのを
避けるための（制限している）クリッパーであり、それ
により定電流源100のトランジスタ５の飽和することを
防止している。
次に、各部の動作波形を示す第３図を参照しながら動
作を説明する。第３図中の（１）〜（４）は各部の動作
波形であり縦軸を電圧し、横軸を時間ｔとして表してい
る。
作を説明する。第３図中の（１）〜（４）は各部の動作
波形であり縦軸を電圧し、横軸を時間ｔとして表してい
る。
第１の差動形比較器101の第１の基準バイアス電圧をV
L,第２の差動形比較器102の第２の基準バイアス電圧をV
Hとしたとき、電源電圧が電源電圧印加端子１に印加さ
れると、コンデンサ３が接続される外部接続端子２の電
位は徐々に上昇を開始し、その電位が（VH＋VBE）とな
ると、トランジスタ21の導通によって電位で上昇が制限
される（第３図（１））。一方、第１の差動形比較器10
1の出力は、第３図（１）および（２）に示すように、
電源投入後に時間t1が経過して外部接続端子２の電位が
VLを超えた時点でHighレベルとなる。さらに、他方の第
２の差動形比較器102の出力は、第３図（１）および
（３）に示すように、電源投入後に時間t2（t1＜t2）が
経過して外部接続端子２の電位がVHを超えた時点でHigh
レベルとなる。その結果、合成回路103の出力（出力端
子33）からは第３図（４）に示すように時間t1と時間t2
の間においてHighレベルとなるパルス電圧を発生するこ
とになる。
L,第２の差動形比較器102の第２の基準バイアス電圧をV
Hとしたとき、電源電圧が電源電圧印加端子１に印加さ
れると、コンデンサ３が接続される外部接続端子２の電
位は徐々に上昇を開始し、その電位が（VH＋VBE）とな
ると、トランジスタ21の導通によって電位で上昇が制限
される（第３図（１））。一方、第１の差動形比較器10
1の出力は、第３図（１）および（２）に示すように、
電源投入後に時間t1が経過して外部接続端子２の電位が
VLを超えた時点でHighレベルとなる。さらに、他方の第
２の差動形比較器102の出力は、第３図（１）および
（３）に示すように、電源投入後に時間t2（t1＜t2）が
経過して外部接続端子２の電位がVHを超えた時点でHigh
レベルとなる。その結果、合成回路103の出力（出力端
子33）からは第３図（４）に示すように時間t1と時間t2
の間においてHighレベルとなるパルス電圧を発生するこ
とになる。
（発明の効果） 以上説明したように、本発明の電源投入時のリセット
パルス生成回路は、電源電圧の投入後に充電時定数回路
の出力電圧が接地殿域から立ち上がると、直ぐに比較動
作を開始することから、充電時定数回路の出力レベルの
検出が安定に行われて出力パルスの発生が確実になり、
出力に接続されるロジック回路の初期設定を確実に行う
ことが可能となる。また、本発明の回路構成において、
大きな値の容量を除けばIC化が可能であり、さらに定電
流源の電流値を設定すれば容量値を小さくすることも可
能であることにより、容量をも含めてIC化が可能であ
る。
パルス生成回路は、電源電圧の投入後に充電時定数回路
の出力電圧が接地殿域から立ち上がると、直ぐに比較動
作を開始することから、充電時定数回路の出力レベルの
検出が安定に行われて出力パルスの発生が確実になり、
出力に接続されるロジック回路の初期設定を確実に行う
ことが可能となる。また、本発明の回路構成において、
大きな値の容量を除けばIC化が可能であり、さらに定電
流源の電流値を設定すれば容量値を小さくすることも可
能であることにより、容量をも含めてIC化が可能であ
る。
なお、以上の説明は一般のロジック回路のリセットパ
ルス発生に用いるのみならず、フリップフロップ回路を
持ち、初期設定を必要とする他の保護回路等の設定用パ
ルス発生としても広く適用して同様の効果が奏されるも
のである。
ルス発生に用いるのみならず、フリップフロップ回路を
持ち、初期設定を必要とする他の保護回路等の設定用パ
ルス発生としても広く適用して同様の効果が奏されるも
のである。
第１図は本発明の一実施例によるブロック図、第２図は
第１図の具体的な構成を示す回路図、第３図は本発明の
動作を説明する波形図である。 １……電源電圧印加端子、２……外部接続端子、３……
容量、24,25,26……分圧固定抵抗、33……出力端子、10
0……定電流源、101……第１の差動形比較器、102……
第２の差動形比較器、103……合成回路。
第１図の具体的な構成を示す回路図、第３図は本発明の
動作を説明する波形図である。 １……電源電圧印加端子、２……外部接続端子、３……
容量、24,25,26……分圧固定抵抗、33……出力端子、10
0……定電流源、101……第１の差動形比較器、102……
第２の差動形比較器、103……合成回路。
Claims (1)
- 【請求項１】電源電圧印加端子に接続された定電流源
と、一端を接地し他端に前記定電流源から電流が供給さ
れる容量とからなる充電時定数回路と、 前記電源電圧印加端子と接地点との間を分圧し第１の基
準バイアス電圧と第２の基準バイアス電圧とを発生させ
る分圧手段と、 前記充電時定数回路の出力にベースを接続した第１のPN
Pトランジスタのエミッタと、前記第１の基準バイアス
電圧の電位点にベースを接続した第２のPNPトランジス
タのエミッタとを共通接続した回路を有し、前記充電時
定数回路の出力電圧が前記第１の基準バイアス電圧を超
えた場合に出力レベルを切り替える第１の差動形比較器
と、 前記充電時定数回路の出力にベースを接続した第３のPN
Pトランジスタのエミッタと、前記第２の基準バイアス
電圧の電位点にベースを接続した第４のPNPトランジス
タのエミッタとを共通接続した回路を有し、前記充電時
定数回路の出力電圧が前記第２の基準バイアス電圧を超
えた場合に出力レベルを切り替える第２の差動形比較器
と、 前記第１の差動形比較器の出力と前記第２の差動形比較
器の出力とを合成して前記第1,第２の基準バイアス電圧
のレベルに応じた時間幅のパルスを生成する合成回路
と、 を具備したことを特徴とする電源投入時のリセットパル
ス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032726A JP2687159B2 (ja) | 1989-02-14 | 1989-02-14 | 電源投入時のリセットパルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032726A JP2687159B2 (ja) | 1989-02-14 | 1989-02-14 | 電源投入時のリセットパルス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02213219A JPH02213219A (ja) | 1990-08-24 |
| JP2687159B2 true JP2687159B2 (ja) | 1997-12-08 |
Family
ID=12366846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1032726A Expired - Lifetime JP2687159B2 (ja) | 1989-02-14 | 1989-02-14 | 電源投入時のリセットパルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687159B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10288634A (ja) * | 1997-04-16 | 1998-10-27 | Nec Ic Microcomput Syst Ltd | 電源電圧検出回路 |
| JP5985949B2 (ja) * | 2012-10-01 | 2016-09-06 | ローム株式会社 | タイマー回路、並びに、これを用いたパワーオンリセット回路、電子機器及び車両 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915134U (ja) * | 1982-07-19 | 1984-01-30 | 株式会社アドバンテスト | リセツト信号発生機能付電圧安定化回路 |
| JPS59163916A (ja) * | 1983-03-08 | 1984-09-17 | Matsushita Electric Ind Co Ltd | リセツトパルス発生装置 |
| JPS61255121A (ja) * | 1985-05-07 | 1986-11-12 | Mitsubishi Electric Corp | リセツト信号発生回路 |
-
1989
- 1989-02-14 JP JP1032726A patent/JP2687159B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02213219A (ja) | 1990-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5910739A (en) | Power-up/interrupt delay timer | |
| US4245167A (en) | Pulse generator for producing fixed width pulses | |
| JP2693874B2 (ja) | 遅延パルス発生回路 | |
| JP2687159B2 (ja) | 電源投入時のリセットパルス生成回路 | |
| GB2086680A (en) | Integratable single pulse circuit | |
| US5841306A (en) | Pulse generator for generating output pulse of a predetermined width | |
| JPH04290966A (ja) | 低電源電圧検出回路 | |
| JP2625892B2 (ja) | 電源投入時の誤動作防止回路 | |
| JPH0261814B2 (ja) | ||
| JPS6116590Y2 (ja) | ||
| JPH0622325B2 (ja) | レベル変換回路 | |
| JP3440482B2 (ja) | 切替回路 | |
| JPH0438590Y2 (ja) | ||
| JPH0344459B2 (ja) | ||
| JPH0560284B2 (ja) | ||
| JP2900521B2 (ja) | 基準電圧発生回路 | |
| JP3271545B2 (ja) | 電源電圧立ち上がり時における誤動作防止回路 | |
| JPH0526825Y2 (ja) | ||
| JP2643548B2 (ja) | ワンショットマルチバイブレータ回路 | |
| JP2521374B2 (ja) | 充放電回路 | |
| JPH0628831Y2 (ja) | 電源オン時リセット回路 | |
| JPS6016983Y2 (ja) | リセツト回路 | |
| JPH0224271Y2 (ja) | ||
| JPH057778Y2 (ja) | ||
| JPS6256687B2 (ja) |