JP3431053B2 - Timing generator - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は例えばＩＣ試験装
置に利用することができるタイミング発生装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing generator which can be used in an IC tester, for example.

【０００２】[0002]

【従来の技術】ＩＣが正常に動作するか否かを試験する
場合、試験項目の１つに被試験ＩＣに与える信号のタイ
ミングをわずかづつずらし、正常に動作するタイミング
の範囲を測定する試験がある。このような試験を行なう
ためにＩＣ試験装置にはクロックの発生タイミングをわ
ずかづつずらして発生させることができるタイミング発
生装置が備えられている。2. Description of the Related Art When testing whether or not an IC operates normally, one of the test items is a test in which the timing of a signal applied to an IC under test is slightly shifted to measure the range of the timing for normal operation. is there. In order to carry out such a test, the IC tester is provided with a timing generator capable of slightly shifting the clock generation timing.

【０００３】図４に従来のタイミング発生装置の構成を
示す。このタイミング発生装置は微小遅延回路１０と、
微小遅延回路１０でわずかづつ遅延されたパルスの何れ
かを選択して取り出す選択回路２０と、選択回路２０の
選択条件を設定するデコーダ３０と、クロックの遅延時
間をクロックの１周期を単位に変化させる計数手段４０
とによって構成される。FIG. 4 shows the structure of a conventional timing generator. This timing generator includes a minute delay circuit 10,
A selection circuit 20 that selects and takes out any of the pulses that are slightly delayed by the minute delay circuit 10, a decoder 30 that sets selection conditions for the selection circuit 20, and a clock delay time that changes in units of one clock cycle. Counting means 40
Composed of and.

【０００４】微小遅延回路１０は半導体能動素子を含む
単一回路で構成される遅延素子ＤＹを多段縦続接続した
遅延回路１１と、この遅延回路１１に入力されるパルス
と遅延回路１１を通過したパルスの位相を比較する位相
比較器１２と、位相比較器１２の位相比較結果が常に所
定値（一般に０）に収束するように各遅延素子ＤＹの遅
延量を制御するための制御電圧を発生する制御電圧発生
器１４と、遅延回路１１、位相比較器１２、制御電圧発
生器１４によって構成される閉ループを安定に動作させ
るための周波数特性を決めるフィルタ１３とによって構
成される。The minute delay circuit 10 includes a delay circuit 11 in which delay elements DY composed of a single circuit including a semiconductor active element are cascade-connected, and a pulse input to the delay circuit 11 and a pulse passed through the delay circuit 11. And a control for generating a control voltage for controlling the delay amount of each delay element DY so that the phase comparison result of the phase comparator 12 always converges to a predetermined value (generally 0). The voltage generator 14 includes a delay circuit 11, a phase comparator 12, and a filter 13 that determines a frequency characteristic for stably operating a closed loop including the control voltage generator 14.

【０００５】遅延回路１１は一般にＣＭＯＳ構造のＩＣ
で構成され、ＩＣ内に形成したバッファ増幅器又はイン
バータ等の単一回路を遅延素子ＤＹとして利用する。Ｉ
Ｃ内部に形成されたバッファ増幅器或はインバータ等の
回路を遅延素子として利用する場合、温度変動によって
遅延時間が変動する欠点がある。このために位相比較器
１２と、フィルタ１３、制御電圧発生器１４が設けられ
るものである。これらの回路によって閉ループを構成
し、遅延時間が常に一定値を維持するように構成したも
のである。The delay circuit 11 is generally an IC having a CMOS structure.
And a single circuit such as a buffer amplifier or an inverter formed in the IC is used as the delay element DY. I
When a circuit such as a buffer amplifier or an inverter formed inside C is used as a delay element, there is a drawback that the delay time changes due to temperature changes. For this purpose, the phase comparator 12, the filter 13, and the control voltage generator 14 are provided. These circuits form a closed loop so that the delay time always maintains a constant value.

【０００６】つまり、図５に示すように遅延回路１１の
遅延時間τを、入力端子ＩＮに入力するクロックＣＬＫ
の１周期分に相当する遅延時間に設定する。従って位相
比較器１２に入力されるクロックは一方が１周期分遅れ
て入力されるため、両方の入力端子にはほぼ同位相で入
力される。遅延回路１１の遅延時間がクロックＣＬＫの
１周期相当時間に安定していれば位相比較器１２の位相
比較結果はゼロの状態に維持されるが、温度が変化する
と各遅延素子ＤＹの遅延時間が変化する。遅延時間が変
化することにより位相比較器１２に入力される２つのパ
ルスの位相がずれるから、その位相差に対応した位相比
較出力を得、その位相比較出力を制御電圧発生器１４に
与えて電圧信号に変換し、その電圧信号を遅延回路１１
を構成する各遅延素子ＤＹの電源電圧として与えること
により、各遅延素子ＤＹの遅延時間を制御し、位相差が
常にゼロの状態に保つことができることになる。例えば
温度が上昇して遅延回路１１の遅延時間が遅くなる方向
に変化した場合には、遅延回路１１に与える電源電圧を
上昇方向に変化させて遅延時間を短かくする方向に制御
する。That is, as shown in FIG. 5, the delay time τ of the delay circuit 11 is input to the input terminal IN by the clock CLK.
The delay time is set to correspond to one cycle of. Therefore, since one of the clocks input to the phase comparator 12 is delayed by one cycle, the clocks are input to both input terminals in substantially the same phase. If the delay time of the delay circuit 11 is stable for a period corresponding to one cycle of the clock CLK, the phase comparison result of the phase comparator 12 is maintained in a zero state, but if the temperature changes, the delay time of each delay element DY is changed. Change. Since the phase of the two pulses input to the phase comparator 12 shifts due to the change in the delay time, a phase comparison output corresponding to the phase difference is obtained, and the phase comparison output is given to the control voltage generator 14 to generate a voltage. The signal is converted into a signal, and the voltage signal is converted into the delay circuit 11
By providing it as the power supply voltage of each delay element DY that configures, the delay time of each delay element DY can be controlled and the phase difference can be always maintained at zero. For example, when the temperature rises and the delay time of the delay circuit 11 changes so as to be delayed, the power supply voltage applied to the delay circuit 11 is changed in the rising direction to control the delay time to be shortened.

【０００７】このようにして、遅延素子ＤＹとしてＩＣ
（温度変動に対して遅延時間が変化する）を用いなが
ら、遅延時間を安定に維持し、各段間から取り出す遅延
パルスの遅延時間を安定に維持させるように構成してい
る。選択回路２０は遅延回路１１の各段間から取り出し
た遅延パルスの何れか一つを選択し、入力されたクロッ
クＣＬＫから１個の遅延素子ＤＹの遅延時間Ｔを最小分
解能とするピッチで、クロックＣＬＫの１周期の間を遅
延素子ＤＹの段数ｎで分割した任意の時間Ｔ_n 遅延した
パルスを取り出す。In this way, the IC is used as the delay element DY.
While using (the delay time changes with respect to temperature fluctuation), the delay time is stably maintained, and the delay time of the delay pulse extracted from each stage is stably maintained. The selection circuit 20 selects any one of the delay pulses extracted from the respective stages of the delay circuit 11, and selects the delay pulse from the input clock CLK at a pitch with the delay time T of one delay element DY as the minimum resolution. A pulse delayed by an arbitrary time T _n obtained by dividing one cycle of CLK by the number n of delay elements DY is extracted.

【０００８】デコーダ３０は目的とする遅延時間を与え
ることにより選択回路２０を構成するゲートＧ₁ 〜Ｇ_n
の何れか一つにＨ論理信号を入力し、Ｈ論理を与えたゲ
ートからタイミングパルスを出力させるために設けられ
ている。また計数手段４０は例えばダウンカウンタを用
いることができる。遅延時間に相当する設定値をダウン
カウンタにセットする。ダウンカウンタはセットされた
数値分のクロックＣＬＫを計数するとその出力がＨ論理
となる。このＨ論理信号をゲートＧ₁ 〜Ｇ_n に与えるこ
とにより、設定されたクロックＣＬＫの周期分遅延した
タイミングでゲートＧ₁ 〜Ｇ_n にＨ論理を与えることが
でき、そのタイミング以後にデコーダ３０によって選択
されているゲートＧ₁ 〜Ｇ_n の何れかに遅延パルスが供
給されると、そのゲートから遅延パルスが取り出され、
出力端子２１に任意の時間遅延されたパルスを出力させ
ることができる。The decoder 30 provides gates G _{1 to} G _n forming the selection circuit 20 by giving a target delay time.
It is provided in order to input the H logic signal to any one of them and to output the timing pulse from the gate given the H logic. Further, the counting means 40 can use, for example, a down counter. Set the set value corresponding to the delay time in the down counter. When the down counter counts the set number of clocks CLK, its output becomes H logic. By providing this logical H signal to the gate G ₁ ~G _n, it can give H logic gates G ₁ ~G _n at timing period delay of set clock CLK, by the decoder 30 to the timing after When the delay pulse is supplied to any of the selected gates G _{1 to} G _n , the delay pulse is extracted from the gate,
The output terminal 21 can output a pulse delayed for an arbitrary time.

【０００９】[0009]

【発明が解決しようとする課題】上述の説明では位相比
較器１２の位相比較結果が常にゼロの状態に収束するも
のとして説明したが、現実には位相比較器１２の出力側
に何等かのオフセット（誤差電圧）が発生する。このオ
フセットは例えば位相比較器１２の入力側の配線の長さ
の違い、或は配線の断面積の違い、或は位相比較器に使
用している能動素子の動作速度の違い等によってオフセ
ットが発生する。In the above description, it was explained that the phase comparison result of the phase comparator 12 always converges to a state of zero, but in reality, some offset is present on the output side of the phase comparator 12. (Error voltage) occurs. This offset is generated due to, for example, a difference in the length of the wiring on the input side of the phase comparator 12, a difference in the sectional area of the wiring, or a difference in the operating speed of the active element used in the phase comparator. To do.

【００１０】その様子を図６を用いて説明する。図６は
位相比較器１２の具体的な回路構成を簡素に示したもの
である。位相比較器１２は２個のフリップフロップＦＦ
₁ とＦＦ₂ 及びこのフリップフロップＦＦ₁ 、ＦＦ₂ に
よってオン、オフ制御されるスイッチ素子ＳＷ₁ 、ＳＷ
₂ と、フリップフロップＦＦ₁ 、ＦＦ₂ をリセットさせ
るゲート１２Ａ及び遅延素子１２Ｂとによって構成され
る。The situation will be described with reference to FIG. FIG. 6 simply shows a specific circuit configuration of the phase comparator 12. The phase comparator 12 has two flip-flops FF.
₁ and FF ₂ and switch elements SW ₁ and SW which are on / off controlled by the flip-flops FF ₁ and FF ₂ .
₂ , a gate 12A for resetting the flip-flops FF ₁ and FF ₂ , and a delay element 12B.

【００１１】フリップフロップＦＦ₁ とＦＦ₂ はＤ型フ
リップフロップが用いられ、そのデータ入力端子Ｄには
Ｈ論理が与えられる。また各クロック入力端子が位相比
較入力端子ＩＮ₁ とＩＮ₂ に接続され、位相比較すべき
パルスＰ₁ とＰ₂ が与えられる。スイッチ素子ＳＷ₁ と
ＳＷ₂ は常時はオンの状態で待機している。フリップフ
ロップＦＦ₁ とＦＦ₂ にパルスＰ₁ 、Ｐ₂ が与えられる
と、フリップフロップＦＦ₁ とＦＦ₂ は共にＨ論理を読
み込み、出力端子ＱがＨ論理に反転する。このＨ論理信
号によってスイッチ素子ＳＷ₁ とＳＷ₂ がオフの状態に
切替られる。フリップフロップＦＦ₁ とＦＦ₂ が共にＨ
論理を出力した状態に揃うと、ゲート１２Ａがその状態
を検出し、遅延回路１２Ｂを通じてフリップフロップＦ
Ｆ₁ とＦＦ₂ にリセット信号を与える。D-type flip-flops are used as the flip-flops FF ₁ and FF _2, and H logic is given to the data input terminal D thereof. Further, each clock input terminal is connected to the phase comparison input terminals IN ₁ and IN ₂ , and the pulses P ₁ and P ₂ for phase comparison are given. The switch elements SW ₁ and SW ₂ are always on and waiting. When the pulse P _1, P ₂ to the flip-flop FF ₁ and FF ₂ is provided, the flip-flop FF ₁ and FF ₂ are both read logic H, the output terminal Q is inverted to H logic. The H logic signal switches the switch elements SW ₁ and SW ₂ to the off state. Flip-flops FF ₁ and FF ₂ are both H
When the logic output state is met, the gate 12A detects the state and the flip-flop F is passed through the delay circuit 12B.
Apply a reset signal to F ₁ and FF ₂ .

【００１２】このようにして、入力されるパルスＰ₁ と
Ｐ₂ の何れか一方が他方より早く立上がると、その時間
差分だけスイッチ素子ＳＷ₁ 又はＳＷ₂ がオフになって
いる時間が長くなり、出力端子Ｔ_A とＴ_B に出力される
パルスＰ₁₁又はＰ₂₂のパルス幅に差が生じ、出力端子Ｔ
_A とＴ_B に出力されるパルスＰ₁₁とＰ₂₂を加算し、その
加算結果を平滑回路１２Ｃで平滑して取り出すことによ
り、出力端子Ｔ_AAとＴ _BBに直流電圧を得ることができ
る。In this way, the input pulse P₁ When
P₂ If one of these rises earlier than the other,
Switch element SW only by the difference₁ Or SW₂ Turned off
Output time T_AAnd T_BIs output to
Pulse P₁₁Or P_{twenty two}Difference occurs in the pulse width of the output terminal T
_AAnd T_BPulse P output to₁₁And P_{twenty two}And add that
By smoothing and taking out the addition result by the smoothing circuit 12C.
Output terminal T_AAAnd T _BBCan get DC voltage to
It

【００１３】この直流電圧の極性は図示する接続関係の
場合に入力パルスＰ₂ が入力パルスＰ₁ より遅れた場合
は出力端子Ｔ_AAに出力されるパルスＰ₁₁のパルス幅がＰ
₂₂より長くなるため、出力端子Ｔ_AA側の電位がＴ_BB側の
電位より高くなって、正極性となる。入力パルスＰ₂ が
入力パルスＰ₁ より進み位相の場合は出力端子Ｔ_BB側の
電位がＴ_AA側の電位より高くなって負極性となる。When the input pulse P ₂ is delayed from the input pulse P ₁ in the connection relation shown in the figure, the pulse width of the pulse P ₁₁ output to the output terminal T _AA is P.
_Since it is longer than _22, the potential on the output terminal T _AA side becomes higher than the potential on the T _BB side, and the polarity is positive. When the input pulse P ₂ is in the lead phase with respect to the input pulse P ₁ , the potential on the output terminal T _BB side becomes higher than the potential on the T _AA side and becomes negative.

【００１４】上述したように位相比較器１２にはフリッ
プフロップＦＦ₁ とＦＦ₂ 及びスイッチ素子ＳＷ₁ とＳ
Ｗ₂ が用いられているから、これらフリップフロップＦ
Ｆ₁とＦＦ₂ 及びスイッチ素子ＳＷ₁ とＳＷ₂ に動作速
度（反転に要する時間）に差が存在すると、その動作速
度の差によってオフセットが発生する。例えば、フリッ
プフロップＦＦ₂ の反転に要する時間がＦＦ₁ の反転に
要する時間よりΔφだけ長かった（Δφだけ遅れる）場
合には、図７に示すように出力端子Ｔ_B に出力するパル
スＰ₂₂は出力端子Ｔ_AAに出力されるパルスＰ₁₁よりパル
ス幅がΔφだけ狭くなる方向の位相誤差が発生する。こ
の位相誤差Δφは制御電圧Ｖ_C 対遅延時間Ｔ_DYに対して
図８に示すように遅延時間のオフセット誤差ΔＴ _Pdとし
て表われる。加えて、これらスイッチ素子、フリップフ
ロップ、ＩＮ₁ 、ＩＮ₂ の相互配線の配線容量の微小な
差によって同様の誤差を生じる。As described above, the phase comparator 12 has a flip-flop.
Pro-flop FF₁ And FF₂ And switch element SW₁ And S
W₂ Are used, these flip-flops F
F₁And FF₂ And switch element SW₁ And SW₂ Operating speed
If there is a difference in degrees (time required for reversal), the operating speed
The difference in degree causes an offset. For example, flick
Pro-flop FF₂ FF is the time required to reverse₁ To reverse
When it is longer than the time required by Δφ (lagging by Δφ)
Output terminal T as shown in FIG._BOutput to pal
Space P_{twenty two}Is the output terminal T_AAPulse P output to₁₁More pal
A phase error occurs in the direction in which the width of the space is reduced by Δφ. This
Phase error Δφ of the control voltage V_CDelay time T_DYAgainst
As shown in FIG. 8, the delay time offset error ΔT _Pdage
Appears. In addition, these switching elements and flip-flops
Ropp, IN₁, IN₂ The interconnection capacitance of the
The difference causes a similar error.

【００１５】この遅延時間のオフセット誤差ΔＴ_Pdは遅
延回路１１を構成する１個の遅延素子ＤＹに配分する
と、その値はΔＴ_Pd／ｎとなり極めて小さい。然し乍ら
ｎ個の遅延素子ＤＹが直列接続されるとその誤差の総和
はｎ個となる。被試験ＩＣに与える信号の位相を漸次ず
らしていく過程で遅延素子ＤＹの遅延時間を１個分ずつ
増加させた場合、最大直列値に達した状態で計数手段４
０に１個分のパルスの遅延時間に桁上げした後に、遅延
素子ＤＹの１個分の遅延時間に戻る際に、その誤差値は
最大値ΔＴ_PdからΔＴ_Pd／ｎに急変することになる。When the offset error ΔT _Pd of the delay time is distributed to one delay element DY which constitutes the delay circuit 11, the value is ΔT _Pd / n, which is extremely small. However, when n delay elements DY are connected in series, the total error becomes n. When the delay time of the delay element DY is increased by one in the process of gradually shifting the phase of the signal given to the IC under test, the counting means 4 reaches the maximum series value.
After being carried to the delay time of one pulse to 0, when returning to the delay time of one delay element DY, the error value suddenly changes from the maximum value ΔT _Pd to ΔT _Pd / n. .

【００１６】この様子を図９に拡大して示す。図９に示
すように、タイミング発生装置に設定する遅延設定時間
がクロックＣＬＫの周期τに相当する遅延時間を越える
毎に、誤差値がΔＴ_PdからΔＴ_Pd／ｎに急変するから、
誤差が鋸歯状に変化しリニアリティが悪くなる不都合が
ある。特に高速ＩＣを試験する場合に、そのリニアリテ
ィの悪化に伴なって試験の信頼性が低下する不都合が生
じる。This state is enlarged and shown in FIG. As shown in FIG. 9, each exceeding the delay time delay setting time for setting the timing generator corresponds to the period of the clock CLK tau, since the error value is suddenly changed from [Delta] T _Pd on [Delta] T _Pd / n,
There is an inconvenience that the error changes in a sawtooth shape and the linearity deteriorates. Especially when testing a high-speed IC, the inconvenience arises that the reliability of the test decreases as the linearity deteriorates.

【００１７】この発明の目的は遅延時間のオフセット誤
差をゼロの状態に設定することができるタイミング発生
装置を提供しようとするものである。An object of the present invention is to provide a timing generator capable of setting the offset error of the delay time to the state of zero.

【００１８】[0018]

【課題を解決するための手段】この発明では遅延回路の
遅延時間を位相比較器で位相比較し、その位相比較結果
により遅延時間の変動を検出し、その遅延時間の変動を
相殺する方向に遅延時間を制御して遅延時間を安定化
し、安定したタイミング信号を発生させるタイミング発
生装置において、位相比較器の出力側にオフセット調整
手段を設け、このオフセット調整手段によりオフセット
誤差を０の状態に設定できるように構成したものであ
る。According to the present invention, the delay time of a delay circuit is phase-compared by a phase comparator, the variation of the delay time is detected by the result of the phase comparison, and the delay is delayed in the direction of canceling the variation. In a timing generator that controls the time to stabilize the delay time and generate a stable timing signal, an offset adjusting means is provided on the output side of the phase comparator, and the offset error can be set to 0 by the offset adjusting means. It is configured as follows.

【００１９】この発明の構成によれば、オフセット調整
手段を設けたことにより、位相比較器等で発生するオフ
セット誤差を０の状態に設定することができる。従って
タイミングの設定時間と実際の遅延時間の関係を直線上
に揃えることができる。つまり、遅延時間の変化特性の
リニアリティを向上することができる。これにより、高
速ＩＣであっても信頼性よく試験を行なうことができる
利点が得られる。According to the structure of the present invention, by providing the offset adjusting means, the offset error generated in the phase comparator or the like can be set to the state of zero. Therefore, the relationship between the timing setting time and the actual delay time can be aligned on a straight line. That is, the linearity of the change characteristic of the delay time can be improved. As a result, there is an advantage that a test can be performed with high reliability even with a high speed IC.

【００２０】[0020]

【発明の実施の形態】図１にこの発明の一実施例を示
す。図４と対応する部分には同一符号を付して示す。こ
の発明では位相比較器１２の出力側にオフセット調整手
段１５を設ける。このオフセット調整手段１５を調整す
ることにより、位相比較器１２に入力されるパルスＰ₁
とＰ₂ の位相差が０の状態であれば位相比較器１２の出
力端子Ｔ _A とＴ_B に出力される位相比較結果も０の状態
に設定することができる。FIG. 1 shows an embodiment of the present invention.
You Portions corresponding to those in FIG. 4 are designated by the same reference numerals. This
In the invention of the above, an offset adjusting procedure is provided on the output side of the phase comparator 12.
A step 15 is provided. This offset adjusting means 15 is adjusted.
The pulse P input to the phase comparator 12₁ 
And P₂ If the phase difference of 0 is 0, the output of the phase comparator 12
Force terminal T _AAnd T_BThe phase comparison result output to is also 0
Can be set to.

【００２１】図２及び図３にオフセット調整手段１５の
具体的な実施例を示す。図２に示す実施例では位相比較
器に設けられる平滑回路１２Ｃの入力側の端子Ｔ_A とＴ
_B の間にスライド抵抗器ＶＲを接続し、その摺動子を負
極電源−Ｖに接続して構成した場合を示す。摺動子の位
置を摺動させることにより出力端子Ｔ_A とＴ_B 間の正と
負のバランス点を調整することができる。従って位相比
較結果にオフセット誤差が発生した場合は、そのオフセ
ット誤差を相殺するようにオフセット調整手段１５を調
整すればよい。2 and 3 show a concrete embodiment of the offset adjusting means 15. In the embodiment shown in FIG. 2, the input side terminals T _A and T of the smoothing circuit 12C provided in the phase comparator are provided.
A case is shown in which a slide resistor VR is connected between _B and the slider is connected to the negative power source -V. By sliding the position of the slider, the positive and negative balance points between the output terminals T _A and T _B can be adjusted. Therefore, when an offset error occurs in the phase comparison result, the offset adjusting means 15 may be adjusted so as to cancel the offset error.

【００２２】図３の例ではマイクロコンピュータ等の制
御器によって自動的にオフセット誤差を０に調整できる
ように構成した場合を示す。このためには端子Ｔ_A 又は
Ｔ_Bの何れか一方に固定抵抗器Ｒを介して負電圧源に接
続すると共に、他方に電流吸引回路１５Ａを接続し、こ
の電流吸引回路１５Ａに付随して設けたデジタル−アナ
ログ変換器ＤＡに電流吸引値を与えることにより、電流
吸引回路１５Ａの電流値を設定し、この電流値を制御し
て出力端子Ｔ_A とＴ_B 間のゼロバランスを調整するよう
に構成した場合を示す。The example of FIG. 3 shows a case where the offset error can be automatically adjusted to 0 by a controller such as a microcomputer. For this purpose, either one of the terminals T _A or T _B is connected to a negative voltage source via a fixed resistor R, and the other is connected to a current suction circuit 15A, which is provided in association with this current suction circuit 15A. By setting the current value of the current suction circuit 15A by applying the current suction value to the digital-analog converter DA, the current value is controlled to adjust the zero balance between the output terminals T _A and T _B. The case where it is configured is shown.

【００２３】図２又は図３の何れの場合も、位相比較結
果にオフセット誤差が発生しても、そのオフセット誤差
を０の状態に調整することができる。In either case of FIG. 2 or FIG. 3, even if an offset error occurs in the phase comparison result, the offset error can be adjusted to the state of 0.

【００２４】[0024]

【発明の効果】以上説明したように、この発明によれば
位相比較器を用いて遅延回路の遅延時間の変動を検出
し、その遅延時間の変動を打消す方向に遅延回路の遅延
時間を制御して安定したタイミング信号を発生させる構
成のタイミング発生装置において、位相比較器の出力側
にオフセット調整手段１５を設けたから、位相比較器１
２の出力側にオフセット誤差が発生しても、このオフセ
ット調整手段１５によって、そのオフセット誤差をゼロ
の状態に調整することができる。As described above, according to the present invention, the variation of the delay time of the delay circuit is detected by using the phase comparator, and the delay time of the delay circuit is controlled so as to cancel the variation of the delay time. In the timing generator configured to generate a stable timing signal by providing the offset adjusting means 15 on the output side of the phase comparator, the phase comparator 1
Even if an offset error occurs on the output side of 2, the offset error can be adjusted to zero by the offset adjusting means 15.

【００２５】よって、タイミング発生装置から出力する
タイミング信号のタイミングをわずかずつずらして発生
させても、タイミングのズレの量が途中で大きく急変す
るような不都合が発生することがない。よって高速ＩＣ
を試験する場合でも、信頼性ＩＣ試験を行なうことがで
きる利点が得られる。Therefore, even if the timing signal output from the timing generator is generated by slightly shifting the timing, there is no inconvenience that the amount of the timing deviation greatly changes in the middle. Therefore high-speed IC
Even in the case of testing, the advantage that the reliability IC test can be performed is obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の実施形態を説明するためのブロック
図。FIG. 1 is a block diagram for explaining an embodiment of the present invention.

【図２】この発明の要部の具体的な実施例を説明するた
めの接続図。FIG. 2 is a connection diagram for explaining a specific embodiment of the main part of the present invention.

【図３】図２と同様の接続図。FIG. 3 is a connection diagram similar to FIG.

【図４】従来のタイミング発生装置を説明するためのブ
ロック図。FIG. 4 is a block diagram for explaining a conventional timing generator.

【図５】図４の動作を説明するための波形図。FIG. 5 is a waveform diagram for explaining the operation of FIG.

【図６】図４に示したタイミング発生装置に用いる位相
比較器の構成を詳しく説明するための接続図。6 is a connection diagram for explaining in detail a configuration of a phase comparator used in the timing generation device shown in FIG.

【図７】図６に示した位相比較器で発生する不都合を説
明するための波形図。FIG. 7 is a waveform diagram for explaining an inconvenience that occurs in the phase comparator shown in FIG.

【図８】図７で説明した不都合によって発生する遅延時
間のオフセット誤差を説明するためのグラフ。8 is a graph for explaining an offset error of a delay time caused by the inconvenience described in FIG. 7. FIG.

【図９】図８に示した遅延時間のオフセット誤差によっ
て発生する遅延時間のリニアリティを説明するためのグ
ラフ。9 is a graph for explaining the linearity of the delay time caused by the offset error of the delay time shown in FIG.

【符号の説明】[Explanation of symbols]

１０ 微小遅延回路 １１ 遅延回路 １２ 位相比較器 １３ フィルタ １４ 制御電圧発生器 １５ オフセット調整手段 ２０ 選択回路 ３０ デコーダ ４０ 計数手段 10 Minute delay circuit 11 Delay circuit 12 Phase comparator 13 filters 14 Control voltage generator 15 Offset adjustment means 20 selection circuit 30 decoder 40 counting means

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/135 G01R 31/3183 G06F 1/04 301 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) H03K 5/135 G01R 31/3183 G06F 1/04 301

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 Ａ．半導体能動素子を含む単一回路によ
って構成される遅延素子を縦続接続して構成した遅延回
路と、 Ｂ．この遅延回路に与えられる入力クロックと、遅延回
路から出力される出力パルスの位相差を検出する位相比
較器と、 Ｃ．この位相比較器から出力される位相比較結果が常に
０に収束するように上記遅延素子に与える電源電圧を制
御し、遅延素子の遅延時間を一定値に維持させる制御電
圧発生器と、 Ｄ．上記位相比較器の出力が入力され、上記位相比較器
へ入力される上記入力クロックと出力パルスとの位相差
が０の状態であれば、位相比較結果が０の状態を上記制
御電圧発生器側に出力するオフセット調整手段と、 Ｅ．上記遅延回路を構成する遅延素子の各段間から取り
出され、遅延回路の入力クロックのタイミングからわず
かずつ遅延されたパルスの何れかを選択して取り出す選
択回路と、 によって構成したことを特徴とするタイミング発生装
置。1. A. A delay circuit formed by connecting delay elements in cascade connection each including a semiconductor active element, and B. A phase comparator for detecting a phase difference between an input clock given to the delay circuit and an output pulse outputted from the delay circuit; The phase comparison result output from this phase comparator is always
A control voltage generator for controlling the power supply voltage applied to the delay element so that the delay element converges to 0 , and maintaining the delay time of the delay element at a constant value; The output of the phase comparator is input to the phase comparator.
Phase difference between the input clock and output pulse
If is 0, the phase comparison result is 0.
An offset adjusting means for outputting to the control voltage generator side, and E. And a selector circuit that selects and extracts one of the pulses that are extracted from between the stages of the delay elements that form the delay circuit and that are delayed slightly from the timing of the input clock of the delay circuit. Timing generator. 【請求項２】 請求項１記載のタイミング発生装置にお
いて、上記オフセット調整手段は上記位相比較器に設け
られる平滑回路の入力側の端子間に接続したスライド抵
抗器と、このスライド抵抗器のスライド端子を負極電位
に偏位させる負極電源とによって構成したことを特徴と
するタイミング発生装置。2. The timing generator according to claim 1, wherein the offset adjusting means is a slide resistor connected between terminals on an input side of a smoothing circuit provided in the phase comparator, and a slide terminal of the slide resistor. And a negative power source that biases the negative potential to a negative potential. 【請求項３】 請求項１記載のタイミング発生装置にお
いて、上記オフセット調整手段は上記位相比較器に設け
られる平滑回路の入力側の端子の一方に接続した固定抵
抗器と、この固定抵抗器の他端を負極電位に偏位させる
負極電源と、他方の端子に接続した電流吸引回路とこの
電流吸引回路の吸引電流値を設定するデジタル−アナロ
グ変換器とによって構成したことを特徴とするタイミン
グ発生装置。3. The timing generator according to claim 1, wherein the offset adjusting means is a fixed resistor connected to one of the terminals on the input side of a smoothing circuit provided in the phase comparator, and a fixed resistor other than the fixed resistor. A timing generator characterized by comprising a negative power source for displacing an end to a negative potential, a current suction circuit connected to the other terminal, and a digital-analog converter for setting a suction current value of this current suction circuit. .